TWI414133B - 參數控制電路及其方法 - Google Patents

Description

參數控制電路及其方法

本發明一般是關於電子類，且更特別是關於半導體裝置與結構的形成方法。

在過去，電子產業利用各種方法與結構來形成將一輸出電壓調節為一需要值之切換電力供應控制器；在部分情形中，電力供應系統包括一轉換器，並利用電力開關來控制通過轉換器之主要側的電流以及轉換器之次要側的次要開關。通常而言，係利用來自轉換器次要側之訊號來作為控制訊號，以控制次要開關的切換；在Christopher David Bridge於2003年3月18日所取得之美國專利第6,535,400號中即揭露了這種電力供應系統的實例，這種電力供應系統有一個問題在於，由於通過轉換器次要側之電流之切換，導致對同步化訊號產生雜訊，這些雜訊訊號會使電力供應系統產生不具效率的操作。

同時，積體電路所使用之封裝終端數也會影響積體電路的成本，終端越多、因而封裝越複雜，成本即越高。在集成一次要側電力供應控制器時，使電力供應控制所使用之引腳數最小化是很重要的。

因此，需要一種可使同步訊號的震盪效應最小化、並可降低電路所需之終端數的電路。

有鑑於以上問題，本發明係提供一種參數控制電路以及 用於形成一參數控制電路的方法。

本發明之一實施例提供一種參數控制電路。該參數控制電路包括：一第一輸入；一第一電流鏡，其具有一輸入路徑與一鏡路徑，該輸入路徑耦合至該第一輸入；一開關，其係配置以使一第一電流能夠或不能通過該第一電流鏡之該鏡路徑；一電容器，其係耦合以接收該第一電流；以及一第二電流鏡，其具有一輸入路徑與一鏡路徑，其中該輸入路徑係耦合至該第一輸入，該第二電流鏡係耦合以形成通過該鏡路徑之一第二電流，以使該電容器在該開關使該第一電流不能通過時，響應地放電，其中該第二電流鏡係配置以形成具有一第二值之該第二電流，該第二值與該第一電流之一第一值不同。

本發明之一實施例提供一種用於形成一參數控制電路的方法。該方法包括：耦合一第一電路至該參數控制電路的一第一輸入；配置該第一電路以產生流通該第一輸入之一第一輸入電流，並響應一控制訊號而形成通過該第一電路之一第一電流；耦合該第一電路以使用該第一電流來形成一第一時間間隔或一第一電壓或一第一電流參數其中之一；耦合一第二電路至該第一輸入；配置該第二電路以產生通過該第一輸入之一第二輸入電流，並響應該控制訊號使該第一電流不能通過該第一電路而形成一第二電流；以及耦合該第二電路以使用該第二電流來形成一第二時間間隔或一第二電壓或一第二電流參數其中之一。

本發明之另一實施例提供一種用於形成一參數控制電路 的方法。該方法包括：配置一第一電流控制電路以響應一控制訊號而形成通過該參數控制電路之一第一輸入電流；配置該參數控制電路以使用該第一輸入電流來形成一第一時間間隔或一第一電壓或一第一電流參數其中之一；配置一第二電流控制電路以響應導致該第一電流控制電路使該第一輸入電流不能通過之該控制訊號而形成通過該第一輸入之一第二輸入電流；以及配置該參數控制電路以使用該第二輸入電流來形成一第二時間間隔或一第二電壓或一第二電流參數其中之一。

為求說明內容的簡要與清晰，在圖式中的元件不需為實際尺度，且在不同圖式中相同的元件代表符號表示相同的元件；此外，亦省略了習知步驟與元件的描述與細節，以求說明內容的簡要。此處所述之電流承載電極代表在裝置中承載電流通過該裝置的元件，例如MOS電晶體的源極或汲極、或是雙極電晶體的射極或集極、或是二極體的陰極或陽極；而控制電極是代表在裝置中控制電流通過該裝置的元件，例如MOS電晶體的閘極、或是雙極電晶體的基極。雖然在本文中係以特定的N型通道或P型通道來解釋裝置，但本領域中熟知技藝之人士應瞭解所使用的「期間」、「在」以及「當」等這些用語並非指在一初始動作瞬時發生的動作，而是在該初始動作所啟始之反應期間可存在某些微小卻合理的延遲，例如傳播延遲。

第一圖示意性說明了具有次要側電力供應控制器或次要 側控制器35之電力供應系統10的一部份之一實施例。控制器35係用於控制次要側電力開關(例如：電晶體23)之運作，其係與轉換器16之次要繞組18串聯連接。系統10通常接收電力輸入終端11與電力返點終端12之間的輸入電壓，並調節輸出電壓至輸出24與輸出返點25之間的一需要值。系統10通常包括轉換器16，其具有一主要繞組17與次要繞組18；電力開關(例如：電晶體15)係用以控制流通過主要繞組17的電流，以調節輸出電壓值。切換控制器14係用以提供一切換驅動訊號以操作電晶體15。反饋網路29(例如：光耦合器)形成一反饋訊號，其代表該輸出電壓值；控制器14使用反饋(FB)訊號來協助調節輸出電壓值。系統10的次要側通常包括一過濾電容器22、電晶體23與控制器35。

第二圖示意性說明了第一圖所示之控制器35的一部份之一實施例；此部分說明係參照第一圖與第二圖兩者。控制器35包括一計時控制段，其具有一偏時(off-time)控制電路72與一即時(on-time)控制電路82。在以下說明中，電路82與72係配置以分別確保電晶體23係致能至少一最小即時以及禁能一最小偏時。控制器35也包括一邏輯控制段，其包括接收器47、參考產生器電路(或ref)48、緩衝驅動器50、NOR閘64、閂鎖51與61、OR閘52與55、AND閘53、54、56與62、反相器59與65、比較器67與68、以及參考產生器電路(或reference)69。參考產生器電路69形成第一與第二參考訊號70及71，其中訊號70的值大於訊號71的值；在以 下之進一步說明中，參考訊號70的值一般會接近於在輸入40所接收到的電壓的值，而訊號71的值一般會接近於在返點41所接收到的電壓的值。接收器47自次要繞組18(如第一圖所示)接收一同步化(SYN)訊號於一SYN輸入43，並響應地產生一邏輯訊號以供控制器35的邏輯控制段使用。控制器35的電壓輸入40與電壓返點41一般係分別連接至輸出24與返點25，以接收控制器35之操作電力；計時(TM)輸入42一般係連接至一計時節點34(如第一圖所示)；觸發器(TR)輸入44係用於輔助控制電晶體23。當系統10運作於連續傳導模式時，次要繞組18中的電流(在正常系統負載條件下)在電晶體15致能前絕不掉落至零值。為了確保電晶體15與23不會同時致能，來自控制器14之切換驅動訊號係經由訊號隔離(SI)裝置27而耦合至TR輸入44；耦合至輸入44的訊號使切換驅動訊號通往電晶體15，因此其可作為一重置訊號以協助避免電晶體15與23同時開啟。

在運作時，當控制器14致能電晶體15(如第一圖所示)時，電流流通過主要繞組17，其以主要繞組17之電感方式儲存能量；當電晶體15被致能時，電晶體23被禁能且沒有電流從負載26流到次要繞組18。負載26的電流係由電容器22所供應，當控制器14禁能電晶體15時，流通過主要繞組17的電流係中斷且能量係由主要繞組17轉移至次要繞組18；當能量開始轉移時，電晶體23係被禁能而電流係流通過負載26而經由電晶體23的體二極體至次要繞組18；這導致SYN訊號的值以及控制器35的輸入43與電晶體23的汲極之電壓值從高電壓快速改變為負 電壓，此負電壓之值一般係由電晶體23的體二極體固定為比返點25之電壓低於約1伏特(1V)。在此轉移期間，對電晶體23的接線寄生電感以及電晶體23的寄生電容可導致SYN訊號中的響聲(ringing)或震盪，控制器35將接收此響聲或震盪，其可觸發連接至輸入43的邏輯元件，同時對電晶體23(如第一圖所示)產生不需要之驅動訊號震盪；然而，即時控制電路82即配置以於SYN訊號變低後之一時間間隔內避免震盪影響控制邏輯段，藉以提供電晶體23之一最小即時；相同地，當電晶體23關閉、以及當其以不連續傳導模式運作時，當電晶體15被致能時，SYN訊號變高且再度發生震盪，然而偏時控制電路72即配置以於SYN訊號變高後之另一時間間隔內避免震盪影響控制邏輯段，藉以提供電晶體23之一最小偏時。電路82與72的功能有助於避免錯誤之禁能及再次致能電晶體23。

為了瞭解電晶體15致能之控制器35之運作，假設電流係流過主要繞組17且電容器85係被放電至低於比較器67與68分別接收到的訊號70與71之值，由於在次要繞組18中沒有電流流動，因而施加一高電壓至輸入43，其驅使接收器47之輸出為低態。假設電容器85是從先前的循環中放電，比較器67的輸出為低態，其驅使反相器之輸出為高態以設定閂鎖57。閂鎖57的低態Q輸出以及閂鎖61的低態Q輸出驅使閘極60的輸出為高態，閘極60之高態使得電晶體90可拉升節點83，並確保電容器85被放電；閂鎖57的高態Q輸出驅使閘極58的輸出為高態，以禁能電晶體84，因而比較器67的 輸出為低態，而反相器65的輸出為高態，且比較器68的輸出為高態。比較器68的高態確保閂鎖61為重置。

當電晶體15被禁能時，轉移至次要繞組18的能量於輸入43形成低電壓，藉以驅使接收器47的輸出為高態；由於反相器65已經是高態，閘62的輸出係驅使為高態以設定閂鎖61。高態之Q輸出驅使閘極69的輸出為低態，其禁能電晶體90藉以對電容器85充電。由於反相器65的輸出為高態，接收器47之高態係經由閘53而傳播並設定閂鎖51，其致能了電晶體23(如第一圖所示)；接收器47之高態亦經由閘62而傳播並設定閂鎖61。閂鎖61的低態Q輸出避免SYN訊號之變化經由閘54而傳播，亦避免重置閂鎖51。閂鎖61的高態Q使電晶體88與93開啟電流鏡並產生通過電晶體92以及由電晶體87與92配置而成的電流鏡之電流91；從輸入42流通過電晶體92之電流91係經由電晶體87以電晶體87與92之間的尺寸比率加以鏡射，流通過電晶體87的電流係由以電晶體86與89配置而形成之另一電流鏡接收，藉以產生流通過電晶體89之電流95。電流95的值與電流91的值成比例，其比例大小為電晶體92與87以及電晶體86與89之間的尺寸比率。電流95係用以對電容器85充電，訊號71的值非常小，且一般係與返點41上的值非常接近；在較佳實施例中，訊號71的值約為0.2伏特。因此，電容器85上的電壓快速充電為高於訊號71的值，其驅使比較器67輸出為高態。比較器67之高態驅使反相器65之輸出為低態，其避免SYN訊號中的任何變化傳播至閂鎖51與61的設定輸入。反相器59之 低態避免比較器67之高態影響閘56之輸出以及避免重置閂鎖51。

由上述可知，當SYN震盪時，由於其原為低態因而必須先轉為高態；當SYN轉為高態時，接收器47的輸出會轉為低態而不影響閂鎖51與61的設定輸入。接收器47之低態會驅使反相器59之輸出為高態，其驅使閘55之輸出為高態。由於閂鎖61之Q輸出為低態，閘55之高態將不會重置閂鎖51；由於比較器68的輸出為高態，接收器47之低態就不會影響閘64、也不會重置閂鎖61。因此，電容器85會持續充電直到達到訊號70的值，其接著會驅使比較器68的輸出為低態；因此，不管SYN訊號是否震盪，電路82皆確保了電晶體23保持致能達一最小即時。比較器68之低態驅使反相器66之輸出為高態以重置閂鎖57，比較器68之低態也驅使閘極64之輸出為高態以重置閂鎖61。

當電容器85已經充電至訊號70的值，且比較器68的輸出轉為高態時，如果SYN仍因電晶體15禁能而為低態，則接收器47的輸出仍為高態且閂鎖61不受比較器之低態而影響；當電容器85經充電時，如果SYN為高態，或當電晶體15(如第一圖所示)被致能而驅使SYN為高態時，接收器47的輸出轉為低態，此低態驅使反相器59的輸出以及閘59的輸出為高態，但閂鎖61的Q輸出為低態，其避免重置閂鎖51。接收器47之低態亦傳播通過閘64而重置閂鎖61。

重置閂鎖61開啟了電容器85的放電週期；閂鎖61的高態Q輸出使閘54得以被閘55加以控制，藉以重置閂鎖51並禁 能電晶體23。重置閂鎖61也驅使閂鎖61的Q輸出為低態，其禁能電晶體88與93，藉以禁能電晶體87與92之電流鏡並使電晶體87與92成為高阻抗；因此，電流95不再被供應至電容器85。由於電流95不再流動，偏時控制電路72即供應一電流77以用於使電容器85放電。電晶體78之射極的電壓約與輸入42的電壓相同，電晶體78之射極的此電壓導致電流81流通過電晶體74；由電晶體73與74配置之電流鏡係使電流77流通過電晶體73；電流77與電流81係以電晶體73與74間之尺寸比率而成比例，電流77使電容器85快速放電至低於訊號70的值，其驅使比較器68之輸出為高態。比較器68之高態避免SYN訊號中的任何震盪影響閂鎖61之重置輸入。當電容器85放電至低於訊號71的值時，比較器67的輸出被驅使為低態；比較器67之低態驅使設定閂鎖57之反相器65輸出為高態。閂鎖57的低態Q輸出以及閂鎖61的低態Q輸出驅使閘60的輸出為高態以致能電晶體90，藉以確保電容器85被放電。由於輸入42係約略切換於電晶體92的基極－射極電壓以及電阻36與37之戴維寧(Thevenin)等效電壓間，此切換可被輸入42上的寄生元件影響；利用閂鎖57以及電晶體84與90來確保電容器85保持為放電，避免輸入42之任何寄生元件影響控制器35之運作。

當SYN震盪時，由於其原為高態因而必須先轉為低態；當SYN轉為低態時，接收器47的輸出會轉為高態；由於比較器67的輸出為高態，且反相器65的輸出為低態，接收器47之高態不會設定閂鎖51、也不會設定閂鎖61。因此，不 管SYN訊號是否震盪，電晶體23都保持禁能。電晶體23會保持禁能，直到電容器85放電至訊號71之值，因此，電路72設定了電晶體23之一最小偏時間隔。

在電容器85放電期間，但在電容器85的電壓約略等於訊號71的值之前，可忽略SYN訊號上的任何震盪。當電流77使電容器85放電至約為訊號71的值時，比較器67的輸出轉為低態，比較器67之低態驅使比較器65之輸出為高態；下一次電流流至次要繞組18、通過電晶體23的內部體二極體，且SYN輸入訊號由高態轉為低態時，接收器47的輸出將轉為高態，使閘53之輸入處於高態，藉以設定閂鎖51並致能電晶體23。由上述可知，電路82係配置以響應該SYN訊號而形成通過輸入43之一第一輸入電流，並使用電流95來形成即時間隔。相似地，電路72係配置以響應該SYN訊號禁能電流95而形成通過輸入43之一第二輸入電流，並使用電流77來形成偏時間隔。

用於對電容器85充電之時間間隔以及用於使電容器85放電之分離的時間間隔係從控制器35之單一輸入終端42進行設定；在致能電晶體87與92之電流鏡時，電阻36與37有助於形成戴維寧等效電路，其設定電流91的值、電流95的值、以及對電容器85充電所需之時間間隔。在致能電晶體88與93時，電晶體92與93使輸入42箝位於電壓值(Vcp)，其大概是電晶體93的飽和電壓加上電晶體92的基極-射極(Vbe)；一般而言，Vcp約為1伏特(1V)。由於電阻36係連接以接收約與輸出24之輸出電壓相同之一固定電壓，電阻 36與37形成具有一戴維寧等效電壓之電壓源，如下：Vth＝((Vo*R37)/(R36＋R37))

其中：Vth為電阻36與37之戴維寧等效電壓，Vo為輸出24與返點25之輸出電壓，R36為電阻36之電阻值，以及R37為電阻37之電阻值。

由流入輸入42而得之電阻36與37的戴維寧電壓源與其等效電阻為：I91＝(Vth－Vcp)/Rth＝(Vth－Vcp)/((1/R36)＋(1/R37))

以前式中Vth加以取代，可得：I91＝(((Vo*R37)/(R36＋R37))－Vcp)/((1/R36)＋(1/R37))＝(Vo－Vcp)(R37/(R36＋R37))

其中：I91為電流91的值，且Vcp為電晶體93的飽和電壓加上電晶體92的Vbe

在禁能電晶體87與92之電流鏡時，電阻36與37有助於形成另一戴維寧等效電路，其設定電流77的值以及對電容器85放電所需之時間間隔。由於禁能電晶體88與93，電路72使輸入42箝位於約為電晶體74之集極對射極電壓之電壓值(Vce)，一般而言，此電壓約為0.5伏特。由於電阻36係連接以接收約與輸出24之輸出電壓相同之一固定電壓，電阻36與37形成具有一戴維寧等效電壓之電壓源，如下： Vth＝((Vo*R37)/(R36＋R37))

其中，Vth2為用於放電電容器85之戴維寧等效電壓，Vo為輸出24與返點25之間的輸出電壓，R36為電阻36之電阻值，以及R37為電阻37之電阻值。

由流入輸入42之不同電流所形成之電阻36與37之戴維寧電壓源以及電阻36與37之等效電阻可表示為：

其中，I81為電流81的值，Vce為電晶體74的集極對射極電壓，以及R76為電阻76的電阻值。

因此，電路72與82的配置使得單一輸入42可用於設定控制器35之兩種不同的時間間隔。

在一實施例中，輸出24與返點25之間的輸出電壓值為19伏特(19V)，電晶體93的飽和電壓約為0.4伏特而電晶體92的Vbe約為0.5伏特，因此，輸入42上之Vcp電壓約為1伏特(1V)。此外，電晶體74的Vce約為0.5伏特，電阻36約為兩萬(20K)歐姆，而電阻37約為200歐姆，且電流鏡比率皆為1比1。在此實施例中，電流95約為40毫安培(40 ma)，而電流77約為12.5毫安培。

本領域之熟知技藝人士應了解，電路72與82除可兩種不 同的時間間隔之外，電路72與82也可用於設定兩種不同的電壓級(如電容器85上形成之兩種不同電壓所示)，或兩種不同的電流(如電流77與95)。此外，除切換電晶體87與92之電流鏡外，亦可切換電晶體73與74之電流鏡。

為增進控制器35的此一運作，輸入42係共同連接至電晶體80之基極、電晶體92之基極、以及電晶體87之基極；電晶體92之射極係連接至電晶體93之集極，電晶體93之射極係共同連接至電晶體80之集極、電晶體88之射擊、以及返點41。電晶體88之基極係共同連接至電晶體93之基極與閂鎖61之Q輸出。電晶體88之集極係連接至電晶體87之射極。電晶體87之集極係共同連接至電晶體86之集極與基極、以及電晶體89之基極。電晶體86之射極係共同連接至電晶體89之射極與輸入40；電晶體89之集極係共同連接至電容器85之一第一終端、電晶體73之集極、比較器67之非反相輸入、以及比較器68之反相輸入；電容器85的第二終端係連接至返點41。電晶體73的射極係共同連接至電晶體74的射極與返點41。電晶體73的基極係共同連接至電晶體74的集極與基極、以及電阻76的一第一終端；電阻76的一第二終端係連接至電晶體78的射極。電晶體78的集極係連接至輸入40與電阻79的第一終端，電阻79的第二終端係連接至電晶體80的射極與電晶體78的基極。比較器67的反相輸入係連接以自參考產生器電路69接收訊號71；比較器68的非反相輸入係連接以自參考產生器電路69接收訊號70。比較器68的輸出連接至閘64的一第一輸入，閘64的輸出係 連接至閂鎖61的重置輸入，閘64的第二輸入係共同連接至閘62的第一輸入、反相器59的輸入、閘53的第一輸入、以及接收器47的輸出；閘62的第二輸入共同連接至反相器65的輸出、以及閘53的第二輸入。反相器65的輸入共同連接至閘56的第一輸入與比較器67的輸出；反相器59的輸出共同連接至閘56的第二輸入與閘55的第一輸入。閘56的輸出連接至閘55的第二輸入，閘55的輸出係連接至閘54的第一輸入。閘54的第二輸入連接至閂鎖61的Q輸出，閘54的輸出連接至閘52的第一輸入，閘52的輸出則連接至閂鎖51的重置輸入。閘52的第二輸入連接至輸入44，閘53的輸出連接至閂鎖51的設置輸入，閂鎖51的Q輸出連接至驅動器50的輸入，驅動器50的輸出則連接至輸出45。接收器47的反相輸入係連接至輸入43，而接收器47的非反相輸入係連接至參考產生器電路48的輸出。

第三圖示意性說明了一半導體裝置或形成於半導體晶片101上之積體電路100的一部份實施例之放大平面圖。控制器35係形成於晶片101上，晶片101也可包括其他的電路，其未繪製於第三圖中以求圖式之簡要。控制器35與裝置或積體電路100係藉由本領域人士熟知之半導體製造技術而形成於晶片101上；在一實施例中，控制器係以具有8個外部導線38－45的方式而形成於一半導體基板上。

由上述說明可知，本發明揭露了一種新穎的裝置與方法，其他之特徵包括了使用積體電路的單一輸入引腳來形成兩種不同的參數，包括兩種不同的計時間隔(例如：即 時與偏時間隔)、兩種電流值(例如：電流95與77)、或兩種不同的電壓值(例如：形成於電容器85上之兩種不同的電壓級)。

本發明之標的內容以利用特定的較佳實施例加以說明，然半導體領域之習知技藝人士定可推知許多替代例與變化例。更特定地，本發明係針對特定之PNP與NPN電晶體結構來說明標的內容，然其方法係直接適用於其他雙極電晶體、，同時適用於MOS、BiCMOS、金屬半導體FETs(MESFETs)、HFETs以及其他的電晶體結構。除此之外，用語『連接』係已清楚說明，然其也與『耦合』具有相同的意義，因此，『連接』應解釋為包括直接連接或間接連接。

10‧‧‧電力供應系統

11‧‧‧電力輸入終端

12‧‧‧電力返點終端

14‧‧‧切換控制器

15、23、73、74、78、80、84、86、87、88、89、90、93‧‧‧ 電晶體

16‧‧‧轉換器

17‧‧‧主要繞組

18‧‧‧次要繞組

22、85‧‧‧電容器

24、45‧‧‧輸出

25、41‧‧‧返點

26‧‧‧負載

27‧‧‧訊號隔離裝置

29‧‧‧反饋網路

34‧‧‧計時節點

35‧‧‧控制器

36、37、76、79‧‧‧電阻

38‧‧‧導線

40、43、44‧‧‧輸入

42‧‧‧計時(TM)輸入

47‧‧‧接收器

48、69‧‧‧參考產生器電路

50‧‧‧緩衝驅動器

51、57、61‧‧‧閂鎖

52、55‧‧‧OR閘

53、54、56、62‧‧‧AND閘

58‧‧‧閘極

59、65、66‧‧‧反相器

60、64‧‧‧閘

67、68‧‧‧比較器

70、71‧‧‧參考訊號

72‧‧‧偏時控制電路

77、81、91、95‧‧‧電流

82‧‧‧即時控制電路

83‧‧‧節點

100‧‧‧積體電路

101‧‧‧半導體晶片

第一圖示意性說明了具有根據本發明之次要側控制器之電力供應系統的一部份之一實施例；第二圖示意性說明了根據本發明中第一圖所示之控制器的一部份之一實施例；以及第三圖示意性說明了一半導體裝置的放大平面圖，其包括根據本發明中第一圖所示之控制器。

10‧‧‧電力供應系統

11‧‧‧電力輸入終端

12‧‧‧電力返點終端

14‧‧‧切換控制器

15、23‧‧‧電晶體

16‧‧‧轉換器

17‧‧‧主要繞組

18‧‧‧次要繞組

22‧‧‧過濾電容器

24、45‧‧‧輸出

25、41‧‧‧返點

26‧‧‧負載

27‧‧‧訊號隔離裝置

29‧‧‧反饋網路

34‧‧‧計時節點

35‧‧‧控制器

36、37‧‧‧電阻

40、42、43、44‧‧‧輸入

Claims (14)

1. 一種參數控制電路，包括：一第一輸入；一第一電流鏡，其具有一輸入路徑與一鏡路徑，該輸入路徑耦合至該第一輸入；一開關，其係配置以使一第一電流能夠或不能通過該第一電流鏡之該鏡路徑；其中當該開關致能該第一電流時，該第一電流鏡響應地箝位該第一輸入於一第一電壓值，一電容器，其係耦合以接收該第一電流；以及一第二電流鏡，其具有一輸入路徑與一鏡路徑，其中該輸入路徑係耦合至該第一輸入，該第二電流鏡係耦合以形成通過該鏡路徑之一第二電流，以使該電容器在該開關使該第一電流不能通過時，響應地放電，其中該第二電流鏡係配置以形成具有一第二值之該第二電流，該第二值與該第一電流之一第一值不同。
2. 如申請專利範圍第1項所述之電路，其中該第一電流鏡之該輸入路徑係耦合至該第一輸入，以接收代表該第一電流之一第一輸入電流，且其中該第二電流鏡之該輸入路徑係耦合至該第一輸入，以接收一第二輸入電流，該第二電流鏡係可操作地耦合以形成代表該第二輸入電流之該第二電流。
3. 如申請專利範圍第2項所述之電路，其中該第二電流鏡在該開關使該第一電流不能通過時，響應地接收該第二 輸入電流。
4. 如申請專利範圍第2項所述之電路，其中該開關使該第一輸入電流不能流通過該第一電流鏡之該輸入路徑。
5. 如申請專利範圍第1項所述之電路，進一步包括一第二輸入，其係配置以接收用於致能或禁能該開關之一控制訊號。
6. 如申請專利範圍第1項所述之電路，其中該第一輸入係配置以接收來自一分阻器之一訊號。
7. 一種用於形成一參數控制電路的方法，其包括：耦合一第一電路至該參數控制電路的一第一輸入；配置該第一電路以產生流通該第一輸入及通過一分阻器之一第一輸入電流，並響應一控制訊號而形成通過該第一電路之一第一電流；其中當該第一電路使該第一輸入電流流通時，該第一電路響應地箝位該第一輸入於一第一電壓值，耦合該第一電路以使用該第一電流來形成一第一時間間隔或一第一電壓或一第一電流參數其中之一；耦合一第二電路至該第一輸入；配置該第二電路以產生通過該第一輸入及通過該分阻器之之一第二輸入電流，並響應該控制訊號使該第一電流不能通過該第一電路而形成一第二電流；以及耦合該第二電路以使用該第二電流來形成一第二時間間隔或一第二電壓或一第二電流參數其中之一。
8. 如申請專利範圍第7項所述之方法，其中耦合該第一電 路以使用該第一電流來形成該第一時間間隔或該第一電壓或該第一電流參數其中之一包括耦合該第一電路以利用該第一電流對一電容器充電。
9. 如申請專利範圍第8項所述之方法，其中耦合該第二電路以使用該第二電流來形成該第二時間間隔或該第二電壓或該第二電流參數其中之一包括耦合該第二電路以利用該第二電流使該電容器放電。
10. 如申請專利範圍第7項所述之方法，其中耦合該第一與第二電路至該第一輸入包括配置該第一與第二電路以使其耦合至一單一分阻器。
11. 如申請專利範圍第10項所述之方法，其中配置該第一與第二電路以使其耦合至該單一分阻器包括配置該第一電路以接收該控制訊號之一第一狀態並響應地配置該單一分阻器以對該第一電路提供一第一輸入電流，以及配置該第二電路以配置該單一分阻器，以響應該控制訊號之一第二狀態而對該第二電路提供一第二輸入電流。
12. 一種用於形成一參數控制電路的方法，其包括：配置一開關使其致能一第一電流控制電路以藉由響應一控制訊號致能該開關而箝位該第一輸入於一第一電壓值，進而形成通過該參數控制電路以及通過一分阻器之一第一輸入電流；配置該參數控制電路以使用該第一輸入電流來形成一第一時間間隔或一第一電壓或一第一電流參數其中之一； 配置一第二電流控制電路以響應導致該第一電流控制電路使該第一輸入電流不能通過之該控制訊號而形成通過該第一輸入及通過該分阻器之一第二輸入電流；以及配置該參數控制電路以使用該第二輸入電流來形成一第二時間間隔或一第二電壓或一第二電流參數其中之一。
13. 如申請專利範圍第12項所述之方法，其中配置該參數控制電路以使用該第一輸入電流包括耦合該參數控制電路以利用該第一輸入電流對一電容器充電。
14. 如申請專利範圍第13項所述之方法，其中配置該參數控制電路以使用該第二輸入電流包括耦合該參數控制電路以利用該第二輸入電流使該電容器放電。