JP2000224849A - ゼロ電圧スイッチングのための同期整流器フライバック回路 - Google Patents
ゼロ電圧スイッチングのための同期整流器フライバック回路Info
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- H02M3/33569—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements
- H02M3/33576—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements having at least one active switching element at the secondary side of an isolation transformer
- H02M3/33592—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements having at least one active switching element at the secondary side of an isolation transformer having a synchronous rectifier circuit or a synchronous freewheeling circuit at the secondary side of an isolation transformer
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Abstract
(57)【要約】
【課題】 ２次側のスイッチであるＭＯＳトランジスタ
の寄生ダイオードの導通時に発生する損失を最小にし、
不連続モードの固定周波数の状態でゼロ電圧スイッチン
グを可能にする。 【解決手段】 ＰＷＭコントローラ７０で出力されるゲ
ート駆動信号を遅延させた後、ＰＷＭコントローラ７０
で出力される基準電圧と比較してその結果値を増幅して
同期整流部５０の駆動信号に提供するＳＲゲートドライ
バ８０と、ゲート駆動手段で出力されるゲート駆動信号
をレベル変換して同期整流器ＳＲのゲートを駆動するレ
ベル変換手段と、ＳＲゲートドライバ８０で出力される
駆動信号をレベル変換手段側に伝達する絶縁トランスフ
ォーマＩＴとを含んでなる。
の寄生ダイオードの導通時に発生する損失を最小にし、
不連続モードの固定周波数の状態でゼロ電圧スイッチン
グを可能にする。 【解決手段】 ＰＷＭコントローラ７０で出力されるゲ
ート駆動信号を遅延させた後、ＰＷＭコントローラ７０
で出力される基準電圧と比較してその結果値を増幅して
同期整流部５０の駆動信号に提供するＳＲゲートドライ
バ８０と、ゲート駆動手段で出力されるゲート駆動信号
をレベル変換して同期整流器ＳＲのゲートを駆動するレ
ベル変換手段と、ＳＲゲートドライバ８０で出力される
駆動信号をレベル変換手段側に伝達する絶縁トランスフ
ォーマＩＴとを含んでなる。
Description
【０００１】
【発明の属する技術分野】本発明は、フライバック回路
に関するもので、特に、連続モード（ＣＣＭ）と不連続
モード（ＤＣＭ）で同期整流器の２次側スイッチである
ＭＯＳトランジスタ（ＭＯＳＦＥＴ）の寄生ダイオード
の導通時に発生する損失を最小にし、不連続モードです
べてゼロ電圧スイッチング（ＺＶＳ）が可能となるよう
にしたゼロ電圧スイッチングのための同期整流器フライ
バック回路に関するものである。
に関するもので、特に、連続モード（ＣＣＭ）と不連続
モード（ＤＣＭ）で同期整流器の２次側スイッチである
ＭＯＳトランジスタ（ＭＯＳＦＥＴ）の寄生ダイオード
の導通時に発生する損失を最小にし、不連続モードです
べてゼロ電圧スイッチング（ＺＶＳ）が可能となるよう
にしたゼロ電圧スイッチングのための同期整流器フライ
バック回路に関するものである。
【０００２】
【従来の技術】最近になって、全世界的にノートブック
ＰＣは、小型化、軽量化されていくとともに、高性能化
を追求することによって、必然的にマルチメディア体制
の構築、ＣＰＵの高速化、メモリ増加等々、システムの
仕様の増大が持続的に求められている。
ＰＣは、小型化、軽量化されていくとともに、高性能化
を追求することによって、必然的にマルチメディア体制
の構築、ＣＰＵの高速化、メモリ増加等々、システムの
仕様の増大が持続的に求められている。
【０００３】また、各システム仕様のそれぞれの資源に
対する容量が増加する関係でノートブックＰＣ用ＡＣア
ダプタも現在は４５〜５０ワットの電力を使用している
が、徐々に６０ワット、７５ワット、及び８０ワット以
上の高容量化と携帯が簡便な超小型スリム化、及び高効
率の要求が高まっている。
対する容量が増加する関係でノートブックＰＣ用ＡＣア
ダプタも現在は４５〜５０ワットの電力を使用している
が、徐々に６０ワット、７５ワット、及び８０ワット以
上の高容量化と携帯が簡便な超小型スリム化、及び高効
率の要求が高まっている。
【０００４】さらに、ＡＣアダプタを高効率化にしなけ
ればならない理由は、効率が高くなるということは内部
の電力損失が小さいということであり、これは、内部の
発熱が小さいということを意味するため、小型化が可能
になる。
ればならない理由は、効率が高くなるということは内部
の電力損失が小さいということであり、これは、内部の
発熱が小さいということを意味するため、小型化が可能
になる。
【０００５】しかし、現在、ＡＣアダプタに使われる最
も代表的な方式に、フライバック回路方式と共振型方式
があるけれども、そのうちフライバック回路方式は、半
導体素子であるＭＯＳトランジスタのターンオフ電圧Ｖ
ｄｓとターンオン電流Ｉｄｓの交差が大きいハードスイ
ッチングをするために、電力の損失が大きいという短所
がある。一方、共振型方式は、スイッチング損失を抑え
ることができ、小型、軽量化に対して有効な方法である
が、電圧と電流を正弦波形状に作るため、制御性が悪
く、スイッチング素子に与える電圧、電流のストレスが
大きいという短所を内包している。
も代表的な方式に、フライバック回路方式と共振型方式
があるけれども、そのうちフライバック回路方式は、半
導体素子であるＭＯＳトランジスタのターンオフ電圧Ｖ
ｄｓとターンオン電流Ｉｄｓの交差が大きいハードスイ
ッチングをするために、電力の損失が大きいという短所
がある。一方、共振型方式は、スイッチング損失を抑え
ることができ、小型、軽量化に対して有効な方法である
が、電圧と電流を正弦波形状に作るため、制御性が悪
く、スイッチング素子に与える電圧、電流のストレスが
大きいという短所を内包している。
【０００６】従って、最近では効率が高いという点から
同期整流器（Ｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｔｉｆｉ
ｅｒ：ＳＲ）を使用する同期整流方式が注目されてい
る。同期整流器は、出力ダイオードの代わりにＭＯＳト
ランジスタを使用し、同期整流器の導通時、Ｒds(on)損
失（ＩF 2＊Ｒds(on)）が発生するが、Ｒds(on)は、０．
０２０〜０．０２５Ω程度で非常に小さく、損失が小さ
いため、効率上昇に大きな効果を奏する。
同期整流器（Ｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｔｉｆｉ
ｅｒ：ＳＲ）を使用する同期整流方式が注目されてい
る。同期整流器は、出力ダイオードの代わりにＭＯＳト
ランジスタを使用し、同期整流器の導通時、Ｒds(on)損
失（ＩF 2＊Ｒds(on)）が発生するが、Ｒds(on)は、０．
０２０〜０．０２５Ω程度で非常に小さく、損失が小さ
いため、効率上昇に大きな効果を奏する。
【０００７】
【発明が解決しようとする課題】前記のような同期整流
方式を適用した従来のＡＣアダプタの構成中、従来に同
期整流器を適用したフライバック回路の一例を図示する
と、図１のようになる。
方式を適用した従来のＡＣアダプタの構成中、従来に同
期整流器を適用したフライバック回路の一例を図示する
と、図１のようになる。
【０００８】図示されたとおり、１次側のエネルギーを
２次側に誘導させるトランスＴと、前記トランスＴの１
次側の電圧をスイッチングするスイッチＳＷと、前記ト
ランスＴの２次側の電圧を整流する同期整流器ＳＲとか
ら構成されている。
２次側に誘導させるトランスＴと、前記トランスＴの１
次側の電圧をスイッチングするスイッチＳＷと、前記ト
ランスＴの２次側の電圧を整流する同期整流器ＳＲとか
ら構成されている。
【０００９】このように構成された従来の同期整流器Ｓ
Ｒを適用したフライバック回路は、連続モードと不連続
モードで動作するが、以下ではこれを分けて説明する。
Ｒを適用したフライバック回路は、連続モードと不連続
モードで動作するが、以下ではこれを分けて説明する。
【００１０】まず、連続モードで動作する場合、図２で
２aと表示される電圧を、スイッチＳＷのゲート電圧に
制御すれば、図２で２ｂと表示されるようにトランスＴ
の１次側の電流ｉｐｒｉは前記スイッチＳＷのオン動作
区間で１次函数的に増加するようになる。
２aと表示される電圧を、スイッチＳＷのゲート電圧に
制御すれば、図２で２ｂと表示されるようにトランスＴ
の１次側の電流ｉｐｒｉは前記スイッチＳＷのオン動作
区間で１次函数的に増加するようになる。
【００１１】このとき、前記スイッチＳＷのオン動作区
間で前記トランスＴの１次側のコイルＬｍにはエネルギ
ーが蓄積され、前記スイッチＳＷのターンオフ時点に前
記トランスＴの極性が転換され、図２で２ｃと表示され
る電流波形のように前記トランスＴの２次側へ電流ｉｓ
ｅｃが流れるようになる。これは「０」される区間がな
く、連続的に流れる連続モードとして動作していること
が分かる。
間で前記トランスＴの１次側のコイルＬｍにはエネルギ
ーが蓄積され、前記スイッチＳＷのターンオフ時点に前
記トランスＴの極性が転換され、図２で２ｃと表示され
る電流波形のように前記トランスＴの２次側へ電流ｉｓ
ｅｃが流れるようになる。これは「０」される区間がな
く、連続的に流れる連続モードとして動作していること
が分かる。
【００１２】図２で２ｄと示されている電圧波形は、前
記スイッチＳＷのドレイン−ソース電圧波形で、２ｅと
示されている電圧波形は、前記トランスＴの２次電圧を
表したものである。
記スイッチＳＷのドレイン−ソース電圧波形で、２ｅと
示されている電圧波形は、前記トランスＴの２次電圧を
表したものである。
【００１３】図２でＴSRは、同期電流器に使われるＭＯ
ＳトランジスタＳＲのオン区間であり、ＤSRは、前記Ｍ
ＯＳトランジスタＳＲの寄生ダイオードＤ２の導通区間
である。従って、前記寄生ダイオードＤ２の導通区間Ｄ
SRも損失であるから、ＶSW GSのターンオフ時と同時にＶ
SR GSがターンオンされ、ＶSR GSのターンオフ時と同時に
ＶSW GSがターンオンされると、損失がなく理想的に効率
が最大となる。
ＳトランジスタＳＲのオン区間であり、ＤSRは、前記Ｍ
ＯＳトランジスタＳＲの寄生ダイオードＤ２の導通区間
である。従って、前記寄生ダイオードＤ２の導通区間Ｄ
SRも損失であるから、ＶSW GSのターンオフ時と同時にＶ
SR GSがターンオンされ、ＶSR GSのターンオフ時と同時に
ＶSW GSがターンオンされると、損失がなく理想的に効率
が最大となる。
【００１４】即ち、ＶSW GSのターンオフとＶSR GSのター
ンオン間、ＶSR GSのターンオフとＶ SW GSのターンオン間
に各々ＴON D、ＴOFE Dの遅延タイムが存在しなければな
らないが、ＶSW GSのオン区間は、コイルＬｍのエネルギ
ー蓄積の期間であるため、また、ＶSR GSのオン区間にＶ
SW GSがターンオンされると、出力コンデンサーＣ３の放
電が起きるため、遅延タイムが必要である。
ンオン間、ＶSR GSのターンオフとＶ SW GSのターンオン間
に各々ＴON D、ＴOFE Dの遅延タイムが存在しなければな
らないが、ＶSW GSのオン区間は、コイルＬｍのエネルギ
ー蓄積の期間であるため、また、ＶSR GSのオン区間にＶ
SW GSがターンオンされると、出力コンデンサーＣ３の放
電が起きるため、遅延タイムが必要である。
【００１５】図３は、前記図２のようなフライバック回
路が不連続モードに動作する場合に対する波形例示図で
あるが、図３で３ａと示されている部分は、スイッチＳ
Ｗのゲート駆動電圧であり、３ｂ，３ｃは、トランスＴ
の１次及び２次電流である。そして、３ｄは、前記スイ
ッチＳＷのドレイン−ソース電圧である。
路が不連続モードに動作する場合に対する波形例示図で
あるが、図３で３ａと示されている部分は、スイッチＳ
Ｗのゲート駆動電圧であり、３ｂ，３ｃは、トランスＴ
の１次及び２次電流である。そして、３ｄは、前記スイ
ッチＳＷのドレイン−ソース電圧である。
【００１６】以下では、不連続モードで動作する場合を
説明する。
説明する。
【００１７】不連続モードは、インダクタンスが小さ
く、ＶSW GSのターンオン区間の間、図３で３ａと表示さ
れるトランスフォーマの１次側のコイルＬｍに蓄えられ
たエネルギーが、ＶSW GSがターンオンされる前に、ＶSW
GSのターンオフの間、完全に消費されて、２次電流Ｉｓ
ｅｃが「０」になる。
く、ＶSW GSのターンオン区間の間、図３で３ａと表示さ
れるトランスフォーマの１次側のコイルＬｍに蓄えられ
たエネルギーが、ＶSW GSがターンオンされる前に、ＶSW
GSのターンオフの間、完全に消費されて、２次電流Ｉｓ
ｅｃが「０」になる。
【００１８】前記トランスＴの２次側電流ｉｓｅｃが
「０」になった後、ｔ３と示されている時点からｔ４と
示されている時点に該当するＴDCM区間は、前記スイッ
チＳＷ内部に存在する寄生キャパシタンスＣ１と前記同
期整流器ＳＲの内部に存在する寄生キャパシタンスＣ２
の合計、
「０」になった後、ｔ３と示されている時点からｔ４と
示されている時点に該当するＴDCM区間は、前記スイッ
チＳＷ内部に存在する寄生キャパシタンスＣ１と前記同
期整流器ＳＲの内部に存在する寄生キャパシタンスＣ２
の合計、
【００１９】
【数１】
【００２０】即ち、全体キャパシタンス容量と前記トラ
ンスＴの漏洩インダクタンスＬlkによってＬＣ共振をす
る区間に入力電圧と負荷によって変わる。
ンスＴの漏洩インダクタンスＬlkによってＬＣ共振をす
る区間に入力電圧と負荷によって変わる。
【００２１】本発明は、上記従来の問題点に鑑みてなさ
れたものであり、その目的は、連続モードと不連続モー
ドで同期整流器の２次側のスイッチであるＭＯＳトラン
ジスタの寄生ダイオードの導通時に発生する損失を最小
にし、不連続モードですべてゼロ電圧スイッチングが可
能となるようにしたゼロ電圧スイッチングのための同期
整流器フライバック回路を提供することにある。
れたものであり、その目的は、連続モードと不連続モー
ドで同期整流器の２次側のスイッチであるＭＯＳトラン
ジスタの寄生ダイオードの導通時に発生する損失を最小
にし、不連続モードですべてゼロ電圧スイッチングが可
能となるようにしたゼロ電圧スイッチングのための同期
整流器フライバック回路を提供することにある。
【００２２】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、パルス幅変調信号を発生するパ
ルス幅変調部と、前記パルス幅変調部で出力されるパル
ス幅変調信号にしたがってスイッチング動作をするスイ
ッチと、前記スイッチのスイッチング動作にしたがって
１次側電圧を２次側に誘導させるトランスと、前記トラ
ンスの２次側出力電圧を整流する同期整流器を具備した
フライバック回路において、前記パルス幅変調部で出力
されるゲート駆動信号を遅延させた後、前記パルス幅変
調部で出力される基準電圧と比較してその結果値を増幅
して前記同期整流器の駆動信号に提供する同期整流器ド
ライバと、ゲート駆動手段で出力されるゲート駆動信号
をレベル変換して前記同期整流器のゲートを駆動するレ
ベル変換手段と、前記同期整流器ドライバで出力される
駆動信号を前記レベル変換手段側に伝達する絶縁トラン
スフォーマとを含むことをその要旨とする。
め、請求項１の発明は、パルス幅変調信号を発生するパ
ルス幅変調部と、前記パルス幅変調部で出力されるパル
ス幅変調信号にしたがってスイッチング動作をするスイ
ッチと、前記スイッチのスイッチング動作にしたがって
１次側電圧を２次側に誘導させるトランスと、前記トラ
ンスの２次側出力電圧を整流する同期整流器を具備した
フライバック回路において、前記パルス幅変調部で出力
されるゲート駆動信号を遅延させた後、前記パルス幅変
調部で出力される基準電圧と比較してその結果値を増幅
して前記同期整流器の駆動信号に提供する同期整流器ド
ライバと、ゲート駆動手段で出力されるゲート駆動信号
をレベル変換して前記同期整流器のゲートを駆動するレ
ベル変換手段と、前記同期整流器ドライバで出力される
駆動信号を前記レベル変換手段側に伝達する絶縁トラン
スフォーマとを含むことをその要旨とする。
【００２３】請求項２の発明は、請求項１の同期整流器
を使用したフライバック回路において、前記同期整流器
ドライバは、前記パルス幅変調部で出力されるゲート駆
動信号を遅延させる信号遅延手段と、前記信号遅延手段
で出力されるゲート駆動信号と前記パルス幅変調部で出
力される基準電圧を比較してその結果値を増幅して前記
同期整流器のターンオフ時の補償されたゲート駆動信号
を発生する反転及び補償手段とを含むことをその要旨と
する。
を使用したフライバック回路において、前記同期整流器
ドライバは、前記パルス幅変調部で出力されるゲート駆
動信号を遅延させる信号遅延手段と、前記信号遅延手段
で出力されるゲート駆動信号と前記パルス幅変調部で出
力される基準電圧を比較してその結果値を増幅して前記
同期整流器のターンオフ時の補償されたゲート駆動信号
を発生する反転及び補償手段とを含むことをその要旨と
する。
【００２４】請求項３の発明は、請求項２の同期整流器
を使用したフライバック回路において、前記信号遅延手
段は、是正数だけ前記スイッチのゲート駆動信号を遅延
させる抵抗及びコンデンサで構成されたＲＣフィルタを
使用することをその要旨とする。
を使用したフライバック回路において、前記信号遅延手
段は、是正数だけ前記スイッチのゲート駆動信号を遅延
させる抵抗及びコンデンサで構成されたＲＣフィルタを
使用することをその要旨とする。
【００２５】請求項４の発明は、請求項２の同期整流器
を使用したフライバック回路において、前記反転及び補
償手段は、前記パルス幅変調部で出力される基準電圧と
前記信号遅延手段で出力される信号を比較する比較器
と、前記比較器の出力信号を増幅して同期整流器のゲー
ト駆動信号を発生するバッファー増幅器を含むことをそ
の要旨とする。
を使用したフライバック回路において、前記反転及び補
償手段は、前記パルス幅変調部で出力される基準電圧と
前記信号遅延手段で出力される信号を比較する比較器
と、前記比較器の出力信号を増幅して同期整流器のゲー
ト駆動信号を発生するバッファー増幅器を含むことをそ
の要旨とする。
【００２６】請求項５の発明は、請求項４の同期整流器
を使用したフライバック回路において、前記バッファー
増幅器は、所定の陽電圧を、第１抵抗を介してコレクタ
端子に入力し、前記陽電圧を、第２抵抗を介してベース
端子に入力するが、前記ベース端子にかかる前記比較器
の出力信号によってオン／オフ動作する第１トランジス
タと、前記第１トランジスタのエミッタ端子にかかる電
圧をエミッタ端子に入力してベース端子には前記比較器
の出力信号が入力されて前記第１トランジスタと反動し
て動作する第２トランジスタとを含むことをその要旨と
する。
を使用したフライバック回路において、前記バッファー
増幅器は、所定の陽電圧を、第１抵抗を介してコレクタ
端子に入力し、前記陽電圧を、第２抵抗を介してベース
端子に入力するが、前記ベース端子にかかる前記比較器
の出力信号によってオン／オフ動作する第１トランジス
タと、前記第１トランジスタのエミッタ端子にかかる電
圧をエミッタ端子に入力してベース端子には前記比較器
の出力信号が入力されて前記第１トランジスタと反動し
て動作する第２トランジスタとを含むことをその要旨と
する。
【００２７】請求項６の発明は、請求項１の同期整流器
を使用したフライバック回路において、前記レベル変換
手段は、前記同期整流器のゲート端子と接地端との間に
連結される第３抵抗と、前記同期整流器のゲート端子に
カソード端子が連結され、接地端にアノード端子が連結
される第１ダイオードと、前記絶縁トランスフォーマの
２次側の電圧出力端と前記同期整流器のゲート端子との
間に連結される第４抵抗と、前記絶縁トランスフォーマ
の２次側の接地端と前記第１ダイオードのアノード端子
との間に連結される第２コンデンサとを含むことをその
要旨とする。
を使用したフライバック回路において、前記レベル変換
手段は、前記同期整流器のゲート端子と接地端との間に
連結される第３抵抗と、前記同期整流器のゲート端子に
カソード端子が連結され、接地端にアノード端子が連結
される第１ダイオードと、前記絶縁トランスフォーマの
２次側の電圧出力端と前記同期整流器のゲート端子との
間に連結される第４抵抗と、前記絶縁トランスフォーマ
の２次側の接地端と前記第１ダイオードのアノード端子
との間に連結される第２コンデンサとを含むことをその
要旨とする。
【００２８】
【発明の実施の形態】まず、本発明を説明するのに先立
ち、本発明における技術的思想を簡略的にみると、従来
技術での問題点がトランスＴの２次側の電流ｉｓｅｃが
同期整流器ＳＲ内部の寄生ダイオードを介して流れるに
したがって発生する電力の損失発生が問題であり、ま
た、同期整流器ＳＲのオン／オフ動作時点が遅延時間と
によって定常動作条件の区間と他の区間で動作するとい
うことが問題である。従って、遅延時間を減らし、前記
寄生ダイオードを介したトランスＴの２次側電流の流れ
を抑制することが技術的課題である。
ち、本発明における技術的思想を簡略的にみると、従来
技術での問題点がトランスＴの２次側の電流ｉｓｅｃが
同期整流器ＳＲ内部の寄生ダイオードを介して流れるに
したがって発生する電力の損失発生が問題であり、ま
た、同期整流器ＳＲのオン／オフ動作時点が遅延時間と
によって定常動作条件の区間と他の区間で動作するとい
うことが問題である。従って、遅延時間を減らし、前記
寄生ダイオードを介したトランスＴの２次側電流の流れ
を抑制することが技術的課題である。
【００２９】従って、フライバックコンバータ内部のス
イッチＳＷのターンオフ時点に同期整流器ＳＲをターン
オンさせて２次側の電流ｉｓｅｃとともに同期整流器の
ゲート端子とソース端子間の電圧ＶSR GSをターンオフさ
せると、前記同期整流器ＳＲの寄生ダイオードを介した
トランスＴにおける２次側の電流ｉｓｅｃの流れを抑制
できるということに着眼したのである。
イッチＳＷのターンオフ時点に同期整流器ＳＲをターン
オンさせて２次側の電流ｉｓｅｃとともに同期整流器の
ゲート端子とソース端子間の電圧ＶSR GSをターンオフさ
せると、前記同期整流器ＳＲの寄生ダイオードを介した
トランスＴにおける２次側の電流ｉｓｅｃの流れを抑制
できるということに着眼したのである。
【００３０】また、ソフトスイッチングであるゼロ電圧
スイッチングで動作させることでスイッチング損失を減
らすのに着眼したのである。
スイッチングで動作させることでスイッチング損失を減
らすのに着眼したのである。
【００３１】以下、本発明の望ましい実施形態を詳細に
説明する。
説明する。
【００３２】図４は、本発明に伴う同期整流方式を適用
したＡＣアダプタのブロック構成例示図であり、入力さ
れる商用交流電源に混ざっているノイズを除去した後、
後端に具備されているディバイス側に伝達しつつ、逆に
後端のディバイス側で発生する電源ノイズが商用交流電
源の入力端側に伝えられることを防止するＥＭＩフィル
タ１０と、前記ＥＭＩフィルタ１０を介して入力される
ＡＣ電源を整流してＤＣ電源に転換させるブリッジ整流
部２０と、前記ブリッジ整流部２０を介して整流された
ＤＣ電源を入力されるスイッチング制御信号によってパ
ルス形態の信号に変換し、変換された電圧の変動分に対
して内部に具備されているトランスＴを介して誘導エネ
ルギを出力するフライバックコンバータ４０と、前記フ
ライバックコンバータ４０で出力される誘導電源を特定
の同期信号によって整流する同期整流部５０と、前記同
期整流部５０を介して最終に出力される電圧の状態を感
知して前端へ電圧状態に対する情報を伝達するフィード
バック部９０と、前記フィードバック部９０及び前記同
期整流部５０の後端に位置するディバイスの損傷を防止
する保護回路１００と、前記同期整流部５０の出力電圧
の状態によって前記フィードバック部９０を介して１次
側にフィードバックされる信号の入力を受け、制御信号
用ＰＷＭ信号を変調させて出力するＰＷＭコントローラ
７０と、前記ＰＷＭコントローラ７０で出力される制御
信号と基準電圧信号に前記同期整流部５０の同期状態を
制御するためのＳＲゲートドライバ８０と、に大きく分
類して構成されている。
したＡＣアダプタのブロック構成例示図であり、入力さ
れる商用交流電源に混ざっているノイズを除去した後、
後端に具備されているディバイス側に伝達しつつ、逆に
後端のディバイス側で発生する電源ノイズが商用交流電
源の入力端側に伝えられることを防止するＥＭＩフィル
タ１０と、前記ＥＭＩフィルタ１０を介して入力される
ＡＣ電源を整流してＤＣ電源に転換させるブリッジ整流
部２０と、前記ブリッジ整流部２０を介して整流された
ＤＣ電源を入力されるスイッチング制御信号によってパ
ルス形態の信号に変換し、変換された電圧の変動分に対
して内部に具備されているトランスＴを介して誘導エネ
ルギを出力するフライバックコンバータ４０と、前記フ
ライバックコンバータ４０で出力される誘導電源を特定
の同期信号によって整流する同期整流部５０と、前記同
期整流部５０を介して最終に出力される電圧の状態を感
知して前端へ電圧状態に対する情報を伝達するフィード
バック部９０と、前記フィードバック部９０及び前記同
期整流部５０の後端に位置するディバイスの損傷を防止
する保護回路１００と、前記同期整流部５０の出力電圧
の状態によって前記フィードバック部９０を介して１次
側にフィードバックされる信号の入力を受け、制御信号
用ＰＷＭ信号を変調させて出力するＰＷＭコントローラ
７０と、前記ＰＷＭコントローラ７０で出力される制御
信号と基準電圧信号に前記同期整流部５０の同期状態を
制御するためのＳＲゲートドライバ８０と、に大きく分
類して構成されている。
【００３３】上記のように構成される本発明に伴う同期
整流方式を適用したＡＣアダプタの構成のなかで、同期
整流方式に関連した部分の構成を詳細にみると、図５に
示されているように、図４のフライバックコンバータ４
０、同期整流部５０、及びＳＲゲートドライバ８０の簡
略的な回路構成と、ＰＷＭコントローラ７０が示されて
いる。
整流方式を適用したＡＣアダプタの構成のなかで、同期
整流方式に関連した部分の構成を詳細にみると、図５に
示されているように、図４のフライバックコンバータ４
０、同期整流部５０、及びＳＲゲートドライバ８０の簡
略的な回路構成と、ＰＷＭコントローラ７０が示されて
いる。
【００３４】図５に図示されている構成を詳細にみる
と、パルス幅変調信号を発生するＰＷＭコントローラ７
０と、前記ＰＷＭコントローラ７０で出力されるパルス
幅変調信号によってスイッチング動作をするスイッチＳ
Ｗと、前記スイッチＳＷのスイッチング動作によって１
次側の電圧を２次側に誘導させるトランスＴと、前記ト
ランスＴの２次側の出力電圧を整流する同期整流部５０
と、前記ＰＷＭコントローラ７０で出力されるゲート駆
動信号を遅延させた後、前記ＰＷＭコントローラ７０で
出力される基準電圧と比較し、その結果分を増幅して前
記同期整流部５０の駆動信号に提供するＳＲゲートドラ
イバ８０から構成されている。
と、パルス幅変調信号を発生するＰＷＭコントローラ７
０と、前記ＰＷＭコントローラ７０で出力されるパルス
幅変調信号によってスイッチング動作をするスイッチＳ
Ｗと、前記スイッチＳＷのスイッチング動作によって１
次側の電圧を２次側に誘導させるトランスＴと、前記ト
ランスＴの２次側の出力電圧を整流する同期整流部５０
と、前記ＰＷＭコントローラ７０で出力されるゲート駆
動信号を遅延させた後、前記ＰＷＭコントローラ７０で
出力される基準電圧と比較し、その結果分を増幅して前
記同期整流部５０の駆動信号に提供するＳＲゲートドラ
イバ８０から構成されている。
【００３５】このとき、同期整流部５０は、前記トラン
スＴの２次側の電圧出力端と接地端の間に並列連結され
ている第３コンデンサＣ３と、前記トランスＴの２次側
の一端にドレイン端子が連結され、接地端にソース端子
が連結される同期整流器ＳＲから構成されている。前記
ＳＲゲートドライバ８０は、前記ＰＷＭコントローラ７
０で出力される信号を遅延させる信号遅延部８１と、前
記信号遅延部８１で出力される信号を位相反転させて同
期整流器のゲート駆動信号に出力する反転及び補償部８
２からなる。前記信号遅延部８１は、是正数だけ入力信
号を遅延させる抵抗Ｒ１及びコンデンサＣ４から構成さ
れている。
スＴの２次側の電圧出力端と接地端の間に並列連結され
ている第３コンデンサＣ３と、前記トランスＴの２次側
の一端にドレイン端子が連結され、接地端にソース端子
が連結される同期整流器ＳＲから構成されている。前記
ＳＲゲートドライバ８０は、前記ＰＷＭコントローラ７
０で出力される信号を遅延させる信号遅延部８１と、前
記信号遅延部８１で出力される信号を位相反転させて同
期整流器のゲート駆動信号に出力する反転及び補償部８
２からなる。前記信号遅延部８１は、是正数だけ入力信
号を遅延させる抵抗Ｒ１及びコンデンサＣ４から構成さ
れている。
【００３６】また、前記反転及び補償部８２は、単一チ
ップ化されたＩＣで構成される場合を示したものであ
り、その他の構成で、前記反転及び補償部８２で出力さ
れる信号で前記同期整流部５０内に具備されている同期
整流器ＳＲのゲートを駆動する絶縁トランスフォーマＩ
Ｔが具備されていて、前記同期整流器ＳＲのゲート端子
と接地端との間に連結される第３抵抗Ｒ３と、前記同期
整流器ＳＲのゲート端子にカソード端子が連結され、接
地端にアノード端子が連結される第４ダイオードＤ４
と、前記絶縁トランスフォーマIＴの２次側の電圧出力
端と前記同期整流器ＳＲのゲート端子との間に第２抵抗
Ｒ２と、前記絶縁トランスフォーマIＴの２次側の他端
と前記第４ダイオードＤ４のアノード端子との間に連結
される第６コンデンサＣ６が具備されている。
ップ化されたＩＣで構成される場合を示したものであ
り、その他の構成で、前記反転及び補償部８２で出力さ
れる信号で前記同期整流部５０内に具備されている同期
整流器ＳＲのゲートを駆動する絶縁トランスフォーマＩ
Ｔが具備されていて、前記同期整流器ＳＲのゲート端子
と接地端との間に連結される第３抵抗Ｒ３と、前記同期
整流器ＳＲのゲート端子にカソード端子が連結され、接
地端にアノード端子が連結される第４ダイオードＤ４
と、前記絶縁トランスフォーマIＴの２次側の電圧出力
端と前記同期整流器ＳＲのゲート端子との間に第２抵抗
Ｒ２と、前記絶縁トランスフォーマIＴの２次側の他端
と前記第４ダイオードＤ４のアノード端子との間に連結
される第６コンデンサＣ６が具備されている。
【００３７】上記のように構成された図５の実施形態で
反転及び補償部８２は、１つの単一チップで構成した
が、仮りに生産単価の問題を加味して素子で構成するな
ら、図６のようになる。
反転及び補償部８２は、１つの単一チップで構成した
が、仮りに生産単価の問題を加味して素子で構成するな
ら、図６のようになる。
【００３８】図６は、本発明によるゼロ電圧スイッチン
グのための同期整流器フライバック回路の構成図であ
る。
グのための同期整流器フライバック回路の構成図であ
る。
【００３９】図６の構成中、図５の構成と異なる部分で
ある前記遅延補償部８２の構成を詳細にみると、前記Ｐ
ＷＭコントローラ７０で出力される基準電圧Ｖｒｅｆと
前記信号遅延部８１で出力される信号を比較する比較器
ＯＰと、前記比較器ＯＰの出力信号を増幅して遅延が補
償された同期整流器のゲート駆動信号を発生するバッフ
ァー増幅器８３から構成されている。
ある前記遅延補償部８２の構成を詳細にみると、前記Ｐ
ＷＭコントローラ７０で出力される基準電圧Ｖｒｅｆと
前記信号遅延部８１で出力される信号を比較する比較器
ＯＰと、前記比較器ＯＰの出力信号を増幅して遅延が補
償された同期整流器のゲート駆動信号を発生するバッフ
ァー増幅器８３から構成されている。
【００４０】また、前記バッファー増幅器８３は、所定
の陽電圧Ｖｃｃが第５抵抗Ｒ５を介してコレクタ端子に
入力され、前記陽電圧Ｖｃｃが第４抵抗Ｒ４を介してベ
ース端子に入力されるが、前記ベース端子にかかる前記
比較器ＯＰの出力信号によってオン／オフ動作する第１
トランジスタＱ１と、前記第１トランジスタＱ１のエミ
ッタ端子にかかる電圧がエミッタ端子に入力され、ベー
ス端子には前記比較器ＯＰの出力信号が入力され、前記
第１トランジスタＱ１と反動して動作する第２トランジ
スタＱ２から構成されている。
の陽電圧Ｖｃｃが第５抵抗Ｒ５を介してコレクタ端子に
入力され、前記陽電圧Ｖｃｃが第４抵抗Ｒ４を介してベ
ース端子に入力されるが、前記ベース端子にかかる前記
比較器ＯＰの出力信号によってオン／オフ動作する第１
トランジスタＱ１と、前記第１トランジスタＱ１のエミ
ッタ端子にかかる電圧がエミッタ端子に入力され、ベー
ス端子には前記比較器ＯＰの出力信号が入力され、前記
第１トランジスタＱ１と反動して動作する第２トランジ
スタＱ２から構成されている。
【００４１】このように構成された本発明によるフライ
バック回路の動作を図６に基づいて詳細にみると、ＰＷ
Ｍコントローラ７０でスイッチゲートを駆動させるため
のゲート駆動信号と基準電圧Ｖｒｅｆを発生するように
なり、前記ゲート駆動信号によってスイッチＳＷのゲー
トを駆動する。
バック回路の動作を図６に基づいて詳細にみると、ＰＷ
Ｍコントローラ７０でスイッチゲートを駆動させるため
のゲート駆動信号と基準電圧Ｖｒｅｆを発生するように
なり、前記ゲート駆動信号によってスイッチＳＷのゲー
トを駆動する。
【００４２】そして、トランスＴは、前記スイッチＳＷ
のスイッチング動作によって１次側のエネルギを２次側
に誘導させるようになり、同期整流器ＳＲは前記トラン
スＴの２次側の出力電圧を整流して出力させる。
のスイッチング動作によって１次側のエネルギを２次側
に誘導させるようになり、同期整流器ＳＲは前記トラン
スＴの２次側の出力電圧を整流して出力させる。
【００４３】同期整流器のゲート端子とソース端子間の
電圧ＶSR GSをターンオフした後、寄生ダイオード損失を
最小化するために、前記ＰＷＭコントローラ７０の出力
信号を直接利用し、１次側のメインスイッチであるＭＯ
Ｓトランジスタと２次側のスイッチである同期整流器の
同時に導通することを防止するために、即ち、ＶSW GSの
ターンオフ区間とＶSR GSのターンオン区間が重なる区間
がないように、遅延時間Ｔを与えるため、本発明は信号
遅延部８１で前記ＰＷＭコントローラ７０で出力される
スイッチのゲート駆動信号を抵抗Ｒ１及び第４コンデン
サＣ４の是正数だけ遅延させる。
電圧ＶSR GSをターンオフした後、寄生ダイオード損失を
最小化するために、前記ＰＷＭコントローラ７０の出力
信号を直接利用し、１次側のメインスイッチであるＭＯ
Ｓトランジスタと２次側のスイッチである同期整流器の
同時に導通することを防止するために、即ち、ＶSW GSの
ターンオフ区間とＶSR GSのターンオン区間が重なる区間
がないように、遅延時間Ｔを与えるため、本発明は信号
遅延部８１で前記ＰＷＭコントローラ７０で出力される
スイッチのゲート駆動信号を抵抗Ｒ１及び第４コンデン
サＣ４の是正数だけ遅延させる。
【００４４】そして、反転及び補償部８２内の比較器Ｏ
Ｐは、前記信号遅延部８１で得られる信号を反転データ
の入力端で入力し、前記ＰＷＭコントローラ７０で出力
される基準電圧Ｖｒｅｆを非反転データの入力端で入力
し、その大きさを比較した後、その比較値に伴う電圧信
号をハイ、あるいはロー状態の電圧信号として出力す
る。
Ｐは、前記信号遅延部８１で得られる信号を反転データ
の入力端で入力し、前記ＰＷＭコントローラ７０で出力
される基準電圧Ｖｒｅｆを非反転データの入力端で入力
し、その大きさを比較した後、その比較値に伴う電圧信
号をハイ、あるいはロー状態の電圧信号として出力す
る。
【００４５】そして、比較器ＯＰの出力は、バッファー
増幅器８３で増幅され、同期整流器ＳＲのゲート駆動信
号として出力される。このとき、バッファー増幅器８３
で増幅された信号は、前記比較器ＯＰで出力される信号
に対して位相反転された状態を維持し、増幅されたもの
である。
増幅器８３で増幅され、同期整流器ＳＲのゲート駆動信
号として出力される。このとき、バッファー増幅器８３
で増幅された信号は、前記比較器ＯＰで出力される信号
に対して位相反転された状態を維持し、増幅されたもの
である。
【００４６】このように増幅されて出力されるゲート駆
動信号は、絶縁トランスフォーマIＴを介した後、抵抗
Ｒ２，Ｒ３によって分圧された後、前記同期整流器ＳＲ
のゲートを駆動するようになる。
動信号は、絶縁トランスフォーマIＴを介した後、抵抗
Ｒ２，Ｒ３によって分圧された後、前記同期整流器ＳＲ
のゲートを駆動するようになる。
【００４７】前記で、連続モードの動作時には、ＶSW GS
のターンオフと同時に、ＴON D遅延させた後、ＶSR GSが
ターンオンされるため、同期整流器ＳＲの寄生ダイオー
ドを介した損失を減らし（図７参照）、トランスＴにお
ける２次側の電流ｉｓｅｃのオフと同時にＶSR GSがター
ンオフされて同期整流器ＳＲの寄生ダイオードを介した
電流の流れが発生しないため、損失が発生しない（図８
参照）。
のターンオフと同時に、ＴON D遅延させた後、ＶSR GSが
ターンオンされるため、同期整流器ＳＲの寄生ダイオー
ドを介した損失を減らし（図７参照）、トランスＴにお
ける２次側の電流ｉｓｅｃのオフと同時にＶSR GSがター
ンオフされて同期整流器ＳＲの寄生ダイオードを介した
電流の流れが発生しないため、損失が発生しない（図８
参照）。
【００４８】また、不連続モードの動作時には、トラン
スＴの２次側の電流ｉｓｅｃが「０」となった後、同期
整流器ＳＲがオンを維持し、２次側の電流ｉｓｅｃがマ
イナス値を有し（図９参照）、同期整流器ＳＲがターン
オフされた後、トランスＴの１次側の電流ｉｐｒｉは既
存のフライバックで「０」から増加することと異なり、
ＶSW GSがターンオンされる前のマイナスから１次関数的
に増加する（図１１参照）。
スＴの２次側の電流ｉｓｅｃが「０」となった後、同期
整流器ＳＲがオンを維持し、２次側の電流ｉｓｅｃがマ
イナス値を有し（図９参照）、同期整流器ＳＲがターン
オフされた後、トランスＴの１次側の電流ｉｐｒｉは既
存のフライバックで「０」から増加することと異なり、
ＶSW GSがターンオンされる前のマイナスから１次関数的
に増加する（図１１参照）。
【００４９】また、１次側のスイッチ素子であるＭＯＳ
トランジスタのＶSW GSが「０」に落ち、トランスＴの１
次側の電流ｉｐｒｉはマイナスから増加して電圧と電流
の交差がなく、スイッチング損失がなくなる。即ち、ゼ
ロ電圧であるとき、ターンオンされるため、ゼロ電圧ス
イッチングがなされるのである。
トランジスタのＶSW GSが「０」に落ち、トランスＴの１
次側の電流ｉｐｒｉはマイナスから増加して電圧と電流
の交差がなく、スイッチング損失がなくなる。即ち、ゼ
ロ電圧であるとき、ターンオンされるため、ゼロ電圧ス
イッチングがなされるのである。
【００５０】また、これまでの同期整流器フライバック
回路では、周波数を可変する方式でのみ、ゼロ電圧スイ
ッチングを動作したけれども、固定周波数でもゼロ電圧
スイッチングが可能になる。また、連続モードは、低電
圧入力時、そして最大負荷状態で動作し、不連続モード
でゼロ電圧スイッチング動作は、低電圧入力状態で軽負
荷状態であるか高電圧入力状態ですべての範囲の負荷状
態である場合に動作する。
回路では、周波数を可変する方式でのみ、ゼロ電圧スイ
ッチングを動作したけれども、固定周波数でもゼロ電圧
スイッチングが可能になる。また、連続モードは、低電
圧入力時、そして最大負荷状態で動作し、不連続モード
でゼロ電圧スイッチング動作は、低電圧入力状態で軽負
荷状態であるか高電圧入力状態ですべての範囲の負荷状
態である場合に動作する。
【００５１】図７は、連続モード時、本発明による同期
整流器フライバック回路における同期整流器のゲート電
圧とスイッチのゲート電圧の波形を示したもので、図８
は、同期整流器のゲート電圧と２次電流の波形を示した
ものである。
整流器フライバック回路における同期整流器のゲート電
圧とスイッチのゲート電圧の波形を示したもので、図８
は、同期整流器のゲート電圧と２次電流の波形を示した
ものである。
【００５２】また、図９は、図６の同期整流器のフライ
バック回路が不連続モードで動作した場合の同期整流器
におけるゲート電圧とトランスの２次電流の波形図であ
り、図１０は、図６の同期整流器におけるフライバック
回路が不連続モードで動作した場合の同期ゲート電圧及
びスイッチゲート電圧の波形図であり、図１１は、図６
の同期整流器におけるフライバック回路が不連続モード
で動作した場合のスイッチ電圧とトランスの１次電流の
波形図を示したものである。
バック回路が不連続モードで動作した場合の同期整流器
におけるゲート電圧とトランスの２次電流の波形図であ
り、図１０は、図６の同期整流器におけるフライバック
回路が不連続モードで動作した場合の同期ゲート電圧及
びスイッチゲート電圧の波形図であり、図１１は、図６
の同期整流器におけるフライバック回路が不連続モード
で動作した場合のスイッチ電圧とトランスの１次電流の
波形図を示したものである。
【００５３】
【発明の効果】以上、詳述したとおり、本発明は、パル
ス幅変調部の出力を利用して、ゲート駆動期を利用して
前記パルス幅変調部の出力信号を反転させて同期整流器
のゲートを駆動することで、２次側のスイッチであるＭ
ＯＳトランジスタの寄生ダイオードの導通時に発生する
損失を最小にし、不連続モードの固定周波数の状態でゼ
ロ電圧スイッチングするようにして効率を上昇させるこ
とができるという効果を奏する。
ス幅変調部の出力を利用して、ゲート駆動期を利用して
前記パルス幅変調部の出力信号を反転させて同期整流器
のゲートを駆動することで、２次側のスイッチであるＭ
ＯＳトランジスタの寄生ダイオードの導通時に発生する
損失を最小にし、不連続モードの固定周波数の状態でゼ
ロ電圧スイッチングするようにして効率を上昇させるこ
とができるという効果を奏する。
【図１】 従来におけるフライバック回路の構成図。
【図２】 図１における回路の連続モード動作時におけ
る各部の動作波形図。
る各部の動作波形図。
【図３】 図１における回路の不連続モード動作時にお
ける各部の動作波形図。
ける各部の動作波形図。
【図４】 本発明に伴う同期整流方式を適用したＡＣア
ダプタのブロック構成例示図。
ダプタのブロック構成例示図。
【図５】 本発明によるゼロ電圧スイッチングのための
同期整流器フライバック回路における構成図。
同期整流器フライバック回路における構成図。
【図６】 本発明によるゼロ電圧スイッチングのための
同期整流器フライバック回路における詳細な構成図。
同期整流器フライバック回路における詳細な構成図。
【図７】 図６の同期整流器フライバック回路が連続モ
ードで動作した場合における同期整流器のゲート電圧と
スイッチゲートの電圧の波形図。
ードで動作した場合における同期整流器のゲート電圧と
スイッチゲートの電圧の波形図。
【図８】 図６の同期整流器フライバック回路が連続モ
ードで動作した場合における同期整流器のゲート電圧と
トランスの２次電流の波形図。
ードで動作した場合における同期整流器のゲート電圧と
トランスの２次電流の波形図。
【図９】 図６の同期整流器フライバック回路が不連続
モードで動作した場合における同期整流器のゲート電圧
とトランスの２次電流の波形図。
モードで動作した場合における同期整流器のゲート電圧
とトランスの２次電流の波形図。
【図１０】 図６の同期整流器フライバック回路が不連
続モードで動作した場合における同期整流器のゲート電
圧とスイッチのゲート電圧の波形図。
続モードで動作した場合における同期整流器のゲート電
圧とスイッチのゲート電圧の波形図。
【図１１】 図６の同期整流器フライバック回路が不連
続モードで動作した場合におけるスイッチ電圧とトラン
スの１次電流の波形図。
続モードで動作した場合におけるスイッチ電圧とトラン
スの１次電流の波形図。
１０…ＥＭＩフィルタ、２０…ブリッジ整流部、４０…
フライバックコンバータ、５０…同期整流部、７０…Ｐ
ＷＭコントローラ、８０…ＳＲゲートドライバ、８１…
信号遅延部、８２…反転及び補償部、ＩＴ…絶縁トラン
スフォーマ、Ｔ…トランス。
フライバックコンバータ、５０…同期整流部、７０…Ｐ
ＷＭコントローラ、８０…ＳＲゲートドライバ、８１…
信号遅延部、８２…反転及び補償部、ＩＴ…絶縁トラン
スフォーマ、Ｔ…トランス。
Claims (6)
- 【請求項１】 パルス幅変調信号を発生するパルス幅変
調部と、前記パルス幅変調部で出力されるパルス幅変調
信号にしたがってスイッチング動作をするスイッチと、
前記スイッチのスイッチング動作にしたがって１次側電
圧を２次側に誘導させるトランスと、前記トランスの２
次側出力電圧を整流する同期整流器を具備したフライバ
ック回路において、 前記パルス幅変調部で出力されるゲート駆動信号を遅延
させた後、前記パルス幅変調部で出力される基準電圧と
比較してその結果値を増幅して前記同期整流器の駆動信
号に提供する同期整流器ドライバと、 ゲート駆動手段で出力されるゲート駆動信号をレベル変
換して前記同期整流器のゲートを駆動するレベル変換手
段と、 前記同期整流器ドライバで出力される駆動信号を前記レ
ベル変換手段側に伝達する絶縁トランスフォーマとを含
むことを特徴とする同期整流器を使用したフライバック
回路。 - 【請求項２】 前記同期整流器ドライバは、 前記パルス幅変調部で出力されるゲート駆動信号を遅延
させる信号遅延手段と、 前記信号遅延手段で出力されるゲート駆動信号と前記パ
ルス幅変調部で出力される基準電圧を比較してその結果
値を増幅して前記同期整流器のターンオフ時の補償され
たゲート駆動信号を発生する反転及び補償手段とを含む
ことを特徴とする請求項１に記載の同期整流器を使用し
たフライバック回路。 - 【請求項３】 前記信号遅延手段は、是正数だけ前記ス
イッチのゲート駆動信号を遅延させる抵抗及びコンデン
サで構成されたＲＣフィルタを使用することを特徴とす
る請求項２に記載の同期整流器を使用したフライバック
回路。 - 【請求項４】 前記反転及び補償手段は、 前記パルス幅変調部で出力される基準電圧と前記信号遅
延手段で出力される信号を比較する比較器と、 前記比較器の出力信号を増幅して同期整流器のゲート駆
動信号を発生するバッファー増幅器とを含むことを特徴
とする請求項２に記載の同期整流器を使用したフライバ
ック回路。 - 【請求項５】 前記バッファー増幅器は、 所定の陽電圧が第１抵抗を介してコレクタ端子に入力さ
れ、前記陽電圧が第２抵抗を介してベース端子に入力さ
れるが、前記ベース端子にかかる前記比較器の出力信号
によってオン／オフ動作する第１トランジスタと、 前記第１トランジスタのエミッタ端子にかかる電圧がエ
ミッタ端子に入力され、ベース端子には前記比較器の出
力信号が入力されて前記第１トランジスタと反動して動
作する第２トランジスタとを含むことを特徴とする請求
項４に記載の同期整流器を使用したフライバック回路。 - 【請求項６】 前記レベル変換手段は、 前記同期整流器のゲート端子と接地端との間に連結され
る第３抵抗と、 前記同期整流器のゲート端子にカソード端子が連結さ
れ、接地端にアノード端子が連結される第１ダイオード
と、 前記絶縁トランスフォーマの２次側の電圧出力端と前記
同期整流器のゲート端子との間に連結される第４抵抗
と、 前記絶縁トランスフォーマの２次側の接地端と前記第１
ダイオードのアノード端子との間に連結される第２コン
デンサとを含むことを特徴とする請求項１に記載の同期
整流器を使用したフライバック回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR19990002291 | 1999-01-25 | ||
| KR1999-2291 | 1999-01-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000224849A true JP2000224849A (ja) | 2000-08-11 |
Family
ID=19572335
Family Applications (1)
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