JP2000183694A - 発振回路 - Google Patents
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- JP2000183694A JP2000183694A JP10361622A JP36162298A JP2000183694A JP 2000183694 A JP2000183694 A JP 2000183694A JP 10361622 A JP10361622 A JP 10361622A JP 36162298 A JP36162298 A JP 36162298A JP 2000183694 A JP2000183694 A JP 2000183694A
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Abstract
(57)【要約】
【課題】 電源電圧を検出して、電源電圧に応じて発振
を制御する発振回路に関し、テストを短時間で行える発
振回路を提供することを目的とする。 【解決手段】 入力制御信号に応じて発振が制御される
発振手段１１と、電源電圧Ｖccを検出する電圧検出手段
３と、電圧検出手段３の検出結果に応じて発振手段１１
の入力制御信号を第１のレベルに保持する第１の発振制
御手段４と、外部から供給される制御信号に応じて発振
手段１１の入力を第２のレベルに保持する第２の発振制
御手段１３とから構成してなる。
を制御する発振回路に関し、テストを短時間で行える発
振回路を提供することを目的とする。 【解決手段】 入力制御信号に応じて発振が制御される
発振手段１１と、電源電圧Ｖccを検出する電圧検出手段
３と、電圧検出手段３の検出結果に応じて発振手段１１
の入力制御信号を第１のレベルに保持する第１の発振制
御手段４と、外部から供給される制御信号に応じて発振
手段１１の入力を第２のレベルに保持する第２の発振制
御手段１３とから構成してなる。
Description
【０００１】
【発明の属する技術分野】本発明は発振回路に係り、特
に、電源電圧を検出して、電源電圧に応じて発振を制御
する発振回路に関する。
に、電源電圧を検出して、電源電圧に応じて発振を制御
する発振回路に関する。
【０００２】
【従来の技術】図５は従来の一例の回路構成図を示す。
発振回路１は、発振回路部２、電圧検出回路部３、発振
制御回路部４から構成される。発振回路部２は、定電流
源５−１〜５−ｎ、ＮＰＮトランジスタ６−１〜６−
ｎ、インバータ７から構成される。定電流源５−１〜５
−ｎは、電源電圧Ｖccに接続され、電源電圧Ｖccに応じ
て定電流Ｉ0 を生成する。
発振回路１は、発振回路部２、電圧検出回路部３、発振
制御回路部４から構成される。発振回路部２は、定電流
源５−１〜５−ｎ、ＮＰＮトランジスタ６−１〜６−
ｎ、インバータ７から構成される。定電流源５−１〜５
−ｎは、電源電圧Ｖccに接続され、電源電圧Ｖccに応じ
て定電流Ｉ0 を生成する。
【０００３】定電流源５−１で生成された定電流Ｉ0 は
トランジスタ６−１のコレクタに供給され、定電流源５
−２で生成された定電流Ｉ0 はトランジスタ６−２のコ
レクタに供給され、・・・定電流源５−ｎで生成された
定電流Ｉ0 はトランジスタ６−ｎのコレクタに供給され
る。トランジスタ６−１はベースが定電流源５−ｎとト
ランジスタ６−ｎのコレクタとの接続点に接続され、エ
ミッタは接地される。トランジスタ６−２はベースが定
電流源５−１とトランジスタ６−１のコレクタとの接続
点に接続され、エミッタは接地される。・・・トランジ
スタ６−ｎはベースが定電流源５−（ｎ−１）とトラン
ジスタ６−（ｎ−１）のコレクタとの接続点に接続さ
れ、エミッタは接地される。
トランジスタ６−１のコレクタに供給され、定電流源５
−２で生成された定電流Ｉ0 はトランジスタ６−２のコ
レクタに供給され、・・・定電流源５−ｎで生成された
定電流Ｉ0 はトランジスタ６−ｎのコレクタに供給され
る。トランジスタ６−１はベースが定電流源５−ｎとト
ランジスタ６−ｎのコレクタとの接続点に接続され、エ
ミッタは接地される。トランジスタ６−２はベースが定
電流源５−１とトランジスタ６−１のコレクタとの接続
点に接続され、エミッタは接地される。・・・トランジ
スタ６−ｎはベースが定電流源５−（ｎ−１）とトラン
ジスタ６−（ｎ−１）のコレクタとの接続点に接続さ
れ、エミッタは接地される。
【０００４】また、定電流源５−ｎとトランジスタ６−
ｎとの接続点はトランジスタ６−１のベースに帰還され
るとともに、出力信号としてインバータ７を介して出力
端子Ｔout に接続される。上記発振回路部２はいわゆる
リングオシレータを構成している。電圧検出回路部３
は、抵抗Ｒ１〜Ｒ３、ツェナーダイオードＤz 、コンパ
レータＣｐから構成される。
ｎとの接続点はトランジスタ６−１のベースに帰還され
るとともに、出力信号としてインバータ７を介して出力
端子Ｔout に接続される。上記発振回路部２はいわゆる
リングオシレータを構成している。電圧検出回路部３
は、抵抗Ｒ１〜Ｒ３、ツェナーダイオードＤz 、コンパ
レータＣｐから構成される。
【０００５】抵抗Ｒ１とツェナーダイオードＤz とは、
基準電圧回路を構成している。抵抗Ｒ１は一端に電源電
圧Ｖccが印加され、他端がツェナーダイオードＤz のカ
ソードに接続される。なお、ツェナーダイオードＤz の
アノードは接地されている。抵抗Ｒ１とツェナーダイオ
ードＤz とにより電源電圧Ｖccが分圧され、抵抗Ｒ１と
ツェナーダイオードＤz との接続点にツェナー電圧が発
生する。
基準電圧回路を構成している。抵抗Ｒ１は一端に電源電
圧Ｖccが印加され、他端がツェナーダイオードＤz のカ
ソードに接続される。なお、ツェナーダイオードＤz の
アノードは接地されている。抵抗Ｒ１とツェナーダイオ
ードＤz とにより電源電圧Ｖccが分圧され、抵抗Ｒ１と
ツェナーダイオードＤz との接続点にツェナー電圧が発
生する。
【０００６】抵抗Ｒ１とツェナーダイオードＤz とによ
り発生したツェナー電圧は基準電圧として、コンパレー
タＣｐの反転入力端子に供給される。また、抵抗Ｒ２と
抵抗Ｒ３とは、電源電圧Ｖccと接地との間に直列に接続
される。抵抗Ｒ２と抵抗Ｒ３との接続点には電源電圧Ｖ
ccを分圧した電圧が発生する。抵抗Ｒ２と抵抗Ｒ３との
接続点で発生された電源電圧Ｖccを分圧した電圧は、電
源電圧Ｖccの検出電圧としてコンパレータＣｐの非反転
入力端子に供給される。
り発生したツェナー電圧は基準電圧として、コンパレー
タＣｐの反転入力端子に供給される。また、抵抗Ｒ２と
抵抗Ｒ３とは、電源電圧Ｖccと接地との間に直列に接続
される。抵抗Ｒ２と抵抗Ｒ３との接続点には電源電圧Ｖ
ccを分圧した電圧が発生する。抵抗Ｒ２と抵抗Ｒ３との
接続点で発生された電源電圧Ｖccを分圧した電圧は、電
源電圧Ｖccの検出電圧としてコンパレータＣｐの非反転
入力端子に供給される。
【０００７】コンパレータＣｐは、抵抗Ｒ２と抵抗Ｒ３
との接続点に発生する検出電圧と抵抗Ｒ１とツェナーダ
イオードＤz との接続点に発生する基準電圧とを比較
し、検出電圧が基準電圧より大きいとハイレベル、検出
電圧が基準電圧より小さいとローレベルとなる出力信号
を出力する。コンパレータＣｐの出力信号は、電圧検出
回路部３の出力信号として発振制御回路部４に供給され
る。発振制御回路部４は、ＮＰＮトランジスタ８から構
成される。トランジスタ８は、ベースに電圧検出回路部
３のコンパレータＣｐの出力信号が供給され、コレクタ
が発振回路部２のトランジスタ５−ｎのコレクタとトラ
ンジスタ５−１のベースとの接続点に接続され、エミッ
タは接地される。
との接続点に発生する検出電圧と抵抗Ｒ１とツェナーダ
イオードＤz との接続点に発生する基準電圧とを比較
し、検出電圧が基準電圧より大きいとハイレベル、検出
電圧が基準電圧より小さいとローレベルとなる出力信号
を出力する。コンパレータＣｐの出力信号は、電圧検出
回路部３の出力信号として発振制御回路部４に供給され
る。発振制御回路部４は、ＮＰＮトランジスタ８から構
成される。トランジスタ８は、ベースに電圧検出回路部
３のコンパレータＣｐの出力信号が供給され、コレクタ
が発振回路部２のトランジスタ５−ｎのコレクタとトラ
ンジスタ５−１のベースとの接続点に接続され、エミッ
タは接地される。
【０００８】次に、発振回路１の動作を説明する。図６
は従来の一例の動作説明図を示す。図６（Ａ）は電源電
圧Ｖcc、図６（Ｂ）は検出電圧Ｖp 、図６（Ｃ）は出力
端子Ｔout の電圧波形を示す。まず、時刻ｔ1 では、図
６（Ａ）に示すように電源電圧Ｖccは検知電圧Ｖs より
大きい、すなわち、図６（Ｂ）に示すように電源電圧Ｖ
ccの分圧電圧である検出電圧Ｖp が基準電圧Ｖm より大
きいので、コンパレータＣｐの出力はハイレベルであ
る。
は従来の一例の動作説明図を示す。図６（Ａ）は電源電
圧Ｖcc、図６（Ｂ）は検出電圧Ｖp 、図６（Ｃ）は出力
端子Ｔout の電圧波形を示す。まず、時刻ｔ1 では、図
６（Ａ）に示すように電源電圧Ｖccは検知電圧Ｖs より
大きい、すなわち、図６（Ｂ）に示すように電源電圧Ｖ
ccの分圧電圧である検出電圧Ｖp が基準電圧Ｖm より大
きいので、コンパレータＣｐの出力はハイレベルであ
る。
【０００９】コンパレータＣｐの出力がハイレベルであ
ると、トランジスタ８はオンする。トランジスタ８がオ
ンであると、発振回路部２のトランジスタ６−１のベー
ス電位はローレベルとなる。トランジスタ６−１はベー
スがローレベルになると、オフする。トランジスタ６−
１がオフすると、定電流源５−１の出力電流Ｉ0 はトラ
ンジスタ６−２のベースに供給される。トランジスタ６
−２は定電流源５−１からベースに出力電流Ｉ0 が供給
されると、オンする。トランジスタ６−２がオンする
と、定電流源５−２の出力電流Ｉ0 はトランジスタ６−
２に供給され、トランジスタ６−３のベース電位がロー
レベルになる。よって、トランジスタ６−３はオフす
る。上記動作がｎ段繰り返され、トランジスタ６−ｎは
オフする。トランジスタ６−ｎがオフであると、定電流
源５−ｎの出力電流Ｉ0 はトランジスタ６−１のベース
に供給される。しかし、このとき、トランジスタ８はオ
ンしているので、定電流源５−ｎの出力電流Ｉ0 はトラ
ンジスタ８を介して接地に供給される。
ると、トランジスタ８はオンする。トランジスタ８がオ
ンであると、発振回路部２のトランジスタ６−１のベー
ス電位はローレベルとなる。トランジスタ６−１はベー
スがローレベルになると、オフする。トランジスタ６−
１がオフすると、定電流源５−１の出力電流Ｉ0 はトラ
ンジスタ６−２のベースに供給される。トランジスタ６
−２は定電流源５−１からベースに出力電流Ｉ0 が供給
されると、オンする。トランジスタ６−２がオンする
と、定電流源５−２の出力電流Ｉ0 はトランジスタ６−
２に供給され、トランジスタ６−３のベース電位がロー
レベルになる。よって、トランジスタ６−３はオフす
る。上記動作がｎ段繰り返され、トランジスタ６−ｎは
オフする。トランジスタ６−ｎがオフであると、定電流
源５−ｎの出力電流Ｉ0 はトランジスタ６−１のベース
に供給される。しかし、このとき、トランジスタ８はオ
ンしているので、定電流源５−ｎの出力電流Ｉ0 はトラ
ンジスタ８を介して接地に供給される。
【００１０】よって、インバータ７の入力はローレベル
となる。インバータ７は入力を反転して、図６（Ｃ）に
示すようにハイレベルの出力信号として出力端子Ｔout
から出力する。次に、電源電圧Ｖccが低下し、時刻ｔ２
で検知電圧Ｖs になると、図６（Ｂ）に示すように電源
電圧Ｖccを分圧した検出電圧Ｖp も低下し、時刻ｔ２で
基準電圧Ｖm になる。
となる。インバータ７は入力を反転して、図６（Ｃ）に
示すようにハイレベルの出力信号として出力端子Ｔout
から出力する。次に、電源電圧Ｖccが低下し、時刻ｔ２
で検知電圧Ｖs になると、図６（Ｂ）に示すように電源
電圧Ｖccを分圧した検出電圧Ｖp も低下し、時刻ｔ２で
基準電圧Ｖm になる。
【００１１】検出電圧Ｖp が基準電圧Ｖm より小さくな
ると、コンパレータＣｐの出力はローレベルになる。コ
ンパレータＣｐの出力がローレベルになると、トランジ
スタ８がオフする。トランジスタ８がオフすると、定電
流源５−ｎの出力電流Ｉ0 は、トランジスタ６−１のベ
ースに供給される。トランジスタ６−１のベースに出力
電流Ｉ0 が供給されると、トランジスタ６−１はオンす
る。トランジスタ６−１がオンすると、トランジスタ６
−２がオフする。トランジスタ６−１〜６−ｎのオン・
オフの状態がわずかずつ遅延しつつ順次反転する。よっ
て、所定時間経過後の時刻ｔ３で、トランジスタ６−ｎ
がオフからオンに反転する。トランジスタ６−ｎがオフ
からオンに反転すると、定電流源５−ｎの出力電流Ｉ0
はトランジスタ６−ｎを介して接地に供給される。
ると、コンパレータＣｐの出力はローレベルになる。コ
ンパレータＣｐの出力がローレベルになると、トランジ
スタ８がオフする。トランジスタ８がオフすると、定電
流源５−ｎの出力電流Ｉ0 は、トランジスタ６−１のベ
ースに供給される。トランジスタ６−１のベースに出力
電流Ｉ0 が供給されると、トランジスタ６−１はオンす
る。トランジスタ６−１がオンすると、トランジスタ６
−２がオフする。トランジスタ６−１〜６−ｎのオン・
オフの状態がわずかずつ遅延しつつ順次反転する。よっ
て、所定時間経過後の時刻ｔ３で、トランジスタ６−ｎ
がオフからオンに反転する。トランジスタ６−ｎがオフ
からオンに反転すると、定電流源５−ｎの出力電流Ｉ0
はトランジスタ６−ｎを介して接地に供給される。
【００１２】よって、トランジスタ６−１のベース電位
はローレベルに反転する。トランジスタ６−１のベース
電位がローレベルに反転すると、トランジスタ６−１〜
６−ｎのオン・オフの状態が順次反転し、所定時間経過
後の時刻ｔ４で、トランジスタ６−ｎがオンからオフに
反転する。トランジスタ６−ｎがオンからオフに反転す
ると、定電流源５−ｎの出力電流Ｉ0 はトランジスタ６
−１のベースに供給される。
はローレベルに反転する。トランジスタ６−１のベース
電位がローレベルに反転すると、トランジスタ６−１〜
６−ｎのオン・オフの状態が順次反転し、所定時間経過
後の時刻ｔ４で、トランジスタ６−ｎがオンからオフに
反転する。トランジスタ６−ｎがオンからオフに反転す
ると、定電流源５−ｎの出力電流Ｉ0 はトランジスタ６
−１のベースに供給される。
【００１３】上記動作を繰り返すことにより、図６
（Ｃ）に示すように時刻ｔ３、ｔ４、ｔ５、ｔ６で出力
端子Ｔout から出力される出力電圧Ｖout が順次反転
し、発振が生じる。出力電圧Ｖout により発光ダイオー
ドを駆動することにより、電源電圧Ｖccの低下が報知さ
れる。上記のような発振回路１で発振が開始される電源
電圧Ｖccの検知電圧Ｖs をテストする場合、電源電圧Ｖ
ccを順次低下させ、そのときの出力電圧Ｖout の状態を
モニタし、出力電圧Ｖout が一定電圧から発振状態に遷
移したときの電源電圧Ｖccが検知電圧Ｖs として認識さ
れていた。
（Ｃ）に示すように時刻ｔ３、ｔ４、ｔ５、ｔ６で出力
端子Ｔout から出力される出力電圧Ｖout が順次反転
し、発振が生じる。出力電圧Ｖout により発光ダイオー
ドを駆動することにより、電源電圧Ｖccの低下が報知さ
れる。上記のような発振回路１で発振が開始される電源
電圧Ｖccの検知電圧Ｖs をテストする場合、電源電圧Ｖ
ccを順次低下させ、そのときの出力電圧Ｖout の状態を
モニタし、出力電圧Ｖout が一定電圧から発振状態に遷
移したときの電源電圧Ｖccが検知電圧Ｖs として認識さ
れていた。
【００１４】
【発明が解決しようとする課題】しかるに、従来の発振
回路で検知電圧Ｖs をテストしようとすると、電源電圧
Ｖccを順次低減し、その時の出力電圧Ｖout のハイレベ
ルからローレベルへの立ち下がり、ローレベルからハイ
レベルへの立ち上がりを複数回モニタしていたため、電
源電圧Ｖccを低減する度に一定のモニタ時間Ｔｍが必要
となり、検知電圧Ｖs の検出に時間がかかる等の問題点
があった。
回路で検知電圧Ｖs をテストしようとすると、電源電圧
Ｖccを順次低減し、その時の出力電圧Ｖout のハイレベ
ルからローレベルへの立ち下がり、ローレベルからハイ
レベルへの立ち上がりを複数回モニタしていたため、電
源電圧Ｖccを低減する度に一定のモニタ時間Ｔｍが必要
となり、検知電圧Ｖs の検出に時間がかかる等の問題点
があった。
【００１５】本発明は上記の点に鑑みてなされたもの
で、テストを短時間で行える発振回路を提供することを
目的とする。
で、テストを短時間で行える発振回路を提供することを
目的とする。
【００１６】
【課題を解決するための手段】本発明の発振回路１０
は、入力制御信号に応じて発振が制御される発振手段１
１と、電源電圧Ｖccを検出する電圧検出手段３と、電圧
検出手段３の検出結果に応じて発振手段１１の入力制御
信号を第１のレベルに保持する第１の発振制御手段４
と、外部から供給される制御信号Ｖinに応じて発振手段
１１の入力を第２のレベルに保持する第２の発振制御手
段１３とから構成される。
は、入力制御信号に応じて発振が制御される発振手段１
１と、電源電圧Ｖccを検出する電圧検出手段３と、電圧
検出手段３の検出結果に応じて発振手段１１の入力制御
信号を第１のレベルに保持する第１の発振制御手段４
と、外部から供給される制御信号Ｖinに応じて発振手段
１１の入力を第２のレベルに保持する第２の発振制御手
段１３とから構成される。
【００１７】また、発振手段１１は、遅延手段５−１〜
５−ｎ，６−１〜６−ｎと、遅延手段５−１〜５−ｎ，
６−１〜６−ｎの出力信号を遅延手段５−１〜５−ｎ，
６−１〜６−ｎの入力に帰還する帰還手段１２とを有
し、第２の発振制御手段１３は、帰還手段１２により遅
延手段５−１〜５−ｎ，６−１〜６−ｎに帰還される信
号を所定のレベルに保持するように構成してなる。
５−ｎ，６−１〜６−ｎと、遅延手段５−１〜５−ｎ，
６−１〜６−ｎの出力信号を遅延手段５−１〜５−ｎ，
６−１〜６−ｎの入力に帰還する帰還手段１２とを有
し、第２の発振制御手段１３は、帰還手段１２により遅
延手段５−１〜５−ｎ，６−１〜６−ｎに帰還される信
号を所定のレベルに保持するように構成してなる。
【００１８】さらに、第２の発振制御手段１３は、定電
圧Ｖccを印加する定電圧源と、制御信号と電圧検出手段
３の検出信号との論理和を算出する論理和演算手段１４
と、論理和手段１４の出力に応じて発振手段１１の信号
を定電圧源から供給される定電圧Ｖccに応じた所定のレ
ベルに保持するスイッチング素子１５から構成してな
る。
圧Ｖccを印加する定電圧源と、制御信号と電圧検出手段
３の検出信号との論理和を算出する論理和演算手段１４
と、論理和手段１４の出力に応じて発振手段１１の信号
を定電圧源から供給される定電圧Ｖccに応じた所定のレ
ベルに保持するスイッチング素子１５から構成してな
る。
【００１９】本発明によれば、外部からの制御信号によ
り発振手段の出力を所定のレベルに保持でき、よって、
発振手段の動作の検査を直流的に行うことができる。
り発振手段の出力を所定のレベルに保持でき、よって、
発振手段の動作の検査を直流的に行うことができる。
【００２０】
【発明の実施の形態】図１は本発明の一実施例の回路構
成図を示す。同図中、図５と同一構成部分には同一符号
を付し、その説明は省略する。本実施例の発振回路１０
は、図５に示す発振回路１に検査回路部１３を設けると
ともに、発振回路部１１に制限抵抗を設けてなる。
成図を示す。同図中、図５と同一構成部分には同一符号
を付し、その説明は省略する。本実施例の発振回路１０
は、図５に示す発振回路１に検査回路部１３を設けると
ともに、発振回路部１１に制限抵抗を設けてなる。
【００２１】本実施例の発振回路部１１は、トランジス
タ６−ｎのコレクタとトランジスタ６−１のベースとの
間に制限抵抗１２が設けられている。制限抵抗１２は、
トランジスタ６−ｎのコレクタとトランジスタ６−１の
ベースとの間に流れる電流を制限する。検査回路部１３
は、ＯＲゲート１４、ＰＮＰトランジスタ１５から構成
される。
タ６−ｎのコレクタとトランジスタ６−１のベースとの
間に制限抵抗１２が設けられている。制限抵抗１２は、
トランジスタ６−ｎのコレクタとトランジスタ６−１の
ベースとの間に流れる電流を制限する。検査回路部１３
は、ＯＲゲート１４、ＰＮＰトランジスタ１５から構成
される。
【００２２】ＯＲゲート１４は、第１及び第２の入力端
子を有する。第１の入力端子は、制御端子Ｔc が接続さ
れ、制御端子Ｔc から外部制御信号が供給される。第２
の入力端子には、電圧検出回路部３のコンパレータＣｐ
の出力が供給される。ＯＲゲート１４は、制御端子Ｔc
から供給される外部制御信号とコンパレータＣｐの出力
とのＯＲ論理を出力する。ＯＲゲート１４の出力は、ト
ランジスタ１５のベースに供給される。
子を有する。第１の入力端子は、制御端子Ｔc が接続さ
れ、制御端子Ｔc から外部制御信号が供給される。第２
の入力端子には、電圧検出回路部３のコンパレータＣｐ
の出力が供給される。ＯＲゲート１４は、制御端子Ｔc
から供給される外部制御信号とコンパレータＣｐの出力
とのＯＲ論理を出力する。ＯＲゲート１４の出力は、ト
ランジスタ１５のベースに供給される。
【００２３】トランジスタ１５のエミッタには電源電圧
Ｖccが供給され、コレクタは発振回路部１１のトランジ
スタ６−１のベースに接続される。制御端子Ｔc は通常
動作時にハイ電位入力の端子であり、試験時にはローレ
ベル電位とされる。なお、制限抵抗１２は、帰還信号を
所定のレベルに制限する。図２は本発明の一実施例の動
作説明図を示す。図２（Ａ）は電源電圧Ｖcc、図２
（Ｂ）は検出電圧Ｖp 、図２（Ｃ）は出力電圧Ｖout の
波形を示す。
Ｖccが供給され、コレクタは発振回路部１１のトランジ
スタ６−１のベースに接続される。制御端子Ｔc は通常
動作時にハイ電位入力の端子であり、試験時にはローレ
ベル電位とされる。なお、制限抵抗１２は、帰還信号を
所定のレベルに制限する。図２は本発明の一実施例の動
作説明図を示す。図２（Ａ）は電源電圧Ｖcc、図２
（Ｂ）は検出電圧Ｖp 、図２（Ｃ）は出力電圧Ｖout の
波形を示す。
【００２４】テスト時には、制御端子Ｔc に供給する外
部制御信号をローレベルにする。制御端子Ｔc に供給す
る外部制御信号がローレベルの状態で、電源電圧Ｖccが
検知電圧Ｖs より大きい場合には（Ｖcc＞Ｖs ）、コン
パレータＣｐの出力はハイレベルとなる。よって、ＯＲ
ゲート１４の出力はハイレベルとなる。ＯＲゲート１４
の出力がハイレベルであると、トランジスタ１５はオフ
する。一方、トランジスタ８はコンパレータＣｐの出力
がハイレベルであることからオンしている。よって、発
振回路部１１のトランジスタ６−１のベース電位をＶ
ｘ、トランジスタ８のコレクタ−エミッタ間の飽和電圧
をＶce(sat) 、トランジスタ６−１の順方向電圧をＶF
とし、Ｖｘ＝Ｖce(sat) 、かつ、Ｖce(sat) ＜ＶFとす
ると、トランジスタ６−１、トランジスタ６−ｎは共に
オンする。
部制御信号をローレベルにする。制御端子Ｔc に供給す
る外部制御信号がローレベルの状態で、電源電圧Ｖccが
検知電圧Ｖs より大きい場合には（Ｖcc＞Ｖs ）、コン
パレータＣｐの出力はハイレベルとなる。よって、ＯＲ
ゲート１４の出力はハイレベルとなる。ＯＲゲート１４
の出力がハイレベルであると、トランジスタ１５はオフ
する。一方、トランジスタ８はコンパレータＣｐの出力
がハイレベルであることからオンしている。よって、発
振回路部１１のトランジスタ６−１のベース電位をＶ
ｘ、トランジスタ８のコレクタ−エミッタ間の飽和電圧
をＶce(sat) 、トランジスタ６−１の順方向電圧をＶF
とし、Ｖｘ＝Ｖce(sat) 、かつ、Ｖce(sat) ＜ＶFとす
ると、トランジスタ６−１、トランジスタ６−ｎは共に
オンする。
【００２５】また、インバータ７の入力電位をＶｙ、定
電流源６−ｎの出力電流をＩ0 、インバータ７のスレッ
シュホールド電圧をＶth、抵抗１２の抵抗値をＲ１とす
ると、 Ｖｙ＝Ｖce(sat) ＋Ｒ１×Ｉ0 ＜Ｖth となる。よって、出力電圧Ｖout はハイレベルになる。
電流源６−ｎの出力電流をＩ0 、インバータ７のスレッ
シュホールド電圧をＶth、抵抗１２の抵抗値をＲ１とす
ると、 Ｖｙ＝Ｖce(sat) ＋Ｒ１×Ｉ0 ＜Ｖth となる。よって、出力電圧Ｖout はハイレベルになる。
【００２６】また、電源電圧Ｖccが検知電圧Ｖs より小
さくなると（Ｖcc＜Ｖs ）、コンパレータＣｐの出力は
ローレベルになるので、トランジスタ１５がオンする。
一方、コンパレータＣｐの出力はローレベルになること
により、トランジスタ８がオフする。よって、 Ｖｘ＞ＶF となるので、トランジスタ６−１はオンする。このと
き、トランジスタ６−ｎはオフするので、インバータ７
の入力電圧Ｖｙはハイレベルとなる。よって、出力電圧
Ｖout は、ローレベルとなる。なお、制限抵抗１２によ
りインバータ７に供給される帰還される信号が制限され
る。
さくなると（Ｖcc＜Ｖs ）、コンパレータＣｐの出力は
ローレベルになるので、トランジスタ１５がオンする。
一方、コンパレータＣｐの出力はローレベルになること
により、トランジスタ８がオフする。よって、 Ｖｘ＞ＶF となるので、トランジスタ６−１はオンする。このと
き、トランジスタ６−ｎはオフするので、インバータ７
の入力電圧Ｖｙはハイレベルとなる。よって、出力電圧
Ｖout は、ローレベルとなる。なお、制限抵抗１２によ
りインバータ７に供給される帰還される信号が制限され
る。
【００２７】本実施例によれば、Ｖcc＜Ｖs では、出力
電圧Ｖout はローレベルに保持され、Ｖcc＞Ｖs では、
出力電圧Ｖout はハイレベルに保持される。よって、電
源電圧Ｖccと検知電圧Ｖs との大小関係を出力電圧Ｖou
t のローレベルとハイレベルとでＤＣ的に出力すること
ができる。また、出力電圧Ｖout がＤＣ的に出力される
ので、発振信号を検出する場合のように立ち上がり、立
ち下がりをトリガとして検出を行う必要がなく、モニタ
時間Ｔｍが不要となり、検出時間を短縮できる。
電圧Ｖout はローレベルに保持され、Ｖcc＞Ｖs では、
出力電圧Ｖout はハイレベルに保持される。よって、電
源電圧Ｖccと検知電圧Ｖs との大小関係を出力電圧Ｖou
t のローレベルとハイレベルとでＤＣ的に出力すること
ができる。また、出力電圧Ｖout がＤＣ的に出力される
ので、発振信号を検出する場合のように立ち上がり、立
ち下がりをトリガとして検出を行う必要がなく、モニタ
時間Ｔｍが不要となり、検出時間を短縮できる。
【００２８】さらに、制御端子Ｔc に供給する外部制御
信号は、通常ハイレベルであるので、専用端子を設ける
ことなく、通常動作時にハイレベルとなる他の端子を流
用することができる。なお、本実施例では、発振回路部
１１をバイポーラトランジスタを使ったリングオシレー
タで構成したが、ＣＭＯＳを使ったリングオシレータで
構成することもできる。
信号は、通常ハイレベルであるので、専用端子を設ける
ことなく、通常動作時にハイレベルとなる他の端子を流
用することができる。なお、本実施例では、発振回路部
１１をバイポーラトランジスタを使ったリングオシレー
タで構成したが、ＣＭＯＳを使ったリングオシレータで
構成することもできる。
【００２９】図３は本発明の一実施例の発振回路部の変
形例の回路構成図を示す。同図中、図１に示す発振回路
部１１と同一構成部分には同一符号を付し、その説明は
省略する。本変形例の発振回路部２０は、ＣＭＯＳ回路
２１−１〜２１−ｎから構成される。ＣＭＯＳ回路２１
−１〜２１−ｎはそれぞれＮチャネルＭＯＳトランジス
タ２２、及びＰチャネルＭＯＳトランジスタ２３から構
成される。
形例の回路構成図を示す。同図中、図１に示す発振回路
部１１と同一構成部分には同一符号を付し、その説明は
省略する。本変形例の発振回路部２０は、ＣＭＯＳ回路
２１−１〜２１−ｎから構成される。ＣＭＯＳ回路２１
−１〜２１−ｎはそれぞれＮチャネルＭＯＳトランジス
タ２２、及びＰチャネルＭＯＳトランジスタ２３から構
成される。
【００３０】また、本実施例では、発振回路部１０をバ
イポーラトランジスタを使ったリングオシレータで構成
したが、他の発振回路で構成することもできる。図４は
本発明の他の実施例の回路構成図を示す。図１と同一構
成部分には同一符号を付し、その説明は省略する。本実
施例の発振回路３０は、発振回路部３１の構成が図１の
発振回路部１１とは相違する。
イポーラトランジスタを使ったリングオシレータで構成
したが、他の発振回路で構成することもできる。図４は
本発明の他の実施例の回路構成図を示す。図１と同一構
成部分には同一符号を付し、その説明は省略する。本実
施例の発振回路３０は、発振回路部３１の構成が図１の
発振回路部１１とは相違する。
【００３１】本実施例の発振回路部３１は、抵抗３２〜
３５、コンデンサ３６、トランジスタ３７、コンパレー
タ３８から構成される。抵抗３２とコンデンサ３６、及
び、抵抗３３と抵抗３４とはそれぞれに電源電圧Ｖccと
接地との間に直列に接続されている。抵抗３２とコンデ
ンサ３６との接続点はコンパレータ３８の非反転入力端
子に接続され、抵抗３３と抵抗３４との接続点はコンパ
レータ３８の反転入力端子に接続される。
３５、コンデンサ３６、トランジスタ３７、コンパレー
タ３８から構成される。抵抗３２とコンデンサ３６、及
び、抵抗３３と抵抗３４とはそれぞれに電源電圧Ｖccと
接地との間に直列に接続されている。抵抗３２とコンデ
ンサ３６との接続点はコンパレータ３８の非反転入力端
子に接続され、抵抗３３と抵抗３４との接続点はコンパ
レータ３８の反転入力端子に接続される。
【００３２】また、コンパレータ３８の出力は出力端子
Ｔout に接続されるとともに、トランジスタ３７、抵抗
３５を介してコンパレータ３８の反転入力端子に帰還さ
れる。発振制御回路部４を構成するトランジスタ８のコ
レクタは発振回路部３１を構成するコンパレータ３８の
非反転入力端子に接続される。また、検査回路部１３を
構成するトランジスタ１９のコレクタも同様に発振回路
部３１を構成するコンパレータ３８の非反転入力端子に
接続される。
Ｔout に接続されるとともに、トランジスタ３７、抵抗
３５を介してコンパレータ３８の反転入力端子に帰還さ
れる。発振制御回路部４を構成するトランジスタ８のコ
レクタは発振回路部３１を構成するコンパレータ３８の
非反転入力端子に接続される。また、検査回路部１３を
構成するトランジスタ１９のコレクタも同様に発振回路
部３１を構成するコンパレータ３８の非反転入力端子に
接続される。
【００３３】本実施例によれば、試験時、Ｖcc＜Ｖs で
はコンパレータ３８の非反転入力端子がローレベルに保
持されるので、出力電圧Ｖout はローレベルに保持さ
れ、Ｖcc＞Ｖs では、トランジスタ１５がオフするた
め、コンパレータ３８の非反転入力端子がハイレベルに
保持されるので、出力電圧Ｖout はハイレベルに保持さ
れる。よって、電源電圧Ｖccと検知電圧Ｖs との大小関
係を出力電圧Ｖout のローレベルとハイレベルとでＤＣ
的に検知することができる。
はコンパレータ３８の非反転入力端子がローレベルに保
持されるので、出力電圧Ｖout はローレベルに保持さ
れ、Ｖcc＞Ｖs では、トランジスタ１５がオフするた
め、コンパレータ３８の非反転入力端子がハイレベルに
保持されるので、出力電圧Ｖout はハイレベルに保持さ
れる。よって、電源電圧Ｖccと検知電圧Ｖs との大小関
係を出力電圧Ｖout のローレベルとハイレベルとでＤＣ
的に検知することができる。
【００３４】
【発明の効果】上述の如く、本発明によれば、外部から
の制御信号により発振手段の出力を所定のレベルの保持
でき、よって、発振手段の入出の検査を直流的に行うこ
とができる等の特長を有する。
の制御信号により発振手段の出力を所定のレベルの保持
でき、よって、発振手段の入出の検査を直流的に行うこ
とができる等の特長を有する。
【図１】本発明の一実施例の回路構成図である。
【図２】本発明の一実施例の動作説明図である。
【図３】本発明の一実施例の発振回路部の変形例の回路
構成図である。
構成図である。
【図４】本発明の他の実施例の回路構成図である。
【図５】従来の一例の回路構成図である。
【図６】従来の一例の動作説明図である。
２、２０、３１ 発振回路部 ３ 電圧検出回路部 ４ 発振制御部 ５−１〜５−ｎ 定電流源 ６−１〜６−ｎ トランジスタ ７ インバータ ８ トランジスタ １０、３０ 発振回路 １１ 発振回路部 １３ 検査回路部 １４ ＯＲゲート １５ トランジスタ ２１−１〜２１−ｎ ＣＭＯＳ回路 ２２ ＮチャネルＭＯＳトランジスタ ２３ ＰチャネルＭＯＳトランジスタ ３２〜３５ 抵抗 ３６ コンデンサ ３７ トランジスタ ３８ コンパレータ
Claims (3)
- 【請求項１】 入力制御信号に応じて発振が制御される
発振手段と、電源電圧を検出する電圧検出手段と、該電
圧検出手段の検出結果に応じて前記発振手段の該入力制
御信号を第１のレベルに保持する第１の発振制御手段と
を有する発振回路において、 外部から供給される制御信号に応じて前記発振手段の入
力を第２のレベルに保持する第２の発振制御手段を有す
ることを特徴とする発振回路。 - 【請求項２】 前記発振手段は、遅延手段と、該遅延手
段の出力信号を該遅延手段の入力に帰還する帰還手段と
を有し、 前記第２の発振制御手段は、前記帰還手段により前記遅
延手段に帰還される信号を所定のレベルに保持すること
を特徴とする請求項１記載の発振回路。 - 【請求項３】 前記第２の発振制御手段は、定電圧を印
加する定電圧源と、 前記制御信号と前記電圧検出手段の検出信号との論理和
を算出する論理和演算手段と、 前記論理和手段に出力に応じて前記発振手段の信号を前
記定電圧源から供給される定電圧に応じた所定のレベル
に保持するスイッチング素子とを有することを特徴とす
る請求項１又は２記載の発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10361622A JP2000183694A (ja) | 1998-12-18 | 1998-12-18 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10361622A JP2000183694A (ja) | 1998-12-18 | 1998-12-18 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000183694A true JP2000183694A (ja) | 2000-06-30 |
Family
ID=18474320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10361622A Pending JP2000183694A (ja) | 1998-12-18 | 1998-12-18 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000183694A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015534673A (ja) * | 2012-09-06 | 2015-12-03 | シリコン イメージ，インコーポレイテッド | リングオシレータのテストソリューション |
-
1998
- 1998-12-18 JP JP10361622A patent/JP2000183694A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015534673A (ja) * | 2012-09-06 | 2015-12-03 | シリコン イメージ，インコーポレイテッド | リングオシレータのテストソリューション |
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Legal Events
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|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040826 |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050831 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050913 |
|
| A02 | Decision of refusal |
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