JP2008258611A - インクジェット印刷によるワイヤ層、封止層及び遮蔽層の形成方法 - Google Patents

インクジェット印刷によるワイヤ層、封止層及び遮蔽層の形成方法 Download PDF

Info

Publication number
JP2008258611A
JP2008258611A JP2008082480A JP2008082480A JP2008258611A JP 2008258611 A JP2008258611 A JP 2008258611A JP 2008082480 A JP2008082480 A JP 2008082480A JP 2008082480 A JP2008082480 A JP 2008082480A JP 2008258611 A JP2008258611 A JP 2008258611A
Authority
JP
Japan
Prior art keywords
layer
wire
printing
package
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008082480A
Other languages
English (en)
Inventor
Peter M Gulvin
エム ギルビン ピーター
Peter J Nystrom
ジェイ ニーストローム ピーター
John P Meyers
ピー メイヤース ジョン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xerox Corp
Original Assignee
Xerox Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xerox Corp filed Critical Xerox Corp
Publication of JP2008258611A publication Critical patent/JP2008258611A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/552Protection against radiation, e.g. light or electromagnetic waves
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2401Structure
    • H01L2224/24011Deposited, e.g. MCM-D type
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2405Shape
    • H01L2224/24051Conformal with the semiconductor or solid-state device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24105Connecting bonding areas at different heights
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2499Auxiliary members for HDI interconnects, e.g. spacers, alignment aids
    • H01L2224/24996Auxiliary members for HDI interconnects, e.g. spacers, alignment aids being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/24998Reinforcing structures, e.g. ramp-like support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/76Apparatus for connecting with build-up interconnects
    • H01L2224/7615Means for depositing
    • H01L2224/76151Means for direct writing
    • H01L2224/76155Jetting means, e.g. ink jet
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82007Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a permanent auxiliary member being left in the finished device, e.g. aids for holding or protecting a build-up interconnect during or after the bonding process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821Forming a build-up interconnect
    • H01L2224/82101Forming a build-up interconnect by additive methods, e.g. direct writing
    • H01L2224/82102Forming a build-up interconnect by additive methods, e.g. direct writing using jetting, e.g. ink jet
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821Forming a build-up interconnect
    • H01L2224/82101Forming a build-up interconnect by additive methods, e.g. direct writing
    • H01L2224/82104Forming a build-up interconnect by additive methods, e.g. direct writing using screen printing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82909Post-treatment of the connector or the bonding area
    • H01L2224/82951Forming additional members
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3185Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64Impedance arrangements
    • H01L23/66High-frequency adaptations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12041LED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12044OLED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Particle Formation And Scattering Control In Inkjet Printers (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】ワイヤボンディングなしでチップ導体をパッケージ導体に接続する。
【解決手段】パッケージ310の表面に基板(チップ)320を固着させる。パッケージ310や基板320の表面に封止材を印刷し、形成された封止層350越しに導電素材を印刷し、形成されたワイヤ層360越しに封止材を印刷し、形成される封止層370を含め何層かを随時又は一括して硬化させることで、半導体デバイス300を製造する。パッケージ側接続パッド340と基板側接続パッド330の間はワイヤ層360で接続する。パッケージ310及び基板320の表面とワイヤ層360の間を、パッケージ310及び基板320の表面に沿って延びる所定厚の封止層350で電気的に絶縁する。ワイヤ層360に形成される層化ワイヤのパターンはワイヤボンディングよりも柔軟に設定できる。
【選択図】図3D

Description

本発明はチップパッケージ間を接続するワイヤの形成に関する。本発明の実施形態においては、素材プリンタを用いた部位選択的印刷によって層化ワイヤ及び種々の介在物を形成する。
半導体デバイス製造プロセスでは従来からワイヤボンディング法が用いられている。これは、チップ側ボンディングパッドとパッケージ側ボンディングパッドとをボンディングワイヤにより接続する手法であり、その手順は、まずチップ側パッドにワイヤボンディングツールを接触させてワイヤを溶接し、次いでワイヤを繰り出しながらツールをパッケージ側パッドに移動させ、そしてそのワイヤの他端をそのパッドに溶接する、というものである。このとき、ツールがどのような経路でパッドからパッドへ移動するかによってワイヤの引き回し形状やループ高が決まる。これは多くの用途で重要である。例えば、配線密度を高めるためパッドを複数行配置する場合、ループ高をうまくコントロールしないとワイヤ間が短絡してしまう。これが特に重視されるのはインクジェットプリントヘッド等の用途である。インクジェットプリントヘッドでは、ループ高が高すぎるとノズルプレート前面保守用のワイパブレードによってワイヤが損傷を受けてしまう。
図1A〜図1Cにワイヤボンディング法の例を示す。これらのうち図1Aはボールボンディング、図1Bはウェッジボンディングの例であり、図1Cにはボールボンディング法によりボンディングした一群のワイヤを示してある。なお、ここではワイヤボンディングの説明のため図示を省略しているが、実際にはボンディング保護用に封止材を被着させることが多い。封止材を被着させることで、従来から知られているように、環境的諸要因や物理的諸要因からボンディング個所及びワイヤを保護することができる。
ここに、上述した従来の半導体デバイス製造プロセスでは、短絡、機械的損傷、環境的損傷(腐食等)、誘電体絶縁破壊等から保護したいボンディング個所に封止材を滴下する、という手法が採られていたが、この手法では封止材が想定外エリアに流れ込んでデバイスの適正動作を妨げることがある。この問題を抑えるには例えばボンディングパッドをデバイスの縁から遠目に配置すればよいが、それではダイのサイズ及びコストが肥大してしまう。
更に、従来の手法ではワイヤがアンテナとして機能し、他装置又は周囲環境に由来する不要エネルギとカップリングしてしまうことがある。ワイヤがアンテナとして機能すると回路中にノイズが発生し、デバイスの適正動作が妨げられることとなりかねない。
本発明は、インクジェット印刷により半導体デバイス内に層化ワイヤ及び封止部を形成する方法及び装置を提供することにより、上述の問題を含め従来技術における種々の問題を解決乃至緩和するものである。
本発明は、例えば半導体デバイスのパッケージに基板(乃至チップ)を導電接続する方法として表現できる。
本方法は、所定厚の層になり所定パターンを形成するよう基板及びパッケージの表面越しに封止材を印刷するステップと、基板とパッケージの間で所定パターンを形成するよう導電素材を封止材越しに印刷することにより、基板及びパッケージの表面から封止材厚だけ隔たった位置を通る導電層(例えば導電性の層化ワイヤ)を形成するステップと、導電層越しに新たに封止材を印刷して層を形成するステップと、少なくとも後者の封止材の層を硬化させるステップと、を有する。
本発明は、層化ワイヤによる接続方法としても表現できる。
本方法は、半導体デバイス表面のうち封止材印刷部位越しに導電金属素材を印刷して層を形成するステップを有し、その層と半導体デバイス表面との間隔を半導体デバイス表面にある印刷済封止材によって形成する方法である。
本発明は、層化ワイヤにより接続された半導体デバイスとしても表現できる。
本デバイスは、パッケージと、パッケージの表面に固着されたチップと、パッケージ表面に固着されたパッケージ側ボンディングパッドと、チップ表面に固着されたチップ側ボンディングパッドと、チップ及びパッケージの表面越しに封止材(絶縁体乃至誘電体)の印刷により形成された封止層(絶縁層乃至誘電層)と、チップ表面から封止層厚分だけ隔たった位置を通る所定パターンを形成し且つチップ側ボンディングパッド及びパッケージ側ボンディングパッドに接触するよう封止層表面越しに導電素材(金属等)の印刷により形成された層化ワイヤと、を備える。更に層化ワイヤ越しに封止材を印刷して別の封止層を形成してもよい。
まず、従来から印刷型有機電子デバイスなるものが知られている。印刷型有機電子デバイスとは、インクジェットプリンタから吐出させた素材液滴を部位選択的に即ち所定パターンをなすよう堆積させる手法で製造したデバイスのことである。印刷型有機電子デバイスを組み込める電子装置には大型で比較的安価なものが多い。例えばLCD(液晶表示)型フラットパネルディスプレイ(特にそのカラーフィルタ及び画素間スペーサ)、OLED(有機発光ダイオード)型フラットパネルディスプレイ、RFID(無線周波数識別)タグ、ユビキタス標識、Smart Paper(商標)、大型太陽電池、ロールアップディスプレイ、印刷回路基板エッチング用マスク、印刷回路基板半田付用マスク、生化学センサ等の装置である。
大枠では、以下説明する実施形態も確かに素材プリンタによる印刷で部品を製造するものである。しかしながら、下記実施形態による製造対象は半導体デバイスである。また、下記実施形態では、その種のデバイスの各種構成要素、例えば接続パッド(ボンディングパッド相当部分)、トレース、パッド間層化ワイヤ(ボンディングワイヤ相当パターン)、封止層等が形成されるよう、素材プリンタの(圧電式)ヘッドによって各種所要面に印刷を行い、精密に且つ可制御的に封止材や導電性金属素材を被着させている。
また、下記実施形態では、コンピュータをプログラムに従い動作させて素材印刷指令を生成し、その指令に従い素材プリントヘッド例えば圧電プリントヘッドを作動させることによって種々の素材例えば金属や絶縁体を印刷するようにしている。従って、素材印刷指令を発するコンピュータに対するプログラミング等により、印刷パターンを何通りにも変化させることができる。素材の種類にも依存しない。従って、下記実施形態によれば、従来技術では得られなかった多層半導体デバイスを製造することができる。
図2に、本発明の一実施形態に係る手順により製造した半導体デバイスの一例200を示す。このデバイス200の構成要素のうち幾つかは素材プリントヘッドによる印刷で形成されている。なお、この図は本デバイス200の概略構成を模式的に示したものであり、本発明はこれに図示外要素を幾つか付加した形態や図示要素を幾つか除去又は変形した形態でも実施することができる。本デバイス200は、パッケージ210、その表面に形成された基板220、基板220の表面に形成された接続パッド230、パッケージ210の表面に形成された接続パッド240、並びにそれぞれ印刷により形成された第1封止層250、第1ワイヤ層260及び第2封止層270を有している。図示していないが、本デバイス200にはトレース等も設けられている。
なお、本願中で「基板」と称しているのは本件技術分野でダイ、チップ等と呼ばれているもののことであり、「層化ワイヤ」と称しているのは素材プリントヘッドによる印刷で形成した導電素材例えば金属の部分のことである。後者に「ワイヤ」と付したのは専ら従来のボンディングワイヤに相当するものであることを示すためであり、形状としては必ずしも「ワイヤ」状にはならない。また、設計条件に従い封止層(封止材からなる層)及びワイヤ層(導電素材からなり層化ワイヤとして機能する層)を多層にすることもできる。更に、詳細には説明しないが、本願記載の手順に従い更に何層かを追加することもできる。本件技術分野にて習熟を積まれた方々(いわゆる当業者)にはご理解頂けるであろう。加えて、後の説明からご理解頂けるように、封止材を適宜間引くことによって、従来のワイヤボンディング法では実現できなかったワイヤパターンに相当するパターンで層化ワイヤを形成することができる。
更に、以下の説明における「封止材」は「絶縁体」「誘電体」等と読み替えても差し支えない。封止材としては、エポキシ、ゲル、エラストマ(例えばシリコーン)、それらの類似/類縁物質等をはじめ、様々な組成乃至成分の素材を使用できる。ただ、どのような素材を使用するにしても封止材は高純度なものである方がよい。これは、汚濁イオンを含まない素材の方が腐食を抑えやすいためである。また、封止材としては、約60〜200℃、特に約125〜150℃の温度で熱硬化可能なものを使用するとよいが、熱硬化素材に限られるわけではなく、例えば二成分混合硬化性素材や紫外光その他の輻射で硬化する素材も使用できる。
次に、図3A〜図3Dを参照して本発明の一実施形態に係る方法について説明する。本方法は半導体デバイス300を製造する方法である。図3A〜図3Dには説明の簡明化のため省略を施してある。以下の説明にない工程を追加した形態やこれから説明する工程のうち幾つかを省略又は改変した形態でも、本発明を実施することができる。
まず、図3Aに示したのは本方法の初期工程である。この工程ではパッケージ310に基板320を固着させる。図示の通り、パッケージ310の表面には接続パッド340を、また基板320の表面には接続パッド330を、それぞれ事前に固着させてある。トレースは、パッケージ310や基板320の表面に事前形成しておいてもよいし、素材プリンタのヘッド(素材プリントヘッド)390による印刷で事後形成してもよい。
接続パッド330,340やトレースをこの製造現場で形成する場合、その工程は、後述する封止層形成工程やワイヤ層形成工程と同じく、素材プリントヘッド390での印刷による被着工程として実施するとよい。例えば、まずパッケージ310、基板320又はその双方を予熱しておき、コロイド導体(導電性コロイド)等の導電素材で懸濁させた揮発性溶媒をヘッド390で液滴化してパッケージ310及び基板320の表面に印刷する、という手順を使用できる。パッケージ310又は基板320を予熱しておくと、上記懸濁液が高温の印刷面に接して瞬時蒸発(フラッシュ蒸発)することとなる。このように印刷面を迅速に乾燥させることで、その面上における導電素材の滲み・拡がりを抑えることができる。なお、印刷した揮発性溶媒を印刷面で瞬時蒸発させるには、パッケージ310又は基板320を例えば約100〜300℃まで予熱すればよい。また、導電素材入り揮発性溶媒の印刷によってパッケージ310及び基板320の表面に形成される導電素材ドットのサイズは、パッケージ310又は基板320を予熱してから印刷を行うことで、パッケージ310及び基板320の表面温度を室温に保ったままで印刷を行った場合の約1/2のサイズにすることができる。
使用できるコロイド導体としては、コロイド銀、コロイド金等がある。更に、これに類似した性質を有する他種導体も使用できる。
接続パッド330,340やトレースになる導電素材の印刷厚は、素材プリントヘッド390で完全にコントロールすることができる。即ち、ヘッド390からパッケージ310及び基板320の表面に繰り返し液滴を吐出し同一個所に重ねて被着させることで、層厚を稼いで所望厚にすることができる。また、被着させた導電素材の導電率を高めるには焼成を行えばよい。例えば約200〜300℃の温度で10分間焼成すると、形成される導電層の導電率がピークに達する。即ち、使用する導電素材が銀なら焼成温度を約200℃にし、金なら約300℃にすることによって、形成される導電層の導電率を最大限に高めることができる。また、この焼成は、各回単層印刷毎に行ってもよいし、複数回印刷で厚みを稼ぎ所望厚の層にした後に行ってもよい。パッケージ310又は基板320を十分高い温度に加熱して印刷を行うことで、各回単層印刷毎の導電素材焼成を省くことができる。
次に、図3Bに示す工程では、パッケージ310、基板320又はその双方の表面のうち要所要所に、素材プリントヘッド390で封止材を印刷して第1封止層350を形成する。本実施形態では封止層350をパッケージ310及び基板320の表面上の「第1」の層として形成しておりまたその呼称にも「第1」と冠しているが、本発明を実施する際に常に封止層350を第1の層にする必要はない。例えば、パッケージ310又は基板320の表面が絶縁性又は誘電性なら、後述の通り、その上に直に導電素材例えば金属を印刷して第1ワイヤ層360を形成することもできる。
パッケージ310又は基板320の表面にこの層350を形成する際には、後工程で形成する第1ワイヤ層360を基板320の表面から所要距離隔てるため、当該所要距離に相当する厚みになるよう封止材を印刷するとよい。封止材は設計条件に従い所要厚に印刷することができる。封止材印刷によって形成されるこの封止層350は、基板320の表面とその上方のワイヤ層360との間を電気的に絶縁する絶縁スペーサとして機能する。また、封止層350は、本実施形態ではパッケージ側接続パッド340に接する位置からパッケージ310・基板320間の段差部分を経て基板側接続パッド330の表面まで面沿いに延びている。基板320の表面との接触を避けるには、このように封止層350とパッド330が部分重複する構造を採るとよい。更に、絶縁スペーサになる封止層350を設けるのは、基板320の表面特にパッド330外の領域に導電性の部位がある場合だけでよい。基板320及びパッケージ310の表面が全体に絶縁性又は誘電性である場合や、その面が絶縁体層又は誘電体層で覆われている場合は、封止層350を省略することができる。
第1封止層350になる封止材の印刷厚は例えば約1〜5μmにする。また、基板302の表面に封止材を印刷するときの素材プリントヘッド390の位置は基板302の表面から約1mm離れた位置にする。この距離は印刷条件に応じて変えるべきであり、例えばパッケージ310の表面に印刷するときは基板302の表面に印刷するときと異なる距離にするとよい。
印刷した封止材を完全に硬化させるには例えば焼成工程を実施する。焼成温度及び焼成時間は封止材として使用する素材の種類に応じて定めればよい。但し、温度=約100〜150℃、時間=約30分という焼成条件が一応の標準になろう。第1封止層350を薄めにしたい場合は、焼成時間を短めにするか、焼成温度を低めにするか、或いはその双方を組み合わせるとよい。第1封止層350を厚めにしたい場合は、焼成時間を長めにするか、焼成温度を高めにするか、或いはその双方を組み合わせるとよい。なお、パッケージ310・基板320間の段差は600μm程度であるので、素材印刷ヘッド390側で対応・吸収することができる。
本デバイス300に封止材や金属の層を印刷で複数層形成する場合は、焼成を1回にすることもできる。即ち、各種の層の印刷を終えた後で一遍に焼成するようにしてもよい。
次に、図3Cに示す工程では、第1封止層350越しに金属等の導電素材を印刷することにより第1ワイヤ層360を形成する。その際には、ワイヤ層360を介した導電経路が成立するよう、即ち基板側接続パッド330及びパッケージ側接続パッド340双方に接するよう、ワイヤ層360となる導電素材を印刷する。本実施形態の利点の一つは、ワイヤ層360の一部として形成されパッド330,340間を接続する導電経路を、種々の設計条件(原理的にはあらゆる条件)に従い変化させうることである。ワイヤ層360は封止層350越しに即ち封止層350の表面に倣って形成される。また、ワイヤ層360となる導電素材の厚みは、導電素材液滴を繰り返し印刷すること及びその繰り返し回数を適宜設定することにより制御することができ、同じく幅も、導電素材液滴を複数個隣り合わせに印刷すること及びその個数を適宜設定することにより制御することができる。
このように印刷で形成することにより、製造したいデバイス300に適する形状及び寸法になるよう第1ワイヤ層360を形成することができる。従来のボンディングワイヤのように必ず丸みを帯びるわけではない。従って、ワイヤ層360の厚み方向引き回し幅又は厚みを抑えてマイクロストリップ型伝送路を形成することや、大電流を流せる層化ワイヤが提供されるよう導電素材を印刷することや、層化ワイヤの印刷形状を調整して層化ワイヤのインピーダンスを変化させることができる。例えば層化ワイヤを伝送線路として使用する場合、そのインピーダンスを調整して反射を抑えることは重要である。更に、アレイをなす複数本の層化ワイヤをワイヤ毎に別様に形成することもできる。同様に、ワイヤ層360のうち共有部例えば接地部を大断面積になるように印刷し、大電流を流せるようにすることができる。
印刷により形成する手法では、図示のように、基板320から上方に延び、所定距離離れた上で横方向に向きを変え、縁で下ってパッケージ側接続パッド340に達するように、第1ワイヤ層360を形成することができる。更に、この層360越しに封止材を印刷し、形成された封止層越しに別のワイヤ層を形成することもできる。厚み方向ワイヤ層間隔は例えば5μm間隔にする。封止層が挟まっているのでワイヤ層間が短絡する恐れはない。このように、例えば各ワイヤ層が基板320から見て互いに異なる高さを通り何れも図中の横方向に沿って延びるよう、複数のワイヤ層を印刷で形成することによって、従来における最大ボンディングワイヤ密度よりも高い層化ワイヤ密度を実現することができる。また、層化ワイヤをU字屈曲させることで、アレイを構成する複数のチップ間で抵抗値をバランスさせることや層化ワイヤを応力破壊から守ることができる。更に、封止材を滴下して被着させるとしたらチップから封止材を逃がすためのダイスペースが必要になるが、本実施形態では必要な場所だけに封止材を印刷しているので、その種のダイスペースはまず以て必要ない。なお、以上示した例は、層化ワイヤ印刷という本実施形態の手法が柔軟性に富んでいることを示すために掲げたものであり、発明要旨限定は意図していない。
印刷した第1ワイヤ層360は例えば接続パッド330,340及びトレースに関して上述した要領で焼成するとよい。その焼成条件は、温度=約200〜300℃、時間=約10分等とすればよい。
そして、図3Dに示す工程では、印刷(及び焼成)した第1ワイヤ層360越しに第2封止層370を印刷する。この層370も、第1封止層350に関して述べた要領で硬化させるとよい。また、封止層370の役割はその層370越しに別のワイヤ層を印刷するのかしないのかによって異なる。即ち、別のワイヤ層を印刷しない場合には、ワイヤ層360により提供される層化ワイヤを覆って層化ワイヤ間相互作用や各層化ワイヤに対する環境影響を抑えることが封止層370の役割になり、別のワイヤ層を印刷で被着させる場合には、印刷で形成した下側のワイヤ層と同じく印刷で形成した上側のワイヤ層の間に介在しその間隔を決める中間封止層となることが封止層370の役割になる。また、ご理解頂ける通り、印刷による封止層及びワイヤ層の形成は、例えば、本デバイス300に設けたいワイヤ層の個数に応じ繰り返し実行する。
なお、詳細な説明は省略するが、層化ワイヤ間を分離するためのEMI(電磁干渉)遮蔽層として機能する層を、導電素材例えば金属の印刷により形成することができる。特に、高周波で動作させたいデバイスや、電気的なノイズが多い環境にて使用されるデバイスでは、こうした層を設けるのが有益である。また、層化ワイヤを個別にくるむ覆いになるよう導電素材例えば金属の層を形成して、チップ間の電気的なクロストークを防止乃至抑制することもできる。同じく、層化ワイヤを封止材で個別にくるむ構成にすることもできる。
図4に、本発明の一実施形態における機能部材間接続関係を示す。図中、素材プリントヘッド490は半導体デバイス400の仕掛品上に所要素材を印刷するための部材である。CPU480の搭載先コンピュータには、使用する素材の種類及びその吐出先位置をヘッド490に指令するようプログラミングが施されている。素材印刷位置、素材量及び印刷パターンは可変であり、コンピュータへの入力及びそのコンピュータによる処理結果に従い制御することができる。なお、ここでは部材間接続関係を概括的に説明したが、いわゆる当業者ならば、本発明の技術的範囲から逸脱しない範囲で種々の部材を追加、除去乃至変形可能なことを理解でき、またそれを自ら実行することもできる。
また、上述した実施形態には、適用可能なデバイスが多いこと、層化ワイヤの形状を制御できること、層化ワイヤを高密度で配置できること、形状だけでなく層化ワイヤの幅乃至断面積も制御できること、層化ワイヤの引き回しが容易になること、プロセスが全体として単純になること等を含め幾つかの長所がある。いわゆる当業者であればこれらのことは理解できよう。例えば、上述の通り印刷によって層化ワイヤを形成する手法は、従来からワイヤボンディングが常用されている種々のチップほとんど全てに適用できる。そのチップが素材プリンタで加工されたものであるか否かを問わない。また、層化ワイヤの形状をほぼ完全に三次元制御できるので、層化ワイヤ同士をクロスオーバ配置することや、層化ワイヤ間の短絡を防ぐことや、層化ワイヤの厚み方向引き回し幅又は厚み(従来のループ高に相当)を抑えること等が可能である。厚み方向引き回し幅や厚みを抑えることは、例えばワイパブレードを避ける必要があるインクジェットプリントヘッドのように厚み制約が厳しい用途や、高密度相互接続が求められる用途では、とりわけ有益なことである。
更に、素材プリンタを用い層化ワイヤを印刷することでワイヤピッチを狭めることができる。例えばその幅が25μmの層化ワイヤを25μm間隔で印刷することができる。この場合、ワイヤピッチは50μmになる。接続パッドを多行配置し各行毎に別のワイヤ層使用すれば実質ワイヤピッチは更に狭くなる。例えば上の例で接続パッド行数(ワイヤ層数)が4なら実質ワイヤピッチは12.5μmのオーダになる。また、複数行ある接続パッドのうちパッケージやチップの縁に近いものが緩い角度で立ち上がり、縁から遠いものが急な角度で立ち上がるように、パッケージやチップの表面からのワイヤ立ち上がり角を封止層により設定・調整できるので、別々の行に属する接続パッドから立ち上がった層化ワイヤ同士が干渉、抵触することはない。
更に、仮にワイヤボンディングを実施するとしたらボンディング個所ひいてはワイヤ本数がかなり多数になるような用途でも、吐出口(ノズル等)を多数有する素材プリンタならば、多数の層化ワイヤを同時に即ち時間浪費なしに印刷・形成することができる。特に、ボンディング個所が極端に多数になりかねない用途に従来のワイヤボンディング法を適用するのは、故障リスクが高まる点でも実際的でないが、層化ワイヤを印刷により形成する手法ならば、そうしたリスクを回避することができ、しかも従来のワイヤボンディング法で実現できる精度に比べて高い精度を実現できる。
そして、層化ワイヤ毎に長さが異なるとその抵抗値にも違いが生じる。チップ間で動作を揃えなければならない用途ではこのことが問題になりうる。この問題に対しては、従来はボンディングワイヤのループ高に変化を付けることで対策していたが、理想的ループ高を決めそれに相応する理想的経路をワイヤボンダに辿らせるのは難しいし、それに必要なプロセスをワイヤボンダに正確に繰り返させるのも難しかった。これに対して、実施形態として示した手法即ち印刷により層化ワイヤを形成する手法では、ご理解頂ける通り、層化ワイヤの経路長を随意に延長/短縮することや、ループの追加により層化ワイヤの抵抗値を増大方向に調整することや、層化ワイヤの断面積を拡大/縮小させて抵抗値を低下/上昇させること(抵抗値を等化させること)ができる。
従来技術に係るワイヤボンディング法を説明するための斜視図である。 従来技術に係るワイヤボンディング法を説明するための斜視図である。 従来技術に係るワイヤボンディング法を説明するための斜視図である。 本発明の一実施形態に係る半導体デバイスの一部を示す部分図である。 本発明の一実施形態に係り素材プリントヘッドを使用する半導体デバイス製造方法の一工程を示す側面図である。 その後の工程を示す側面図である。 その後の工程を示す側面図である。 その後の工程を示す側面図である。 本発明の一実施形態における機能部材間接続関係を示す図である。
符号の説明
200,300,400 半導体デバイス、210,310 パッケージ、220,320 基板、230,240,330,340 接続パッド、250,270,350,370 封止層、260,360 ワイヤ層、390,490 素材プリントヘッド、480 CPU。

Claims (5)

  1. 半導体デバイスのパッケージにチップを接続する方法であって、
    チップ及びパッケージの少なくとも一部表面にかけて所定厚の層を形成するよう、封止材を印刷するステップと、
    チップとパッケージの間で所定パターンを形成するよう導電素材を封止材越しに印刷することにより、チップ及びパッケージの表面から封止材厚分隔たった位置を通る導電層を形成するステップと、
    導電層越しに新たに封止材を印刷するステップと、
    少なくとも後者の封止材を硬化させるステップと、
    を有する方法。
  2. 請求項1記載の方法であって、その表面が絶縁性であるチップ及びパッケージの表面越しに、且つ上記導電素材印刷ステップにて形成される導電素材パターンとは異なるパターンが形成されるよう、上記封止材印刷に先立ち導電素材を印刷するステップを有する方法。
  3. 請求項1記載の方法であって、チップ表面及びパッケージ表面に接続パッドを印刷するステップを有する方法。
  4. 請求項1記載の方法であって、封止材がチップ表面及びパッケージ表面双方にかかるよう上記封止材印刷ステップを実行する方法。
  5. 請求項3記載の方法であって、上記接続パッド印刷ステップが、半導体デバイスを予熱するステップと、導体滴で懸濁している揮発性媒体を半導体デバイス表面に印刷するステップと、その揮発性媒体を半導体デバイスとの接触により瞬時蒸発させて接続パッドを形成するステップと、を含む方法。
JP2008082480A 2007-03-30 2008-03-27 インクジェット印刷によるワイヤ層、封止層及び遮蔽層の形成方法 Pending JP2008258611A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/694,886 US8097497B2 (en) 2007-03-30 2007-03-30 Inkjet printed wirebonds, encapsulant and shielding

Publications (1)

Publication Number Publication Date
JP2008258611A true JP2008258611A (ja) 2008-10-23

Family

ID=39564619

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008082480A Pending JP2008258611A (ja) 2007-03-30 2008-03-27 インクジェット印刷によるワイヤ層、封止層及び遮蔽層の形成方法

Country Status (6)

Country Link
US (1) US8097497B2 (ja)
EP (1) EP1976008A3 (ja)
JP (1) JP2008258611A (ja)
KR (1) KR20080089215A (ja)
CN (1) CN101276765B (ja)
TW (1) TWI511177B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016213464A (ja) * 2015-05-08 2016-12-15 華邦電子股▲ふん▼有限公司 積層パッケージ素子およびその製造方法
KR102642318B1 (ko) * 2022-08-30 2024-03-04 엔트리움 주식회사 전자 장치의 제조 방법
KR20240030393A (ko) * 2022-08-30 2024-03-07 엔트리움 주식회사 전자 장치의 제조 방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100156768A1 (en) * 2008-12-22 2010-06-24 Fletcher Ii James Douglas Display media, method of forming display media, and printer for printing on display media
US9496171B2 (en) * 2014-09-26 2016-11-15 Texas Instruments Incorporated Printed interconnects for semiconductor packages
US9666530B1 (en) * 2015-12-28 2017-05-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device
US10504806B2 (en) 2016-05-06 2019-12-10 Stmicroelectronics S.R.L. Semiconductor package with electrical test pads
US10930581B2 (en) 2016-05-19 2021-02-23 Stmicroelectronics S.R.L. Semiconductor package with wettable flank
CN112136212B (zh) * 2019-04-24 2022-07-29 深圳市汇顶科技股份有限公司 芯片互联装置、集成桥结构的基板及其制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004063569A (ja) * 2002-07-25 2004-02-26 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2005277277A (ja) * 2004-03-26 2005-10-06 Matsushita Electric Ind Co Ltd 電子部品実装用構造体の製造方法
JP2006135216A (ja) * 2004-11-09 2006-05-25 Seiko Epson Corp 半導体チップの実装方法
JP2006147650A (ja) * 2004-11-16 2006-06-08 Seiko Epson Corp 電子素子の実装方法、電子装置の製造方法、回路基板、電子機器
JP2006278766A (ja) * 2005-03-29 2006-10-12 Seiko Epson Corp 発光素子の実装構造及び実装方法
JP2007012699A (ja) * 2005-06-28 2007-01-18 Oki Electric Ind Co Ltd 半導体装置
JP2007067058A (ja) * 2005-08-30 2007-03-15 Nec Toppan Circuit Solutions Inc 電子部品の集合体の製造方法および電子部品の集合体

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5281684A (en) * 1992-04-30 1994-01-25 Motorola, Inc. Solder bumping of integrated circuit die
JP2002305278A (ja) * 2001-04-06 2002-10-18 Hitachi Ltd 半導体装置の製造方法
TW510034B (en) * 2001-11-15 2002-11-11 Siliconware Precision Industries Co Ltd Ball grid array semiconductor package
JPWO2003084297A1 (ja) * 2002-03-28 2005-08-11 新光電気工業株式会社 配線構造体及びその製造方法
US20040004277A1 (en) * 2002-07-03 2004-01-08 Chung-Che Tsai Semiconductor package with reinforced substrate and fabrication method of the substrate
US6756252B2 (en) * 2002-07-17 2004-06-29 Texas Instrument Incorporated Multilayer laser trim interconnect method
DE10239081B4 (de) * 2002-08-26 2007-12-20 Qimonda Ag Verfahren zur Herstellung einer Halbleitereinrichtung
US6992001B1 (en) * 2003-05-08 2006-01-31 Kulicke And Soffa Industries, Inc. Screen print under-bump metalization (UBM) to produce low cost flip chip substrate
KR20060126481A (ko) * 2003-10-29 2006-12-07 컨덕티브 잉크젯 테크놀로지 리미티드 컴퍼넌트들의 전기적 접속
JP4207004B2 (ja) * 2005-01-12 2009-01-14 セイコーエプソン株式会社 半導体装置の製造方法
DE102005037321B4 (de) * 2005-08-04 2013-08-01 Infineon Technologies Ag Verfahren zur Herstellung von Halbleiterbauteilen mit Leiterbahnen zwischen Halbleiterchips und einem Schaltungsträger
US20070212813A1 (en) * 2006-03-10 2007-09-13 Fay Owen R Perforated embedded plane package and method

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004063569A (ja) * 2002-07-25 2004-02-26 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2005277277A (ja) * 2004-03-26 2005-10-06 Matsushita Electric Ind Co Ltd 電子部品実装用構造体の製造方法
JP2006135216A (ja) * 2004-11-09 2006-05-25 Seiko Epson Corp 半導体チップの実装方法
JP2006147650A (ja) * 2004-11-16 2006-06-08 Seiko Epson Corp 電子素子の実装方法、電子装置の製造方法、回路基板、電子機器
JP2006278766A (ja) * 2005-03-29 2006-10-12 Seiko Epson Corp 発光素子の実装構造及び実装方法
JP2007012699A (ja) * 2005-06-28 2007-01-18 Oki Electric Ind Co Ltd 半導体装置
JP2007067058A (ja) * 2005-08-30 2007-03-15 Nec Toppan Circuit Solutions Inc 電子部品の集合体の製造方法および電子部品の集合体

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016213464A (ja) * 2015-05-08 2016-12-15 華邦電子股▲ふん▼有限公司 積層パッケージ素子およびその製造方法
KR102642318B1 (ko) * 2022-08-30 2024-03-04 엔트리움 주식회사 전자 장치의 제조 방법
KR20240030393A (ko) * 2022-08-30 2024-03-07 엔트리움 주식회사 전자 장치의 제조 방법
KR102650018B1 (ko) * 2022-08-30 2024-03-22 엔트리움 주식회사 전자 장치의 제조 방법

Also Published As

Publication number Publication date
TWI511177B (zh) 2015-12-01
US8097497B2 (en) 2012-01-17
CN101276765A (zh) 2008-10-01
US20080242004A1 (en) 2008-10-02
EP1976008A2 (en) 2008-10-01
EP1976008A3 (en) 2012-10-17
KR20080089215A (ko) 2008-10-06
CN101276765B (zh) 2013-08-21
TW200903572A (en) 2009-01-16

Similar Documents

Publication Publication Date Title
JP2008258611A (ja) インクジェット印刷によるワイヤ層、封止層及び遮蔽層の形成方法
US8315060B2 (en) Electronic component module and method of manufacturing the electronic component module
TWI586240B (zh) 天線模組及電路模組
KR101566573B1 (ko) 전기 전도성 물질의 에어로졸 응용에 의해 형성된 반도체 다이 인터커넥트
EP1929540B1 (en) Land grid array semiconductor device package and fabrication method thereof
CN101770842B (zh) 芯片电阻器及其制造方法
US20080142996A1 (en) Controlling flow of underfill using polymer coating and resulting devices
EP2882002B1 (en) Light source unit
US10002710B2 (en) Ceramic multilayer wiring substrate and module including the same
CN104835745A (zh) 封装集成电路的方法
EP3678175B1 (en) Semiconductor package with in-package compartmental shielding
US20160307799A1 (en) Semiconductor substrates, semiconductor packages and processes of making the same
US9343844B2 (en) Electronic component
US9899339B2 (en) Discrete device mounted on substrate
CN107768339B (zh) 半导体器件及制造半导体器件的方法
US20080169574A1 (en) Direct Die Attachment
US7934801B2 (en) Method of manufacturing recording head and recording head
US20200118912A1 (en) Semiconductor device package, electronic assembly and method for manufacturing the same
EP1108552B1 (en) Thermal head, thermal head unit, and method of manufacture thereof
JP2022018608A (ja) サーマルプリントヘッド及びサーマルプリンタ
CN109383133B (zh) 热敏头
JP2005302813A (ja) 電子回路組立体および電子回路組立体の製造方法
WO2023032463A1 (ja) 電気部品実装基板製造方法、液体吐出装置及び電気部品実装基板
JP6193702B2 (ja) 多数個取り配線基板
RU2788596C2 (ru) Мультичиповый модуль (mcm) в сборе и печатающая штанга

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110324

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130129

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130205

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130507

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130510

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20131126