JP2008228955A - Game machine - Google Patents
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Abstract
Description
本発明は、動画像を表示する表示画面を備える遊技機に関する。 The present invention relates to a gaming machine having a display screen for displaying a moving image.
遊技機には、液晶ディスプレイなどの画像表示装置を備え、この画像表示装置に動画像を表示させることによって、遊技の興趣を高めたものが知られている。動画像表示のひとつである描画表示では、マスクＲＯＭ（Masked Read Only Memory）に予め書き込まれたキャラクタデータを用いて次々に描画した複数の静止画像を、画像表示装置に連続的に表示することによって、動画像表示が実現される。また、動画像表示のひとつである再生表示では、マスクＲＯＭに書き込まれたムービデータから次々に再生したフレームを、画像表示装置に連続的に表示させることによって、動画像表示が実現される。 2. Description of the Related Art A gaming machine is known that includes an image display device such as a liquid crystal display and displays a moving image on the image display device to enhance the interest of the game. In drawing display, which is one of the moving image displays, a plurality of still images drawn one after another using character data previously written in a mask ROM (Masked Read Only Memory) are continuously displayed on the image display device. Moving image display is realized. In the reproduction display which is one of the moving image displays, the moving image display is realized by continuously displaying frames reproduced one after another from the movie data written in the mask ROM on the image display device.
描画表示や再生表示による動画表示の趣向を凝らすに連れて、動画表示の元となるキャラクタデータやムービデータ等のデジタル画像データのデータ量は増大するため、デジタル画像データを記憶するためのマスクＲＯＭに必要とされる記憶容量は増大の一途を辿っている。下記特許文献１には、マスクＲＯＭに書き込まれたデジタル画像データを用いて動画表示を行う遊技機が開示されている。 A mask ROM for storing digital image data because the amount of digital image data such as character data and movie data, which is the source of moving image display, increases as the display of moving images by drawing display and playback display is elaborated. The storage capacity required for this is constantly increasing. Patent Document 1 below discloses a gaming machine that displays moving images using digital image data written in a mask ROM.
近年、大容量・低価格のＮＡＮＤ型フラッシュメモリが普及しており、デジタル画像データを記録する媒体として、マスクＲＯＭに代わりやＮＡＮＤ型フラッシュメモリを遊技機に採用することが考えられるが、メモリ特性の違いから種々の問題があった。 In recent years, large-capacity, low-cost NAND flash memory has become widespread, and it is conceivable to use NAND flash memory as a medium for recording digital image data in game machines instead of mask ROM. There were various problems due to the difference.
例えば、ＮＡＮＤ型フラッシュメモリは、その構造上、データの記録が不可能な不良ブロックを有する場合があり、その不良ブロックの有無および部位は個体毎に異なる。そのため、ＮＡＮＤ型フラッシュメモリの場合、不良ブロックを避けるためのメモリアドレスの飛びの有無や部位も個体毎に不定となり、マスクＲＯＭのように一連のメモリアドレスを用いてデータアクセスすることができないという問題があった。 For example, a NAND flash memory may have a defective block in which data cannot be recorded due to its structure, and the presence and location of the defective block varies from individual to individual. Therefore, in the case of a NAND flash memory, the presence or absence of a memory address for avoiding a defective block and the part thereof are also undefined for each individual, and data cannot be accessed using a series of memory addresses like a mask ROM. was there.
本発明は、上記した課題を踏まえ、ＮＡＮＤ型フラッシュメモリをデジタル画像データの記録媒体として利用することができる遊技機を提供することを目的とする。 In view of the above problems, an object of the present invention is to provide a gaming machine that can use a NAND flash memory as a recording medium for digital image data.
上記した課題を解決するため、本発明の一形態である遊技機用制御装置は、遊技機の表示画面に表示される動画像の表示態様を制御する遊技機用制御装置であって、デジタル画像データが記録され、シリアル転送でデータをやり取りするＮＡＮＤ型フラッシュメモリと、パラレル転送でデータをやり取りするパラレルインタフェースと、前記ＮＡＮＤ型フラッシュメモリと前記パラレルインタフェースとの間のデータ転送を中継する中継部と、前記ＮＡＮＤ型フラッシュメモリから前記パラレルインタフェースを介して読み出したデジタル画像データを用いて、前記動画像を表示させる映像信号を生成するビデオディスプレイプロセッサとを備え、前記ＮＡＮＤ型フラッシュメモリは、一連の物理ブロックアドレスが物理的なメモリ配列順にそれぞれ割り当てられた複数の物理データブロックを有し、前記デジタル画像データは、前記複数の物理データブロックのうち、物理的にデータの記録が不可能な不良ブロックを避けて、物理的にデータの記録が可能な良ブロックに記録され、前記複数の物理データブロックに含まれる複数の良ブロックの少なくとも一つには、前記デジタル画像データが記録された良ブロックの物理ブロックアドレスを並べた一連の物理ブロックアドレスを、前記パラレルインタフェースがデータのやり取りに用いる一連の論理ブロックアドレスに順次対応付けたアドレス対応テーブルが記録され、前記中継部は、前記ＮＡＮＤ型フラッシュメモリにシリアル接続するシリアル接続手段と、前記パラレルインタフェースにパラレル接続するパラレル接続手段と、前記ＮＡＮＤ型フラッシュメモリから前記シリアル接続手段を通じて前記アドレス対応テーブルを読み出すアドレス対応手段と、前記パラレルインタフェースから前記パラレル接続手段を通して読み出し指定された論理ブロックアドレスに対応する物理ブロックアドレスを、前記アドレス対応手段によって読み出されたアドレス対応テーブルに基づいて特定するアドレス特定手段と、前記ＮＡＮＤ型フラッシュメモリにおける前記アドレス特定手段によって特定された物理ブロックアドレスが割り当てられた物理データブロックから、前記シリアル接続手段を通じて前記デジタル画像データを読み出す画像データリード手段と、前記画像データリード手段によって読み出されたデジタル画像データを、前記パラレル接続手段を通して前記パラレルインタフェースに提供する画像データ提供手段とを備えることを特徴とする。この遊技機用制御装置によれば、ＮＡＮＤ型シリアルフラッシュメモリにおいてデジタル画像データが記録された良ブロックの物理ブロックアドレスを並べた一連の物理ブロックアドレスが、パラレルインタフェースで取り扱われる論理ブロックアドレスに対応付けられているため、パラレルインタフェースを介してＮＡＮＤ型シリアルフラッシュメモリからデジタル画像データを読み出すことができる。したがって、遊技機において、ＮＡＮＤ型シリアルフラッシュメモリをデジタル画像データの記録媒体として利用することができる。 In order to solve the above problems, a gaming machine control device according to one aspect of the present invention is a gaming machine control device that controls a display mode of a moving image displayed on a display screen of a gaming machine, and is a digital image. A NAND flash memory in which data is recorded and exchanges data by serial transfer; a parallel interface that exchanges data by parallel transfer; and a relay unit that relays data transfer between the NAND flash memory and the parallel interface; A video display processor that generates a video signal for displaying the moving image using digital image data read from the NAND flash memory via the parallel interface, the NAND flash memory including a series of physical Block addresses are in physical memory order The digital image data has a plurality of physical data blocks allocated to each of the physical data blocks, avoiding a defective block that cannot physically record data among the plurality of physical data blocks. Is recorded in a good block that can be recorded, and at least one of the plurality of good blocks included in the plurality of physical data blocks is a series of physical block addresses of the good blocks in which the digital image data is recorded. An address correspondence table in which physical block addresses are sequentially associated with a series of logical block addresses used by the parallel interface for data exchange is recorded, and the relay unit includes serial connection means for serial connection to the NAND flash memory; Parallel connection means for parallel connection to the parallel interface Address correspondence means for reading the address correspondence table from the NAND flash memory through the serial connection means; and physical block addresses corresponding to logical block addresses designated to be read from the parallel interface through the parallel connection means. From the address specifying means specified based on the address correspondence table read by the means, and the physical data block to which the physical block address specified by the address specifying means in the NAND flash memory is assigned, through the serial connection means Image data reading means for reading out the digital image data and digital image data read out by the image data reading means through the parallel connection means. Image data providing means for providing to the Larel interface. According to this gaming machine control device, a series of physical block addresses in which physical block addresses of good blocks in which digital image data is recorded in a NAND serial flash memory are arranged are associated with logical block addresses handled by a parallel interface. Therefore, digital image data can be read from the NAND type serial flash memory via the parallel interface. Therefore, in the gaming machine, the NAND type serial flash memory can be used as a recording medium for digital image data.
不良ブロックを避けてデジタル画像データを記録する第１の方式として、前記デジタル画像データは、前記一連の物理ブロックアドレスの順に従って前記ＮＡＮＤ型フラッシュメモリに順次記録され、該記録対象となった物理データブロックが不良ブロックである場合、該不良ブロック以降に記録すべきデータは、該不良ブロックに後続する良ブロック以降に順次記録されても良い。 As a first method for recording digital image data while avoiding defective blocks, the digital image data is sequentially recorded in the NAND flash memory according to the order of the series of physical block addresses. When the block is a defective block, data to be recorded after the defective block may be sequentially recorded after the good block following the defective block.
不良ブロックを避けてデジタル画像データを記録する第２の方式として、前記デジタル画像データは、前記一連の物理ブロックアドレスの順に従って前記ＮＡＮＤ型フラッシュメモリに順次記録され、該記録対象となった物理データブロックが不良ブロックである場合、該不良ブロックに記録すべきデータは、該不良ブロックを他の良ブロックで代替した代替ブロックに記録されても良い。 As a second method for recording digital image data while avoiding defective blocks, the digital image data is sequentially recorded in the NAND flash memory in the order of the series of physical block addresses, and the physical data that is the recording target When the block is a bad block, the data to be recorded in the bad block may be recorded in an alternative block obtained by replacing the bad block with another good block.
上述した遊技機用制御装置は、次の態様を採ることもできる。例えば、前記ＮＡＮＤ型フラッシュメモリおよび前記中継部を、単一のパッケージとして封止しても良い。これによって、デジタル画像データが記録されたＮＡＮＤ型シリアルフラッシュメモリを、パラレルインタフェースによってデータアクセス可能なマスクＲＯＭと同様にして取り扱うことができる。 The gaming machine control device described above can also take the following modes. For example, the NAND flash memory and the relay unit may be sealed as a single package. As a result, the NAND serial flash memory in which digital image data is recorded can be handled in the same manner as a mask ROM that can access data through a parallel interface.
また、前記アドレス対応テーブルが記録された良ブロックは、前記一連の物理ブロックアドレスの物理的なメモリ配列順において、前記デジタル画像データが記録された良ブロックよりも先行しても良い。これによって、中継部によるアドレス変換の起動速度を向上させることができる。 The good block in which the address correspondence table is recorded may precede the good block in which the digital image data is recorded in the physical memory arrangement order of the series of physical block addresses. As a result, the activation speed of address translation by the relay unit can be improved.
また、前記アドレス対応テーブルが記録された良ブロックは、前記ＮＡＮＤ型フラッシュメモリにおける先頭の良ブロックを含むとしても良い。これによって、中継部によるアドレス変換の起動速度を一層向上させることができる。 The good block in which the address correspondence table is recorded may include the first good block in the NAND flash memory. Thereby, the starting speed of the address translation by the relay unit can be further improved.
なお、本発明の態様は、遊技機用制御装置に限るものではなく、本発明の遊技機用制御装置を備える遊技機や、遊技機の表示画面に表示されるデジタル画像データを記憶した遊技機用メモリデバイス、ＮＡＮＤ型フラッシュメモリを取り扱う方法、遊技機用制御装置を制御するためのコンピュータプログラムなどの種々の態様に適用することが可能である。なお、本発明が適用される遊技機は、パチンコ機およびスロットマシンを含む。 Note that the aspect of the present invention is not limited to the gaming machine control device, and a gaming machine including the gaming machine control device of the present invention, or a gaming machine storing digital image data displayed on the display screen of the gaming machine. The present invention can be applied to various modes such as a computer memory device, a method for handling a NAND flash memory, and a computer program for controlling a control device for gaming machines. Note that gaming machines to which the present invention is applied include pachinko machines and slot machines.
以上説明した本発明の構成および作用を一層明らかにするために、以下本発明を適用したパチンコ機について説明する。 In order to further clarify the configuration and operation of the present invention described above, a pachinko machine to which the present invention is applied will be described below.
Ａ．第１の実施例：
Ａ−１．パチンコ機１０の全体構成：
本発明の実施例の一つであるパチンコ機１０の構成について説明する。図１は、パチンコ機１０の全体構成を示す正面図である。パチンコ機１０は、パチンコ店のいわゆる島設備に固定される外枠２０と、外枠２０に嵌め込まれる内枠３０と、内枠３０の中央上寄りに嵌め込まれ遊技球による遊技が行われる遊技パネル４０と、遊技パネル４０の前面を覆うガラス板を有し内枠３０に開閉可能に軸着されるガラス枠５０と、プリペイドカードによる遊技球の貸し出しを受け付けるカードユニット８０とを備える。
A. First embodiment:
A-1. Overall configuration of the pachinko machine 10:
A configuration of the
パチンコ機１０の遊技パネル４０は、遊技球の入賞を受け付ける入賞口４４と、遊技の演出として映像の表示を行う液晶ディスプレイ（ＬＣＤ）４２と、遊技の演出として発光する発光ダイオード（ＬＥＤ）４６２を複数内蔵する電飾部４６と、遊技の演出としてキャラクタ人形を動かす演出駆動部４５と、遊技者に遊技の演出態様を選定させるために遊技者がかざした手の赤外線を感知する演出センサ４７とを備える。入賞口４４は、入賞口４４に入賞した遊技球を検知する遊技球センサ４４２と、入賞口４４への遊技球の導入経路を拡縮する入賞口駆動部４４４とを備える。なお、本実施例では、遊技球センサ４４２は、渦電流方式のセンサを含み、入賞口駆動部４４４は、ソレノイド（図示しない）を動力源として駆動する機構を含み、演出駆動部４５は、ステップモータ（図示しない）を動力源として駆動する機構を含む。
The
パチンコ機１０のガラス枠５０は、遊技の演出として高音域の音声を出力するスピーカ５５と、遊技の演出として発光する発光ダイオード（ＬＥＤ）５６２を複数内蔵する電飾部５６とを備える。パチンコ機１０の内枠３０は、遊技パネル４０に遊技球を発射するための遊技者による操作を受け付けるハンドル３２と、遊技の演出として低音域の音声を出力するスピーカ３４と、遊技者に遊技の演出態様を選定させるために遊技者からのボタン入力を検知する演出センサ３６とを備える。
The
図２は、パチンコ機１０の電気的な概略構成を示すブロック図である。パチンコ機１０は、遊技球センサ４４２からの入力に基づいて遊技の進行を制御する主制御基板４１０と、主制御基板４１０からの指示である主コマンドに基づいて遊技の進行に応じた各部の演出を制御する周辺制御基板４２０と、周辺制御基板４２０からの指示である表示コマンドに基づいてＬＣＤ４２に表示される動画像の表示態様を制御する表示制御部６０と、周辺制御基板４２０からの指示である階調コマンドに基づいてＬＥＤ４６２の輝度階調を制御するパネル電飾基板４３０と、周辺制御基板４２０からの各種信号をパチンコ機１０の各部に分配する周辺分配基板４４０と、周辺分配基板４４０を介した周辺制御基板４２０からの指示に基づいてＬＥＤ５６２の輝度階調を制御する枠電飾基板４５０と、主制御基板４１０からの指示である払出コマンドに基づいて遊技球の払い出しを制御する払出制御基板３１０とを備える。主制御基板４１０、周辺制御基板４２０、パネル電飾基板４３０、周辺分配基板４４０、表示制御部６０、枠電飾基板４５０、払出制御基板３１０の各回路基板は、図１に示した内枠３０の裏面側（図示しない）に備えられる。
FIG. 2 is a block diagram showing an electrical schematic configuration of the
本実施例では、主制御基板４１０，周辺制御基板４２０，表示制御部６０，払出制御基板３１０は、種々の演算処理を実行するＣＰＵと、ＣＰＵの演算処理を規定したプログラムを予め記憶するリードオンリメモリ（Read Only Memory、以下、「ＲＯＭ」という）と、ＣＰＵが取り扱うデータを一時的に記憶するランダムアクセスメモリ（Random Access Memory、以下、「ＲＡＭ」という）などの各回路基板の機能に応じた電子部品が実装された電子回路を備える。本実施例では、パネル電飾基板４３０，周辺分配基板４４０，枠電飾基板４５０は、各回路基板の機能に応じた大規模集積回路（Large Scale Integration、以下、「ＬＳＩ」という）などの各回路基板の機能に応じた電子部品が実装された電子回路を備える。
In this embodiment, the
主制御基板４１０から周辺制御基板４２０に送信される主コマンドは、いわゆる「大当たり」や「はずれ」などの遊技に関する基本的な演出を指示する情報を含む。主制御基板４１０から主コマンドを受信した周辺制御基板４２０は、主コマンドに基づいてＬＣＤ４２，ＬＥＤ４６２，ＬＥＤ５６２，スピーカ３４，スピーカ５５，演出駆動部４５などの演出実行部でそれぞれ実施される演出を決定し、各演出実行部に応じた種々の信号を出力する。周辺制御基板４２０から表示制御部６０に対する信号は、ＬＣＤ４２に表示すべき映像の内容を表示制御部６０に指示する表示コマンドを含む。周辺制御基板４２０からパネル電飾基板４３０に対する信号は、ＬＥＤ４６２の発光態様を指定した階調コマンドを含む。
The main command transmitted from the
Ａ−２．パチンコ機１０における表示制御部６０の詳細構成：
図３は、パチンコ機１０における表示制御部６０の電気的構成を主に示すブロック図である。表示制御部６０は、遊技機専用に設計された遊技機用制御装置を含み、本実施では、表示制御部６０は、周辺制御基板４２０およびＬＣＤ４２とは別体の電子回路基板として構成されているが、周辺制御基板４２０と一体的に構成されても良いし、ＬＣＤ４２と一体的に構成されても良い。
A-2. Detailed configuration of the
FIG. 3 is a block diagram mainly showing an electrical configuration of the
表示制御部６０は、周辺制御基板４２０からの表示コマンドに基づいて表示制御部６０の各部を制御する描画制御部６１０と、ＬＣＤ４２における動画像表示に用いられるデジタル画像データ７３０が記録されたＲＯＭとして機能する擬似ＲＯＭデバイス６５０と、擬似ＲＯＭデバイス６５０とのデータのやり取りをパラレル転送方式で行うパラレルインタフェース６４０と、描画制御部６１０からのＶＤＰコマンドに基づいて、ＬＣＤ４２を駆動する映像信号を擬似ＲＯＭデバイス６５０のデジタル画像データ７３０から生成する画像表示プロセッサ（Video Display Processor、ＶＤＰ）６２０とを備える。本実施例では、表示制御部６０の描画制御部６１０は、ＣＰＵ，ＲＯＭ，ＲＡＭなどの電子部品を備えるコンピュータである。本実施例では、表示制御部６０のＶＤＰ６２０がＬＣＤ４２に出力する映像信号は、ＲＧＢ(Red Green Blue)信号と、ＳＹＮＣ（同期）信号とを含む。表示制御部６０の擬似ＲＯＭデバイス６５０についての詳細は後述する。
The
本実施例では、擬似ＲＯＭデバイス６５０のデジタル画像データ７３０は、キャラクタデータやムービデータ等の動画表示の元となるデータを含み、圧縮された圧縮データとして記録されている。本実施例では、表示制御部６０は、更に、描画制御部６１０からの伸張コマンドに基づいてパラレルインタフェース６４０を介して擬似ＲＯＭデバイス６５０から読み出したデジタル画像データ７３０を伸張する伸張回路６３２と、伸張回路６３２によって伸張されたデジタル画像データ７３０を記憶する二つの伸張ＲＡＭ６３６，６３８と、伸張ＲＡＭ６３６，６３８のそれぞれに対する伸張回路６３２およびＶＤＰ６２０とのメモリバス接続を切り替えるバススイッチ回路６３４とを備える。
In this embodiment, the digital image data 730 of the
本実施例では、表示制御部６０のバススイッチ回路６３４は、伸張回路６３２による伸張ＲＡＭ６３６，６３８の一方に対するメモリアクセスと、ＶＤＰ６２０による伸張ＲＡＭ６３６，６３８の他方に対するメモリアクセスとを同時に実行可能に、描画制御部６１０からの指示に基づいて伸張ＲＡＭ６３６，６３８の各々に対するメモリバス接続を切り替える。バススイッチ回路６３４によるメモリバス接続の切り替えによって、伸張ＲＡＭ６３６，６３８におけるアドレス空間の各々は、ＶＤＰ６２０がメモリアクセスに用いる同じ論理ブロックアドレス空間に共通して対応付けられ、伸張ＲＡＭ６３６，６３８は、ＶＤＰ６２０からは単一のＲＡＭとして認識される。これによって、伸張回路６３２によるデジタル画像データ７３０の書き込みと、ＶＤＰ６２０によるデジタル画像データ７３０の読み出しとが同時に実行可能となり、圧縮されたデジタル画像データ７３０を擬似ＲＯＭデバイス６５０からＶＤＰ６２０に対して効率良く伝送することができる。
In the present embodiment, the
Ａ−３．表示制御部６０における擬似ＲＯＭデバイス６５０の詳細構成：
表示制御部６０の擬似ＲＯＭデバイス６５０は、遊技機専用に設計された遊技機用メモリデバイスであり、デジタル画像データ７３０が記録されシリアル転送でデータをやり取りするＮＡＮＤ型フラッシュメモリ（NAND type flash memory）６６０と、ＮＡＮＤ型フラッシュメモリ６６０とのデータのやり取りをシリアル転送方式で行うシリアルインタフェース６５７と、擬似ＲＯＭデバイス６５０の各部を制御する中継ＣＰＵ６５２と、中継ＣＰＵ６５２の動作が規定された中継プログラム７１０を予め記憶する中継メモリ６５６と、中継ＣＰＵ６５２が取り扱うデータを一時的に記憶する中継ＲＡＭ６５４と、ＲＯＭデバイスとしてパラレルインタフェース６４０とのデータのやり取りを行う擬似ＲＯＭインタフェース６５８とを備える。本実施例では、擬似ＲＯＭデバイス６５０は、ＮＡＮＤ型フラッシュメモリ６６０と共に、中継ＣＰＵ６５２，中継ＲＡＭ６５４，中継メモリ６５６，擬似ＲＯＭインタフェース６５８，シリアルインタフェース６５７を、単一のパッケージとして、電気的絶縁性を有する樹脂で封止した電子部品である。擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２の動作の詳細については後述する。
A-3. Detailed configuration of
The
擬似ＲＯＭデバイス６５０の擬似ＲＯＭインタフェース６５８は、表示制御部６０へと電気的に接続される種々の端子の一つとして、ＮＡＮＤ型フラッシュメモリ６６０に対するデータ書き込みの可否を示すライト信号の入力を受け付けるライト端子６５９を備える。本実施例では、表示制御部６０に実装された擬似ＲＯＭデバイス６５０において、擬似ＲＯＭインタフェース６５８のライト端子６５９は、グランドに接続されることによって、ライト端子６５９に入力されるライト信号は、二値信号の「ローレベル（０）」に常時維持される。
The
擬似ＲＯＭデバイス６５０のＮＡＮＤ型フラッシュメモリ６６０は、一連の物理ブロックアドレスが物理的なメモリ配列順にそれぞれ割り当てられた複数の物理データブロックを有する。ＮＡＮＤ型フラッシュメモリ６６０の物理データブロックには、物理的にデータの記録が可能な「良ブロック」と、物理的にデータの記録が不可能な「不良ブロック」とを含む。本実施例では、ＮＡＮＤ型フラッシュメモリ６６０には、物理データブロックあたり６４ページの記憶領域が構成され、１ページあたり２０４８バイトのユーザデータ領域と６４バイトの冗長領域とが構成されている。デジタル画像データ７３０は、良ブロックにおけるユーザデータ領域に格納されている。本実施例では、物理ブロックが不良ブロックである場合には、その物理ブロックの冗長領域に、不良ブロックを示すフラグが書き込まれている。本実施例では、擬似ＲＯＭデバイス６５０のデジタル画像データ７３０は、表示制御部６０への実装に先立って、擬似ＲＯＭデバイス６５０の擬似ＲＯＭインタフェース６５８とデータのやり取りを行う擬似ＲＯＭライタ（図示しない）によって記録される。
The
擬似ＲＯＭデバイス６５０のＮＡＮＤ型フラッシュメモリ６６０には、擬似ＲＯＭインタフェース６５８とＮＡＮＤ型フラッシュメモリ６６０との間におけるアドレス対応が規定されたアドレス対応テーブル７２０が予め記録されている。アドレス対応テーブル７２０は、ＮＡＮＤ型フラッシュメモリ６６０におけるデジタル画像データ７３０の格納状態に応じて、擬似ＲＯＭデバイス６５０に搭載された個々のＮＡＮＤ型フラッシュメモリ６６０毎に予め用意されたデータである。本実施例では、アドレス対応テーブル７２０は、デジタル画像データ７３０が記録された良ブロックよりも先行する物理ブロックアドレスが割り当てられた良ブロックにおけるユーザデータ領域に格納されている。
In the
図４は、中継メモリ６５６に記憶されたアドレス対応テーブル７２０の一例を示す説明図である。アドレス対応テーブル７２０には、パラレルインタフェース６４０がデータのやり取りに用いる一連の論理ブロックアドレス７２２と、ＮＡＮＤ型フラッシュメモリ６６０における一連の物理ブロックアドレス７２４と、各物理ブロックアドレスが良ブロックか不良ブロックであるかを示すブロック状態７２６と、各物理ブロックアドレスに記録されている格納データ７２８とが示され、一連の論理ブロックアドレス７２２は、デジタル画像データ７３０が記録された良ブロックの物理ブロックアドレスに対応付けられている。
FIG. 4 is an explanatory diagram showing an example of the address correspondence table 720 stored in the
本実施例では、ＮＡＮＤ型フラッシュメモリ６６０は、一万個の物理データブロックを有し、これらの物理データブロックには、「ＰＢＡ００００」から「ＰＢＡ９９９９」までの一万個の物理ブロックアドレスが、ＮＡＮＤ型フラッシュメモリ６６０における物理的なメモリ配列順にそれぞれ割り当てられている。本実施例では、ＮＡＮＤ型フラッシュメモリ６６０には、９８００個分の物理データブロックのデータ量に相当する「ＧＤ００００」から「ＧＤ９７９９」までの符号で示すデジタル画像データ７３０が記録されている。本実施例では、ＮＡＮＤ型フラッシュメモリ６６０に記録されたデジタル画像データ７３０のデータ量に合わせて、「ＬＢＡ００００」から「ＬＢＡ９７９９」までの９８００個の論理ブロックアドレスが用意されている。
In this embodiment, the
本実施例では、デジタル画像データ７３０は、アドレス対応テーブル７２０に続いて、一連の物理ブロックアドレスの順に従ってＮＡＮＤ型フラッシュメモリ６６０に順次記録され、記録対象となった物理データブロックが不良ブロックである場合、その不良ブロック以降に記録すべきデータは、その不良ブロックに後続する良ブロック以降に順次記録されている。図４に示す例では、最初の良ブロックである物理ブロックアドレスＰＢＡ００００の物理データブロックには、アドレス対応テーブル７２０が記録されている。図４に示す例では、アドレス対応テーブル７２０が記録された良ブロックに後続する良ブロックである物理ブロックアドレスＰＢＡ０００１〜ＰＢＡ０００３の物理データブロックには、デジタル画像データＧＤ００００〜ＧＤ０００２が順次記録され、不良ブロックである物理ブロックアドレスＰＢＡ０００４の物理データブロックを飛ばして、後続の良ブロックである物理ブロックアドレスＰＢＡ０００５の物理データブロックにデジタル画像データ「ＧＤ０００３」が記録され、後続のデジタル画像データは、同様に順次記録されている。
In this embodiment, the digital image data 730 is sequentially recorded in the
本実施例では、一連の論理ブロックアドレス７２２は、デジタル画像データ７３０が記録された良ブロックの物理ブロックアドレスを昇順に並べた一連の物理ブロックアドレスに順次対応付けられている。図４に示す例では、論理ブロックアドレスＬＢＡ００００は、物理ブロックアドレスＰＢＡ０００１に対応付けられ、論理ブロックアドレスＬＢＡ０００１は、物理ブロックアドレスＰＢＡ０００２に対応付けられ、論理ブロックアドレスＬＢＡ０００２は、物理ブロックアドレスＰＢＡ０００３に対応付けられ、論理ブロックアドレスＬＢＡ０００３は、不良ブロックである物理ブロックアドレスＰＢＡ０００４を飛ばして、物理ブロックアドレスＰＢＡ０００５に対応付けられ、後続の論理ブロックアドレスは、同様に物理ブロックアドレスに順次対応付けられている。 In this embodiment, the series of logical block addresses 722 are sequentially associated with a series of physical block addresses in which the physical block addresses of good blocks in which the digital image data 730 is recorded are arranged in ascending order. In the example shown in FIG. 4, the logical block address LBA0000 is associated with the physical block address PBA0001, the logical block address LBA0001 is associated with the physical block address PBA0002, and the logical block address LBA0002 is associated with the physical block address PBA0003. The logical block address LBA0003 skips the physical block address PBA0004, which is a bad block, and is associated with the physical block address PBA0005, and the subsequent logical block addresses are sequentially associated with the physical block addresses in the same manner.
Ａ−４．第１の実施例におけるパチンコ機１０の動作：
図５は、擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行される起動処理を示すフローチャートである。擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２は、擬似ＲＯＭデバイス６５０に電源が供給されると、図５に示す起動処理を開始する。
A-4. Operation of the
FIG. 5 is a flowchart showing a startup process executed by the
中継ＣＰＵ６５２は、図５に示す起動処理を開始すると、中継メモリ６５６に予め記憶された中継プログラム７１０を中継メモリ６５６から中継ＲＡＭ６５４に読み込み、読み込んだ中継プログラム７１０を起動する（ステップＳ３１０）。中継プログラム７１０が起動された後、中継ＣＰＵ６５２は、ＮＡＮＤ型フラッシュメモリ６６０の記憶領域を初期化する指示を示す初期化信号が擬似ＲＯＭインタフェース６５８に入力されたか否かを判断する（ステップＳ３１５）。本実施例では、初期化信号は、デジタル画像データ７３０の書き込みを行う擬似ＲＯＭライタ（図示しない）から擬似ＲＯＭデバイス６５０に対して出力される信号であり、擬似ＲＯＭデバイス６５０がパチンコ機１０の表示制御部６０に実装された状態にある場合、初期化信号が擬似ＲＯＭデバイス６５０に入力されることはない。
When the activation process shown in FIG. 5 is started, the
初期化信号が入力されていない場合（ステップＳ３１５）、例えば、擬似ＲＯＭデバイス６５０が表示制御部６０に実装された状態にある場合や、擬似ＲＯＭデバイス６５０に接続された擬似ＲＯＭライタ（図示しない）が初期化信号を出力していない場合、中継ＣＰＵ６５２は、ＮＡＮＤ型フラッシュメモリ６６０に記録されているアドレス対応テーブル７２０をＮＡＮＤ型フラッシュメモリ６６０からシリアルインタフェース６５７を介して中継ＲＡＭ６５４に読み込む（ステップＳ３２０）。
When the initialization signal is not input (step S315), for example, when the
一方、初期化信号が入力されている場合（ステップＳ３１５）、例えば、擬似ＲＯＭデバイス６５０に接続された擬似ＲＯＭライタ（図示しない）が初期化信号を出力する場合、中継ＣＰＵ６５２は、ＮＡＮＤ型フラッシュメモリ６６０における記憶領域を初期化する（ステップＳ３５０）。その後、中継ＣＰＵ６５２は、ＮＡＮＤ型フラッシュメモリ６６０に含まれる複数の物理データブロックについて良ブロックおよび不良ブロックを判別し（ステップＳ３６０）、アドレス対応テーブル７２０を新規に作成する。その後、中継ＣＰＵ６５２は、新規のアドレス対応テーブル７２０を中継ＲＡＭ６５４に格納する（ステップＳ３８０）。
On the other hand, when an initialization signal is input (step S315), for example, when a pseudo ROM writer (not shown) connected to the
図６は、擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行されるリード中継処理を示すフローチャートである。データの読み出し信号が、擬似ＲＯＭインタフェース６５８に入力されると、中継ＣＰＵ６５２は、図６に示すリード中継処理を開始する。本実施例では、図６のリード中継処理に先立って、パチンコ機１０の電源投入時に、アドレス対応テーブル７２０は、中継ＲＡＭ６５４に記憶されている（図５のステップＳ３２０，Ｓ３８０）。
FIG. 6 is a flowchart showing a read relay process executed by the
中継ＣＰＵ６５２は、図６に示すリード中継処理を開始すると、擬似ＲＯＭインタフェース６５８から読み出し信号を受け取る（ステップＳ１１０）。その後、中継ＣＰＵ６５２は、中継ＲＡＭ６５４に記憶されたアドレス対応テーブル７２０を参照して、受け取った読み出し信号によって指定された論理ブロックアドレスに対応付けられている物理ブロックアドレスを特定する（ステップＳ１２０）。その後、中継ＣＰＵ６５２は、特定した物理ブロックアドレスに記録されているデジタル画像データ７３０をＮＡＮＤ型フラッシュメモリ６６０からシリアルインタフェース６５７を介して読み出す（ステップＳ１３０）。その後、中継ＣＰＵ６５２は、読み出したデジタル画像データ７３０を、擬似ＲＯＭインタフェース６５８を介して擬似ＲＯＭデバイス６５０の外部である表示制御部６０のパラレルインタフェース６４０に提供する（ステップＳ１４０）。
When the
図７は、擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行されるライト中継処理を示すフローチャートである。データの書き込み信号（例えば、擬似ＲＯＭライタからの信号）が、擬似ＲＯＭインタフェース６５８に入力されると、中継ＣＰＵ６５２は、図７に示すライト中継処理を開始する。本実施例では、図７のライト中継処理に先立って、パチンコ機１０の電源投入時に、アドレス対応テーブル７２０は、中継ＲＡＭ６５４に記憶されている（図５のステップＳ３２０，Ｓ３８０）。
FIG. 7 is a flowchart showing the write relay process executed by the
中継ＣＰＵ６５２は、図７に示すライト中継処理を開始すると、擬似ＲＯＭインタフェース６５８から書き込み信号を受け取る（ステップＳ２１０）。その後、中継ＣＰＵ６５２は、擬似ＲＯＭインタフェース６５８のライト端子６５９に入力されたライト信号がハイレベル（１）であるか否かを判断する（ステップＳ２１５）。
When the
ライト端子６５９に入力されたライト信号がローレベル（０）である場合、例えば、擬似ＲＯＭデバイス６５０が表示制御部６０に実装されている場合（ステップＳ２１５）、中継ＣＰＵ６５２は、擬似ＲＯＭインタフェース６５８から受け取った書き込み信号に基づくデータの書き込みを実行することなく、ライト中継処理を終了する。
When the write signal input to the
一方、ライト端子６５９に入力されたライト信号がハイレベル（１）である場合、例えば、表示制御部６０への実装に先立って擬似ＲＯＭライタによって擬似ＲＯＭデバイス６５０にデジタル画像データ７３０が記録される場合（ステップＳ２１５）、中継ＣＰＵ６５２は、中継ＲＡＭ６５４に記憶されたアドレス対応テーブル７２０を参照して、擬似ＲＯＭインタフェース６５８から受け取った書き込み信号によって書き込み指定された論理ブロックアドレスに対応付けられている物理ブロックアドレスを特定する（ステップＳ２２０）。その後、中継ＣＰＵ６５２は、アドレス対応テーブル７２０で特定した物理ブロックアドレスに、書き込み信号に含まれるデジタル画像データ７３０をシリアルインタフェース６５７を介して書き込む（ステップＳ２３０）。
On the other hand, when the write signal input to the
その後、中継ＣＰＵ６５２は、書き込みを実施した同じ物理ブロックアドレスからデータを読み出し、書き込んだデータと読み出したデータとを比較することによって、デジタル画像データ７３０が正確に記録されたか否かを検査するベリファイを実行する（ステップＳ２４０）。
Thereafter, the
ベリファイによって書き込み不良が確認された場合（ステップＳ２４５）、中継ＣＰＵ６５２は、中継ＲＡＭ６５４に記憶されたアドレス対応テーブル７２０を修正する（ステップＳ２５０）。本実施例では、アドレス対応テーブル７２０の修正によって、書き込み不良が確認された良ブロックは、不良ブロックに変更され、その物理データブロックに対応付けられていた論理データブロックは、他の良ブロックに対応付けられる。中継ＲＡＭ６５４に記憶されたアドレス対応テーブル７２０が修正された後（ステップＳ２５０）、中継ＣＰＵ６５２は、修正したアドレス対応テーブル７２０を参照して、デジタル画像データ７３０の再書き込みを行う（ステップＳ２６０）。その後、中継ＣＰＵ６５２は、ベリファイからの処理を再実行する（ステップＳ２４０）。
When the writing failure is confirmed by the verification (step S245), the
一方、ベリファイによって書き込み不良が確認されない場合（ステップＳ２４５）、中継ＣＰＵ６５２は、書き込み信号に書き込み指定されたデータを全て書き込むために、後続のデータについてライト信号の判断（ステップＳ２１５）からの処理を繰り返し実行する（ステップＳ２４７）。書き込み信号に書き込み指定されたデータが全てＮＡＮＤ型フラッシュメモリ６６０に記録されると（ステップＳ２４７）、中継ＣＰＵ６５２は、中継ＲＡＭ６５４に記憶されたアドレス対応テーブル７２０を、ＮＡＮＤ型フラッシュメモリ６６０に記録する（ステップＳ２７０）。
On the other hand, if the write failure is not confirmed by the verify (step S245), the
図８は、擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行されるテーブル更新処理を示すフローチャートである。本実施例では、擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２は、図８のテーブル更新処理を定期的に実行する。中継ＣＰＵ６５２は、図８のテーブル更新処理を開始すると、起動時にアドレス対応テーブル７２０の初期化を実行していない場合（ステップＳ４１０、図５のステップＳ３２０）や、初期化後にデータの書き込みが実行されＮＡＮＤ型フラッシュメモリ６６０にアドレス対応テーブル７２０が記録された場合（ステップＳ４２０、図７のステップＳ２７０）、ＮＡＮＤ型フラッシュメモリ６６０に記録されているアドレス対応テーブル７２０をＮＡＮＤ型フラッシュメモリ６６０からシリアルインタフェース６５７を介して中継ＲＡＭ６５４に読み込むことによって、中継ＲＡＭ６５４のアドレス対応テーブル７２０を上書きする（ステップＳ４３０）。
FIG. 8 is a flowchart showing a table update process executed by the
以上説明したパチンコ機１０によれば、ＮＡＮＤ型フラッシュメモリ６６０においてデジタル画像データ７３０が記録された良ブロックの物理ブロックアドレスを並べた一連の物理ブロックアドレスが、パラレルインタフェース６４０で取り扱われる論理ブロックアドレスに対応付けられているため、パラレルインタフェース６４０を介してＮＡＮＤ型フラッシュメモリ６６０からデジタル画像データ７３０を読み出すことができる。したがって、パチンコ機１０において、ＮＡＮＤ型フラッシュメモリ６６０をデジタル画像データ７３０の記録媒体として利用することができる。
According to the
また、擬似ＲＯＭデバイス６５０は、ＮＡＮＤ型フラッシュメモリ６６０と共に、中継ＣＰＵ６５２，中継ＲＡＭ６５４，中継メモリ６５６，擬似ＲＯＭインタフェース６５８，シリアルインタフェース６５７を、単一のパッケージとして封止したものであるため、デジタル画像データ７３０が記録されたＮＡＮＤ型フラッシュメモリ６６０を、パラレルインタフェース６４０によってデータアクセス可能なマスクＲＯＭと同様にして取り扱うことができる。なお、ＮＯＲ型のフラッシュメモリの場合、その記憶容量の大きさが変わると、記憶素子の増加に伴いアドレス線の数が変わるが、ＮＡＮＤ型のフラッシュメモリの場合、アドレス線とデータ線とが兼用される構成から、信号線の数が変わらないため、ＶＤＰ側にシリアルインタフェース６５７を設けた方が良いと捉えることができる。しかしながら、パチンコ機においてキャラクタ画像を記憶するメモリは、その記憶画像の内容がパチンコ機の申請の段階で第三者機関により検査されるため、そのメモリは、パチンコ機の基板にソケット形式で着脱可能であり、パチンコ機から取り外された状態でＲＯＭチェッカ等を用いてデータ内容を確認可能である必要がある。そのため、ＮＡＮＤ型のフラッシュメモリのようにバットブロックが発生する場合があるメモリは、そのバットブロック以外の正常なメモリ領域を管理する機能（中継ＣＰＵ６５２等）をメモリ側に持たないと、メモリ単独でのデータ内容の確認ができなくなってしまう。それゆえ、中継ＣＰＵ６５２等がＮＡＮＤ型のフラッシュメモリと一体で構成されていることに有用性が生まれる。
Since the
また、パラレルインタフェース６４０とＮＡＮＤ型フラッシュメモリ６６０との間のアドレス変換が、ＮＡＮＤ型フラッシュメモリ６６０から中継ＲＡＭ６５４に読み出されたアドレス対応テーブル７２０に基づいて実行されるため、ＮＡＮＤ型フラッシュメモリ６６０上からアドレス対応テーブル７２０を参照してアドレス変換を実行するよりも、ＮＡＮＤ型フラッシュメモリ７２０からのデジタル画像データ７３０の読み出し速度を向上させることができる。これによって、デジタル画像データ７３０が記録されたＮＡＮＤ型フラッシュメモリ６６０を、パラレルインタフェース６４０からデータアクセス可能なマスクＲＯＭとして取り扱うことができる。
In addition, since address conversion between the
また、パラレルインタフェース６４０とＮＡＮＤ型フラッシュメモリ６６０との間のアドレス変換が、中継ＲＡＭ６５４に格納されたアドレス対応テーブル７２０に基づいて実行されるため、ＮＡＮＤ型フラッシュメモリ６６０に対するデジタル画像データの書き込み速度を向上させることができる。
Further, since the address conversion between the
また、ＮＡＮＤ型フラッシュメモリ６６０にデジタル画像データ７３０を書き込む際に、書き込んだデータについてのベリファイが実行され（ステップＳ２４０）、書き込み不良が検知された場合、アドレス対応テーブル７２０の修正およびデータの再書き込みが実行されるため（ステップＳ２６０）、ＮＡＮＤ型フラッシュメモリ６６０におけるデジタル画像データ７３０の記録不良を防止することができる。
When the digital image data 730 is written to the
また、擬似ＲＯＭデバイス６５０の外部からＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みの可否を、ライト端子６５９に入力されるライト信号によって管理することができる。また、表示制御部６０に実装された擬似ＲＯＭデバイス６５０のライト端子６５９はグランドに接続されることによって、ＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みが常時禁止される。これによって、擬似ＲＯＭデバイス６５０に対する複雑な制御を行うことなしに、ＮＡＮＤ型フラッシュメモリ６６０に書き込まれたデジタル画像データ７３０の改変を防止することができる。
Further, whether or not data can be written to the
また、中継ＲＡＭ６５４に記憶されたアドレス対応テーブル７２０が定期的に上書きされるため（ステップＳ４３０）、中継ＲＡＭ６５４上のアドレス対応テーブル７２０が、静電気や電波などのノイズによって損壊した場合であっても、定期的にアドレス対応テーブル７２０が更新されるため、デジタル画像データ７３０の読み出し誤りを抑制することができる。なお、従来、キャラクタＲＯＭをＶＤＰに接続するインタフェースは、アドレスバスとデータバスとが独立したパラレルインタフェースであると共に、キャラクタＲＯＭに対してランダムアクセス可能なランダムアクセスインタフェースとして構成されていた。近年、遊技機においては、遊技機で取り扱われる画像情報量が増大化する傾向にある。本願発明は、その画像情報量の増大化に対応する一つの手段として、フラッシュメモリを利用する技術を提供する。フラッシュメモリの種類としては、ＮＯＲ型とＮＡＮＤ型とがある。ＮＯＲ型のフラッシュメモリは、ＮＡＮＤ型よりも高速なランダムアクセスが可能であり、ＮＯＲ型のフラッシュメモリを遊技機に利用すれば、遊技機における既存のインタフェースに容易に接続することができる。ＮＡＮＤ型のフラッシュメモリは、ＮＯＲ型よりも大容量化や小型化に有利であり、記憶容量あたりのコストパフォーマンスに優れる。しかしながら、ＮＡＮＤ型のフラッシュメモリは、アドレスバスとデータバスとを兼用してデータを連続してやり取りするシリアルインタフェースに対応しているため、遊技機における既存のインタフェースに接続することは容易ではなかった。また、従来、遊技機における画像情報を記憶するために、シリアルインタフェースに接続可能なシーケンシャルＲＯＭを利用した遊技機もあったが、アクセススピードの点でフラッシュメモリに劣るものであった。パチンコ機では、遊技の進行に基づいて適時液晶表示装置に画像を表示し、パチンコ機内で内部抽選された結果を、おもしろおかしく見せて遊技者の興趣を誘う。そのため、突然画像を替えたりすることもあり、その場合、必要な画像情報をいかに早く読み出せるかが重要である。その点では、シーケンシャルＲＯＭよりは、フラッシュメモリを採用することが望ましく、更には、記憶容量の点から、ＮＡＮＤ型フラッシュメモリを採用することが望ましい。しかしながら、ＮＡＮＤ型のフラッシュメモリの場合、バットブロックを管理する必要があり、その点では使い勝手が悪い。そういった点では、ＮＯＲ型の大容量化については、デバイスメーカーで研究が重ねられており、大容量化が進めば、そのまま、ＮＯＲ型のフラッシュメモリに置き換えることもでき、利に叶なっているといえる。
In addition, since the address correspondence table 720 stored in the
Ｂ．第２の実施例：
第２の実施例におけるパチンコ機１０の構成は、ＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みの禁止を管理するために、擬似ＲＯＭインタフェース６５８のライト端子６５９に代えて、またはライト端子６５９と共に、擬似ＲＯＭデバイス６５０の内部に設定されたライトフラグ７１５を有する点を除き、第１の実施例と同様である。
B. Second embodiment:
The configuration of the
図９は、第２の実施例のパチンコ機１０における表示制御部６０の電気的構成を主に示すブロック図である。第２の実施例における表示制御部６０に実装された擬似ＲＯＭデバイス６５０のＮＡＮＤ型フラッシュメモリ６６０には、アドレス対応テーブル７２０およびデジタル画像データ７３０に加えて、ＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みの可否を示すライトフラグ７１５が、アドレス対応テーブル７２０と同じ良ブロックに予め記録されている。本実施例では、ライトフラグ７１５は、「０」と「１」で表される二値データであり、「０」の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み可を示し、「１」の場合にデータＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み不可を示す。本実施例では、表示制御部６０に実装された擬似ＲＯＭデバイス６５０のＮＡＮＤ型フラッシュメモリ６６０には、ライトフラグ７１５が「１」の値で予め設定されている。
FIG. 9 is a block diagram mainly showing an electrical configuration of the
本実施例では、擬似ＲＯＭデバイス６５０のライトフラグ７１５は、表示制御部６０への実装に先立って、擬似ＲＯＭデバイス６５０の擬似ＲＯＭインタフェース６５８とデータのやり取りを行う擬似ＲＯＭライタ（図示しない）からのフラグ変更信号に基づいて記録される。本実施例では、擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２は、接続された擬似ＲＯＭライタ（図示しない）から擬似ＲＯＭデバイス６５０に書き込まれる予定であるデータの総容量値を取得した後、取得した総容量値に応じた良ブロックを確保するまで、ＮＡＮＤ型フラッシュメモリ６６０の不良ブロックの検出を行い、不良ブロックの検出結果に基づいてアドレス対応テーブル７２０を作成して、最初の良ブロックにアドレス対応テーブル７２０を書き込む。本実施例では、中継ＣＰＵ６５２は、擬似ＲＯＭライタ（図示しない）からのフラグ変更信号に基づいてライトフラグ７１５を「０」に設定した後、擬似ＲＯＭライタ（図示しない）からのデジタル画像データ７３０の書き込み信号に従って、不良ブロックを避けてデジタル画像データ７３０をＮＡＮＤ型フラッシュメモリ６６０に記録する。その後、中継ＣＰＵ６５２は、擬似ＲＯＭライタ（図示しない）からのフラグ変更信号に基づいてライトフラグ７１５を「１」に設定する。その後、擬似ＲＯＭデバイス６５０は表示制御部６０に実装される。
In this embodiment, the
第２の実施例におけるパチンコ機１０の動作は、擬似ＲＯＭインタフェース６５８のライト端子６５９に代えて、擬似ＲＯＭデバイス６５０の内部に設定されたライトフラグ７１５に基づいてライト中継処理を行う点を除き、第１の実施例の動作と同様である。
The operation of the
図１０は、第２の実施例において擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行されるライト中継処理を示すフローチャートである。データの書き込み信号が、擬似ＲＯＭインタフェース６５８に入力されると、中継ＣＰＵ６５２は、図１０に示すライト中継処理を開始する。本実施例では、図１０のライト中継処理に先立って、パチンコ機１０の電源投入時に、アドレス対応テーブル７２０は、中継ＲＡＭ６５４に記憶されている（図５のステップＳ３２０，Ｓ３８０）。
FIG. 10 is a flowchart showing the write relay process executed by the
中継ＣＰＵ６５２は、図１０に示すライト中継処理を開始すると、擬似ＲＯＭインタフェース６５８から書き込み信号を受け取る（ステップＳ５１０）。その後、中継ＣＰＵ６５２は、ライトフラグ７１５がハイレベル（１）であるか否かを判断する（ステップＳ５１５）。
When the
ライトフラグ７１５がハイレベル（１）である場合、例えば、擬似ＲＯＭデバイス６５０が表示制御部６０に実装されている場合（ステップＳ５１５）、中継ＣＰＵ６５２は、擬似ＲＯＭインタフェース６５８から受け取った書き込み信号に基づくデータの書き込みを実行することなく、ライト中継処理を終了する。
When the
一方、ライトフラグ７１５がローレベル（０）である場合、例えば、表示制御部６０への実装に先立って擬似ＲＯＭデバイス６５０にデジタル画像データ７３０が記録される場合（ステップＳ５１５）、中継ＣＰＵ６５２は、中継ＲＡＭ６５４に記憶されたアドレス対応テーブル７２０を参照して、擬似ＲＯＭインタフェース６５８から受け取った書き込み信号によって書き込み指定された論理ブロックアドレスに対応付けられている物理ブロックアドレスを特定する（ステップＳ２２０）。その後、中継ＣＰＵ６５２は、図７のライト中継処理と同様に、デジタル画像データ７３０の書き込みを実行する。
On the other hand, when the
以上説明した第２の実施例におけるパチンコ機１０によれば、第１の実施例と同様に、ＮＡＮＤ型フラッシュメモリ６６０上からアドレス対応テーブル７２０を参照してアドレス変換を実行するよりも、ＮＡＮＤ型フラッシュメモリ７２０からのデジタル画像データ７３０の読み出し速度を向上させることができる。また、擬似ＲＯＭデバイス６５０の外部からＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みの可否を、擬似ＲＯＭデバイス６５０の内部に設定されたライトフラグ７１５によって管理することができる。また、表示制御部６０に実装された擬似ＲＯＭデバイス６５０のライトフラグ７１５は「１」の値に予め設定されることによって、ＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みが常時禁止される。これによって、擬似ＲＯＭデバイス６５０に対する複雑な制御を行うことなしに、ＮＡＮＤ型フラッシュメモリ６６０に書き込まれたデジタル画像データ７３０の改変を防止することができる。
According to the
Ｃ．その他の実施形態：
以上、本発明の実施の形態について説明したが、本発明はこうした実施の形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内において様々な形態で実施し得ることは勿論である。例えば、ＮＡＮＤ型フラッシュメモリ６６０は、不良ブロックを飛ばしてデジタル画像データが順次記録されたものに限るものではなく、不良ブロックを他の良ブロックで代替した代替ブロックを利用してデジタル画像データが記録されたものであっても良い。
C. Other embodiments:
As mentioned above, although embodiment of this invention was described, this invention is not limited to such embodiment at all, Of course, it can implement with various forms within the range which does not deviate from the meaning of this invention. is there. For example, the
図１１は、他の実施形態における中継メモリ６５６に記憶されたアドレス対応テーブル７２０の一例を示す説明図である。図１１のアドレス対応テーブル７２０で管理されるＮＡＮＤ型フラッシュメモリ６６０には、良ブロックの一部が代替ブロックとして用意され、デジタル画像データ７３０は、一連の物理ブロックアドレスの順に従ってＮＡＮＤ型フラッシュメモリ６６０に順次記録され、記録対象となった物理データブロックが不良ブロックである場合、その不良ブロックに記録すべきデータは、代替ブロックに記録される。図１１に示す例では、良ブロックである物理ブロックアドレスＰＢＡ０００１〜ＰＢＡ０００３の物理データブロックには、デジタル画像データＧＤ００００〜ＧＤ０００２が順次記録され、不良ブロックである物理ブロックアドレスＰＢＡ０００４の物理データブロックに記録すべきデジタル画像データＧＤ０００３は、代替ブロックである物理ブロックアドレスＰＢＡ９９９９の物理データブロックに記録され、後続のデジタル画像データは、同様に順次記録されている。図１１に示す例では、一連の論理ブロックアドレス７２２は、デジタル画像データが記録された良ブロックの物理ブロックアドレスをデジタル画像データの格納順に並べた一連の物理ブロックアドレスに順次対応付けられている。例えば、論理ブロックアドレスＬＢＡ０００３は、物理ブロックアドレスＰＢＡ０００３の不良ブロックに対応する代替ブロックである物理ブロックアドレスＰＢＡ９９９９に対応付けられている。
FIG. 11 is an explanatory diagram illustrating an example of the address correspondence table 720 stored in the
また、本実施例では、ＮＡＮＤ型フラッシュメモリ６６０に記録されたデジタル画像データ７３０は圧縮データとしたが、他の実施形態として、ＮＡＮＤ型フラッシュメモリ６６０に記録されたデジタル画像データ７３０は非圧縮データであっても良い。また、本実施例では、ＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みの禁止は、中継ＣＰＵ６５２のソフトウェアに基づく動作によって実現したが、中継ＣＰＵ６５２などの機能をＡＳＩＣ（Application Specific Integrated Circuit）でハード的に構成することによって実現しても良い。また、本実施例では、ライト端子６５９に入力されるライト信号は、ハイレベル（１）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み可を示し、ローレベル（０）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み不可を示すとしたが、他の実施形態として、ローレベル（０）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み可を示し、ハイレベル（１）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み不可を示すとしても良い。また、本実施例では、擬似ＲＯＭデバイス６５０に設定されるライトフラグ７１５は、ローレベル（０）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み可を示し、ハイレベル（１）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み不可を示すとしたが、他の実施形態として、ハイレベル（１）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み可を示し、ローレベル（０）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み不可を示すとしても良い。
In this embodiment, the digital image data 730 recorded in the
また、本実施例では、図４および図１１のアドレス対応テーブル７２０において、論理ブロックアドレスは、物理ブロックアドレスに直接的に対応づけられる態様としたが、他の実施形態として、個々の論理ブロックアドレスに対応する物理ブロックアドレスは、その対応する論理ブロックアドレスの値との差を示すオフセット値として対応付けられても良い。例えば、図１１に示した対応関係では、アドレス対応テーブル７２０において、論理ブロックアドレスＬＢＡ００００は、物理ブロックアドレスＰＢＡ０００１とのアドレス値の差を示すオフセット値「１」に対応付けられ、論理ブロックアドレスＬＢＡ０００３は、物理ブロックアドレスＰＢＡ９９９９とのアドレス値の差を示すオフセット値「９９９６」に対応付けられる。 In this embodiment, in the address correspondence table 720 of FIGS. 4 and 11, the logical block address is directly associated with the physical block address. However, as another embodiment, each logical block address is May be associated as an offset value indicating a difference from the value of the corresponding logical block address. For example, in the correspondence relationship shown in FIG. 11, in the address correspondence table 720, the logical block address LBA0000 is associated with an offset value “1” indicating the difference between the physical block address PBA0001 and the logical block address LBA0003. And an offset value “9996” indicating a difference in address value from the physical block address PBA9999.
１０…パチンコ機
２０…外枠
３０…内枠
３２…ハンドル
３４…スピーカ
３６…演出センサ
４０…遊技パネル
４２…ＬＣＤ
４４…入賞口
４４２…遊技球センサ
４４４…入賞口駆動部
４５…演出駆動部
４６…電飾部
４６２…ＬＥＤ
４７…演出センサ
５０…ガラス枠
５５…スピーカ
５６…電飾部
５６２・・・ＬＥＤ
８０…カードユニット
３１０…払出制御基板
４１０…主制御基板
４２０…周辺制御基板
４３０…パネル電飾基板
４４０…周辺分配基板
４５０…枠電飾基板
６０…表示制御部
６１０…描画制御部
６２０…ＶＤＰ
６３２…伸張回路
６３４…バススイッチ回路
６３６，６３８…伸張ＲＡＭ
６４０…パラレルインタフェース
６５０…擬似ＲＯＭデバイス
６５２…中継ＣＰＵ
６５４…中継ＲＡＭ
６５６…中継メモリ
６５７…シリアルインタフェース
６５８…擬似ＲＯＭインタフェース
６５９…ライト端子
６６０…ＮＡＮＤ型フラッシュメモリ
７１０…中継プログラム
７１５…ライトフラグ
７２０…アドレス対応テーブル
７２２…論理ブロックアドレス
７２４…物理ブロックアドレス
７２６…ブロック状態
７２８…格納データ
７３０…デジタル画像データ
DESCRIPTION OF
44 ... Winning
47 ...
DESCRIPTION OF
632 ...
640 ...
654 ... Relay RAM
656 ...
Claims (7)
デジタル画像データが記録され、シリアル転送でデータをやり取りするＮＡＮＤ型フラッシュメモリと、
パラレル転送でデータをやり取りするパラレルインタフェースと、
前記ＮＡＮＤ型フラッシュメモリと前記パラレルインタフェースとの間のデータ転送を中継する中継部と、
前記ＮＡＮＤ型フラッシュメモリから前記パラレルインタフェースを介して読み出したデジタル画像データを用いて、前記動画像を表示させる映像信号を生成するビデオディスプレイプロセッサと
を備え、
前記ＮＡＮＤ型フラッシュメモリは、一連の物理ブロックアドレスが物理的なメモリ配列順にそれぞれ割り当てられた複数の物理データブロックを有し、
前記デジタル画像データは、前記複数の物理データブロックのうち、物理的にデータの記録が不可能な不良ブロックを避けて、物理的にデータの記録が可能な良ブロックに記録され、
前記複数の物理データブロックに含まれる複数の良ブロックの少なくとも一つには、前記デジタル画像データが記録された良ブロックの物理ブロックアドレスを並べた一連の物理ブロックアドレスを、前記パラレルインタフェースがデータのやり取りに用いる一連の論理ブロックアドレスに順次対応付けたアドレス対応テーブルが記録され、
前記中継部は、
前記ＮＡＮＤ型フラッシュメモリにシリアル接続するシリアル接続手段と、
前記パラレルインタフェースにパラレル接続するパラレル接続手段と、
前記ＮＡＮＤ型フラッシュメモリから前記シリアル接続手段を通じて前記アドレス対応テーブルを読み出すアドレス対応手段と、
前記パラレルインタフェースから前記パラレル接続手段を通して読み出し指定された論理ブロックアドレスに対応する物理ブロックアドレスを、前記アドレス対応手段によって読み出されたアドレス対応テーブルに基づいて特定するアドレス特定手段と、
前記ＮＡＮＤ型フラッシュメモリにおける前記アドレス特定手段によって特定された物理ブロックアドレスが割り当てられた物理データブロックから、前記シリアル接続手段を通じて前記デジタル画像データを読み出す画像データリード手段と、
前記画像データリード手段によって読み出されたデジタル画像データを、前記パラレル接続手段を通して前記パラレルインタフェースに提供する画像データ提供手段と
を備える遊技機用制御装置。 A control device for a gaming machine that controls a display mode of a moving image displayed on a display screen of a gaming machine,
A NAND flash memory in which digital image data is recorded and exchanged by serial transfer;
A parallel interface for exchanging data with parallel transfer;
A relay unit that relays data transfer between the NAND flash memory and the parallel interface;
A video display processor for generating a video signal for displaying the moving image using digital image data read from the NAND flash memory via the parallel interface;
The NAND flash memory has a plurality of physical data blocks each assigned a series of physical block addresses in the order of physical memory arrangement,
The digital image data is recorded in a good block capable of physically recording data, avoiding a defective block that is physically impossible to record data among the plurality of physical data blocks,
At least one of the plurality of good blocks included in the plurality of physical data blocks includes a series of physical block addresses in which the physical block addresses of the good blocks on which the digital image data is recorded are arranged, and the parallel interface stores data. An address correspondence table sequentially associated with a series of logical block addresses used for exchange is recorded,
The relay unit is
Serial connection means for serial connection to the NAND flash memory;
Parallel connection means for parallel connection to the parallel interface;
Address correspondence means for reading the address correspondence table from the NAND flash memory through the serial connection means;
Address specifying means for specifying a physical block address corresponding to a logical block address designated to be read from the parallel interface through the parallel connection means based on an address correspondence table read by the address correspondence means;
Image data reading means for reading out the digital image data through the serial connection means from the physical data block to which the physical block address specified by the address specifying means in the NAND flash memory is assigned;
A gaming machine control device comprising: image data providing means for providing digital image data read by the image data reading means to the parallel interface through the parallel connection means.
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