JP2008079753A

JP2008079753A - Game machine

Info

Publication number: JP2008079753A
Application number: JP2006261978A
Authority: JP
Inventors: Takaaki Ichihara; 高明市原; Yoji Kawakami; 洋二川上
Original assignee: Daiman Co Ltd
Current assignee: Daiman Co Ltd
Priority date: 2006-09-27
Filing date: 2006-09-27
Publication date: 2008-04-10

Abstract

<P>PROBLEM TO BE SOLVED: To provide a game machine which can use a NAND-type flash memory as a recording medium of digital image data. <P>SOLUTION: A display control section 60 of a Pachinko machine 10 is provided with a NAND-type flash memory 660, a ROM interface 658, and a relay CPU 658 which relays data transmission between the NAND-type flash memory 660 and the ROM interface 658. The relay CPU 658 inhibits writing of the data on the NAND-type flash memory 660 based on the value of a write signal input into a write terminal 658. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、動画像を表示する表示画面を備える遊技機に関する。 The present invention relates to a gaming machine having a display screen for displaying a moving image.

遊技機には、液晶ディスプレイなどの画像表示装置を備え、この画像表示装置に動画像を表示させることによって、遊技の興趣を高めたものが知られている。動画像表示のひとつである描画表示では、マスクＲＯＭ（Masked Read Only Memory）に予め書き込まれたキャラクタデータを用いて次々に描画した複数の静止画像を、画像表示装置に連続的に表示することによって、動画像表示が実現される。また、動画像表示のひとつである再生表示では、マスクＲＯＭに書き込まれたムービデータから次々に再生したフレームを、画像表示装置に連続的に表示させることによって、動画像表示が実現される。 2. Description of the Related Art A gaming machine is known that includes an image display device such as a liquid crystal display and displays a moving image on the image display device to enhance the interest of the game. In drawing display, which is one of the moving image displays, a plurality of still images drawn one after another using character data previously written in a mask ROM (Masked Read Only Memory) are continuously displayed on the image display device. Moving image display is realized. In the reproduction display which is one of the moving image displays, the moving image display is realized by continuously displaying frames reproduced one after another from the movie data written in the mask ROM on the image display device.

描画表示や再生表示による動画表示の趣向を凝らすに連れて、動画表示の元となるキャラクタデータやムービデータ等のデジタル画像データのデータ量は増大するため、デジタル画像データを記憶するためのマスクＲＯＭに必要とされる記憶容量は増大の一途を辿っている。下記特許文献１には、マスクＲＯＭに書き込まれたデジタル画像データを用いて動画表示を行う遊技機が開示されている。 A mask ROM for storing digital image data because the amount of digital image data such as character data and movie data, which is the source of moving image display, increases as the display of moving images by drawing display and playback display is elaborated. The storage capacity required for this is constantly increasing. Patent Document 1 below discloses a gaming machine that displays moving images using digital image data written in a mask ROM.

特開２００４−８４８３号公報Japanese Patent Laid-Open No. 2004-8483

近年、大容量・低価格のＮＡＮＤ型フラッシュメモリが普及しており、デジタル画像データを記録する媒体として、マスクＲＯＭに代わりＮＡＮＤ型フラッシュメモリを遊技機に採用することが考えられるが、両メモリの特性の違いから種々の問題があった。 In recent years, large-capacity and low-cost NAND flash memories have become widespread, and it is conceivable to use NAND flash memories in game machines instead of mask ROMs as media for recording digital image data. There were various problems due to the difference in characteristics.

例えば、ＮＡＮＤ型フラッシュメモリは、その構造上、データの記録が不可能な不良ブロックを有する場合があり、その不良ブロックの有無および部位は個体毎に異なる。そのため、ＮＡＮＤ型フラッシュメモリの場合、不良ブロックを避けるためのメモリアドレスの飛びの有無や部位も個体毎に不定となり、マスクＲＯＭのように一連のメモリアドレスを用いてデータアクセスすることができないという問題や、遊技機特有の問題として、メモリ内に記録されたデータの改竄をチェックする際、マスクＲＯＭのように同一型式のメモリに共通のメモリアドレスを用いてデータチェックを行うことができないという問題があった。 For example, a NAND flash memory may have a defective block in which data cannot be recorded due to its structure, and the presence and location of the defective block varies from individual to individual. Therefore, in the case of a NAND flash memory, the presence or absence of a memory address for avoiding a defective block and the part thereof are also undefined for each individual, and data cannot be accessed using a series of memory addresses like a mask ROM. Also, as a problem peculiar to gaming machines, when checking the falsification of data recorded in the memory, there is a problem that it is not possible to perform a data check using a memory address common to the same type of memory as a mask ROM. there were.

本発明は、上記した課題を踏まえ、ＮＡＮＤ型フラッシュメモリをデジタル画像データの記録媒体として利用することができる遊技機を提供することを目的とする。 In view of the above problems, an object of the present invention is to provide a gaming machine that can use a NAND flash memory as a recording medium for digital image data.

上記した課題を解決するため、本発明の遊技機用制御装置は、遊技機の表示画面に表示される動画像の表示態様を制御する遊技機用制御装置であって、デジタル画像データが記録されたＮＡＮＤ型フラッシュメモリと、シーケンシャルアクセスを行うシーケンシャル・インタフェースと、前記ＮＡＮＤ型フラッシュメモリと前記シーケンシャル・インタフェースとの間のデータ伝送を中継する中継部と、前記シーケンシャル・インタフェースを通じて前記ＮＡＮＤ型フラッシュメモリから読み出したデジタル画像データに基づいて、前記動画像を表示させる映像信号を生成するビデオディスプレイプロセッサとを備え、前記ＮＡＮＤ型フラッシュメモリは、一連の物理ブロックアドレスが物理的なメモリ配列順にそれぞれ割り当てられた複数の物理データブロックを有し、前記デジタル画像データは、前記複数の物理データブロックのうち、物理的にデータの記録が不可能な不良ブロックを避けて、物理的にデータの記録が可能な良ブロックに記録され、前記中継部は、前記デジタル画像データが記録された良ブロックの物理ブロックアドレスを並べた一連の物理ブロックアドレスを、前記シーケンシャル・インタフェースがデータのやり取りに用いる一連の論理ブロックアドレスに順次対応付けたアドレス対応テーブルを記憶するアドレス対応手段と、前記アドレス対応テーブルに基づいて、前記シーケンシャル・インタフェースから読み出し指定された論理ブロックアドレスに対応する物理ブロックアドレスを特定するアドレス特定手段と、前記特定した物理ブロックアドレスが割り当てられた物理データブロックから、前記デジタル画像データを読み出すリード手段と、前記読み出したデジタル画像データを前記シーケンシャル・インタフェースに提供するデータ提供手段と、前記ＮＡＮＤ型フラッシュメモリに対するデータの書き込みを禁止するライト禁止手段とを備えることを特徴とする。 In order to solve the above-described problems, a gaming machine control device according to the present invention is a gaming machine control device that controls a display mode of a moving image displayed on a display screen of a gaming machine, in which digital image data is recorded. A NAND flash memory, a sequential interface that performs sequential access, a relay unit that relays data transmission between the NAND flash memory and the sequential interface, and the NAND flash memory through the sequential interface. A video display processor for generating a video signal for displaying the moving image based on the read digital image data, and the NAND flash memory has a series of physical block addresses assigned in the order of physical memory arrangement. Multiple The digital image data has a physical data block, and the digital image data is a good block capable of physically recording data by avoiding a defective block that cannot physically record data among the plurality of physical data blocks. The relay unit sequentially records a series of physical block addresses in which physical block addresses of good blocks in which the digital image data is recorded are arranged, and a series of logical block addresses used by the sequential interface for data exchange. Address correspondence means for storing the assigned address correspondence table, address specification means for specifying a physical block address corresponding to a logical block address designated to be read from the sequential interface based on the address correspondence table, and the specified Physical block address Read means for reading out the digital image data from the allocated physical data block, data providing means for providing the read digital image data to the sequential interface, and a write for prohibiting data writing to the NAND flash memory And a prohibiting means.

上述の遊技機用制御装置によれば、ＮＡＮＤ型フラッシュメモリに書き込まれたデジタル画像データの改変を防止することができる。したがって、デジタル画像データが記録されたＮＡＮＤ型フラッシュメモリを、シーケンシャル・インタフェースからデータアクセス可能なマスクＲＯＭとして取り扱うことができる。 According to the above gaming machine control device, alteration of digital image data written in the NAND flash memory can be prevented. Therefore, the NAND flash memory in which the digital image data is recorded can be handled as a mask ROM that can access data from the sequential interface.

不良ブロックを避けてデジタル画像データを記録する第１の方式として、前記デジタル画像データは、前記一連の物理ブロックアドレスの順に従って前記ＮＡＮＤ型フラッシュメモリに順次記録され、該記録対象となった物理データブロックが不良ブロックである場合、該不良ブロック以降に記録すべきデータは、該不良ブロックに後続する良ブロック以降に順次記録されても良い。 As a first method for recording digital image data while avoiding defective blocks, the digital image data is sequentially recorded in the NAND flash memory according to the order of the series of physical block addresses. When the block is a defective block, data to be recorded after the defective block may be sequentially recorded after the good block following the defective block.

不良ブロックを避けてデジタル画像データを記録する第２の方式として、前記デジタル画像データは、前記一連の物理ブロックアドレスの順に従って前記ＮＡＮＤ型フラッシュメモリに順次記録され、該記録対象となった物理データブロックが不良ブロックである場合、該不良ブロックに記録すべきデータは、該不良ブロックを他の良ブロックで代替した代替ブロックに記録されても良い。 As a second method for recording digital image data while avoiding defective blocks, the digital image data is sequentially recorded in the NAND flash memory in the order of the series of physical block addresses, and the physical data that is the recording target When the block is a bad block, the data to be recorded in the bad block may be recorded in an alternative block obtained by replacing the bad block with another good block.

上述した遊技機用制御装置は、次の態様を採ることもできる。例えば、前記ライト禁止手段は、前記シーケンシャル・インタフェースに電気的に接続され、前記ＮＡＮＤ型フラッシュメモリに対するデータの書き込みの可否を示すライト信号の入力を受け付けるライト端子と、前記ライト端子に入力されたライト信号がデータの書き込み可を示す場合、前記シーケンシャル・インタフェースから指示された前記ＮＡＮＤ型フラッシュメモリに対するデータの書き込みを実行するライト実行手段と、前記ライト端子に入力されたライト信号がデータの書き込み不可を示す場合、前記シーケンシャル・インタフェースから指示された前記ＮＡＮＤ型フラッシュメモリに対するデータの書き込みを拒否するライト拒否手段とを備えるとしても良い。これによって、ＮＡＮＤ型フラッシュメモリに対するデータの書き込みの可否を、中継部の外部からのデータであるライト信号によって制御することができる。 The gaming machine control device described above can also take the following modes. For example, the write prohibiting means is electrically connected to the sequential interface, receives a write signal indicating whether or not data can be written to the NAND flash memory, and writes to the write terminal. When the signal indicates that data can be written, write execution means for writing data to the NAND flash memory instructed from the sequential interface, and the write signal input to the write terminal indicates that data cannot be written. In the case shown, write rejection means for rejecting data writing to the NAND flash memory instructed from the sequential interface may be provided. As a result, whether or not data can be written to the NAND flash memory can be controlled by a write signal that is data from the outside of the relay unit.

また、前記ライト信号は、前記ＮＡＮＤ型フラッシュメモリに対するデータの書き込み可を二値信号のハイレベルで示すと共に、前記ＮＡＮＤ型フラッシュメモリに対するデータの書き込み不可を二値信号のローレベルで示す信号であり、前記ライト端子は、グランドに接続されても良い。これによって、中継部に対して複雑な制御を行うことなしに、遊技機用制御装置に実装されたＮＡＮＤ型フラッシュメモリに対するデータの書き込みを禁止することができる。この場合、遊技機用制御装置へのＮＡＮＤ型フラッシュメモリの実装に先立って、ライト端子にハイレベルのライト信号を出力するＲＯＭライタを用いて、デジタル画像データがＮＡＮＤ型フラッシュメモリに書き込まれる。 The write signal is a signal that indicates whether data can be written to the NAND flash memory by a high level of a binary signal, and also indicates that data cannot be written to the NAND flash memory by a low level of the binary signal. The light terminal may be connected to the ground. Thereby, it is possible to prohibit writing of data to the NAND flash memory mounted on the control device for gaming machine without performing complicated control on the relay unit. In this case, prior to mounting the NAND flash memory in the gaming machine control device, digital image data is written into the NAND flash memory using a ROM writer that outputs a high-level write signal to the write terminal.

また、前記ライト禁止手段は、前記ＮＡＮＤ型フラッシュメモリに対するデータの書き込みの可否を示すライトフラグを記憶するフラグ記憶部と、前記フラグ記憶部に記憶されたライトフラグがデータの書き込み可を示す場合、前記シーケンシャル・インタフェースから指示された前記ＮＡＮＤ型フラッシュメモリに対するデータの書き込みを実行するライト実行手段と、前記フラグ記憶部に記憶されたライトフラグがデータの書き込み不可を示す場合、前記シーケンシャル・インタフェースから指示された前記ＮＡＮＤ型フラッシュメモリに対するデータの書き込みを拒否するライト拒否手段とを備えても良い。これによって、ＮＡＮＤ型フラッシュメモリに対するデータの書き込みの可否を、中継部の内部で保持されたデータであるライトフラグによって制御することができる。 The write prohibiting means includes a flag storage unit that stores a write flag indicating whether data can be written to the NAND flash memory, and a write flag stored in the flag storage unit indicates that data can be written. Write execution means for writing data to the NAND type flash memory instructed from the sequential interface, and when the write flag stored in the flag storage unit indicates that data cannot be written, instructed from the sequential interface Write rejection means for rejecting data writing to the NAND flash memory. As a result, whether or not data can be written to the NAND flash memory can be controlled by the write flag which is data held inside the relay unit.

また、前記ライトフラグは、前記ＮＡＮＤ型フラッシュメモリが前記遊技機用制御装置に実装される前に、前記ＮＡＮＤ型フラッシュメモリに対するデータの書き込み不可を示す値で前記フラグ記憶部に予め記憶されても良い。これによって、中継部に対して煩雑な制御を行うことなしに、遊技機用制御装置に実装されたＮＡＮＤ型フラッシュメモリに対するデータの書き込みを禁止することができる。この場合、遊技機用制御装置へのＮＡＮＤ型フラッシュメモリの実装に先立って、ＲＯＭライタを用いて、デジタル画像データがＮＡＮＤ型フラッシュメモリに書き込まれた後、データの書き込み不可を示すライトフラグがフラグ記憶部に設定される。 The write flag may be stored in advance in the flag storage unit with a value indicating that data cannot be written to the NAND flash memory before the NAND flash memory is mounted on the gaming machine control device. good. Thus, it is possible to prohibit data writing to the NAND flash memory mounted on the control device for gaming machines without performing complicated control on the relay unit. In this case, prior to mounting the NAND flash memory in the gaming machine control device, after the digital image data is written into the NAND flash memory using a ROM writer, a write flag indicating that data cannot be written is flagged. Set in storage.

また、前記デジタル画像データは、圧縮データとして前記ＮＡＮＤ型フラッシュメモリに記録され、遊技機用制御装置は、更に、前記中継部によって提供されたデジタル画像データを伸張する伸張回路と、前記伸張したデジタル画像データを記憶する二つの伸張メモリと、前記伸張回路による前記伸張メモリの一方に対するメモリアクセスと、前記ビデオディスプレイプロセッサによる前記伸張メモリの他方に対するメモリアクセスとを同時に実行可能に、前記二つの伸張メモリの各々に対するメモリバス接続を切り替えるバススイッチ回路と、前記二つの伸張メモリにおけるアドレス空間の各々を、前記ビデオディスプレイプロセッサがメモリアクセスに用いる同じ論理ブロックアドレス空間に共通して対応付ける共通アドレス手段とを備えても良い。これによって、伸張回路によるデジタル画像データの伸張と、ビデオディスプレイプロセッサによるデジタル画像データの読み出しとを同時に実行することができるため、ＮＡＮＤ型フラッシュメモリからビデオディスプレイプロセッサへのデジタル画像データの転送における処理効率を向上させることができる。また、二つの伸張メモリにおけるアドレス空間の各々が、同じ論理ブロックアドレス空間に共通して対応付けられているため、ビデオディスプレイプロセッサにおけるメモリ管理処理の簡素化を図ることができる。 The digital image data is recorded as compressed data in the NAND flash memory, and the gaming machine control device further includes a decompression circuit that decompresses the digital image data provided by the relay unit, and the decompressed digital The two expansion memories capable of simultaneously executing two expansion memories for storing image data, memory access to one of the expansion memories by the expansion circuit, and memory access to the other of the expansion memories by the video display processor A bus switch circuit for switching a memory bus connection to each of the first and second expansion memories, and common address means for associating each of the address spaces in the two decompressed memories with the same logical block address space used for memory access by the video display processor. And it may be. As a result, the digital image data can be decompressed by the decompression circuit and the digital image data can be read simultaneously by the video display processor, so that the processing efficiency in transferring the digital image data from the NAND flash memory to the video display processor is improved. Can be improved. Further, since each of the address spaces in the two decompression memories is associated with the same logical block address space, the memory management processing in the video display processor can be simplified.

なお、本発明の態様は、遊技機用制御装置に限るものではなく、本発明の遊技機用制御装置を備える遊技機や、遊技機の表示画面に表示されるデジタル画像データを記憶した遊技機用メモリデバイス、ＮＡＮＤ型フラッシュメモリを取り扱う方法、遊技機用制御装置を制御するためのコンピュータプログラムなどの種々の態様に適用することが可能である。なお、本発明が適用される遊技機は、パチンコ機およびスロットマシンを含む。 Note that the aspect of the present invention is not limited to the gaming machine control device, and a gaming machine including the gaming machine control device of the present invention, or a gaming machine storing digital image data displayed on the display screen of the gaming machine. The present invention can be applied to various modes such as a computer memory device, a method for handling a NAND flash memory, and a computer program for controlling a control device for gaming machines. Note that gaming machines to which the present invention is applied include pachinko machines and slot machines.

以上説明した本発明の構成および作用を一層明らかにするために、以下本発明を適用した遊技機について説明する。 In order to further clarify the configuration and operation of the present invention described above, a gaming machine to which the present invention is applied will be described below.

Ａ．第１の実施例におけるパチンコ機１０の構成：
Ａ−１．パチンコ機１０の全体構成：
本発明の実施例の一つであるパチンコ機１０の構成について説明する。図１は、パチンコ機１０の全体構成を示す正面図である。パチンコ機１０は、パチンコ店のいわゆる島設備に固定される外枠２０と、外枠２０に嵌め込まれる内枠３０と、内枠３０の中央上寄りに嵌め込まれ遊技球による遊技が行われる遊技パネル４０と、遊技パネル４０の前面を覆うガラス板を有し内枠３０に開閉可能に軸着されるガラス枠５０と、プリペイドカードによる遊技球の貸し出しを受け付けるカードユニット８０とを備える。 A. Configuration of the pachinko machine 10 in the first embodiment:
A-1. Overall configuration of the pachinko machine 10:
A configuration of the pachinko machine 10 that is one of the embodiments of the present invention will be described. FIG. 1 is a front view showing the overall configuration of the pachinko machine 10. The pachinko machine 10 includes an outer frame 20 fixed to a so-called island facility of a pachinko store, an inner frame 30 fitted into the outer frame 20, and a gaming panel that is fitted near the center of the inner frame 30 to play a game ball. 40, a glass frame 50 having a glass plate covering the front surface of the game panel 40 and pivotally attached to the inner frame 30 so as to be openable and closable, and a card unit 80 for accepting rental of game balls by a prepaid card.

パチンコ機１０の遊技パネル４０は、遊技球の入賞を受け付ける入賞口４４と、遊技の演出として映像の表示を行う液晶ディスプレイ（ＬＣＤ）４２と、遊技の演出として発光する発光ダイオード（ＬＥＤ）４６２を複数内蔵する電飾部４６と、遊技の演出としてキャラクタ人形を動かす演出駆動部４５と、遊技者に遊技の演出態様を選定させるために遊技者がかざした手の赤外線を感知する演出センサ４７とを備える。入賞口４４は、入賞口４４に入賞した遊技球を検知する遊技球センサ４４２と、入賞口４４への遊技球の導入経路を拡縮する入賞口駆動部４４４とを備える。なお、本実施例では、遊技球センサ４４２は、渦電流方式のセンサを含み、入賞口駆動部４４４は、ソレノイド（図示しない）を動力源として駆動する機構を含み、演出駆動部４５は、ステップモータ（図示しない）を動力源として駆動する機構を含む。 The gaming panel 40 of the pachinko machine 10 includes a winning opening 44 for receiving a winning game ball, a liquid crystal display (LCD) 42 for displaying video as a game effect, and a light emitting diode (LED) 462 for emitting light as a game effect. A plurality of built-in electric decoration units 46, an effect driving unit 45 that moves a character doll as an effect of the game, and an effect sensor 47 that senses the infrared rays of the hand held by the player in order to allow the player to select an effect mode of the game Is provided. The winning opening 44 includes a gaming ball sensor 442 that detects a game ball that has won the winning opening 44 and a winning opening driver 444 that expands or contracts the introduction path of the gaming ball to the winning opening 44. In the present embodiment, the game ball sensor 442 includes an eddy current type sensor, the winning opening driving unit 444 includes a mechanism that drives a solenoid (not shown) as a power source, and the effect driving unit 45 includes steps. A mechanism for driving a motor (not shown) as a power source is included.

パチンコ機１０のガラス枠５０は、遊技の演出として高音域の音声を出力するスピーカ５５と、遊技の演出として発光する発光ダイオード（ＬＥＤ）５６２を複数内蔵する電飾部５６とを備える。パチンコ機１０の内枠３０は、遊技パネル４０に遊技球を発射するための遊技者による操作を受け付けるハンドル３２と、遊技の演出として低音域の音声を出力するスピーカ３４と、遊技者に遊技の演出態様を選定させるために遊技者からのボタン入力を検知する演出センサ３６とを備える。 The glass frame 50 of the pachinko machine 10 includes a speaker 55 that outputs high-frequency sound as a game effect, and an electrical decoration unit 56 that includes a plurality of light emitting diodes (LEDs) 562 that emit light as a game effect. The inner frame 30 of the pachinko machine 10 includes a handle 32 that receives an operation by the player for launching a game ball on the game panel 40, a speaker 34 that outputs a low-frequency sound as a game effect, and a game to the player. In order to select an effect mode, an effect sensor 36 that detects button input from the player is provided.

図２は、パチンコ機１０の電気的な概略構成を示すブロック図である。パチンコ機１０は、遊技球センサ４４２からの入力に基づいて遊技の進行を制御する主制御基板４１０と、主制御基板４１０からの指示である主コマンドに基づいて遊技の進行に応じた各部の演出を制御する周辺制御基板４２０と、周辺制御基板４２０からの指示である表示コマンドに基づいてＬＣＤ４２に表示される動画像の表示態様を制御する表示制御部６０と、周辺制御基板４２０からの指示である階調コマンドに基づいてＬＥＤ４６２の輝度階調を制御するパネル電飾基板４３０と、周辺制御基板４２０からの各種信号をパチンコ機１０の各部に分配する周辺分配基板４４０と、周辺分配基板４４０を介した周辺制御基板４２０からの指示に基づいてＬＥＤ５６２の輝度階調を制御する枠電飾基板４５０と、主制御基板４１０からの指示である払出コマンドに基づいて遊技球の払い出しを制御する払出制御基板３１０とを備える。主制御基板４１０、周辺制御基板４２０、パネル電飾基板４３０、周辺分配基板４４０、表示制御部６０、枠電飾基板４５０、払出制御基板３１０の各回路基板は、図１に示した内枠３０の裏面側（図示しない）に備えられる。 FIG. 2 is a block diagram showing an electrical schematic configuration of the pachinko machine 10. The pachinko machine 10 controls the progress of the game based on the input from the game ball sensor 442, and the production of each part according to the progress of the game based on the main command that is an instruction from the main control board 410 A peripheral control board 420 that controls the display, a display control unit 60 that controls a display mode of a moving image displayed on the LCD 42 based on a display command that is an instruction from the peripheral control board 420, and an instruction from the peripheral control board 420 A panel illumination board 430 that controls the luminance gradation of the LED 462 based on a certain gradation command, a peripheral distribution board 440 that distributes various signals from the peripheral control board 420 to each part of the pachinko machine 10, and a peripheral distribution board 440 A frame lighting board 450 for controlling the luminance gradation of the LED 562 based on an instruction from the peripheral control board 420 via the main control board 410 And a dispensing control board 310 for controlling the payout of game balls based on the payout command is shown. The circuit boards of the main control board 410, the peripheral control board 420, the panel lighting board 430, the peripheral distribution board 440, the display control unit 60, the frame lighting board 450, and the payout control board 310 are the inner frame 30 shown in FIG. Are provided on the back side (not shown).

本実施例では、主制御基板４１０，周辺制御基板４２０，表示制御部６０，払出制御基板３１０は、種々の演算処理を実行するＣＰＵと、ＣＰＵの演算処理を規定したプログラムを予め記憶するリードオンリメモリ（Read Only Memory、以下、「ＲＯＭ」という）と、ＣＰＵが取り扱うデータを一時的に記憶するランダムアクセスメモリ（Random Access Memory、以下、「ＲＡＭ」という）などの各回路基板の機能に応じた電子部品が実装された電子回路を備える。本実施例では、パネル電飾基板４３０，周辺分配基板４４０，枠電飾基板４５０は、各回路基板の機能に応じた大規模集積回路（Large Scale Integration、以下、「ＬＳＩ」という）などの各回路基板の機能に応じた電子部品が実装された電子回路を備える。 In this embodiment, the main control board 410, the peripheral control board 420, the display control unit 60, and the payout control board 310 are a read-only memory that stores in advance a CPU that executes various arithmetic processes and a program that defines the arithmetic processes of the CPU. Depending on the function of each circuit board such as a memory (Read Only Memory, hereinafter referred to as “ROM”) and a random access memory (Random Access Memory, hereinafter referred to as “RAM”) that temporarily stores data handled by the CPU An electronic circuit on which electronic components are mounted is provided. In this embodiment, the panel illumination board 430, the peripheral distribution board 440, and the frame illumination board 450 are each a large scale integrated circuit (Large Scale Integration, hereinafter referred to as “LSI”) corresponding to the function of each circuit board. An electronic circuit on which electronic components corresponding to the function of the circuit board are mounted is provided.

主制御基板４１０から周辺制御基板４２０に送信される主コマンドは、いわゆる「大当たり」や「はずれ」などの遊技に関する基本的な演出を指示する情報を含む。主制御基板４１０から主コマンドを受信した周辺制御基板４２０は、主コマンドに基づいてＬＣＤ４２，ＬＥＤ４６２，ＬＥＤ５６２，スピーカ３４，スピーカ５５，演出駆動部４５などの演出実行部でそれぞれ実施される演出を決定し、各演出実行部に応じた種々の信号を出力する。周辺制御基板４２０から表示制御部６０に対する信号は、ＬＣＤ４２に表示すべき映像の内容を表示制御部６０に指示する表示コマンドを含む。周辺制御基板４２０からパネル電飾基板４３０に対する信号は、ＬＥＤ４６２の発光態様を指定した階調コマンドを含む。 The main command transmitted from the main control board 410 to the peripheral control board 420 includes information for instructing basic effects relating to the game such as so-called “big hit” and “out of play”. The peripheral control board 420 that has received the main command from the main control board 410 determines the effects to be executed by the effect execution units such as the LCD 42, the LED 462, the LED 562, the speaker 34, the speaker 55, and the effect drive unit 45 based on the main command. And various signals according to each production execution part are output. A signal from the peripheral control board 420 to the display control unit 60 includes a display command for instructing the display control unit 60 of the content of the video to be displayed on the LCD 42. The signal from the peripheral control board 420 to the panel illumination board 430 includes a gradation command that specifies the light emission mode of the LED 462.

Ａ−２．パチンコ機１０における表示制御部６０の詳細構成：
図３は、パチンコ機１０における表示制御部６０の電気的構成を主に示すブロック図である。表示制御部６０は、遊技機専用に設計された遊技機用制御装置を含み、本実施では、表示制御部６０は、周辺制御基板４２０およびＬＣＤ４２とは別体の電子回路基板として構成されているが、周辺制御基板４２０と一体的に構成されても良いし、ＬＣＤ４２と一体的に構成されても良い。 A-2. Detailed configuration of the display control unit 60 in the pachinko machine 10:
FIG. 3 is a block diagram mainly showing an electrical configuration of the display control unit 60 in the pachinko machine 10. The display control unit 60 includes a gaming machine control device designed exclusively for gaming machines. In this embodiment, the display control unit 60 is configured as an electronic circuit board separate from the peripheral control board 420 and the LCD 42. However, it may be configured integrally with the peripheral control board 420 or may be configured integrally with the LCD 42.

表示制御部６０は、周辺制御基板４２０からの表示コマンドに基づいて表示制御部６０の各部を制御する描画制御部６１０と、ＬＣＤ４２における動画像表示に用いられるデジタル画像データ７３０が記録されたＲＯＭとして機能する擬似ＲＯＭデバイス６５０と、ＲＯＭとのデータ伝送方式に準拠したシーケンシャルアクセスによって擬似ＲＯＭデバイス６５０とのデータのやり取りを行うＲＯＭインタフェース６４０と、描画制御部６１０からのＶＤＰコマンドに基づいて、ＬＣＤ４２を駆動する映像信号を擬似ＲＯＭデバイス６５０のデジタル画像データ７３０から生成する画像表示プロセッサ（Video Display Processor、ＶＤＰ）６２０とを備える。本実施例では、表示制御部６０の描画制御部６１０は、ＣＰＵ，ＲＯＭ，ＲＡＭなどの電子部品を備えるコンピュータである。本実施例では、表示制御部６０のＶＤＰ６２０がＬＣＤ４２に出力する映像信号は、ＲＧＢ(Red Green Blue)信号と、ＳＹＮＣ（同期）信号とを含む。表示制御部６０の擬似ＲＯＭデバイス６５０についての詳細は後述する。 The display control unit 60 is a ROM that stores a drawing control unit 610 that controls each unit of the display control unit 60 based on display commands from the peripheral control board 420 and digital image data 730 used for moving image display on the LCD 42. Based on the VDP command from the rendering controller 610, the ROM interface 640 for exchanging data with the pseudo ROM device 650 by sequential access in accordance with the data transmission method with the ROM, and the functioning pseudo ROM device 650. An image display processor (Video Display Processor, VDP) 620 that generates a video signal to be driven from digital image data 730 of the pseudo ROM device 650 is provided. In the present embodiment, the drawing control unit 610 of the display control unit 60 is a computer including electronic components such as a CPU, a ROM, and a RAM. In this embodiment, the video signal output from the VDP 620 of the display control unit 60 to the LCD 42 includes an RGB (Red Green Blue) signal and a SYNC (synchronization) signal. Details of the pseudo ROM device 650 of the display control unit 60 will be described later.

本実施例では、擬似ＲＯＭデバイス６５０のデジタル画像データ７３０は、キャラクタデータやムービデータ等の動画表示の元となるデータを含み、圧縮された圧縮データとして記録されている。本実施例では、表示制御部６０は、更に、描画制御部６１０からの伸張コマンドに基づいてＲＯＭインタフェース６４０を介して擬似ＲＯＭデバイス６５０から読み出したデジタル画像データ７３０を伸張する伸張回路６３２と、伸張回路６３２によって伸張されたデジタル画像データ７３０を記憶する二つの伸張ＲＡＭ６３６，６３８と、伸張ＲＡＭ６３６，６３８のそれぞれに対する伸張回路６３２およびＶＤＰ６２０とのメモリバス接続を切り替えるバススイッチ回路６３４とを備える。 In this embodiment, the digital image data 730 of the pseudo ROM device 650 includes data that is a source of moving image display such as character data and movie data, and is recorded as compressed compressed data. In this embodiment, the display control unit 60 further includes a decompression circuit 632 that decompresses the digital image data 730 read from the pseudo ROM device 650 via the ROM interface 640 based on the decompression command from the drawing control unit 610, and a decompression circuit 632. Two decompression RAMs 636 and 638 for storing the digital image data 730 decompressed by the circuit 632, and a bus switch circuit 634 for switching the memory bus connection between the decompression circuit 632 and the VDP 620 for the decompression RAMs 636 and 638, respectively.

本実施例では、表示制御部６０のバススイッチ回路６３４は、伸張回路６３２による伸張ＲＡＭ６３６，６３８の一方に対するメモリアクセスと、ＶＤＰ６２０による伸張ＲＡＭ６３６，６３８の他方に対するメモリアクセスとを同時に実行可能に、描画制御部６１０からの指示に基づいて伸張ＲＡＭ６３６，６３８の各々に対するメモリバス接続を切り替える。バススイッチ回路６３４によるメモリバス接続の切り替えによって、伸張ＲＡＭ６３６，６３８におけるアドレス空間の各々は、ＶＤＰ６２０がメモリアクセスに用いる同じ論理ブロックアドレス空間に共通して対応付けられ、伸張ＲＡＭ６３６，６３８は、ＶＤＰ６２０からは単一のＲＡＭとして認識される。これによって、伸張回路６３２によるデジタル画像データ７３０の書き込みと、ＶＤＰ６２０によるデジタル画像データ７３０の読み出しとが同時に実行可能となり、圧縮されたデジタル画像データ７３０を擬似ＲＯＭデバイス６５０からＶＤＰ６２０に対して効率良く伝送することができる。 In the present embodiment, the bus switch circuit 634 of the display control unit 60 performs drawing so that memory access to one of the decompression RAMs 636 and 638 by the decompression circuit 632 and memory access to the other of the decompression RAMs 636 and 638 by the VDP 620 can be executed simultaneously. Based on an instruction from the control unit 610, the memory bus connection to each of the expansion RAMs 636 and 638 is switched. By switching the memory bus connection by the bus switch circuit 634, each of the address spaces in the decompression RAMs 636 and 638 is associated with the same logical block address space used by the VDP 620 for memory access, and the decompression RAMs 636 and 638 are connected from the VDP 620. Is recognized as a single RAM. As a result, the writing of the digital image data 730 by the decompression circuit 632 and the reading of the digital image data 730 by the VDP 620 can be executed simultaneously, and the compressed digital image data 730 is efficiently transmitted from the pseudo ROM device 650 to the VDP 620. can do.

Ａ−３．表示制御部６０における擬似ＲＯＭデバイス６５０の詳細構成：
表示制御部６０の擬似ＲＯＭデバイス６５０は、遊技機専用に設計された遊技機用メモリデバイスであり、デジタル画像データ７３０が記録されたＮＡＮＤ型フラッシュメモリ（NAND type flash memory）６６０と、擬似ＲＯＭデバイス６５０の各部を制御する中継ＣＰＵ６５２と、中継ＣＰＵ６５２の動作が規定された中継プログラム７１０を予め記憶する中継メモリ６５６と、中継ＣＰＵ６５２が取り扱うデータを一時的に記憶する中継ＲＡＭ６５４と、ＲＯＭデバイスとしてＲＯＭインタフェース６４０とのデータのやり取りを行う擬似ＲＯＭインタフェース６５８とを備える。擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２の動作の詳細については後述する。 A-3. Detailed configuration of pseudo ROM device 650 in display control unit 60:
The pseudo ROM device 650 of the display control unit 60 is a gaming machine memory device designed exclusively for gaming machines, and includes a NAND type flash memory 660 in which digital image data 730 is recorded, and a pseudo ROM device. Relay CPU 652 that controls each part of 650, relay memory 656 that stores in advance relay program 710 that defines the operation of relay CPU 652, relay RAM 654 that temporarily stores data handled by relay CPU 652, and ROM interface as a ROM device And a pseudo ROM interface 658 for exchanging data with the 640. Details of the operation of the relay CPU 652 of the pseudo ROM device 650 will be described later.

擬似ＲＯＭデバイス６５０の擬似ＲＯＭインタフェース６５８は、ＲＯＭインタフェース６４０に電気的に接続される種々の端子の一つとして、ＮＡＮＤ型フラッシュメモリ６６０に対するデータ書き込みの可否を示すライト信号の入力を受け付けるライト端子６５９を備える。本実施例では、表示制御部６０に実装された擬似ＲＯＭデバイス６５０において、擬似ＲＯＭインタフェース６５８のライト端子６５９は、グランドに接続されることによって、ライト端子６５９に入力されるライト信号は、二値信号の「ローレベル（０）」に常時維持される。 The pseudo ROM interface 658 of the pseudo ROM device 650 is a write terminal 659 that receives an input of a write signal indicating whether data can be written to the NAND flash memory 660 as one of various terminals electrically connected to the ROM interface 640. Is provided. In the present embodiment, in the pseudo ROM device 650 mounted on the display control unit 60, the write terminal 659 of the pseudo ROM interface 658 is connected to the ground, so that the write signal input to the write terminal 659 is binary. It is always maintained at the “low level (0)” of the signal.

擬似ＲＯＭデバイス６５０のＮＡＮＤ型フラッシュメモリ６６０は、一連の物理ブロックアドレスが物理的なメモリ配列順にそれぞれ割り当てられた複数の物理データブロックを有する。ＮＡＮＤ型フラッシュメモリ６６０の物理データブロックには、物理的にデータの記録が可能な「良ブロック」と、物理的にデータの記録が不可能な「不良ブロック」とを含む。本実施例では、ＮＡＮＤ型フラッシュメモリ６６０には、物理データブロックあたり６４ページの記憶領域が構成され、１ページあたり２０４８バイトのユーザデータ領域と６４バイトの冗長領域とが構成されている。デジタル画像データ７３０は、良ブロックにおけるユーザデータ領域に格納されている。本実施例では、物理ブロックが不良ブロックである場合には、その物理ブロックの冗長領域に、不良ブロックを示すフラグが書き込まれている。 The NAND flash memory 660 of the pseudo ROM device 650 has a plurality of physical data blocks to which a series of physical block addresses are assigned in the order of physical memory arrangement. The physical data blocks of the NAND flash memory 660 include “good blocks” in which data can be physically recorded and “bad blocks” in which data cannot be physically recorded. In this embodiment, the NAND flash memory 660 has a storage area of 64 pages per physical data block, and a user data area of 2048 bytes and a redundant area of 64 bytes per page. The digital image data 730 is stored in the user data area in the good block. In this embodiment, when a physical block is a defective block, a flag indicating the defective block is written in the redundant area of the physical block.

擬似ＲＯＭデバイス６５０のＮＡＮＤ型フラッシュメモリ６６０には、擬似ＲＯＭインタフェース６５８とＮＡＮＤ型フラッシュメモリ６６０との間におけるアドレス対応が規定されたアドレス対応テーブル７２０が予め記録されている。アドレス対応テーブル７２０は、ＮＡＮＤ型フラッシュメモリ６６０におけるデジタル画像データ７３０の格納状態に応じて、擬似ＲＯＭデバイス６５０に搭載された個々のＮＡＮＤ型フラッシュメモリ６６０毎に予め用意されたデータである。本実施例では、アドレス対応テーブル７２０は、デジタル画像データ７３０が記録された良ブロックよりも先行する物理ブロックアドレスが割り当てられた良ブロックにおけるユーザデータ領域に格納されている。 In the NAND flash memory 660 of the pseudo ROM device 650, an address correspondence table 720 that defines address correspondence between the pseudo ROM interface 658 and the NAND flash memory 660 is recorded in advance. The address correspondence table 720 is data prepared in advance for each NAND flash memory 660 installed in the pseudo ROM device 650 according to the storage state of the digital image data 730 in the NAND flash memory 660. In this embodiment, the address correspondence table 720 is stored in the user data area in the good block to which the physical block address preceding the good block in which the digital image data 730 is recorded is assigned.

図４は、中継メモリ６５６に記憶されたアドレス対応テーブル７２０の一例を示す説明図である。アドレス対応テーブル７２０には、ＲＯＭインタフェース６４０がデータのやり取りに用いる一連の論理ブロックアドレス７２２と、ＮＡＮＤ型フラッシュメモリ６６０における一連の物理ブロックアドレス７２４と、各物理ブロックアドレスが良ブロックか不良ブロックであるかを示すブロック状態７２６と、各物理ブロックアドレスに記録されている格納データ７２８とが示され、一連の論理ブロックアドレス７２２は、デジタル画像データ７３０が記録された良ブロックの物理ブロックアドレスに対応付けられている。 FIG. 4 is an explanatory diagram showing an example of the address correspondence table 720 stored in the relay memory 656. The address correspondence table 720 includes a series of logical block addresses 722 used by the ROM interface 640 for data exchange, a series of physical block addresses 724 in the NAND flash memory 660, and each physical block address is a good block or a bad block. The block status 726 indicating the stored data 728 recorded in each physical block address is shown, and the series of logical block addresses 722 is associated with the physical block address of the good block in which the digital image data 730 is recorded. It has been.

本実施例では、ＮＡＮＤ型フラッシュメモリ６６０は、一万個の物理データブロックを有し、これらの物理データブロックには、「ＰＢＡ００００」から「ＰＢＡ９９９９」までの一万個の物理ブロックアドレスが、ＮＡＮＤ型フラッシュメモリ６６０における物理的なメモリ配列順にそれぞれ割り当てられている。本実施例では、ＮＡＮＤ型フラッシュメモリ６６０には、９８００個分の物理データブロックのデータ量に相当する「ＧＤ００００」から「ＧＤ９７９９」までの符号で示すデジタル画像データ７３０が記録されている。本実施例では、ＮＡＮＤ型フラッシュメモリ６６０に記録されたデジタル画像データ７３０のデータ量に合わせて、「ＬＢＡ００００」から「ＬＢＡ９７９９」までの９８００個の論理ブロックアドレスが用意されている。 In this embodiment, the NAND flash memory 660 has 10,000 physical data blocks, and 10,000 physical block addresses from “PBA0000” to “PBA9999” are stored in these physical data blocks. The type flash memory 660 is assigned in order of physical memory arrangement. In this embodiment, the NAND flash memory 660 records digital image data 730 indicated by codes from “GD0000” to “GD9799” corresponding to the data amount of 9800 physical data blocks. In the present embodiment, 9800 logical block addresses from “LBA0000” to “LBA9799” are prepared in accordance with the amount of digital image data 730 recorded in the NAND flash memory 660.

本実施例では、デジタル画像データ７３０は、アドレス対応テーブル７２０に続いて、一連の物理ブロックアドレスの順に従ってＮＡＮＤ型フラッシュメモリ６６０に順次記録され、記録対象となった物理データブロックが不良ブロックである場合、その不良ブロック以降に記録すべきデータは、その不良ブロックに後続する良ブロック以降に順次記録されている。図４に示す例では、最初の良ブロックである物理ブロックアドレスＰＢＡ００００の物理データブロックには、アドレス対応テーブル７２０が記録されている。図４に示す例では、アドレス対応テーブル７２０が記録された良ブロックに後続する良ブロックである物理ブロックアドレスＰＢＡ０００１〜ＰＢＡ０００３の物理データブロックには、デジタル画像データＧＤ００００〜ＧＤ０００２が順次記録され、不良ブロックである物理ブロックアドレスＰＢＡ０００４の物理データブロックを飛ばして、後続の良ブロックである物理ブロックアドレスＰＢＡ０００５の物理データブロックにデジタル画像データ「ＧＤ０００３」が記録され、後続のデジタル画像データは、同様に順次記録されている。 In this embodiment, the digital image data 730 is sequentially recorded in the NAND flash memory 660 in the order of a series of physical block addresses following the address correspondence table 720, and the physical data block to be recorded is a defective block. In this case, data to be recorded after the defective block is sequentially recorded after the good block following the defective block. In the example shown in FIG. 4, the address correspondence table 720 is recorded in the physical data block of the physical block address PBA0000 which is the first good block. In the example shown in FIG. 4, digital image data GD0000 to GD0002 are sequentially recorded in the physical data blocks of physical block addresses PBA0001 to PBA0003 which are good blocks following the good block in which the address correspondence table 720 is recorded. The physical data block of the physical block address PBA0004 is skipped, and the digital image data “GD0003” is recorded in the physical data block of the physical block address PBA0005, which is a subsequent good block, and the subsequent digital image data is sequentially recorded in the same manner. Has been.

本実施例では、一連の論理ブロックアドレス７２２は、デジタル画像データ７３０が記録された良ブロックの物理ブロックアドレスを昇順に並べた一連の物理ブロックアドレスに順次対応付けられている。図４に示す例では、論理ブロックアドレスＬＢＡ００００は、物理ブロックアドレスＰＢＡ０００１に対応付けられ、論理ブロックアドレスＬＢＡ０００１は、物理ブロックアドレスＰＢＡ０００２に対応付けられ、論理ブロックアドレスＬＢＡ０００２は、物理ブロックアドレスＰＢＡ０００３に対応付けられ、論理ブロックアドレスＬＢＡ０００３は、不良ブロックである物理ブロックアドレスＰＢＡ０００４を飛ばして、物理ブロックアドレスＰＢＡ０００５に対応付けられ、後続の論理ブロックアドレスは、同様に物理ブロックアドレスに順次対応付けられている。 In this embodiment, the series of logical block addresses 722 are sequentially associated with a series of physical block addresses in which the physical block addresses of good blocks in which the digital image data 730 is recorded are arranged in ascending order. In the example shown in FIG. 4, the logical block address LBA0000 is associated with the physical block address PBA0001, the logical block address LBA0001 is associated with the physical block address PBA0002, and the logical block address LBA0002 is associated with the physical block address PBA0003. The logical block address LBA0003 skips the physical block address PBA0004, which is a bad block, and is associated with the physical block address PBA0005, and the subsequent logical block addresses are sequentially associated with the physical block addresses in the same manner.

本実施例では、擬似ＲＯＭデバイス６５０のデジタル画像データ７３０は、表示制御部６０への実装に先立って、擬似ＲＯＭデバイス６５０の擬似ＲＯＭインタフェース６４０とデータのやり取りを行う擬似ＲＯＭライタ（図示しない）によって記録される。本実施例では、擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２は、擬似ＲＯＭライタ（図示しない）に接続された最初の電源投入時に、ＮＡＮＤ型フラッシュメモリ６６０の不良ブロックの検出を行い、不良ブロックの検出結果に基づいてアドレス対応テーブル７２０を作成して、最初の良ブロックにアドレス対応テーブル７２０を書き込む。その後、中継ＣＰＵ６５２は、擬似ＲＯＭライタ（図示しない）からのデジタル画像データ７３０の書き込み信号に従って、アドレス対応テーブル７２０に基づいて不良ブロックを避けてデジタル画像データ７３０をＮＡＮＤ型フラッシュメモリ６６０に記録する。その後、擬似ＲＯＭデバイス６５０は表示制御部６０に実装される。 In this embodiment, the digital image data 730 of the pseudo ROM device 650 is transferred by a pseudo ROM writer (not shown) that exchanges data with the pseudo ROM interface 640 of the pseudo ROM device 650 prior to mounting on the display control unit 60. To be recorded. In this embodiment, the relay CPU 652 of the pseudo ROM device 650 detects a defective block in the NAND flash memory 660 when the power is first connected to a pseudo ROM writer (not shown), and displays the result of detecting the defective block. Based on this, an address correspondence table 720 is created, and the address correspondence table 720 is written in the first good block. Thereafter, the relay CPU 652 records the digital image data 730 in the NAND flash memory 660 while avoiding the defective block based on the address correspondence table 720 in accordance with the write signal of the digital image data 730 from the pseudo ROM writer (not shown). Thereafter, the pseudo ROM device 650 is mounted on the display control unit 60.

Ｂ．第１の実施例におけるパチンコ機１０の動作：
Ｂ−１．中継ＣＰＵ６５２の動作：
図５は、擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行されるリード中継処理を示すフローチャートである。データの読み出し信号が、擬似ＲＯＭインタフェース６５８に入力されると、中継ＣＰＵ６５２は、図５に示すリード中継処理を開始する。中継ＣＰＵ６５２は、図５に示すリード中継処理を開始すると、擬似ＲＯＭインタフェース６５８から読み出し信号を受け取る（ステップＳ１１０）。その後、中継ＣＰＵ６５２は、受け取った読み出し信号によって指定された論理ブロックアドレスをアドレス対応テーブル７２０に参照して、その論理ブロックアドレスに対応付けられている物理ブロックアドレスを特定する（ステップＳ１２０）。その後、中継ＣＰＵ６５２は、特定した物理ブロックアドレスに記録されているデジタル画像データ７３０をＮＡＮＤ型フラッシュメモリ６６０から読み出す（ステップＳ１３０）。その後、中継ＣＰＵ６５２は、読み出したデジタル画像データ７３０を、擬似ＲＯＭインタフェース６５８を介して擬似ＲＯＭデバイス６５０の外部であるＲＯＭインタフェース６５９に提供する（ステップＳ１４０）。 B. Operation of the pachinko machine 10 in the first embodiment:
B-1. Operation of relay CPU 652:
FIG. 5 is a flowchart showing a read relay process executed by the relay CPU 652 of the pseudo ROM device 650. When the data read signal is input to the pseudo ROM interface 658, the relay CPU 652 starts the read relay process shown in FIG. When the relay CPU 652 starts the read relay process shown in FIG. 5, the relay CPU 652 receives a read signal from the pseudo ROM interface 658 (step S110). Thereafter, the relay CPU 652 refers to the logical block address designated by the received read signal in the address correspondence table 720, and specifies the physical block address associated with the logical block address (step S120). Thereafter, the relay CPU 652 reads out the digital image data 730 recorded at the specified physical block address from the NAND flash memory 660 (step S130). Thereafter, the relay CPU 652 provides the read digital image data 730 to the ROM interface 659 outside the pseudo ROM device 650 via the pseudo ROM interface 658 (step S140).

なお、本実施例では、パチンコ機１０の電源投入時に、中継ＣＰＵ６５２は、初期設定として、ＮＡＮＤ型フラッシュメモリ６６０からアドレス対応テーブル７２０を中継ＲＡＭ６５４に読み込む。その後、中継ＣＰＵ６５２は、中継ＲＡＭ６５４に読み込んだアドレス対応テーブル７２０を参照して、図５のリード中継処理を実行する。これによって、ＮＡＮＤ型フラッシュメモリ６６０からのデータの読み出し速度の向上を図ることができる。 In this embodiment, when the power of the pachinko machine 10 is turned on, the relay CPU 652 reads the address correspondence table 720 from the NAND flash memory 660 into the relay RAM 654 as an initial setting. Thereafter, the relay CPU 652 executes the read relay process of FIG. 5 with reference to the address correspondence table 720 read into the relay RAM 654. Thereby, the reading speed of data from the NAND flash memory 660 can be improved.

図６は、擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行されるライト中継処理を示すフローチャートである。データの書き込み信号が、擬似ＲＯＭインタフェース６５８に入力されると、中継ＣＰＵ６５２は、図６に示すライト中継処理を開始する。中継ＣＰＵ６５２は、図６に示すライト中継処理を開始すると、擬似ＲＯＭインタフェース６５８から書き込み信号を受け取る（ステップＳ２１０）。その後、中継ＣＰＵ６５２は、擬似ＲＯＭインタフェース６５８のライト端子６５９に入力されたライト信号がハイレベル（１）であるか否かを判断する（ステップＳ２１５）。 FIG. 6 is a flowchart showing the write relay process executed by the relay CPU 652 of the pseudo ROM device 650. When a data write signal is input to the pseudo ROM interface 658, the relay CPU 652 starts the write relay process shown in FIG. When the relay CPU 652 starts the write relay process shown in FIG. 6, it receives a write signal from the pseudo ROM interface 658 (step S210). Thereafter, the relay CPU 652 determines whether or not the write signal input to the write terminal 659 of the pseudo ROM interface 658 is at a high level (1) (step S215).

ライト端子６５９に入力されたライト信号がローレベル（０）である場合、例えば、擬似ＲＯＭデバイス６５０が表示制御部６０に実装されている場合（ステップＳ２１５）、中継ＣＰＵ６５２は、擬似ＲＯＭインタフェース６５８から受け取った書き込み信号に基づくデータの書き込みを実行することなく、ライト中継処理を終了する。 When the write signal input to the write terminal 659 is at a low level (0), for example, when the pseudo ROM device 650 is mounted on the display control unit 60 (step S215), the relay CPU 652 starts from the pseudo ROM interface 658. The write relay process is terminated without executing data writing based on the received write signal.

一方、ライト端子６５９に入力されたライト信号がハイレベル（１）である場合、例えば、表示制御部６０への実装に先立って擬似ＲＯＭデバイス６５０にデジタル画像データ７３０が記録される場合（ステップＳ２１５）、中継ＣＰＵ６５２は、擬似ＲＯＭインタフェース６５８から受け取った書き込み信号によって書き込み指定された論理ブロックアドレスをアドレス対応テーブル７２０に参照して、その論理ブロックアドレスに対応付けられている物理ブロックアドレスを特定する（ステップＳ２２０）。その後、中継ＣＰＵ６５２は、アドレス対応テーブル７２０で特定した物理ブロックアドレスに、書き込み信号に含まれるデジタル画像データ７３０を書き込む（ステップＳ２３０）。 On the other hand, when the write signal input to the write terminal 659 is at a high level (1), for example, when the digital image data 730 is recorded in the pseudo ROM device 650 prior to mounting on the display control unit 60 (step S215). The relay CPU 652 identifies the physical block address associated with the logical block address by referring to the address correspondence table 720 for the logical block address designated by the write signal received from the pseudo ROM interface 658 (see FIG. Step S220). Thereafter, the relay CPU 652 writes the digital image data 730 included in the write signal to the physical block address specified by the address correspondence table 720 (step S230).

以上説明したパチンコ機１０によれば、ＮＡＮＤ型フラッシュメモリ６６０においてデジタル画像データ７３０が記録された良ブロックの物理ブロックアドレスを並べた一連の物理ブロックアドレスが、ＲＯＭインタフェース６４０で取り扱われる論理ブロックアドレスに対応付けられているため、ＲＯＭインタフェース６４０を介してＮＡＮＤ型フラッシュメモリ６６０からデジタル画像データ７３０を読み出すことができる。すなわち、異なる不良ブロック構成を有するＮＡＮＤ型フラッシュメモリ６６０であっても、ＲＯＭインタフェース６４０側からは、同一のデータ配列を有するＲＯＭとして認識される。したがって、パチンコ機１０において、ＮＡＮＤ型フラッシュメモリ６６０をデジタル画像データ７３０の記録媒体として利用することができる。 According to the pachinko machine 10 described above, a series of physical block addresses in which physical block addresses of good blocks in which the digital image data 730 is recorded in the NAND flash memory 660 are arranged are logical block addresses handled by the ROM interface 640. Accordingly, the digital image data 730 can be read from the NAND flash memory 660 via the ROM interface 640. That is, even the NAND flash memory 660 having a different defective block configuration is recognized as a ROM having the same data arrangement from the ROM interface 640 side. Therefore, in the pachinko machine 10, the NAND flash memory 660 can be used as a recording medium for the digital image data 730.

また、擬似ＲＯＭデバイス６５０の外部からＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みの可否を、ライト端子６５９に入力されるライト信号によって管理することができる。また、表示制御部６０に実装された擬似ＲＯＭデバイス６５０のライト端子６５９はグランドに接続されることによって、ＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みが常時禁止される。これによって、擬似ＲＯＭデバイス６５０に対する複雑な制御を行うことなしに、ＮＡＮＤ型フラッシュメモリ６６０に書き込まれたデジタル画像データ７３０の改変を防止することができる。 Further, whether or not data can be written to the NAND flash memory 660 from the outside of the pseudo ROM device 650 can be managed by a write signal input to the write terminal 659. The write terminal 659 of the pseudo ROM device 650 mounted on the display control unit 60 is connected to the ground, so that data writing to the NAND flash memory 660 is always prohibited. Accordingly, it is possible to prevent the digital image data 730 written in the NAND flash memory 660 from being modified without performing complicated control on the pseudo ROM device 650.

また、圧縮されたデジタル画像データの伸張を二つの伸張ＲＡＭ６３６，６３８を切り替えて実行するため、伸張回路６３２によるデジタル画像データの伸張と、ＶＤＰ６２０によるデジタル画像データの読み出しとを同時に実行することができるため、ＮＡＮＤ型フラッシュメモリ６６０からＶＤＰ６２０へのデジタル画像データの転送における処理効率を向上させることができる。また、二つの伸張ＲＡＭ６３６，６３８におけるアドレス空間の各々が、同じ論理ブロックアドレス空間に共通して対応付けられているため、ＶＤＰ６２０におけるメモリ管理処理の簡素化を図ることができる。 Further, since the compressed digital image data is decompressed by switching between the two decompression RAMs 636 and 638, the digital image data can be decompressed by the decompression circuit 632 and the digital image data can be read by the VDP 620 at the same time. Therefore, the processing efficiency in transferring digital image data from the NAND flash memory 660 to the VDP 620 can be improved. Further, since each of the address spaces in the two decompression RAMs 636 and 638 is associated with the same logical block address space, the memory management processing in the VDP 620 can be simplified.

Ｃ．第２の実施例：
第２の実施例におけるパチンコ機１０の構成は、ＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みの禁止を管理するために、擬似ＲＯＭインタフェース６５８のライト端子６５９に代えて、またはライト端子６５９と共に、擬似ＲＯＭデバイス６５０の内部に設定されたライトフラグ７１５を有する点を除き、第１の実施例と同様である。 C. Second embodiment:
The configuration of the pachinko machine 10 in the second embodiment is a pseudo ROM instead of the write terminal 659 of the pseudo ROM interface 658 or together with the write terminal 659 in order to manage prohibition of data writing to the NAND flash memory 660. Except for having a write flag 715 set inside the device 650, it is the same as in the first embodiment.

図７は、第２の実施例のパチンコ機１０における表示制御部６０の電気的構成を主に示すブロック図である。第２の実施例における表示制御部６０に実装された擬似ＲＯＭデバイス６５０のＮＡＮＤ型フラッシュメモリ６６０には、アドレス対応テーブル７２０およびデジタル画像データ７３０に加えて、ＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みの可否を示すライトフラグ７１５が、アドレス対応テーブル７２０と同じ良ブロックに予め記録されている。本実施例では、ライトフラグ７１５は、「０」と「１」で表される二値データであり、「０」の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み可を示し、「１」の場合にデータＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み不可を示す。本実施例では、表示制御部６０に実装された擬似ＲＯＭデバイス６５０のＮＡＮＤ型フラッシュメモリ６６０には、ライトフラグ７１５が「１」の値で予め設定されている。 FIG. 7 is a block diagram mainly showing an electrical configuration of the display control unit 60 in the pachinko machine 10 of the second embodiment. In addition to the address correspondence table 720 and the digital image data 730, the NAND flash memory 660 of the pseudo ROM device 650 mounted on the display control unit 60 in the second embodiment writes data to the NAND flash memory 660. A write flag 715 indicating availability is recorded in advance in the same good block as the address correspondence table 720. In this embodiment, the write flag 715 is binary data represented by “0” and “1”. When “0”, the write flag 715 indicates that data can be written to the NAND flash memory 660, Indicates that data cannot be written to the data NAND flash memory 660. In this embodiment, the write flag 715 is preset with a value of “1” in the NAND flash memory 660 of the pseudo ROM device 650 mounted on the display control unit 60.

本実施例では、擬似ＲＯＭデバイス６５０のライトフラグ７１５は、表示制御部６０への実装に先立って、擬似ＲＯＭデバイス６５０の擬似ＲＯＭインタフェース６４０とデータのやり取りを行う擬似ＲＯＭライタ（図示しない）からのフラグ変更信号に基づいて記録される。本実施例では、擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２は、接続された擬似ＲＯＭライタ（図示しない）から擬似ＲＯＭデバイス６５０に書き込まれる予定であるデータの総容量値を取得した後、取得した総容量値に応じた良ブロックを確保するまで、ＮＡＮＤ型フラッシュメモリ６６０の不良ブロックの検出を行い、不良ブロックの検出結果に基づいてアドレス対応テーブル７２０を作成して、最初の良ブロックにアドレス対応テーブル７２０を書き込む。本実施例では、中継ＣＰＵ６５２は、擬似ＲＯＭライタ（図示しない）からのフラグ変更信号に基づいてライトフラグ７１５を「０」に設定した後、擬似ＲＯＭライタ（図示しない）からのデジタル画像データ７３０の書き込み信号に従って、不良ブロックを避けてデジタル画像データ７３０をＮＡＮＤ型フラッシュメモリ６６０に記録する。その後、中継ＣＰＵ６５２は、擬似ＲＯＭライタ（図示しない）からのフラグ変更信号に基づいてライトフラグ７１５を「１」に設定する。その後、擬似ＲＯＭデバイス６５０は表示制御部６０に実装される。 In this embodiment, the write flag 715 of the pseudo ROM device 650 is received from a pseudo ROM writer (not shown) that exchanges data with the pseudo ROM interface 640 of the pseudo ROM device 650 prior to mounting on the display control unit 60. Recorded based on the flag change signal. In this embodiment, the relay CPU 652 of the pseudo ROM device 650 acquires the total capacity value of data that is to be written to the pseudo ROM device 650 from the connected pseudo ROM writer (not shown), and then acquires the acquired total capacity value. Until a good block corresponding to the above is secured, a defective block of the NAND flash memory 660 is detected, an address correspondence table 720 is created based on the detection result of the defective block, and the address correspondence table 720 is created for the first good block. Write. In this embodiment, the relay CPU 652 sets the write flag 715 to “0” based on the flag change signal from the pseudo ROM writer (not shown) and then the digital image data 730 from the pseudo ROM writer (not shown). According to the write signal, the digital image data 730 is recorded in the NAND flash memory 660 while avoiding the defective block. Thereafter, the relay CPU 652 sets the write flag 715 to “1” based on a flag change signal from a pseudo ROM writer (not shown). Thereafter, the pseudo ROM device 650 is mounted on the display control unit 60.

第２の実施例におけるパチンコ機１０の動作は、擬似ＲＯＭインタフェース６５８のライト端子６５９に代えて、擬似ＲＯＭデバイス６５０の内部に設定されたライトフラグ７１５に基づいてライト中継処理を行う点を除き、第１の実施例の動作と同様である。 The operation of the pachinko machine 10 in the second embodiment is performed except that the write relay process is performed based on the write flag 715 set inside the pseudo ROM device 650 instead of the write terminal 659 of the pseudo ROM interface 658. The operation is the same as that of the first embodiment.

図８は、第２の実施例において擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行されるライト中継処理を示すフローチャートである。データの書き込み信号が、擬似ＲＯＭインタフェース６５８に入力されると、中継ＣＰＵ６５２は、図８に示すライト中継処理を開始する。中継ＣＰＵ６５２は、図８に示すライト中継処理を開始すると、擬似ＲＯＭインタフェース６５８から書き込み信号を受け取る（ステップＳ３１０）。その後、中継ＣＰＵ６５２は、ライトフラグ７１５がハイレベル（１）であるか否かを判断する（ステップＳ３１５）。 FIG. 8 is a flowchart showing the write relay process executed by the relay CPU 652 of the pseudo ROM device 650 in the second embodiment. When a data write signal is input to the pseudo ROM interface 658, the relay CPU 652 starts the write relay process shown in FIG. When the relay CPU 652 starts the write relay process shown in FIG. 8, the relay CPU 652 receives a write signal from the pseudo ROM interface 658 (step S310). Thereafter, the relay CPU 652 determines whether or not the write flag 715 is at a high level (1) (step S315).

ライトフラグ７１５がハイレベル（１）である場合、例えば、擬似ＲＯＭデバイス６５０が表示制御部６０に実装されている場合（ステップＳ３１５）、中継ＣＰＵ６５２は、擬似ＲＯＭインタフェース６５８から受け取った書き込み信号に基づくデータの書き込みを実行することなく、ライト中継処理を終了する。 When the write flag 715 is at the high level (1), for example, when the pseudo ROM device 650 is mounted on the display control unit 60 (step S315), the relay CPU 652 is based on the write signal received from the pseudo ROM interface 658. The write relay process is terminated without executing data writing.

一方、ライトフラグ７１５がローレベル（０）である場合、例えば、表示制御部６０への実装に先立って擬似ＲＯＭデバイス６５０にデジタル画像データ７３０が記録される場合（ステップＳ３１５）、中継ＣＰＵ６５２は、擬似ＲＯＭインタフェース６５８から受け取った書き込み信号によって書き込み指定された論理ブロックアドレスをアドレス対応テーブル７２０に参照して、その論理ブロックアドレスに対応付けられている物理ブロックアドレスを特定する（ステップＳ３２０）。その後、中継ＣＰＵ６５２は、アドレス対応テーブル７２０で特定した物理ブロックアドレスに、書き込み信号に含まれるデジタル画像データ７３０を書き込む（ステップＳ３３０）。 On the other hand, when the write flag 715 is at the low level (0), for example, when the digital image data 730 is recorded in the pseudo ROM device 650 prior to mounting on the display control unit 60 (step S315), the relay CPU 652 The physical block address associated with the logical block address is specified by referring to the address correspondence table 720 for the logical block address designated by the write signal received from the pseudo ROM interface 658 (step S320). Thereafter, the relay CPU 652 writes the digital image data 730 included in the write signal to the physical block address specified by the address correspondence table 720 (step S330).

なお、本実施例では、パチンコ機１０の電源投入時に、中継ＣＰＵ６５２は、初期設定として、アドレス対応テーブル７２０と共に、ＮＡＮＤ型フラッシュメモリ６６０からライトフラグ７１５を中継ＲＡＭ６５４に読み込む。これによって、図８のライト中継処理の処理速度の向上を図ることができる。 In this embodiment, when the pachinko machine 10 is turned on, the relay CPU 652 reads the write flag 715 from the NAND flash memory 660 into the relay RAM 654 as an initial setting together with the address correspondence table 720. As a result, the processing speed of the write relay processing of FIG. 8 can be improved.

以上説明した第２の実施例におけるパチンコ機１０によれば、第１の実施例と同様に、パチンコ機１０において、ＮＡＮＤ型フラッシュメモリ６６０をデジタル画像データの記録媒体として利用することができる。また、擬似ＲＯＭデバイス６５０の外部からＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みの可否を、擬似ＲＯＭデバイス６５０の内部に設定されたライトフラグ７１５によって管理することができる。また、表示制御部６０に実装された擬似ＲＯＭデバイス６５０のライトフラグ７１５は「１」の値に予め設定されることによって、ＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みが常時禁止される。これによって、擬似ＲＯＭデバイス６５０に対する複雑な制御を行うことなしに、ＮＡＮＤ型フラッシュメモリ６６０に書き込まれたデジタル画像データ７３０の改変を防止することができる。 According to the pachinko machine 10 in the second embodiment described above, the NAND flash memory 660 can be used as a recording medium for digital image data in the pachinko machine 10 as in the first embodiment. Further, whether or not data can be written to the NAND flash memory 660 from the outside of the pseudo ROM device 650 can be managed by a write flag 715 set inside the pseudo ROM device 650. The write flag 715 of the pseudo ROM device 650 mounted on the display control unit 60 is set to a value of “1” in advance, so that data writing to the NAND flash memory 660 is always prohibited. Accordingly, it is possible to prevent the digital image data 730 written in the NAND flash memory 660 from being modified without performing complicated control on the pseudo ROM device 650.

Ｄ．その他の実施形態：
以上、本発明の実施の形態について説明したが、本発明はこうした実施の形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内において様々な形態で実施し得ることは勿論である。例えば、ＮＡＮＤ型フラッシュメモリ６６０は、不良ブロックを飛ばしてデジタル画像データが順次記録されたものに限るものではなく、不良ブロックを他の良ブロックで代替した代替ブロックを利用してデジタル画像データが記録されたものであっても良い。 D. Other embodiments:
As mentioned above, although embodiment of this invention was described, this invention is not limited to such embodiment at all, Of course, it can implement with various forms within the range which does not deviate from the meaning of this invention. is there. For example, the NAND flash memory 660 is not limited to one in which digital image data is sequentially recorded by skipping defective blocks, and digital image data is recorded using an alternative block in which the defective block is replaced with another good block. It may be what was done.

図９は、他の実施形態における中継メモリ６５６に記憶されたアドレス対応テーブル７２０の一例を示す説明図である。図９のアドレス対応テーブル７２０で管理されるＮＡＮＤ型フラッシュメモリ６６０には、良ブロックの一部が代替ブロックとして用意され、デジタル画像データ７３０は、一連の物理ブロックアドレスの順に従ってＮＡＮＤ型フラッシュメモリ６６０に順次記録され、記録対象となった物理データブロックが不良ブロックである場合、その不良ブロックに記録すべきデータは、代替ブロックに記録される。図９に示す例では、良ブロックである物理ブロックアドレスＰＢＡ０００１〜ＰＢＡ０００３の物理データブロックには、デジタル画像データＧＤ００００〜ＧＤ０００２が順次記録され、不良ブロックである物理ブロックアドレスＰＢＡ０００４の物理データブロックに記録すべきデジタル画像データＧＤ０００３は、代替ブロックである物理ブロックアドレスＰＢＡ９９９９の物理データブロックに記録され、後続のデジタル画像データは、同様に順次記録されている。図９に示す例では、一連の論理ブロックアドレス７２２は、デジタル画像データが記録された良ブロックの物理ブロックアドレスをデジタル画像データの格納順に並べた一連の物理ブロックアドレスに順次対応付けられている。例えば、論理ブロックアドレスＬＢＡ０００３は、物理ブロックアドレスＰＢＡ０００３の不良ブロックに対応する代替ブロックである物理ブロックアドレスＰＢＡ９９９９に対応付けられている。 FIG. 9 is an explanatory diagram illustrating an example of the address correspondence table 720 stored in the relay memory 656 according to another embodiment. In the NAND flash memory 660 managed by the address correspondence table 720 in FIG. 9, a part of the good block is prepared as a substitute block, and the digital image data 730 is stored in the NAND flash memory 660 in the order of a series of physical block addresses. If the physical data block that is sequentially recorded and recorded is a defective block, the data to be recorded in the defective block is recorded in the alternative block. In the example shown in FIG. 9, digital image data GD0000 to GD0002 are sequentially recorded in the physical data blocks of physical block addresses PBA0001 to PBA0003 that are good blocks, and are recorded in the physical data block of physical block address PBA0004 that is a defective block. The digital image data GD0003 to be recorded is recorded in the physical data block of the physical block address PBA9999 which is a substitute block, and the subsequent digital image data is sequentially recorded in the same manner. In the example shown in FIG. 9, a series of logical block addresses 722 are sequentially associated with a series of physical block addresses in which physical block addresses of good blocks on which digital image data is recorded are arranged in the order of storage of the digital image data. For example, the logical block address LBA0003 is associated with a physical block address PBA9999 that is an alternative block corresponding to the defective block of the physical block address PBA0003.

また、本実施例では、ＮＡＮＤ型フラッシュメモリ６６０に記録されたデジタル画像データ７３０は圧縮データとしたが、他の実施形態として、ＮＡＮＤ型フラッシュメモリ６６０に記録されたデジタル画像データ７３０は非圧縮データであっても良い。また、本実施例では、ＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みの禁止は、中継ＣＰＵ６５２のソフトウェアに基づく動作によって実現したが、中継ＣＰＵ６５２などの機能をＡＳＩＣ（Application Specific Integrated Circuit）でハード的に構成することによって実現しても良い。また、本実施例では、ライト端子６５９に入力されるライト信号は、ハイレベル（１）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み可を示し、ローレベル（０）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み不可を示すとしたが、他の実施形態として、ローレベル（０）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み可を示し、ハイレベル（１）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み不可を示すとしても良い。また、本実施例では、擬似ＲＯＭデバイス６５０に設定されるライトフラグ７１５は、ローレベル（０）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み可を示し、ハイレベル（１）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み不可を示すとしたが、他の実施形態として、ハイレベル（１）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み可を示し、ローレベル（０）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み不可を示すとしても良い。 In this embodiment, the digital image data 730 recorded in the NAND flash memory 660 is compressed data. However, in another embodiment, the digital image data 730 recorded in the NAND flash memory 660 is uncompressed data. It may be. In this embodiment, the prohibition of data writing to the NAND flash memory 660 is realized by an operation based on the software of the relay CPU 652, but the functions of the relay CPU 652 and the like are configured in hardware by an ASIC (Application Specific Integrated Circuit). It may be realized by doing. In this embodiment, when the write signal input to the write terminal 659 is a high level (1) value, it indicates that data can be written to the NAND flash memory 660 and is a low level (0) value. In this embodiment, it is indicated that data cannot be written to the NAND flash memory 660. However, in another embodiment, when the value is low level (0), data can be written to the NAND flash memory 660 and high level (1 ) May indicate that data cannot be written to the NAND flash memory 660. In this embodiment, the write flag 715 set in the pseudo ROM device 650 indicates that data can be written to the NAND flash memory 660 when the low level (0) value, and the high level (1) value. In this case, it is indicated that data cannot be written to the NAND flash memory 660. However, in another embodiment, when the value is high level (1), the data can be written to the NAND flash memory 660 and low level is indicated. A value of (0) may indicate that data cannot be written to the NAND flash memory 660.

パチンコ機１０の全体構成を示す正面図である。1 is a front view showing an overall configuration of a pachinko machine 10. FIG. パチンコ機１０の電気的な概略構成を示すブロック図である。2 is a block diagram showing an electrical schematic configuration of a pachinko machine 10. FIG. パチンコ機１０における表示制御部６０の電気的構成を主に示すブロック図である。4 is a block diagram mainly showing an electrical configuration of a display control unit 60 in the pachinko machine 10. FIG. 中継メモリ６５６に記憶されたアドレス対応テーブル７２０の一例を示す説明図である。6 is an explanatory diagram illustrating an example of an address correspondence table 720 stored in a relay memory 656. FIG. 擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行されるリード中継処理を示すフローチャートである。15 is a flowchart showing a read relay process executed by the relay CPU 652 of the pseudo ROM device 650. 擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行されるライト中継処理を示すフローチャートである。15 is a flowchart showing a write relay process executed by the relay CPU 652 of the pseudo ROM device 650. 第２の実施例のパチンコ機１０における表示制御部６０の電気的構成を主に示すブロック図である。It is a block diagram which mainly shows the electric constitution of the display control part 60 in the pachinko machine 10 of a 2nd Example. 第２の実施例における擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行されるライト中継処理を示すフローチャートである。It is a flowchart which shows the write relay process performed by the relay CPU652 of the pseudo ROM device 650 in a 2nd Example. 他の実施形態における中継メモリ６５６に記憶されたアドレス対応テーブル７２０の一例を示す説明図である。It is explanatory drawing which shows an example of the address corresponding | compatible table 720 memorize | stored in the relay memory 656 in other embodiment.

Explanation of symbols

１０…パチンコ機
２０…外枠
３０…内枠
３２…ハンドル
３４…スピーカ
３６…演出センサ
４０…遊技パネル
４２…ＬＣＤ
４４…入賞口
４４２…遊技球センサ
４４４…入賞口駆動部
４５…演出駆動部
４６…電飾部
４６２…ＬＥＤ
４７…演出センサ
５０…ガラス枠
５５…スピーカ
５６…電飾部
５６２・・・ＬＥＤ
８０…カードユニット
３１０…払出制御基板
４１０…主制御基板
４２０…周辺制御基板
４３０…パネル電飾基板
４４０…周辺分配基板
４５０…枠電飾基板
６０…表示制御部
６１０…描画制御部
６２０…ＶＤＰ
６３２…伸張回路
６３４…バススイッチ回路
６３６，６３８…伸張ＲＡＭ
６５０…擬似ＲＯＭデバイス
６５２…中継ＣＰＵ
６５４…中継ＲＡＭ
６５６…中継メモリ
６５８…擬似ＲＯＭインタフェース
６５９…ライト端子
７１０…中継プログラム
７１５…ライトフラグ
７２０…アドレス対応テーブル
７２２…論理ブロックアドレス
７２４…物理ブロックアドレス
７２６…ブロック状態
７２８…格納データ
７３０…デジタル画像データ DESCRIPTION OF SYMBOLS 10 ... Pachinko machine 20 ... Outer frame 30 ... Inner frame 32 ... Handle 34 ... Speaker 36 ... Production sensor 40 ... Game panel 42 ... LCD
44 ... Winning slot 442 ... Game ball sensor 444 ... Winning slot drive unit 45 ... Direction drive unit 46 ... Electric decoration unit 462 ... LED
47 ... Production sensor 50 ... Glass frame 55 ... Speaker 56 ... Illumination part 562 ... LED
DESCRIPTION OF SYMBOLS 80 ... Card unit 310 ... Discharge control board 410 ... Main control board 420 ... Peripheral control board 430 ... Panel illumination board 440 ... Peripheral distribution board 450 ... Frame illumination board 60 ... Display control part 610 ... Drawing control part 620 ... VDP
632 ... expansion circuit 634 ... bus switch circuit 636, 638 ... expansion RAM
650 ... Pseudo ROM device 652 ... Relay CPU
654 ... Relay RAM
656 ... Relay memory 658 ... Pseudo ROM interface 659 ... Write terminal 710 ... Relay program 715 ... Write flag 720 ... Address correspondence table 722 ... Logical block address 724 ... Physical block address 726 ... Block state 728 ... Stored data 730 ... Digital image data

Claims

A control device for a gaming machine that controls a display mode of a moving image displayed on a display screen of a gaming machine,
A NAND flash memory in which digital image data is recorded;
A sequential interface for sequential access;
A relay unit that relays data transmission between the NAND flash memory and the sequential interface;
A video display processor that generates a video signal for displaying the moving image based on digital image data read from the NAND flash memory through the sequential interface, and
The NAND flash memory has a plurality of physical data blocks each assigned a series of physical block addresses in the order of physical memory arrangement,
The digital image data is recorded in a good block capable of physically recording data, avoiding a defective block that is physically impossible to record data among the plurality of physical data blocks,
The relay unit is
Stores an address correspondence table in which a series of physical block addresses in which physical block addresses of good blocks in which the digital image data is recorded are arranged are sequentially associated with a series of logical block addresses used for data exchange by the sequential interface. Address correspondence means;
Address specifying means for specifying a physical block address corresponding to a logical block address designated to be read from the sequential interface based on the address correspondence table;
Read means for reading the digital image data from the physical data block to which the identified physical block address is assigned;
Data providing means for providing the read digital image data to the sequential interface;
A gaming machine control device comprising: write prohibiting means for prohibiting data writing to the NAND flash memory.

A control device for a gaming machine according to claim 1,
The light prohibition means is
A write terminal that is electrically connected to the sequential interface and receives an input of a write signal indicating whether or not data can be written to the NAND flash memory;
When the write signal input to the write terminal indicates that data can be written, write execution means for executing data writing to the NAND flash memory instructed from the sequential interface;
A gaming machine control device comprising: a write rejection unit that rejects data writing to the NAND flash memory instructed from the sequential interface when a write signal input to the write terminal indicates that data cannot be written.

A gaming machine control device according to claim 2,
The write signal is a signal indicating whether or not data can be written to the NAND flash memory by a high level of a binary signal and indicating that data cannot be written to the NAND flash memory by a low level of a binary signal,
The light terminal is a gaming machine control device connected to a ground.

A control device for a gaming machine according to claim 1,
The light prohibition means is
A flag storage unit for storing a write flag indicating whether data can be written to the NAND flash memory;
When the write flag stored in the flag storage unit indicates that data can be written, write execution means for executing data writing to the NAND flash memory instructed from the sequential interface;
When the write flag stored in the flag storage unit indicates that data cannot be written, the controller for gaming machine includes: a write rejection unit that rejects data writing to the NAND flash memory instructed from the sequential interface. .

5. The write flag is stored in advance in the flag storage unit with a value indicating that data cannot be written to the NAND flash memory before the NAND flash memory is mounted on the gaming machine control device. The gaming machine control device described.

The digital image data is sequentially recorded in the NAND flash memory in the order of the series of physical block addresses, and when the physical data block to be recorded is a bad block, data to be recorded after the bad block 6. The gaming machine control device according to any one of claims 1 to 5, which is sequentially recorded after a good block following the defective block.

The digital image data is sequentially recorded in the NAND flash memory in the order of the series of physical block addresses. When the physical data block to be recorded is a bad block, the data to be recorded in the bad block is 6. The gaming machine control device according to claim 1, wherein the defective block is recorded in a substitute block obtained by substituting another good block.

A control device for a gaming machine according to any one of claims 1 to 7,
The digital image data is recorded in the NAND flash memory as compressed data,
The gaming machine control device further includes:
A decompression circuit for decompressing the digital image data provided by the relay unit;
Two decompression memories for storing the decompressed digital image data;
A bus switch circuit that switches a memory bus connection to each of the two expansion memories so that a memory access to one of the expansion memories by the expansion circuit and a memory access to the other of the expansion memories by the video display processor can be executed simultaneously. When,
And a common address means for associating each of the address spaces in the two decompression memories with the same logical block address space used by the video display processor for memory access.

A gaming machine comprising the gaming machine control device according to any one of claims 1 to 8.