JP2008224470A - 半導体試験装置 - Google Patents

Abstract

【課題】ＤＵＴへ印加する信号波形に漏れ電圧波形が重畳されず、波形品位の向上が可能な半導体試験装置を実現する。
【解決手段】パターンに基づいて通常の試験信号または高電圧信号を選択的にＤＵＴに印加する半導体試験装置において、パターンが入力されると共に通常の試験信号を出力し、高電圧信号をＤＵＴへ印加する時は出力を高インピーダンスとするドライバと、ドライバとＤＵＴとの間に設けられた第１のリレーと、パターンが入力されると共に高電圧信号を出力する高電圧ドライバと、ドライバの入力と高電圧ドライバの間に設けられた第２のリレーと、高電圧ドライバとＤＵＴとの間に設けられた第３のリレーとを備える。
【選択図】 図１

Description

本発明は、通常の試験信号と高電圧信号のどちらか一方を被試験対象デバイス（以下、ＤＵＴ（Device Under Test）という）へ印加して試験を行う半導体試験装置に関し、特にＤＵＴへ印加する信号波形に漏れ電圧波形が重畳されず、波形品位の向上が可能な半導体試験装置に関する。

半導体試験装置において、ＤＵＴへの信号の印加及びＤＵＴから出力される信号に基づいて良否判定を行うのがピンエレクトロニクス部である。一般に、ピンエレクトロニクス部は、ＤＵＴへ信号を印加するドライバ、ＤＵＴからの出力信号を受けるコンパレータ及び電圧や電流を測定するＤＣ（Direcet Current）計測部等で構成される。

近年では、フラッシュメモリ等において、高電圧の信号を印加する試験が行われているため、高電圧を出力することができるドライバ（以下、高電圧ドライバという）がピンエレクトロニクス部に実装されてきている。

従来の半導体試験装置に関連する先行技術文献としては次のようなものがある。

特開平１１−３２６４５８号公報

図６はこのような従来のピンエレクトロニクス部のドライバ部分を示す構成ブロック図である。図６において、ドライバ１は、パターン発生部（図示せず）から発生されるパターンを予め設定されているハイ側入力電圧（ＶＩＨ）及びロー側入力電圧（ＶＩＬ）の電圧レベルで出力する。リレー２、リレー３及びリレー５は、メカニカルリレーであり、増幅器４は、入力信号の電圧レベルをｎ倍に増幅して出力する。

パターン発生部の出力はドライバ１の入力に接続され、ドライバ１の出力はリレー２の一端及びリレー３の一端にそれぞれ接続される。リレー２の他端はリレー５の一端及びＤＵＴの入力端子にそれぞれ接続され、リレー３の他端は増幅器４の入力に接続される。増幅器４の出力はリレー５の他端に接続される。

図６に示す従来例の動作を説明する。通常の試験信号を印加する試験の場合は、まず、ドライバ１にＶＩＨ及びＶＩＬの電圧レベルを設定し、リレー２をＯＮ、リレー３及びリレー５をＯＦＦする。そして、パターン発生部からドライバ１へパターンが入力され、ドライバ１はそのパターンに従ってＶＩＨ及びＶＩＬの電圧レベルでＤＵＴへ試験信号を出力する（経路Ｘ）。

一方、高電圧信号を印加する試験の場合は、ドライバ１にＶＩＨ及びＶＩＬの電圧レベルを設定し、リレー２をＯＦＦ、リレー３及びリレー５をＯＮする。そして、パターン発生部からドライバ１へパターンが入力され、ドライバ１はそのパターンに従ってＶＩＨ及びＶＩＬの電圧レベルで出力する。ドライバ１の出力が増幅器４でｎ倍に増幅され、ＤＵＴへ出力される（経路Ｙ）。

一般に、リレー２、リレー３及びリレー５は、メカニカルリレーが使用されるが、寿命が短く、高価でもあるため、最近では、長寿命で安価な半導体リレーに置き換えられてきている。

また、通常の試験信号のＶＩＨレベルは−１Ｖ〜６Ｖ、ＶＩＬレベルは−２Ｖ〜５Ｖで、高電圧信号のＶＩＨレベルは０Ｖ〜１５Ｖ、ＶＩＬレベルは−１Ｖ〜６Ｖ程度である。

図７はこのような従来のピンエレクトロニクス部のドライバ部分を示す構成ブロック図であり、図６と共通する部分には同一の符号を付けている。図７において、リレー６、リレー７及びリレー８は半導体リレーである。

パターン発生部の出力はドライバ１の入力に接続され、ドライバ１の出力はリレー６の一端及びリレー７の一端にそれぞれ接続される。リレー６の他端はリレー８の一端及びＤＵＴの入力端子にそれぞれ接続され、リレー７の他端は増幅器４の入力に接続される。増幅器４の出力はリレー８の他端に接続される。

図７に示す従来例の動作を説明する。通常の試験信号を印加する試験の場合は、まず、ドライバ１にＶＩＨ及びＶＩＬの電圧レベルを設定し、リレー６をＯＮ、リレー７及びリレー８をＯＦＦする。そして、パターン発生部からドライバ１へパターンが入力され、ドライバ１はそのパターンに従ってＶＩＨ及びＶＩＬの電圧レベルでＤＵＴへ試験信号を出力する。

一方、高電圧信号を印加する試験の場合は、ドライバ１にＶＩＨ及びＶＩＬの電圧レベルを設定し、リレー６をＯＦＦ、リレー７及びリレー８をＯＮする。そして、パターン発生部からドライバ１へパターンが入力され、ドライバ１はそのパターンに従ってＶＩＨ及びＶＩＬの電圧レベルで出力する。ドライバ１の出力が増幅器４でｎ倍に増幅され、ＤＵＴへ出力される（経路Ｙ）。

この結果、通常の試験信号を印加する試験の場合はドライバ１の出力をリレー６を介してＤＵＴに印加し、高電圧信号を印加する試験の場合はドライバ１の出力をリレー７を介して増幅器４へ入力すると共に増幅器４でｎ倍に増幅された高電圧信号をリレー８を介してＤＵＴに印加することにより、高電圧信号を発生する経路を設けたので、高電圧信号を印加する試験を行うことが可能になる。

しかし、図７に示す従来例では、半導体リレーであるリレー６内部の端子間容量の影響により、高電圧信号出力時にリレー６をＯＦＦしていてもドライバ１からの漏れ電圧がＤＵＴに印加されてしまうという問題があった。

この現象を図８を用いて具体的に説明する。図８中（Ａ）はドライバ１の出力波形である。この波形が増幅器４へ入力され、図８中（Ｂ）に示すようにｎ倍されて出力される。また、図８中（Ｃ）に示すようにリレー６内部の端子間容量の影響により、リレー６のＤＵＴ側の端子にはドライバ１からの漏れ電圧波形が現れる。そして、図８中（Ｄ）に示すように増幅器４の出力（Ｂ）と漏れ電圧波形（Ｃ）が重畳してＤＵＴに印加される。

従って本発明が解決しようとする課題は、ＤＵＴへ印加する信号波形に漏れ電圧波形が重畳されず、波形品位の向上が可能な半導体試験装置を実現することにある。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
パターンに基づいて通常の試験信号または高電圧信号を選択的にＤＵＴに印加する半導体試験装置において、
前記パターンが入力されると共に前記通常の試験信号を出力し、前記高電圧信号をＤＵＴへ印加する時は出力を高インピーダンスとするドライバと、このドライバと前記ＤＵＴとの間に設けられた第１のリレーと、前記パターンが入力されると共に前記高電圧信号を出力する高電圧ドライバと、前記ドライバの入力と前記高電圧ドライバの間に設けられた第２のリレーと、前記高電圧ドライバと前記ＤＵＴとの間に設けられた第３のリレーとを備えたことを特徴とする。

請求項２記載の発明は、
パターンに基づいて通常の試験信号または高電圧信号を選択的にＤＵＴに印加する半導体試験装置において、
前記パターンが入力されると共に前記通常の試験信号を出力し、前記高電圧信号をＤＵＴへ印加する時は出力を高インピーダンスとするドライバと、このドライバと前記ＤＵＴとの間に設けられた第１のリレーと、前記パターンが入力されると共に前記高電圧信号を出力する高電圧ドライバと、前記ドライバの入力と前記高電圧ドライバの間に設けられたインピーダンス素子と、前記高電圧ドライバと前記ＤＵＴとの間に設けられた第２のリレーとを備えたことを特徴とする。

請求項３記載の発明は、
請求項１または請求項２に記載の半導体試験装置において、
前記高電圧ドライバが、
前記パターンがハイレベルの時にＶＩＨレベルの電位を出力する制御スイッチと、この制御スイッチの出力を増幅する増幅器と、一端が前記制御スイッチと前記増幅器を結ぶ信号線に接続され、他端が接地またはＶＩＬレベルに接続された抵抗とから構成されることを特徴とする。

請求項４記載の発明は、
請求項１または請求項２に記載の半導体試験装置において、
前記高電圧ドライバが、
前記パターンがハイレベルの時にＶＩＨレベルの電位を出力し、前記パターンがローレベルの時にＶＩＬレベルの電位を出力する制御回路と、この制御回路の出力を増幅する増幅器とから構成されることを特徴とする。

本発明によれば次のような効果がある。
請求項１〜請求項４の発明によれば、高電圧信号をＤＵＴへ印加する時は出力を高インピーダンスとするドライバを備えたことにより、ドライバから漏れ電圧波形が出力されることが無くなるので、ドライバの出力に半導体リレーを使用してもＤＵＴへ印加する信号波形に漏れ電圧波形が重畳されず、波形品位の向上が可能になる。

さらに、請求項３及び請求項４の発明によれば、増幅器を用いることで、高電圧ドライバが不要になり、コスト削減が可能になる。

以下本発明を図面を用いて詳細に説明する。図１は本発明に係るピンエレクトロニクス部のドライバ部分の一実施例を示す構成ブロック図である。図１において、ドライバ９は、パターン発生部（図示せず）から発生されるパターンを予め設定されているハイ側入力電圧（ＶＩＨ）及びロー側入力電圧（ＶＩＬ）の電圧レベルで出力すると共に出力を高インピーダンスにする機能を有する。

リレー１０は、半導体リレーであり、リレー１１及びリレー１２メカニカルリレーである。高電圧ドライバ１２は、パターン発生部から発生されるパターンを予め設定されている高電圧ハイ側入力電圧（高電圧ＶＩＨ）及び高電圧ロー側入力電圧（高電圧ＶＩＬ）の電圧レベルで出力する。

パターン発生部の出力はドライバ９の入力及びリレー１１の一端にそれぞれ接続され、ドライバ９の出力はリレー１０の一端に接続される。リレー１１の他端は高電圧ドライバ１２の入力に接続され、高電圧ドライバ１２の出力はリレー１３の一端に接続される。リレー１０の他端はリレー１３の他端及びＤＵＴの入力端子にそれぞれ接続される。

図１に示す実施例の動作を説明する。通常の試験信号を印加する試験の場合は、まず、ドライバ９にＶＩＨ及びＶＩＬの電圧レベルを設定し、リレー１０をＯＮ、リレー１１及びリレー１３をＯＦＦする。そして、パターン発生部からドライバ９へパターンが入力され、ドライバ９はそのパターンに従ってＶＩＨ及びＶＩＬの電圧レベルでＤＵＴへ試験信号を出力する（経路Ｘ）。

一方、高電圧信号を印加する試験の場合は、高電圧ドライバ１２に高電圧ＶＩＨ及び高電圧ＶＩＬの電圧レベルを設定し、リレー１０をＯＦＦ、リレー１１及びリレー１３をＯＮする。さらに、ドライバ９の出力を高インピーダンスとする。

そして、パターン発生部からドライバ１２へパターンが入力され、ドライバ１２はそのパターンに従って高電圧ＶＩＨ及び高電圧ＶＩＬの電圧レベルでＤＵＴへ試験信号を出力する（経路Ｚ）。

高電圧信号試験時の各部の波形を図２を用いてより具体的に説明する。図２中（Ａ）はドライバ９の出力波形であり、出力が高インピーダンスとなっているので、漏れ電圧成分は現れない。図２中（Ｂ）は高電圧ドライバ１２の出力波形であり、ハイレベルは高電圧ＶＩＨ、ローレベルは高電圧ＶＩＬとなっている。

また、図２中（Ｃ）はリレー１０のＤＵＴ側の端子に現れるドライバ９からの漏れ電圧波形であるが、ドライバ９の出力が高インピーダンスとなっているので、（Ａ）と同様に、漏れ電圧成分は現れない。

そして、図２中（Ｄ）はＤＵＴに印加される電圧波形であるが、ドライバ９からの漏れ電圧が無いので、波形品位が劣化することなく、高電圧ドライバ１２の波形（Ｂ）がそのままＤＵＴに印加される。

この結果、通常の試験信号を印加する試験の場合はドライバ９の出力をリレー１０を介してＤＵＴに印加し、高電圧信号を印加する試験の場合はドライバ９の出力を高インピーダンスにすると共に高電圧ドライバ１２の出力をリレー１３を介してＤＵＴに印加することにより、ドライバ９から漏れ電圧波形が出力されることが無くなるので、ドライバ９の出力に半導体リレーを使用してもＤＵＴへ印加する信号波形に漏れ電圧波形が重畳されず、波形品位の向上が可能になる。

図３は本発明に係るピンエレクトロニクス部のドライバ部分の他の実施例を示す構成ブロック図であり、図１と共通する部分には同一の符号を付けている。インピーダンス素子１４は、高周波領域でパターン発生部とドライバ９の間の経路のインピーダンスより高いインピーダンスが得られる素子で構成される。

パターン発生部の出力はドライバ９の入力及びインピーダンス素子１４の一端にそれぞれ接続され、インピーダンス素子１４の他端は高電圧ドライバ１２の入力に接続される。その他の接続に関しては、図１と同じため、説明を省略する。

図３に示す実施例の動作は、図１に示す実施例と同様であるが、パターン発生部からのパターンがインピーダンス素子１４を介して、常に高電圧ドライバ１２へ入力される点が異なる。パターン発生部からのパターンは高周波信号である。インピーダンス素子１４は、ドライバ１２への経路の容量等がパターンの波形品位に影響することを低減している。

図４は本発明に係るピンエレクトロニクス部のドライバ部分の他の実施例を示す構成ブロック図であり、図１と共通する部分には同一の符号を付けている。制御スイッチ１５は、制御信号入力端子に入力される信号がハイレベルの時にスイッチをＯＮし、ローレベルの時にスイッチをＯＦＦする。増幅器１７は、入力信号の電圧レベルをｎ倍に増幅して出力する。

リレー１１の他端は制御スイッチ１５の制御信号入力端子に接続され、制御スイッチ１５の一端にはＶＩＨが入力される。制御スイッチ１５の他端は抵抗１６の一端及び増幅器１７の入力にそれぞれ接続され、抵抗１６の他端は接地される。増幅器１７の出力はリレー１３の一端に接続される。その他の接続に関しては、図１と同じため、説明を省略する。

図４に示す実施例の動作を説明する。通常の試験信号を印加する試験の場合は、図１と同じである。高電圧信号を印加する試験の場合は、制御スイッチ１５の一端にＶＩＨの電圧レベルを入力し、リレー１０をＯＦＦ、リレー１１及びリレー１３をＯＮする。さらに、ドライバ９の出力を高インピーダンスとする。

そして、パターン発生部から制御スイッチ１５の制御信号入力端子へパターンが入力される。制御スイッチ１５はパターンがハイレベルの時にはＯＮし、ＶＩＨの電圧が増幅器１７へ入力される。そして、増幅器１７でｎ倍に増幅された高電圧信号がＤＵＴへ印加される。

一方、制御スイッチ１５はパターンがローレベルの時にはＯＦＦし、抵抗１６を介してＧＮＤレベルの電圧が増幅器１７へ入力される。そして、ＧＮＤレベルの信号がＤＵＴへ印加される。

この結果、通常の試験信号を印加する試験の場合はドライバ９の出力をリレー１０を介してＤＵＴに印加し、高電圧信号を印加する試験の場合はドライバ９の出力を高インピーダンスにすると共にパターンで制御スイッチ１５を制御し、制御スイッチ１５を介して入力された電圧レベルを増幅器１７でｎ倍に増幅してＤＵＴに印加することにより、ドライバ９から漏れ電圧波形が出力されることが無くなるので、ドライバ９の出力に半導体リレーを使用してもＤＵＴへ印加する信号波形に漏れ電圧波形が重畳されず、波形品位の向上が可能になる。さらに、増幅器を用いることで、高電圧ドライバが不要になり、コスト削減が可能になる。

図５は本発明に係るピンエレクトロニクス部のドライバ部分の他の実施例を示す構成ブロック図であり、図４と共通する部分には同一の符号を付けている。制御回路１８は、制御信号入力端子に入力される信号がハイレベルの時にＶＩＨの電圧を出力し、ローレベルの時にＶＩＬの電圧を出力する。

パターン発生部の出力はドライバ９の入力及びリレー１１の一端にそれぞれ接続され、ドライバ９の出力はリレー１０の一端に接続される。リレー１１の他端は制御回路１８の制御信号入力端子に接続され、制御回路１８の出力は増幅器１７の入力に接続される。増幅器１７の出力はリレー１３の一端に接続され、リレー１０の他端はリレー１３の他端及びＤＵＴの入力端子にそれぞれ接続される。

また、制御回路１８の一方の入力端子にはＶＩＨの電圧レベルが入力され、制御回路１８の他方の入力端子にはＶＩＬの電圧レベルが入力される。

図５に示す実施例の動作を説明する。通常の試験信号を印加する試験の場合は、図１と同じである。高電圧信号を印加する試験の場合は、リレー１０をＯＦＦ、リレー１１及びリレー１３をＯＮする。さらに、ドライバ９の出力を高インピーダンスとする。

そして、パターン発生部から制御回路１８の制御信号入力端子へパターンが入力される。制御回路１８はパターンがハイレベルの時にＶＩＨの電圧を出力し、この電圧が増幅器１７へ入力される。そして、増幅器１７でｎ倍に増幅された高電圧信号がＤＵＴへ印加される。

一方、制御回路１８はパターンがローレベルの時にＶＩＬの電圧を出力し、この電圧が増幅器１７へ入力される。そして、増幅器１７でｎ倍に増幅された高電圧信号がＤＵＴへ印加される。

この結果、通常の試験信号を印加する試験の場合はドライバ９の出力をリレー１０を介してＤＵＴに印加し、高電圧信号を印加する試験の場合はドライバ９の出力を高インピーダンスにすると共にパターンで制御回路１８を制御してＶＩＨまたはＶＩＬの電圧レベルを出力し、この電圧レベルを増幅器１７でｎ倍に増幅してＤＵＴに印加することにより、ドライバ９から漏れ電圧波形が出力されることが無くなるので、ドライバ９の出力に半導体リレーを使用してもＤＵＴへ印加する信号波形に漏れ電圧波形が重畳されず、波形品位の向上が可能になる。さらに、増幅器を用いることで、高電圧ドライバが不要になり、コスト削減が可能になる。

なお、図１及び図３に示す実施例においてリレー１１を用いているが、必ずしもこのようにする必要はなく、リレー１１の代わりに図４に示すようなインピーダンス素子１４を用いてもよい。

また、図４に示す実施例において抵抗１６の他端を接地しているが、必ずしもこのようにする必要はなく、例えば、抵抗１６の他端をＶＩＬの電位に接続してもよい。

本発明に係るピンエレクトロニクス部のドライバ部分の一実施例を示す構成ブロック図である。 高電圧信号試験時の各部の波形である。 本発明に係るピンエレクトロニクス部のドライバ部分の他の実施例を示す構成ブロック図である。 本発明に係るピンエレクトロニクス部のドライバ部分の他の実施例を示す構成ブロック図である。 本発明に係るピンエレクトロニクス部のドライバ部分の他の実施例を示す構成ブロック図である。 従来のピンエレクトロニクス部のドライバ部分を示す構成ブロック図である。 従来のピンエレクトロニクス部のドライバ部分を示す構成ブロック図である。 高電圧信号試験時の各部の波形である。

符号の説明

１，９ ドライバ
２，３，５，６，７，８，１０，１１，１３ リレー
４，１７ 増幅器
１２ 高電圧ドライバ
１４ インピーダンス素子
１５ 制御スイッチ
１６ 抵抗
１８ 制御回路

Claims (4)

1. パターンに基づいて通常の試験信号または高電圧信号を選択的にＤＵＴに印加する半導体試験装置において、
   前記パターンが入力されると共に前記通常の試験信号を出力し、前記高電圧信号をＤＵＴへ印加する時は出力を高インピーダンスとするドライバと、
   このドライバと前記ＤＵＴとの間に設けられた第１のリレーと、
   前記パターンが入力されると共に前記高電圧信号を出力する高電圧ドライバと、
   前記ドライバの入力と前記高電圧ドライバの間に設けられた第２のリレーと、
   前記高電圧ドライバと前記ＤＵＴとの間に設けられた第３のリレーと
   を備えたことを特徴とする半導体試験装置。
2. パターンに基づいて通常の試験信号または高電圧信号を選択的にＤＵＴに印加する半導体試験装置において、
   前記パターンが入力されると共に前記通常の試験信号を出力し、前記高電圧信号をＤＵＴへ印加する時は出力を高インピーダンスとするドライバと、
   このドライバと前記ＤＵＴとの間に設けられた第１のリレーと、
   前記パターンが入力されると共に前記高電圧信号を出力する高電圧ドライバと、
   前記ドライバの入力と前記高電圧ドライバの間に設けられたインピーダンス素子と、
   前記高電圧ドライバと前記ＤＵＴとの間に設けられた第２のリレーと
   を備えたことを特徴とする半導体試験装置。
3. 前記高電圧ドライバが、
   前記パターンがハイレベルの時にＶＩＨレベルの電位を出力する制御スイッチと、
   この制御スイッチの出力を増幅する増幅器と、
   一端が前記制御スイッチと前記増幅器を結ぶ信号線に接続され、他端が接地またはＶＩＬレベルに接続された抵抗とから構成されることを特徴とする
   請求項１または請求項２に記載の半導体試験装置。
4. 前記高電圧ドライバが、
   前記パターンがハイレベルの時にＶＩＨレベルの電位を出力し、前記パターンがローレベルの時にＶＩＬレベルの電位を出力する制御回路と、
   この制御回路の出力を増幅する増幅器とから構成されることを特徴とする
   請求項１または請求項２に記載の半導体試験装置。

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