JP2008209884A

JP2008209884A - リセット回路及びこれを備えるプラズマディスプレイ装置

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Publication number: JP2008209884A
Application number: JP2007117574A
Authority: JP
Inventors: Yoo-Jin Song; 裕眞宋
Original assignee: Samsung SDI Co Ltd
Current assignee: Samsung SDI Co Ltd
Priority date: 2007-02-23
Filing date: 2007-04-26
Publication date: 2008-09-11
Also published as: KR100857695B1; CN101251973A; KR20080078480A; EP1962264A1; US20080204441A1

Abstract

【課題】リセット回路及びこれを備えるプラズマディスプレイ装置を提供する。
【解決手段】列方向に配列された複数のアドレス電極と、行方向に順次配列された走査電極及び維持電極とを含むプラズマディスプレイパネルと、前記アドレス電極に表示しようとする放電セルを選択するための表示データ信号を印加するアドレス電極駆動部と、前記維持電極及び走査電極にそれぞれ所定の駆動電圧を印加する維持電極駆動部及び走査電極駆動部と、外部から映像信号を受信し、アドレス駆動制御信号、維持電極駆動制御信号及び走査電極駆動制御信号を出力する制御部と、前記アドレス電極駆動部、走査電極駆動部及び維持電極駆動部に入力電源を提供する電源部と、前記入力電源を感知して、前記アドレス電極駆動部、走査電極駆動部及び維持電極駆動部の動作のリセットを制御するリセット回路と、を備える。
【選択図】図２

Description

本発明は、プラズマディスプレイ装置に関し、より詳しくは、プラズマディスプレイ装置内に備えられた集積回路（ＩＣ）の誤動作及び破損を防止するリセット回路並びにこれを備えるプラズマディスプレイ装置に関する。

近年、液晶表示装置（ＬＣＤ：ＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙ）、電界放出表示装置（ＦＥＤ：ＦｉｅｌｄＥｍｉｓｓｉｏｎＤｉｓｐｌａｙ）、プラズマディスプレイ装置などの平面表示装置の開発が盛んに行われている。これらの平面表示装置のうち、プラズマディスプレイ装置は、他の平面表示装置に比べ、輝度及び発光効率が高くかつ視野角が広いという長所がある。そのため、プラズマディスプレイ装置が４０インチ以上の大型表示装置において、従来の陰極線管（ＣＲＴ：ＣａｔｈｏｄｅＲａｙＴｕｂｅ）を代替する表示装置として注目を集めている。

プラズマディスプレイ装置は、気体放電により生成されたプラズマを用いて文字または映像を表示する平面表示装置であって、その大きさによって数十から数百万以上の画素がマトリクス状に配列されている。このようなプラズマディスプレイ装置は、印加される駆動電圧波形の形状及び放電セルの構造によって直流型と交流型とに区分される。

直流型プラズマディスプレイ装置は、電極が放電空間に絶縁されずに露出しており、電圧が印加される間に電流が放電空間にそのまま流れてしまうことから、電流を制限するための抵抗を設けなければならないという短所がある。反面、交流型プラズマディスプレイ装置では、誘電体層が電極を覆っているため、キャパシタンス成分の自然な形成により電流が制限され、放電時にイオンの衝撃から電極が保護されるため、直流型に比べて寿命が長いという長所がある。

このような交流型プラズマディスプレイ装置は、その一面に互いに平行な走査電極及び維持電極が形成され、他面にはこれらの電極と直交する方向にアドレス電極が形成される。また、維持電極は、各走査電極に対応して形成され、その一端が互いに共通に接続されている。

一般的に、このような交流型プラズマディスプレイパネルの駆動方法は、動作の経時変化で表現すると、リセット期間、アドレス期間、維持期間、消去期間からなる。

リセット期間は、セルにアドレス動作を円滑に行わせるため、各セルの状態を初期化する期間であり、アドレス期間は、パネルで点灯するセル及び点灯しないセルを選択するため、点灯するセル（アドレスされたセル）にアドレス電圧を印加し、壁電荷を蓄積する動作を行う期間である。維持期間は、維持放電電圧パルスを印加し、アドレスされたセルに実際に画像を表示するための放電を行う期間であり、消去期間は、セルの壁電荷を減少させ、維持放電を終了する期間である。

さらに、走査電極、維持電極、及びアドレス電極に所定の電圧を提供するため、それぞれの集積回路（ＩＣ）がプラズマディスプレイ装置内に備えられ、最近、プラズマディスプレイ装置の低価格化に伴い、前記集積回路の多チャネル化が進んでいる。

前記集積回路は、動作電源及び入力信号を受信し、前記走査電極、維持電極、及びアドレス電極にそれぞれ所定の出力電圧を提供するが、従来の場合、前記集積回路にフローティング状態で入力される動作電圧が突然変更されるか、入力信号のレベルが変動する場合に誤動作する恐れがある。

しかし、従来の場合、前記集積回路の内部には、従来のＣＬＲ信号またはラッチイネーブル信号を用いて出力信号を制御するため、前記入力信号や動作電源の予期せぬ変動が発生した場合、これを制御することができず、そのまま入力されるという問題がある。

例えば、前記フローティング動作電圧のレベルが基準値よりも低い状態で入力される場合、集積回路に印加される信号も同時にそのレベルが低くなるが、このように動作電源及び入力信号のレベルが降下して特定の電圧以下で入力されると、集積回路内部の制御動作が不安定になり、集積回路内部のスイッチを誤動作させる可能性があり、このようなスイッチの誤動作により、集積回路自体の誤動作及び破損が誘発される可能性があるという問題がある。
韓国特許公開第１０−２００４−００８２１７３号公報韓国特許公開第１０−２００２−０１０９３６３号公報米国特許公開第２００６／０１５８１２８Ａ１号公報日本特許公開第２００１−１５９８７７号公報

そこで、本発明の目的は、プラズマディスプレイ装置において、前記プラズマディスプレイ装置の集積回路に印加される入力電源Ｖｄｄを感知して、前記集積回路動作のリセットを制御するリセット回路を備えることにより、前記プラズマディスプレイ装置内に備えられた集積回路（ＩＣ）の誤動作及び破損を防止するリセット回路並びにこれを備えるプラズマディスプレイ装置を提供することにある。

上記の目的を達成するため、本発明の実施形態に係るプラズマディスプレイ装置は、列方向に配列された複数のアドレス電極と、行方向に順次配列された走査電極及び維持電極とを含むプラズマディスプレイパネルと、前記アドレス電極に表示しようとする放電セルを選択するための表示データ信号を印加するアドレス電極駆動部と、前記維持電極及び走査電極にそれぞれ所定の駆動電圧を印加する維持電極駆動部及び走査電極駆動部と、外部から映像信号を受信し、アドレス駆動制御信号、維持電極駆動制御信号及び走査電極駆動制御信号を出力する制御部と、前記アドレス電極駆動部、走査電極駆動部及び維持電極駆動部に入力電源を提供する電源部と、前記入力電源を感知して、前記アドレス電極駆動部、走査電極駆動部及び維持電極駆動部の動作のリセットを制御するリセット回路とを備えることを特徴とする。

また、本発明の実施形態に係るリセット回路は、列方向に配列された複数のアドレス電極と、行方向に順次配列された走査電極及び維持電極とを含むプラズマディスプレイパネルに対し、前記アドレス電極、走査電極及び維持電極を駆動する各駆動部のリセットを制御するプラズマディスプレイ装置のリセット回路において、第１入力端子及び第２入力端子を備えた比較器と、入力電源Ｖｄｄが印加される第１ノードと前記比較器の第２入力端子との間に接続されたツエナーダイオードと、前記比較器の出力を受け、前記第１ノードと出力端子との間に接続されたトランジスタとを備えて構成され、前記第１入力端子には、既設定された設定電圧以下の入力電源Ｖｄｄが入力され、前記第２入力端子には、前記入力電源及び前記ツエナーダイオードの降伏電圧の差Ｖｄｄ−Ｖｚに該当する電圧が入力されることを特徴とする。

本発明によると、集積回路に印加される入力信号及び入力電源の不安定状態での誤動作と、当該誤動作による集積回路の破損を防止することにより、不良率の低下及び装置の信頼性、製造歩留まりを向上させるという長所がある。

以下、添付された図面を参照して、本発明の実施形態をさらに詳細に説明する。

図１は、本発明の実施形態に係るプラズマディスプレイ装置を示すブロック図である。

同図に示すように、本発明の実施形態に係るプラズマディスプレイ装置は、プラズマディスプレイパネル１００と、制御部２００と、アドレス電極駆動部３００と、維持電極駆動部４００と、走査電極駆動部５００と、電源部６００とを備え、それぞれ集積回路（ＩＣ）で実現される前記アドレス電極駆動部３００、維持電極駆動部４００、走査電極駆動部５００に印加される入力電源Ｖｄｄを感知して、前記集積回路動作のリセットを制御するリセット回路７００をさらに備えることを特徴とする。

また、前記制御部２００及びリセット回路７００から、前記アドレス電極駆動部３００、維持電極駆動部４００、走査電極駆動部５００への制御信号の送信のための第１バッファ３１０、第２バッファ４１０、第３バッファ５１０をそれぞれ備える。

前記プラズマディスプレイパネル１００は、列方向に延びている複数のアドレス電極Ａ１〜Ａｍと、行方向に互いに対をなして延びている複数の維持電極Ｘ１〜Ｘｎ及び走査電極Ｙ１〜Ｙｎとを含む。維持電極Ｘ１〜Ｘｎは、各走査電極Ｙ１〜Ｙｎに対応して形成され、一般的に、その一端が互いに共通に接続されている。

さらに、プラズマディスプレイパネル１００は、維持電極Ｘ１〜Ｘｎ及び走査電極Ｙ１〜Ｙｎが配列された基板（図示せず）と、アドレス電極Ａ１〜Ａｍが配列された基板（図示せず）とからなる。２つの基板は、走査電極Ｙ１〜Ｙｎとアドレス電極Ａ１〜Ａｍ、及び維持電極Ｘ１〜Ｘｎとアドレス電極Ａ１〜Ａｍがそれぞれ直交するように、放電空間を介して対向して配置される。このとき、アドレス電極Ａ１〜Ａｍと維持電極Ｘ１〜Ｘｎ、及びアドレス電極Ａ１〜Ａｍと走査電極Ｙ１〜Ｙｎの交差部にある放電空間が放電セルを形成する。このようなプラズマディスプレイパネル１００の構造は一例であり、以下で説明する駆動波形が適用可能なその他の構造のパネルも本発明に適用され得る。

制御部２００は、外部から映像信号を受信し、アドレス駆動制御信号、維持電極駆動制御信号及び走査電極駆動制御信号を出力する。また、制御部２００は、１フレームを複数のサブフィールドに分割して駆動し、各サブフィールドは、動作の経時変化で表現すると、リセット期間、アドレス期間、及び維持期間からなる。

アドレス電極駆動部３００は、制御部２００からアドレス駆動制御信号を受信し、表示しようとする放電セルを選択するための表示データ信号を各アドレス電極に印加する。

維持電極駆動部４００は、制御部２００から維持電極駆動制御信号を受信し、維持電極Ｘ１〜Ｘｎに駆動電圧を印加する。

走査電極駆動部５００は、制御部２００から走査電極駆動制御信号を受信し、走査電極Ｙ１〜Ｙｎに駆動電圧を印加する。

電源部６００は、プラズマディスプレイ装置の駆動に必要な電源を制御部２００及び各駆動部３００、４００、５００に供給する。

このとき、前記アドレス電極駆動部３００、維持電極駆動部４００、走査電極駆動部５００は、それぞれ集積回路（ＩＣ）で実現され、前記プラズマディスプレイ装置内に備えられる。

前記集積回路は、前記電源部６００から入力電源Ｖｄｄを受信し、前記制御部２００から制御信号及び入力信号を受信し、それぞれ走査電極、維持電極及びアドレス電極に所定の駆動電圧を提供する。

上述したように、従来の場合、前記集積回路（ＩＣ）にフローティング状態で入力される入力電源が突然変更されるか、入力信号のレベルが変動する場合に誤動作する恐れがあるが、前記集積回路の内部には、ＣＬＲ信号またはラッチイネーブル信号を用いて出力信号を制御するため、前記入力信号や入力電源の予期せぬ変動が生じた場合、これを制御することができず、そのまま入力されるという問題があった。

本発明の実施形態では、このような問題を克服するために、リセット回路７００を備えることを特徴とする。

前記リセット回路７００は、前記集積回路（ＩＣ）で実現されるアドレス電極駆動部３００、維持電極駆動部４００、走査電極駆動部５００に印加される入力電源Ｖｄｄを感知して、前記入力電源が一定の範囲、すなわち、前記集積回路（ＩＣ）を正常に動作させる範囲内で、前記入力電源が印加される場合にのみ動作するように、リセット信号を前記集積回路に提供することを特徴とする。

より具体的に説明すると、前記リセット回路７００は、前記電源部６００から各集積回路に印加される入力電源Ｖｄｄを受け、内部の比較器を介して、前記入力電源Ｖｄｄが既設定された設定電圧以下で印加される期間には、前記集積回路を動作させない第１制御信号ＤＩＳＡＢＬＥを生成して、前記各集積回路に印加し、前記入力電源Ｖｄｄが既設定された設定電圧以上で印加される期間には、前記集積回路を動作させる第２制御信号ＥＮＡＢＬＥを生成して、前記各集積回路に印加することを特徴とする。

このとき、前記第１制御信号及び第２制御信号は、図１に示すように、各集積回路の前段に備えられるバッファ、すなわち、第１バッファ３１０、第２バッファ４１０、第３バッファ５１０に印加され、前記第２制御信号ＥＮＡＢＬＥにより、前記第１バッファ、第２バッファ、第３バッファが正常に動作することにより、前記各バッファに接続された集積回路、すなわち、アドレス電極駆動部３００、維持電極駆動部４００、走査電極駆動部５００を動作させるのである。

これにより、前記集積回路に印加される入力信号及び入力電源の不安定状態での誤動作と、当該誤動作による集積回路の破損を防止可能なため、結果的に、最終製品の不良率の低下及び装置の信頼性、製造歩留まりを向上させることができる。

図２は、図１に示す本発明の実施形態に係るリセット回路の回路図であり、図３は、図２に示すリセット回路の動作を説明するタイミング図である。

同図を参照すると、前記リセット回路は、第１入力端子Ｖ−及び第２入力端子Ｖ＋を備えた比較器と、前記比較器の第１入力端子Ｖ−と入力電源Ｖｄｄが印加される第１ノードＮ１との間に接続された第１抵抗Ｒ１と、前記比較器の第２入力端子Ｖ＋と接地ＧＮＤとの間に接続された第２抵抗Ｒ２と、前記第１ノードＮ１と前記比較器の第２入力端子Ｖ＋との間に接続されたツエナーダイオードＺＤと、前記比較器の出力を受け、前記第１ノードＮ１と出力端子０ＵＴとの間に接続されたトランジスタＴ１とを備えて構成される。

このとき、前記比較器は、第１入力端子Ｖ−に入力される電圧の大きさと第２入力端子Ｖ＋に入力される電圧の大きさとを比較して、前記第１入力端子Ｖ−に入力される電圧の大きさがより大きい場合、ローレベルの信号を出力し、逆に、第２入力端子Ｖ＋に入力される電圧の大きさがより大きい場合には、ハイレベルの信号を出力する役割を果たす。すなわち、前記第１入力端子Ｖ−は、反転（−）入力端子であり、第２入力端子Ｖ＋は、非反転（＋）入力端子である。

本発明の実施形態の場合、前記第１入力端子Ｖ−に入力される電圧は、前記入力電源Ｖｄｄがそのまま入力されず、ユーザが既設定した設定電圧以下でのみ入力され、前記第２入力端子Ｖ＋に入力される電圧は、前記入力電源Ｖｄｄがツエナーダイオードの降伏電圧Ｖｚだけ遅延して入力され、前記入力電源及び降伏電圧の差Ｖｄｄ−Ｖｚが入力されることを特徴とする。

また、前記トランジスタＴ１は、スイッチの役割を果たすものであり、本発明の実施形態では、ｐｎｐ型のＢＪＴを例示しているが、これは一例であって、必ずしもこれに限定されるものではない。

これにより、前記トランジスタＴ１のベースは、前記比較器からの出力信号を受信し、前記出力信号に応じて、前記トランジスタのターンオンの可否が決定され、前記トランジスタがターンオンされれば、前記第１ノードＮ１に接続されたエミッタと、出力端子ＯＵＴに接続されたコレクタとが電気的に導通するのである。

さらに、前記第１ノードＮ１には、電源部６００から出力される入力電源Ｖｄｄが印加される。

したがって、図２に示す実施形態の場合、前記比較器の第１入力端子Ｖ−には、前記入力電源Ｖｄｄが前記第１抵抗Ｒ１及び第２抵抗Ｒ２により電圧分配され、（Ｒ１／（Ｒ１＋Ｒ２））＊Ｖｄｄに該当する電圧が印加され、前記第２入力端子Ｖ＋には、前記入力電源Ｖｄｄが前記ツエナーダイオードの降伏電圧Ｖｚ以上の大きさで提供されるとき、入力電源及び降伏電圧の差Ｖｄｄ−Ｖｚに該当する電圧が印加される。

このように、前記比較器の第１入力端子Ｖ−及び第２入力端子Ｖ＋にそれぞれの電圧が印加されると、前記比較器は、前記第１入力端子及び第２入力端子に入力される電圧の大きさを比較して、ローレベルまたはハイレベルの信号を出力する。

このとき、前記比較器の出力がローレベルの場合には、前記ローレベルの出力信号が前記トランジスタＴ１のベースに入力され、これにより、前記トランジスタがターンオンされ、前記トランジスタのエミッタに接続された第１ノードに印加される入力電源Ｖｄｄが前記コレクタに接続された出力端子ＯＵＴに出力される。

逆に、比較器の出力がハイレベルの場合には、前記ハイレベルの出力信号が前記トランジスタＴ１のベースに入力され、これにより、前記トランジスタがターンオフされ、前記トランジスタのコレクタに接続された出力端子ＯＵＴには、接地電圧に該当するローレベルの電圧が出力される。

このとき、本発明の実施形態では、前記出力端子ＯＵＴに出力される信号のうち、ローレベルの電圧を、各集積回路の動作を正常に行わせるイネーブル信号ＥＮＡＢＬＥとして用いることを特徴とする。

すなわち、前記リセット回路７００は、前記電源部６００から各集積回路に印加される入力電源Ｖｄｄを受け、内部の比較器を介して、前記入力電源Ｖｄｄが既設定された設定電圧以下で印加される期間には、前記集積回路を動作させない第１制御信号ＤＩＳＡＢＬＥを生成して、これを前記各集積回路に接続されたバッファに印加し、前記入力電源Ｖｄｄが既設定された設定電圧以上で印加される期間には、前記集積回路を動作させる第２制御信号ＥＮＡＢＬＥを生成して、前記各集積回路に接続されたバッファに印加されることを特徴とする。

以下、図２及び図３を参照して、本発明の実施形態に係るリセット回路の具体的な動作を説明する。

ただし、説明の便宜上、動作電圧Ｖｃｃは５Ｖ、既設定電圧は３．９Ｖと仮定して説明する。

このとき、前記動作電圧Ｖｃｃは、各集積回路を正常に動作させるために印加される電圧で、これは、前記電源部から印加される入力電源Ｖｄｄにより実現され、前記入力電源Ｖｄｄは、電源部から最初に印加される期間及び最後に電源オフとなる期間に対応する立ち上がり時間及び立ち下がり時間を除けば、前記動作電圧Ｖｃｃと同じ５Ｖの電圧が印加される。

ただし、前記集積回路は、前記立ち上がり時間及び立ち下がり時間に動作する場合、上述した誤動作が発生する恐れがあるため、本発明の実施形態では、これを克服するために、少なくとも前記設定電圧以上で印加される場合にのみ集積回路を動作できるようにする。

図３を参照すると、上述したように、前記入力電源Ｖｄｄは、一定期間の立ち上がり時間及び立ち下がり時間を有し、残りの期間には５Ｖを維持する。

また、前記第１入力端子Ｖ−に入力される電圧は、前記入力電源Ｖｄｄが既設定された電圧、すなわち、３．９Ｖ以下に印加される期間には、前記入力電源と同じように増加または減少するが、３．９Ｖ以上に印加される期間には、前記既設定電圧（３．９Ｖ）に固定されて印加される。

さらに、前記第２入力端子Ｖ＋に入力される電圧は、前記入力電源Ｖｄｄがツエナーダイオードの降伏電圧Ｖｚだけ遅延して入力され、前記入力電源及び降伏電圧の差Ｖｄｄ−Ｖｚに該当する電圧が印加される。

このように、前記比較器の第１入力端子Ｖ−及び第２入力端子Ｖ＋にそれぞれの電圧が印加されると、前記比較器は、前記第１入力端子Ｖ−及び第２入力端子Ｖ＋に入力される電圧の大きさを比較して、ローレベルまたはハイレベルの信号を出力する。

すなわち、第１入力端子Ｖ−に入力される電圧が第２入力端子Ｖ＋に入力される電圧よりも大きい場合には、ローレベルの信号を出力し、逆に、第２入力端子Ｖ＋に入力される電圧の大きさがより大きい場合には、ハイレベルの信号を出力する。

図３に示すように、前記第１入力端子Ｖ−に入力される電圧が既設定された設定電圧を出力する期間には、前記第２入力端子Ｖ＋に入力される電圧がより大きいため、ハイレベルの信号を出力し、残りの期間に対してはその逆になるため、ローレベルの信号を出力する。

すなわち、前記入力電源Ｖｄｄが既設定された設定電圧以下で印加される期間には、ローレベルの信号を出力し、前記入力電源Ｖｄｄが既設定された設定電圧以上で印加される期間には、ハイレベルの信号を出力するのである。

このとき、前記比較器の出力がローレベルの場合には、前記ローレベルの出力信号が前記トランジスタＴ１のベースに入力され、これにより、前記トランジスタがターンオンされ、前記トランジスタのエミッタに接続された第１ノードＮ１に印加される入力電源Ｖｄｄが前記コレクタに接続された出力端子ＯＵＴに出力される。

すなわち、図３に示すように、前記比較器の出力がローレベルの期間、すなわち、前記入力電源Ｖｄｄが既設定された設定電圧以下で印加される期間には、リセット回路７００の最終出力端子ＯＵＴから前記入力電源Ｖｄｄが出力され、これは、集積回路を動作させない第１制御信号ＤＩＳＡＢＬＥとしての役割を果たす。

逆に、前記比較器の出力がハイレベルの場合には、前記ハイレベルの出力信号が前記トランジスタＴ１のベースに入力され、これにより、前記トランジスタがターンオフされ、前記トランジスタのコレクタに接続された出力端子ＯＵＴには、接地電圧に該当するローレベルの電圧が出力される。

すなわち、図３に示すように、前記比較器の出力がハイレベルの期間、すなわち、前記入力電源Ｖｄｄが既設定された設定電圧以上で印加される期間には、リセット回路７００の最終出力端子ＯＵＴから前記ローレベルの電圧が出力され、これは、集積回路を動作させる第２制御信号ＥＮＡＢＬＥとしての役割を果たす。

結果的に、前記リセット回路７００は、前記電源部６００から各集積回路に印加される入力電源Ｖｄｄを受け、内部の比較器を介して、前記入力電源Ｖｄｄが既設定された設定電圧以下で印加される期間には、前記集積回路を動作させない第１制御信号ＤＩＳＡＢＬＥを生成して、これを前記各集積回路に接続されたバッファに印加し、前記入力電源Ｖｄｄが既設定された設定電圧以上で印加される期間には、前記集積回路を動作させる第２制御信号ＥＮＡＢＬＥを生成して、前記各集積回路に接続されたバッファに印加する役割を果たす。

これにより、前記集積回路に印加される入力信号及び入力電源の不安定状態での誤動作と、当該誤動作による集積回路の破損を防止することにより、不良率の低下及び装置の信頼性、製造歩留まりを向上させることができる。

以上、本発明の好ましい実施形態について詳細に説明したが、本発明の権利範囲は、これに限定されるのではなく、特許請求の範囲で定義している本発明の基本概念に基づいた当業者の様々な変形及び改良形態も、本発明の権利範囲に属する。

本発明の実施形態に係るプラズマディスプレイ装置を示すブロック図である。図１に示す本発明の実施形態に係るリセット回路の回路図である。図２に示すリセット回路の動作を説明するタイミング図である。

符号の説明

１００プラズマディスプレイパネル
２００制御部
３００アドレス電極駆動部
３１０第１バッファ
４００維持電極駆動部
４１０第２バッファ
５００走査電極駆動部
５１０第３バッファ
６００電源部
７００リセット回路

Claims

列方向に配列された複数のアドレス電極と、行方向に順次配列された走査電極及び維持電極とを含むプラズマディスプレイパネルと、
前記アドレス電極に表示しようとする放電セルを選択するための表示データ信号を印加するアドレス電極駆動部と、
前記維持電極及び走査電極にそれぞれ所定の駆動電圧を印加する維持電極駆動部及び走査電極駆動部と、
外部から映像信号を受信し、アドレス駆動制御信号、維持電極駆動制御信号及び走査電極駆動制御信号を出力する制御部と、
前記アドレス電極駆動部、走査電極駆動部及び維持電極駆動部に入力電源を提供する電源部と、
前記入力電源を感知して、前記アドレス電極駆動部、走査電極駆動部及び維持電極駆動部の動作のリセットを制御するリセット回路と、
を備えることを特徴とするプラズマディスプレイ装置。
前記アドレス電極駆動部、維持電極駆動部、走査電極駆動部は、それぞれ集積回路（ＩＣ）で実現されることを特徴とする請求項１に記載のプラズマディスプレイ装置。
前記制御部及びリセット回路から、前記アドレス電極駆動部、維持電極駆動部、走査電極駆動部への制御信号の送信のための第１バッファ、第２バッファ、第３バッファをそれぞれ備えることを特徴とする請求項１に記載のプラズマディスプレイ装置。
前記リセット回路は、前記電源部から各駆動部に印加される入力電源を受け、内部の比較器を介して、前記入力電源Ｖｄｄが既設定された設定電圧以下で印加される期間には、前記駆動部を動作させない第１制御信号ＤＩＳＡＢＬＥを出力し、前記入力電源Ｖｄｄが既設定された設定電圧以上で印加される期間には、前記駆動部を動作させる第２制御信号ＥＮＡＢＬＥを出力することを特徴とする請求項１に記載のプラズマディスプレイ装置。
前記第１制御信号及び第２制御信号は、前記駆動部にそれぞれ接続される第１バッファ、第２バッファ、第３バッファに送信されることを特徴とする請求項１に記載のプラズマディスプレイ装置。
列方向に配列された複数のアドレス電極と、行方向に順次配列された走査電極及び維持電極とを含むプラズマディスプレイパネルに対し、前記アドレス電極、走査電極及び維持電極を駆動する各駆動部のリセットを制御するプラズマディスプレイ装置のリセット回路において、
第１入力端子及び第２入力端子を備えた比較器と、
入力電源Ｖｄｄが印加される第１ノードと前記比較器の第２入力端子との間に接続されたツエナーダイオードと、前記比較器の出力を受け、前記第１ノードと出力端子との間に接続されたトランジスタとを備えて構成され、
前記第１入力端子には、既設定された設定電圧以下の入力電源Ｖｄｄが入力され、前記第２入力端子には、前記入力電源及び前記ツエナーダイオードの降伏電圧の差Ｖｄｄ−Ｖｚに該当する電圧が入力されることを特徴とするリセット回路。
前記比較器の第１入力端子と入力電源Ｖｄｄが印加される第１ノードＮ１との間に接続された第１抵抗Ｒ１と、前記比較器の第２入力端子と接地ＧＮＤとの間に接続された第２抵抗Ｒ２とをさらに備えることを特徴とする請求項６に記載のリセット回路。
前記比較器の第１入力端子に入力される電圧は、前記入力電源Ｖｄｄが前記第１抵抗Ｒ１及び第２抵抗Ｒ２により電圧分配され、（Ｒ１／（Ｒ１＋Ｒ２））＊Ｖｄｄに該当する電圧であることを特徴とする請求項７に記載のリセット回路。
前記比較器の第２入力端子に入力される電圧は、前記入力電源Ｖｄｄがツエナーダイオードの降伏電圧Ｖｚだけ遅延して入力されることを特徴とする請求項６に記載のリセット回路。
前記比較器は、第１入力端子に入力される電圧の大きさと第２入力端子に入力される電圧の大きさとを比較して、前記第１入力端子に入力される電圧の大きさがより大きい場合、ローレベルの信号を出力し、逆に、第２入力端子に入力される電圧の大きさがより大きい場合には、ハイレベルの信号を出力することを特徴とする請求項６に記載のリセット回路。
前記トランジスタは、前記比較器の出力信号に応じて、ターンオンの可否が決定され、第１制御信号ＤＩＳＡＢＬＥとしての入力電源Ｖｄｄまたは第２制御信号ＥＮＡＢＬＥとしてのローレベル信号を、出力端子を介して最終出力することを特徴とする請求項６に記載のリセット回路。
前記第１制御信号ＤＩＳＡＢＬＥは、前記入力電源Ｖｄｄが既設定された設定電圧以下で印加される期間に出力され、前記第２制御信号ＥＮＡＢＬＥは、前記入力電源Ｖｄｄが既設定された設定電圧以上で印加される期間に出力されることを特徴とする請求項１１に記載のリセット回路。