KR100857695B1 - 리셋 회로 및 이를 포함하는 플라즈마 디스플레이 장치 - Google Patents

리셋 회로 및 이를 포함하는 플라즈마 디스플레이 장치 Download PDF

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Abstract

본 발명은 플라즈마 디스플레이 장치(plasma display panel, PDP)에 있어서, 상기 플라즈마 디스플레지 장치의 집적회로에 인가되는 입력전원(Vdd)을 감지하여 상기 집적회로 동작의 리셋 여부를 제어하는 리셋 회로가 구비됨으로써, 상기 플라즈마 디스플레이 장치 내에 구비된 집적회로(IC)의 오동작 및 파손을 방지하는 리셋 회로 및 이를 포함하는 플라즈마 디스플레이 장치를 제공한다.

Description

리셋 회로 및 이를 포함하는 플라즈마 디스플레이 장치{reset circuit and plasma display panel device including thereof}
도 1은 본 발명의 실시 예에 따른 플라즈마 표시 장치를 나타내는 블록도.
도 2는 도 1에 도시된 본 발명의 실시예에 의한 리셋 회로의 회로도.
도 3은 도 2에 도시된 리셋 회로의 동작을 설명하는 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
300 : 어드레스전극 구동부 310 : 제 1버퍼
400 : 유지전극 구동부 410 : 제 2버퍼
500 : 주사전극 구동부 510 : 제 3버퍼
600 : 전원부 700 : 리셋 회로
본 발명은 플라즈마 디스플레이 장치(plasma display panel, PDP)에 관한 것으로, 보다 상세하게는 플라즈마 디스플레이 장치 내에 구비된 집적회로(IC)의 오동작 및 파손을 방지하는 리셋 회로 및 이를 포함하는 플라즈마 디스플레이 장치에 관한 것이다.
최근 액정 표시 장치(liquid crystal display, LCD), 전계 방출 표시 장치(field emission display, FED), 플라즈마 디스플레이 장치 등의 평면 표시 장치가 활발히 개발되고 있다. 이들 평면 표시 장치 중에서 플라즈마 디스플레이 장치는 다른 평면 표시 장치에 비해 휘도 및 발광효율이 높으며 시야각이 넓다는 장점이 있다. 따라서, 플라즈마 디스플레이 장치가 40인치 이상의 대형 표시 장치에서 종래의 음극선관(cathode ray tube, CRT)을 대체할 표시 장치로서 각광받고 있다.
플라즈마 디스플레이 장치는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 평면 표시 장치로서, 그 크기에 따라 수십에서 수백 만 개 이상의 화소가 매트릭스 형태로 배열되어 있다. 이러한 플라즈마 디스플레이 장치는 인가되는 구동 전압 파형의 형태와 방전 셀의 구조에 따라 직류형과 교류형으로 구분된다.
직류형 플라즈마 디스플레이 장치는 전극이 방전 공간이 절연되지 않은 채 노출되어 있어서 전압이 인가되는 동안 전류가 방전 공간에 그대로 흐르게 되며, 이를 위해 전류 제한을 위한 저항을 만들어 주어야 하는 단점이 있다. 반면 교류형 플라즈마 디스플레이 장치에서는 전극을 유전체층이 덮고 있어 자연스러운 캐패시턴스 성분의 형성으로 전류가 제한되며 방전시 이온의 충격으로부터 전극이 보호되므로 직류형에 비해 수명이 길다는 장점이 있다.
이러한 교류형 플라즈마 디스플레이 장치에는 그 한쪽 면에 서로 평행인 주사 전극 및 유지 전극이 형성되고 다른 쪽면에 이들 전극과 직교하는 방향으로 어드레스 전극이 형성된다. 그리고 유지 전극은 각 주사 전극에 대응해서 형성되며, 그 일단이 서로 공통으로 연결되어 있다.
일반적으로 이러한 교류형 플라즈마 디스플레이 패널의 구동 방법은 시간적인 동작 변화로 표현하면 리셋 기간, 어드레싱 기간, 유지 기간, 소거 기간으로 이루어진다.
리셋 기간은 셀에 어드레싱 동작이 원활히 수행되도록 하기 위해 각 셀의 상태를 초기화시키는 기간이며, 어드레싱 기간은 패널에서 켜지는 셀과 켜지지 않는 셀을 선택하기 위하여 켜지는 셀(어드레싱된 셀)에 어드레스 전압을 인가하여 벽전하를 쌓아두는 동작을 수행하는 기간이다. 유지 기간은 유지방전 전압 펄스를 인 가하여 어드레싱된 셀에 실제로 화상을 표시하기 위한 방전을 수행하는 기간이며, 소거 기간은 셀의 벽전하를 감소시켜 유지 방전을 종료시키는 기간이다.
또한, 상기 주사전극, 유지전극 및 어드레스 전극에 소정의 전압을 제공하기 위해 각각의 집적회로(IC)들이 플라즈마 디스플레이 장치 내에 구비되며, 최근 플라즈마 디스플레이 장치의 저가격화 동향에 따라 상기 집적회로들의 다채널화가 진행되고 있다.
상기 집적회로들은 동작전원 및 입력신호를 인가받아 상기 주사 전극, 유지 전극 및 어드레스 전극에 각각 소정의 출력전압을 제공하는데, 종래의 경우 상기 집적회로에 플로팅 상태로 입력되는 동작전압이 갑자기 변경되거나, 입력신호의 레벨이 변동될 경우 오동작될 위험이 있다.
그러나, 종래의 경우 상기 집적회로 내부에는 기존의 CLR 신호 또는 래치 인에이블 신호를 이용하여 출력 신호를 제어하기 때문에, 상기 입력신호나 동작전 원의 예상치 못한 변동이 발생된 경우 이를 제어하지 못하고 그대로 입력되는 문제가 있다.
일 예로 상기 플로팅 동작전압의 레벨이 기준치보다 낮은 상태로 입력될 경우 집접회로에 인가되는 신호도 함께 그 레벨이 낮아지는데, 이와 같이 동작전원과 입력신호의 레벨이 강하되어 특정 전압 이하로 입력되면 집적회로 내부의 제어 동작이 불안정해짐으로써, 집적회로 내부 스위치를 오동작 시킬 수 있게 되며, 이러한 스위치의 오동작에 의해 집적회로 자체의 오동작 및 파손이 유발될 수 있다는 문제가 있다.
본 발명은 플라즈마 디스플레이 장치(plasma display panel, PDP)에 있어서, 상기 플라즈마 디스플레지 장치의 집적회로에 인가되는 입력전원(Vdd)을 감지하여 상기 집적회로 동작의 리셋 여부를 제어하는 리셋 회로가 구비됨으로써, 상기 플라즈마 디스플레이 장치 내에 구비된 집적회로(IC)의 오동작 및 파손을 방지하는 리셋 회로 및 이를 포함하는 플라즈마 디스플레이 장치를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 실시예에 의한 플라즈마 디스플레이 장치는, 열 방향으로 배열된 다수의 어드레스 전극과, 행 방향으로 순차 배열된 주사전극 및 유지 전극을 포함하는 플라즈마 패널과; 상기 어드레스 전극에 표시하고자 하는 방전 셀을 선택하기 위한 표시 데이터 신호를 인가하는 어드레스 전극 구동부와; 상기 유지전극 및 주사 전극에 각각 소정의 구동 전압을 인가하는 유지전 극 구동부 및 주사전극 구동부와; 외부로부터 영상신호를 수신하여 어드레스구동 제어 신호, 유지 전극 구동 제어신호 및 주사 전극 구동 제어신호를 출력하는 제어부와; 상기 어드레스 전극 구동부, 주사전극 구동부 및 유지전극 구동부에 입력전원을 제공하는 전원부와; 상기 입력전원을 감지하여 상기 상기 어드레스 전극 구동부, 주사전극 구동부 및 유지전극 구동부 동작의 리셋 여부를 제어하는 리셋회로가 포함됨을 특징으로 한다.
또한, 상기 어드레스전극 구동부, 유지전극 구동부, 주사전극 구동부는 각각 집적회로(IC)로 구현되며, 상기 제어부 및 리셋 회로에서 상기 어드레스전극 구동부, 유지전극 구동부, 주사전극 구동부로의 제어 신호 전송을 위한 제 1, 2, 3버퍼가 각각 구비됨을 특징으로 한다.
또한, 상기 리셋 회로는 상기 전원부에서 각 구동부에 인가되는 입력전원을 제공 받아, 내부의 비교기를 통해 상기 입력전원(Vdd)이 기 설정된 설정전압 이하로 인가되는 구간에서는 상기 구동부들이 동작하지 않도록 하는 제 1제어신호(Disable)를 출력하고, 상기 입력전원(Vdd)이 기 설정된 설정전압 이상으로 인가되는 구간에서는 상기 구동부들이 동작하도록 하는 제 2제어신호(Enable)를 출력하며, 상기 제 1 및 제 2제어신호는 상기 구동부들과 각각 연결되는 제 1, 2, 3버퍼로 전송된다.
또한, 본 발명의 실시예에 의한 리셋 회로는, 열 방향으로 배열된 다수의 어드레스 전극과, 행 방향으로 순차 배열된 주사전극 및 유지 전극을 포함하는 플라즈마 표시 패널에 대해 상기 어드레스 전극, 주사 전극 및 유지 전극을 구동하는 각 구동부의 리셋 여부를 제어하는 플라즈마 디스플레이 장치의 리셋회로에 있어서, 제 1 및 제 2입력단자를 구비한 비교기와; 입력전원(Vdd)이 인가되는 제 1노드 및 상기 비교기의 제 2입력단자 사이에 연결되는 제너 다이오드와; 상기 비교기의 출력을 입력받고, 상기 제 1노드 및 출력단 사이에 연결된 트랜지스터가 포함되어 구성되며, 상기 제 1입력단자로는 기 설정된 설정전압 이하의 입력전원(Vdd)이 입력되고, 상기 제 2입력단자로는 상기 입력전원 및 상기 제너 다이오드의 항복전압의 차(Vdd-Vz)에 해당하는 전압이 입력됨을 특징으로 한다.
또한, 상기 비교기의 제 1입력단자와 입력전원(Vdd)이 인가되는 제 1노드(N1) 사이에 연결되는 제 1저항(R1)과; 상기 비교기의 제 1입력단자와 접지(GND) 사이에 연결된 제 2저항(R2)이 더 포함되며, 상기 비교기의 제 1입력단자로 입력되는 전압은 상기 입력전원(Vdd)이 상기 제 1저항(R1) 및 제 2저항(R2)에 의해 전압 분배되어 (R1/(R1+R2))*Vdd에 해당하는 전압임을 특징으로 한다.
또한, 상기 비교기의 제 2입력단자로 입력되는 전압은 상기 입력전원(Vdd)이 제너다이오드의 항복전압(Vz) 만큼 지연되어 입력됨을 특징으로 한다.
또한, 상기 비교기는 제 1입력단자로 입력되는 전압의 크기와 제 2입력단자로 입력되는 전압의 크기를 비교하여, 상기 제 1입력단자로 입력되는 전압의 크기가 더 클 경우 로우 레벨의 신호를 출력하고, 반대로 제 2입력단자로 입력되는 전압의 크기가 더 클 경우에는 하이 레벨의 신호를 출력하며, 상기 트랜지스터는 상기 비교기의 출력신호에 따라 턴 온 여부가 결정되어 제 1제어신호(Disable)로서의 입력전원(Vdd) 또는 제 2제어신호(Enable)로서의 로우레벨 신호를 출력단을 통해 최종 출력함을 특징으로 한다.
이 때, 상기 제 1제어신호(Disable)는 상기 입력전원(Vdd)이 기 설정된 설정전압 이하로 인가되는 구간에서 출력되고, 상기 제 2제어신호(Enable)는 상기 입력전원(Vdd)이 기 설정된 설정전압 이상으로 인가되는 구간에서 출력된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하도록 한다.
도 1은 본 발명의 실시 예에 따른 플라즈마 표시 장치를 나타내는 블록도이다.
도 1에 나타낸 바와 같이, 본 발명의 실시 예에 따른 플라즈마 표시 장치는 플라즈마 표시 패널(100), 제어부(200), 어드레스전극 구동부(300), 유지전극 구동부(400), 주사전극 구동부(500) 및 전원부(600)를 포함하며, 각각 집적회로(IC)로 구현되는 상기 어드레스전극 구동부(300), 유지전극 구동부(400), 주사전극 구동부(500)에 인가되는 입력전원(Vdd)을 감지하여 상기 집적회로 동작의 리셋 여부를 제어하는 리셋 회로(700)가 더 포함됨을 특징으로 한다.
또한, 상기 제어부(200) 및 리셋 회로(700)에서 상기 어드레스전극 구동부(300), 유지전극 구동부(400), 주사전극 구동부(500)로의 제어 신호 전송을 위한 제 1, 2, 3버퍼(310, 410, 510)가 각각 구비된다.
상기 플라즈마 표시 패널(100)은 열 방향으로 뻗어 있는 복수의 어드레스 전극(A1∼Am), 그리고 행 방향으로 서로 쌍을 이루면서 뻗어 있는 복수의 유지 전극(X1∼Xn) 및 주사 전극(Y1∼Yn)을 포함한다. 유지 전극(X1∼Xn)은 각 주사 전 극(Y1∼Yn)에 대응해서 형성되며, 일반적으로 그 일단이 서로 공통으로 연결되어 있다.
그리고 플라즈마 표시 패널(100)은 유지 및 주사 전극(X1∼Xn, Y1∼Yn)이 배열된 기판(미도시)과 어드레스 전극(A1∼Am)이 배열된 기판(미도시)으로 이루어진다. 두 기판은 주사 전극(Y1∼Yn)과 어드레스 전극(A1∼Am) 및 유지 전극(X1∼Xn)과 어드레스 전극(A1∼Am)이 각각 직교하도록 방전 공간을 사이에 두고 대향하여 배치된다. 이때, 어드레스 전극(A1∼Am)과 유지 및 주사 전극(X1∼Xn, Y1∼Yn)의 교차부에 있는 방전 공간이 방전 셀을 형성한다. 이러한 플라즈마 표시 패널(100)의 구조는 일 예이며, 아래에서 설명하는 구동 파형이 적용될 수 있는 다른 구조의 패널도 본 발명에 적용될 수 있다.
제어부(200)는 외부로부터 영상신호를 수신하여 어드레스구동 제어 신호, 유지 전극(X) 구동 제어신호 및 주사 전극(Y) 구동 제어신호를 출력한다. 그리고 제어부(200)는 한 프레임을 복수의 서브필드로 분할하여 구동하며, 각 서브필드는 시간적인 동작 변화로 표현하면 리셋 기간, 어드레스 기간 및 유지 기간으로 이루어진다.
어드레스 전극 구동부(300)는 제어부(200)로부터 어드레스구동 제어신호를 수신하여 표시하고자 하는 방전 셀을 선택하기 위한 표시 데이터 신호를 각 어드레스 전극에 인가한다.
유지전극 구동부(400)는 제어부(200)로부터 유지전극(X)구동 제어신호를 수신하여 유지 전극(X)에 구동 전압을 인가한다.
주사전극 구동부(500)는 제어부(200)로부터 주사전극(Y)구동 제어신호를 수신하여 주사 전극(Y)에 구동 전압을 인가한다.
전원부(600)는 플라즈마 표시 장치의 구동에 필요한 전원을 제어부(200) 및 각 구동부(300, 400, 500)에 공급한다.
이 때, 상기 어드레스전극 구동부(300), 유지전극 구동부(400), 주사전극 구동부(500)는 각각 집적회로(IC)로 구현되어 상기 플라즈마 디스플레이 장치 내에 구비된다.
상기 집적회로들은 상기 전원부(600)로부터 입력전원(Vdd)를 인가받고, 상기 제어부(200)로부터 제어신호 및 입력신호를 인가받아 각각 주사 전극, 유지 전극 및 어드레스 전극에 소정의 구동 전압을 제공한다.
앞서 설명한 바와 같이 종래의 경우 상기 집적회로(IC)에 플로팅 상태로 입력되는 입력전원이 갑자기 변경되거나, 입력신호의 레벨이 변동될 경우 오동작될 위험이 있으나, 상기 집적회로 내부에는 CLR 신호 또는 래치 인에이블 신호를 이용하여 출력 신호를 제어하기 때문에, 상기 입력 신호나 입력전원의 예상치 못한 변동이 발생된 경우 이를 제어하지 못하고 그대로 입력되는 문제가 있었다.
본 발명의 실시예에서는 이와 같은 문제점을 극복하기 위하여 리셋 회로(700)가 구비됨을 특징으로 한다.
상기 리셋 회로(700)는 상기 집적회로(IC)로 구현되는 어드레스전극 구동부(300), 유지전극 구동부(400), 주사전극 구동부(500)에 인가되는 입력전원(Vdd)을 감지하여 상기 입력전원이 일정한 범위 즉, 상기 집적회로(IC)가 정상 동작이 수행되도록 하는 범위 내에서 상기 입력전원이 인가되는 경우에만 동작하도록 리셋 신호를 상기 집적회로 들에 제공함을 특징으로 한다.
보다 구체적으로 설명하면, 상기 리셋 회로(700)는 상기 전원부(600)에서 각 직접회로에 인가되는 입력전원(Vdd)을 제공 받아, 내부의 비교기를 통해 상기 입력전원(Vdd)이 기 설정된 설정전압 이하로 인가되는 구간에서는 상기 집적회로들이 동작하지 않도록 하는 제 1제어신호(Disable)를 생성하여 상기 각 직접회로에 인가하고, 상기 입력전원(Vdd)이 기 설정된 설정전압 이상으로 인가되는 구간에서는 상기 집적회로들이 동작하도록 하는 제 2제어신호(Enable)를 생성하여 상기 각 직접회로에 인가함을 특징으로 한다.
이 때, 상기 제 1 및 제 2제어신호는 도 1에 도시된 바와 같이 각 집적회로 전단에 구비되는 버퍼 즉, 제 1, 2, 3버퍼(310, 410, 510)로 인가되며, 상기 제 2제어신호(Enable)에 의해 상기 제 1, 2, 3버퍼가 정상적으로 동작함으로써, 상기 각 버퍼에 연결된 집적회로 즉, 어드레스전극 구동부(300), 유지전극 구동부(400), 주사전극 구동부(500)가 동작하게 된다.
이를 통해 상기 집적회로에 인가되는 입력 신호 및 입력전원의 불안정 상태에서의 오동작과, 상기 오동작에 의한 집적회로의 파손을 방지할 수 있게 되며, 이에 따라 결과적으로 최종 제품의 불량률 저하 및 장치 신뢰성과 제조 수율을 향상시킬 수 있게 되는 것이다.
도 2는 도 1에 도시된 본 발명의 실시예에 의한 리셋 회로의 회로도이고, 도 3은 도 2에 도시된 리셋 회로의 동작을 설명하는 타이밍도이다.
도 2를 참조하면, 상기 리셋 회로는, 제 1 및 제 2입력단자(V-, V+)를 구비한 비교기와; 상기 비교기의 제 1입력단자(V-)와 입력전원(Vdd)이 인가되는 제 1노드(N1) 사이에 연결되는 제 1저항(R1)과; 상기 비교기의 제 1입력단(V-)자와 접지(GND) 사이에 연결된 제 2저항(R2)과; 상기 제 1노드(N1) 및 상기 비교기의 제 2입력단자(V+) 사이에 연결되는 제너 다이오드(ZD)와; 상기 비교기의 출력을 입력받고, 상기 제 1노드(N1) 및 출력단(0UT) 사이에 연결된 트랜지스터(T1)가 포함되어 구성된다.
이 때, 상기 비교기는 제 1입력단자(V-)로 입력되는 전압의 크기와 제 2입력단자(V+)로 입력되는 전압의 크기를 비교하여, 상기 제 1입력단자(V-)로 입력되는 전압의 크기가 더 클 경우 로우 레벨의 신호를 출력하고, 반대로 제 2입력단자(V+)로 입력되는 전압의 크기가 더 클 경우에는 하이 레벨의 신호를 출력하는 역할을 한다. 즉, 상기 제 1입력단자(V-)는 반전(-) 입력단자이고, 제 2입력단자(V+)는 비반전(+) 입력단자이다.
본 발명의 실시예의 경우 상기 제 1입력단자(V-)로 입력되는 전압은 상기 입력전원(Vdd)이 그대로 입력되지 않고 사용자가 기 설정한 설정전압 이하로만 입력되며, 상기 제 2입력단자(V+)로 입력되는 전압은 상기 입력전원(Vdd)이 제너다이오드의 항복전압(Vz) 만큼 지연 입력되고, 상기 입력전원 및 항복전압의 차(Vdd-Vz)가 입력됨을 특징으로 한다.
또한, 상기 트랜지스터(T1)는 스위치 역할을 수행하는 것이며, 본 발명의 실시예에서는 pnp 타입의BJT를 일 예로 설명하나, 이는 하나의 실시예로서 반드시 이 에 한정되는 것은 아니다.
이에 따라 상기 트랜지스터(T1)의 베이스는 상기 비교기의 출력신호를 인가받으며, 상기 출력신호 여부에 따라 상기 트랜지스터의 턴 온이 결정되며, 상기 트랜지스터가 턴 온되면, 상기 제 1노드(N1)에 연결된 에미터와 출력단(OUT)에 연결된 콜렉터가 전기적으로 도통되는 것이다.
또한, 상기 제 1노드(N1)로는 전원부(600)로부터 출력되는 입력전원(Vdd)이 인가된다.
따라서, 도 2에 도시된 실시예의 경우, 상기 비교기의 제 1입력단자(V-)로는 상기 입력전원(Vdd)이 상기 제 1저항(R1) 및 제 2저항(R2)에 의해 전압 분배되어 (R1/(R1+R2))*Vdd에 해당하는 전압이 인가되며, 상기 제 2입력단자(V+)로는 상기 입력전원(Vdd)이 상기 제너 다이오드의 항복전압(Vz) 이상의 크기로 제공되는 때에 Vdd - Vz에 해당하는 전압이 인가된다.
이와 같이 상기 비교기의 제 1입력단자(V-) 및 제 2입력단자(V+)로 각각의 전압이 인가되면, 상기 비교기는 상기 제 1 및 제 2입력단자로 입력되는 전압의 크기를 비교하여 로우레벨 또는 하이레벨의 신호를 출력하게 된다.
이 때, 상기 비교기의 출력이 로우레벨인 경우에는 상기 로우레벨의 출력신호가 상기 트랜지스터(T1)의 베이스로 입력되며, 이에 상기 트랜지스터가 턴 온되어 상기 트랜지스터의 에미터에 연결된 제 1노드에 인가되는 입력전원(Vdd)이 상기 콜렉터에 연결된 출력단(OUT)으로 출력된다.
반면에 비교기의 출력이 하이레벨인 경우에는 상기 하이레벨의 출력신호가 상기 트랜지스터(T1)의 베이스로 입력되며, 이에 상기 트랜지스터가 턴 오프되어 상기 트랜지스터의 콜렉터에 연결된 출력단(OUT)으로는 접지 전압에 해당하는 로우레벨 전압이 출력된다.
이 때, 본 발명의 실시예에서는 상기 출력단(OUT)에 출력되는 신호 중 로우레벨의 전압을 각 직접회로의 동작이 정상적으로 수행토록 하는 인에이블 신호(Enable)로 사용함을 특징으로 한다.
즉, 상기 리셋 회로(700)는 상기 전원부(600)에서 각 직접회로에 인가되는 입력전원(Vdd)을 제공 받아, 내부의 비교기를 통해 상기 입력전원(Vdd)이 기 설정된 설정전압 이하로 인가되는 구간에서는 상기 집적회로들이 동작하지 않도록 하는 제 1제어신호(Disable)를 생성하여 이를 상기 각 직접회로에 연결된 버퍼에 인가하고, 상기 입력전원(Vdd)이 기 설정된 설정전압 이상으로 인가되는 구간에서는 상기 집적회로들이 동작하도록 하는 제 2제어신호(Enable)를 생성하여 상기 각 직접회로에 연결된 버퍼에 인가함을 특징으로 한다.
이하, 도 2 및 도 3을 참조하여 본 발명의 실시예에 의한 리셋회로의 구체적인 동작을 설명하도록 한다.
단, 설명의 편의를 위하여 동작 전압(Vcc)은 5V이고, 기 설정 전압은 3.9V로 가정하여 설명하도록 한다.
이 때, 상기 동작 전압(Vcc)은 각 직접회로가 정상적으로 동작하기 위해 인가되는 전압으로 이는 상기 전원부에서 인가되는 입력전원(Vdd)에 의해 구현되며, 상기 입력전원(Vdd)은 전원부에서 최초 인가되는 기간 및 마지막으로 전원이 오프 되는 기간에 대응되는 라이징 타임과 폴링 타임을 제외하고는 상기 동작 전압(Vcc)과 같은 5V의 전압이 인가된다.
단, 상기 직접회로들은 상기 라이징 타임 및 폴링 타임 구간에 동작될 경우 앞서 설명한 오동작이 발생될 위험이 있으므로, 본 발명의 실시예에서는 이를 극복하기 위해 최소한 상기 설정 전압 이상이 인가되는 경우에만 직접회로가 동작할 수 있도록 하는 것이다.
도 3을 참조하면, 앞서 언급한 바와 같이 상기 입력전원(Vdd)은 일정기간의 라이징 타임과 폴링 타임을 가지며, 나머지 구간에서는 5V를 유지한다.
또한, 상기 제 1입력단자(V-)로 입력되는 전압은 상기 입력전원(Vdd)가 기 설정된 전압 즉, 3.9V 이하로 인가되는 구간에서는 상기 입력전원과 같이 증가하거나 감소하나, 3.9V 이상으로 인가되는 구간에서는 상기 기 설정전압(3.9V)으로 고정되어 인가된다.
또한, 상기 제 2입력단자(V+)로 입력되는 전압은 상기 입력전원(Vdd)이 제너다이오드의 항복전압(Vz) 만큼 지연 입력되고, 상기 입력전원 및 항복전압의 차(Vdd-Vz)에 해당하는 전압이 인가된다.
이와 같이 상기 비교기의 제 1입력단자(V-) 및 제 2입력단자(V+)로 각각의 전압이 인가되면, 상기 비교기는 상기 제 1 및 제 2입력단자로 입력되는 전압의 크기를 비교하여 로우레벨 또는 하이레벨의 신호를 출력하게 된다.
즉, 제 1입력단자(V-)로 입력되는 전압이 제 2입력단자(V+)로 입력되는 전압보다 클 경우에는 로우 레벨의 신호를 출력하고, 반대로 제 2입력단자(V+)로 입력 되는 전압의 크기가 더 클 경우에는 하이 레벨의 신호를 출력한다.
도 3에 도시된 바와 같이 상기 제 1입력단자(V-)로 입력되는 전압이 기 설정된 설정전압을 출력하는 구간에서는 상기 제 2입력단자(V+)로 입력되는 전압이 더 크므로 하이 레벨의 신호를 출력하고, 나머지 구간에 대해서는 그 반대가 되므로 로우 레벨의 신호를 출력한다.
즉, 상기 입력전원(Vdd)이 기 설정된 설정전압 이하로 인가되는 구간에서는 로우 레벨의 신호를 출력하고, 상기 입력전원(Vdd)이 기 설정된 설정전압 이상으로 인가되는 구간에서는 하이 레벨의 신호를 출력하는 것이다.
이 때, 상기 비교기의 출력이 로우레벨인 경우에는 상기 로우레벨의 출력신호가 상기 트랜지스터(T1)의 베이스로 입력되며, 이에 상기 트랜지스터가 턴 온되어 상기 트랜지스터의 에미터에 연결된 제 1노드(N1)에 인가되는 입력전원(Vdd)이 상기 콜렉터에 연결된 출력단(OUT)으로 출력된다.
즉, 도 3에 도시된 바와 같이 상기 비교기의 출력이 로우레벨인 구간 즉, 상기 입력전원(Vdd)이 기 설정된 설정전압 이하로 인가되는 구간에서는 리셋 회로(700)의 최총 출력단(OUT)에서 상기 입력전원(vdd)이 출력되는 것이며, 이는 집적회로들이 동작하지 않도록 하는 제 1제어신호(Disable)로서의 역할을 한다.
반면에 상기 비교기의 출력이 하이레벨인 경우에는 상기 하이레벨의 출력신호가 상기 트랜지스터(T1)의 베이스로 입력되며, 이에 상기 트랜지스터가 턴 오프되어 상기 트랜지스터의 콜렉터에 연결된 출력단(OUT)으로는 접지 전압에 해당하는 로우레벨 전압이 출력된다.
즉, 도 3에 도시된 바와 같이 상기 비교기의 출력이 하이레벨인 구간 즉, 상기 입력전원(Vdd)이 기 설정된 설정전압 이상으로 인가되는 구간에서는 리셋 회로(700)의 최총 출력단(OUT)에서 상기 로우레벨 전압이 출력되는 것이며, 이는 집적회로들이 동작하도록 하는 제 2제어신호(Enable)로서의 역할을 한다.
결과적으로, 상기 리셋 회로(700)는 상기 전원부(600)에서 각 직접회로에 인가되는 입력전원(Vdd)을 제공 받아, 내부의 비교기를 통해 상기 입력전원(Vdd)이 기 설정된 설정전압 이하로 인가되는 구간에서는 상기 집적회로들이 동작하지 않도록 하는 제 1제어신호(Disable)를 생성하여 이를 상기 각 직접회로에 연결된 버퍼에 인가하고, 상기 입력전원(Vdd)이 기 설정된 설정전압 이상으로 인가되는 구간에서는 상기 집적회로들이 동작하도록 하는 제 2제어신호(Enable)를 생성하여 상기 각 직접회로에 연결된 버퍼에 인가하는 역할을 한다.
이를 통해 상기 집적회로에 인가되는 입력 신호 및 입력전원의 불안정 상태에서의 오동작과, 상기 오동작에 의한 집적회로의 파손을 방지함으로써, 불량률 저하 및 장치 신뢰성과 제조 수율을 향상시킬 수 있는 것이다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.
이와 같은 본 발명에 의하면, 집적회로에 인가되는 입력 신호 및 입력전원의 불안정 상태에서의 오동작과, 상기 오동작에 의한 집적회로의 파손을 방지함으로써, 불량률 저하 및 장치 신뢰성과 제조 수율을 향상시키는 장점이 있다.

Claims (12)

  1. 열 방향으로 배열된 다수의 어드레스 전극과, 행 방향으로 순차 배열된 주사전극 및 유지 전극을 포함하는 플라즈마 패널과;
    상기 어드레스 전극에 표시하고자 하는 방전 셀을 선택하기 위한 표시 데이터 신호를 인가하는 어드레스 전극 구동부와;
    상기 유지전극 및 주사 전극에 각각 소정의 구동 전압을 인가하는 유지전극 구동부 및 주사전극 구동부와;
    외부로부터 영상신호를 수신하여 어드레스구동 제어 신호, 유지 전극 구동 제어신호 및 주사 전극 구동 제어신호를 출력하는 제어부와;
    상기 어드레스 전극 구동부, 주사전극 구동부 및 유지전극 구동부에 입력전원을 제공하는 전원부와;
    상기 입력전원을 감지하여 상기 어드레스 전극 구동부, 주사전극 구동부 및 유지전극 구동부 동작의 리셋 여부를 제어하는 리셋회로가 포함되며,
    상기 리셋회로는,
    제 1 및 제 2입력단자를 구비한 비교기와;
    입력전원(Vdd)이 인가되는 제 1노드 및 상기 비교기의 제 2입력단자 사이에 연결되는 제너 다이오드와;
    상기 비교기의 출력을 입력받고, 상기 제 1노드 및 출력단 사이에 연결된 트랜지스터가 포함되어 구성되고,
    상기 제어부 및 리셋 회로에서 상기 어드레스전극 구동부, 유지전극 구동부, 주사전극 구동부로의 제어 신호 전송을 위한 제 1, 2, 3버퍼가 각각 구비됨을 특징으로 하는 플라즈마 디스플레이 장치.
  2. 제 1항에 있어서,
    상기 어드레스전극 구동부, 유지전극 구동부, 주사전극 구동부는 각각 집적회로(IC)로 구현됨을 특징으로 하는 플라즈마 디스플레이 장치.
  3. 삭제
  4. 제 1항에 있어서,
    상기 리셋 회로는 상기 전원부에서 각 구동부에 인가되는 입력전원을 제공 받아, 내부의 비교기를 통해 상기 입력전원(Vdd)이 기 설정된 설정전압 이하로 인가되는 구간에서는 상기 구동부들이 동작하지 않도록 하는 제 1제어신호(Disable)를 출력하고, 상기 입력전원(Vdd)이 기 설정된 설정전압 이상으로 인가되는 구간에서는 상기 구동부들이 동작하도록 하는 제 2제어신호(Enable)를 출력함을 특징으로 하는 플라즈마 디스플레이 장치.
  5. 제 4항에 있어서,
    상기 제 1 및 제 2제어신호는 상기 구동부들과 각각 연결되는 제 1, 2, 3버퍼로 전송됨을 특징으로 하는 플라즈마 디스플레이 장치.
  6. 열 방향으로 배열된 다수의 어드레스 전극과, 행 방향으로 순차 배열된 주사전극 및 유지 전극을 포함하는 플라즈마 표시 패널에 대해 상기 어드레스 전극, 주사 전극 및 유지 전극을 구동하는 각 구동부의 리셋 여부를 제어하는 플라즈마 디스플레이 장치의 리셋회로에 있어서,
    제 1 및 제 2입력단자를 구비한 비교기와;
    입력전원(Vdd)이 인가되는 제 1노드 및 상기 비교기의 제 2입력단자 사이에 연결되는 제너 다이오드와;
    상기 비교기의 출력을 입력받고, 상기 제 1노드 및 출력단 사이에 연결된 트랜지스터와;
    상기 비교기의 제 1입력단자와 입력전원(Vdd)이 인가되는 상기 제 1노드(N1) 사이에 연결되는 제 1저항(R1)과;
    상기 비교기의 제 1입력단자와 접지(GND) 사이에 연결된 제 2저항(R2)이 포함되고,
    상기 비교기는 제 1입력단자로 입력되는 전압의 크기와 제 2입력단자로 입력되는 전압의 크기를 비교하여, 상기 제 1입력단자로 입력되는 전압의 크기가 더 클 경우 로우 레벨의 신호를 출력하고, 반대로 제 2입력단자로 입력되는 전압의 크기가 더 클 경우에는 하이 레벨의 신호를 출력함을 특징으로 하는 리셋 회로.
  7. 삭제
  8. 제 6항에 있어서,
    상기 비교기의 제 1입력단자로 입력되는 전압은 상기 입력전원(Vdd)이 상기 제 1저항(R1) 및 제 2저항(R2)에 의해 전압 분배되어 (R1/(R1+R2))*Vdd에 해당하는 전압임을 특징으로 하는 리셋 회로.
  9. 제 6항에 있어서,
    상기 비교기의 제 2입력단자로 입력되는 전압은 상기 입력전원(Vdd)이 제너다이오드의 항복전압(Vz) 만큼 지연되어 입력됨을 특징으로 하는 리셋 회로.
  10. 삭제
  11. 제 6항에 있어서,
    상기 트랜지스터는 상기 비교기의 출력신호에 따라 턴 온 여부가 결정되어 제 1제어신호(Disable)로서의 입력전원(Vdd) 또는 제 2제어신호(Enable)로서의 로우레벨 신호를 출력단을 통해 최종 출력함을 특징으로 하는 리셋 회로.
  12. 제 11항에 있어서,
    상기 제 1제어신호(Disable)는 상기 입력전원(Vdd)이 기 설정된 설정전압 이하로 인가되는 구간에서 출력되고, 상기 제 2제어신호(Enable)는 상기 입력전원(Vdd)이 기 설정된 설정전압 이상으로 인가되는 구간에서 출력됨을 특징으로 하는 리셋 회로.
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