JP2008187683A - 同期式シリアルバスシステム - Google Patents

Abstract

【課題】データとクロック信号との遅延時間の差を調整し、セットアップ時間とホールド時間に余裕を持たせて、外来ノイズなどによる誤動作を抑制する。
【解決手段】データ線Ｌｄとクロック線Ｌｋとを備える伝送路にマスタ局１とスレーブ局２とが接続される。マスタ局１は、データ線Ｌｄに出力するデータのビット毎に同期したクロック信号をクロック線Ｌｋに出力する。スレーブ局２は、マスタ局１からのクロック信号に同期してマスタ局１との間でデータ線Ｌｄを介してデータを授受する。マスタ局１は、規定したパターンの調整用データをデータ線Ｌｄに出力する調整用データ生成手段１１を有する。スレーブ局２は、受信した調整用データとクロック信号との遅延時間の差が適正値になるようにクロック信号のタイミングを調整した補正クロック信号を生成して内部処理に用いるタイミング調整回路２１を有する。
【選択図】図１

Description

本発明は、データをシリアル伝送するデータ線とデータのビット毎に同期したクロック信号を伝送するクロック線とを備える伝送路を介してマスタ局とスレーブ局との間でデータを伝送する同期式シリアルバスシステムに関するものである。

従来から、同期式シリアルバスシステムとして、Ｉ^２Ｃバス（フィリップス社の商標）と称する仕様が知られている。Ｉ^２Ｃバスでは、図７に示すように、データをシリアル伝送するデータ線Ｌｄと、クロック信号を伝送するクロック線Ｌｋとを備える伝送路（バス）を用い、伝送路に接続されたマスタ局１とスレーブ局２との間でデータを双方向に伝送することができる。

スレーブ局２にはデバイスアドレスが設定され、マスタ局１がスレーブ局２にデータを伝送する際はデバイスアドレスを指定することにより、特定のスレーブ局２にデータを伝送する。すなわち、スレーブ局２では、データ線Ｌｄを伝送されたデバイスアドレスと、スレーブ局２に設定されているデバイスアドレスが一致すると、マスタ局１からクロック信号に同期してデータ線Ｌｄに出力されたデータを受信する。また、スレーブ局２では、マスタ局１からのデータを受信すると、クロック信号に同期してマスタ局１への応答を返す。この応答は、マスタ局１からスレーブ局２に伝送されるデータの１バイト毎に１ビットのデータで返される。

データ線Ｌｄおよびクロック線Ｌｋはデータあるいはクロック信号を双方向に伝送可能であり、常時はＨレベルに保たれている。クロック信号がＨレベルである期間にはデータのビット値は一定に保たなければならず、データの変更はクロック信号がＬレベルである期間に制限されている。これは、クロック信号がＨレベルである期間にデータ線の電圧レベルをＨレベルとＬレベルとの間で変化させることが、バスの占有と開放との制御に用いているからである。図８に示すように、クロック信号はＨレベルとＬレベルとを交互に繰り返しており、データの伝送中にバス制御が行われるとデータを正常に伝送できなくなるから、クロック信号がＬレベルである期間内に、データ線を伝送されるデータの各ビットの区切りが収まるようにクロック信号のタイミングが設定されている（たとえば、特許文献１参照）。
特開２００１−３２０３９０号公報

上述のように、クロック信号はＨレベルとＬレベルとを交互に繰り返しており、Ｈレベルの期間におけるデータ線のレベルがスレーブ局２において認識されるビット値になる。したがって、マスタ局１においては、図８に示すように、データ線の電圧レベルが安定してからクロック信号がＨレベルになるまでのセットアップ時間Ｔｓと、クロック信号をＬレベルにしてからもデータ線の電圧レベルを維持するホールド時間Ｔｈとを適正に設定しておく必要がある。

セットアップ時間Ｔｓとホールド時間Ｔｈとのいずれかが短く余裕がないと、スレーブ局では外来ノイズなどによってデータの授受が正常に行われなくなる可能性がある。つまり、セットアップ時間Ｔｓやホールド時間Ｔｈが短いと外来ノイズなどによるわずかなタイミングのずれによって、クロック信号がＨレベルである期間にデータ線の電圧レベルが変化し、バス制御と誤認されてデータ伝送が正常に行われなくなるのである。

マスタ局１ではセットアップ時間Ｔｓとホールド時間Ｔｈとを適正に設定していたとしても、データ線とクロック線とのインピーダンスの相違によってデータとクロック信号との伝送速度に時間差を生じる場合があり、スレーブ局２においては、セットアップ時間Ｔｓとホールド時間Ｔｈとのいずれかの余裕が小さくなる可能性がある。

本発明は上記事由に鑑みて為されたものであり、その目的は、データとクロック信号との遅延時間の差を適正に調整し、セットアップ時間とホールド時間に余裕を持たせることにより、外来ノイズなどによる誤動作を抑制した同期式シリアルバスシステムを提供することにある。

請求項１の発明は、データをシリアル伝送するデータ線とデータのビット毎に同期したクロック信号を伝送するクロック線とを備える伝送路に接続されクロック信号をクロック線に出力するマスタ局と、前記伝送路に接続されマスタ局からのクロック信号に同期してマスタ局との間でデータ線を介してデータを授受するスレーブ局とを備え、マスタ局は、規定したパターンの調整用データをデータ線に出力する調整用データ生成手段を有し、スレーブ局は、受信した調整用データとクロック信号との遅延時間の差が適正値になるようにクロック信号のタイミングを調整した補正クロック信号を生成して内部処理に用いるタイミング調整回路を有することを特徴とする。

請求項２の発明は、データをシリアル伝送するデータ線とデータのビット毎に同期したクロック信号を伝送するクロック線とを備える伝送路に接続され相互にデータを授受するとともにデータを出力する際にクロック信号をクロック線に出力する複数台のマスタ／スレーブ局を備え、マスタ／スレーブ局は、規定したパターンの調整用データをデータ線に出力する調整用データ生成手段と、他のマスタ／スレーブ局から受信した調整用データとクロック信号との遅延時間の差が適正値になるようにクロック信号のタイミングを調整した補正クロック信号を生成して内部処理に用いるタイミング調整回路とを有することを特徴とする。

請求項３の発明では、請求項１または請求項２の発明において、前記タイミング調整回路は、クロック信号のタイミングを調整する調整値を求め、前記調整値を記憶する不揮発性メモリからなる調整値記憶部と、前記タイミング調整回路で求めた調整値を調整値記憶部に書き込むとともに電源投入直後に調整値記憶部から調整値を読み出してタイミング調整回路に与える読出書込部とを備えることを特徴とする。

請求項１の発明の構成によれば、規定のパターンである調整用データとクロック信号との遅延時間の差が適正値になるように、スレーブ局においてクロック信号のタイミングを調整するから、セットアップ時間とホールド時間とを確保することができ、外来ノイズなどによる誤動作を抑制することができるという利点を有する。その結果、マスタ局とスレーブ局との間の伝送距離の延長が可能になる。

請求項２の発明の構成によれば、双方向通信が可能なマスタ／スレーブ局において、規定のパターンである調整用データとクロック信号とを他のマスタ／スレーブ局から受信したときに、調整用データとクロック信号との遅延時間の差が適正値になるように、クロック信号のタイミングを調整するから、セットアップ時間とホールド時間とを確保することができ、外来ノイズなどによる誤動作を抑制することができるという利点を有する。その結果、マスタ／スレーブ局間の伝送距離の延長が可能になる。

請求項３の発明の構成によれば、過去の調整値を用いてクロック信号のタイミングを調節することができるから、電源投入毎のクロック信号の調整が不要であり、同期式シリアルバスシステムの電源投入後に使用可能になるまでの時間を短縮することができる。

（実施形態１）
本実施形態におけるシステム構成は、図７に示した従来構成と同様であり、マスタ局１は図８（ａ）に示すデータおよび図８（ｂ）に示すクロック信号を伝送路に出力する。マスタ局１はデータを出力する期間にのみクロック信号を出力する。

一方、スレーブ局２は、図１に示すように、クロック信号のタイミングを調整して内部処理に用いる補正クロック信号を生成するタイミング調整回路２１と、タイミング調整回路２１から出力される補正クロック信号に同期してデータ線Ｌｄから取り込んだデータを処理するマイクロコンピュータからなるデータ処理部２０とを備える。

データ線Ｌｄから取り込まれるシリアルデータは、シリアル−パラレル変換部２２によりパラレルデータに変換された後にデータ処理部２０に入力される。また、データ処理部２０から出力されたパラレルデータは、パラレル−シリアル変換部２３によりシリアルデータに変換された後にデータ線Ｌｄに出力される。クロック線Ｌｋとタイミング調整回路２１との間と、データ線Ｌｄとシリアル−パラレル変換部２２との間と、データ線Ｌｄとパラレル−シリアル変換部２３との間には、それぞれバッファ２４ａ，２４ｂ，２４ｃが挿入される。データ線Ｌｄとシリアル−パラレル変換部２２との間に挿入されたバッファ２４ｂと、データ線Ｌｄとパラレル−シリアル変換部２３との間に挿入されたバッファ２４ｃとは、３ステートバッファであり、データ処理部２０からの制御信号によって択一的にアクティブになる。つまり、マスタ局１からのデータを受信するときにはバッファ２４ｂをアクティブにし、マスタ局１にデータを送信するときにはバッファ２４ｃをアクティブにする。

ところで、タイミング調整回路２１において補正クロック信号を生成するために、データ線Ｌｄとクロック線Ｌｋとの遅延時間の差を検出する必要がある。そこで、マスタ局１は、データの伝送に先立って、クロック信号をクロック線Ｌｋに出力するとともに調整用データをデータ線Ｌｄに出力する。調整用データは、マスタ局１に設けた調整用データ生成手段（図示せず）において生成される。調整用データは、ＨレベルとＬレベルとが交互に繰り返す信号であって、Ｈレベルをビット値の１に対応付けるとともにＬレベルをビット値の０に対応付けているものとすれば、１バイトのデータが１０１０１０１０あるいは０１０１０１０１となるように構成される。つまり、ビット毎にビット値が交互に変化するように規定されたパターンを調整用データに用いる。

マスタ局１が調整用データを出力する期間は、スレーブ局２においても調整用データを受信する期間となるように、動作モードを設定しておく。つまり、マスタ局１とスレーブ局２とにおいて、動作モードを通常の動作時とは異なるクロック調整モードに設定し、タイミング調整回路２１において以下の処理を行うことにより、補正クロック信号を生成する。

ここに、動作モードの切換のために、マスタ局１とスレーブ局２にはディップスイッチなどのモード切換手段を設けておく。また、後述するように、調整用データはマスタ局１から一定時間だけ出力されるから、クロック調整モードへの切換から一定時間後に通常の動作モードに自動的に復帰する構成を採用してもよく、その場合には押釦スイッチのようなモメンタリ型のスイッチをモード切換手段に用いることができる。クロック調整モードは、システムの施工時や点検時などに切り換えるようにすればよい。

また、調整用データと同じ値をデータに用いないように規定している場合には、スレーブ局２では、データの値によりクロック調整モードと通常の動作モードとに切り換えることが可能になる。本実施形態では、この構成を採用している。すなわち、データ処理部２０が調整用データを受信していると判断すると、クロック調整モードに移行し、クロック調整モードへの移行後に一定時間が経過すると通常の動作モードに復帰する動作を採用している。

したがって、マスタ局１においてクロック調整モードを選択し、調整用データを出力すれば、スレーブ局２では動作モードを切り換える操作を行う必要がなく、クロック信号の調整作業が容易になる。また、この構成を採用すれば、マスタ局１から定期的あるいは不定期的に調整用データを出力することで、タイミング調整回路２１で補正クロック信号のタイミングを調整することが可能になる。なお、マスタ局１ではデータとクロック信号とを同期させているから、スレーブ局２で受信するデータとクロック信号との遅延時間の差は、通常はデータを読み取れないほどには大きくならず、クロック調整モードを保つ時間（上述の一定時間）内には読み取ることができる。

クロック調整モードでは、マスタ局１は、図３に示すように、調整用データを生成し（Ｓ１）、調整用データをデータ線Ｌｄに出力する（Ｓ２）。調整用データは一定時間だけ出力される（Ｓ３）。

一方、スレーブ局２のタイミング調整回路２１では、クロック調整モードになると、図４に示すように、データ線Ｌｄから受信したデータが調整用データか否かを判定し（Ｓ１）、調整用データであればクロック調整モードに移行して調整用データとクロック信号との遅延時間の差を求める（Ｓ２）。ステップＳ２の動作は一定時間継続された後に終了する（Ｓ３）。調整用データとクロック信号との遅延時間の差は、調整用データのビット毎に微差を有している可能性があるから、上述した一定時間において求めた遅延時間の差の平均値を用い、この値に基づいてクロック信号を時間軸方向にシフトさせる調整値を求める。

図４のステップＳ２において調整用データとクロック信号との遅延時間の差を求めるには、クロック信号の立ち上がりエッジおよび立ち下がりエッジを検出するとともに、調整用データのビット値の変化点を検出する。クロック信号の立ち下がりエッジから調整用データのビット値の変化点までの時間と、調整用データのビット値の変換点からクロック信号の立ち上がりエッジまでの時間とを計時すれば、両時間の平均が遅延時間の差になる。

遅延時間の差が求められると、タイミング調整回路２１では、クロック信号がＬレベルである期間の中央に調整用データの立ち上がりまたは立ち下がりが位置するようにクロック信号を時間軸方向にシフトさせた補正クロック信号を生成する。クロック信号を時間軸方向にシフトさせるには、遅延時間の差から求めた演算によって求めた調整値を用いる構成と、調整値を求めずにクロック信号の立ち下がりエッジと立ち上がりエッジとの間に調整用データの変化点が位置するように時間差を０にするようなフィードバックを行う構成とのいずれかを採用する。なお、フィードバックによって得られた遅延時間の差を用いる場合でも調整値を求める。

たとえば、スレーブ局２において図２（ａ）のように調整用データを受信し、このときスレーブ局２でクロック線Ｌｋから受信しているクロック信号が図２（ｂ）のようなタイミングであったとする。図示例では、クロック信号の遅延時間がデータの遅延時間よりも大きくなっている。そこで、クロック信号を時間軸方向において進み側にシフトさせる補正値を生成すると、図２（ｃ）のように補正クロック信号がＬレベルである期間の中央位置に調整用データの変化点を位置させることができる。

遅延時間の差に基づいて求めた調整値は、タイミング調整回路２１において記憶され、通常の動作モードにおいて用いられる。つまり、通常の動作モードにおいては、クロック信号を調整値だけ時間軸方向にシフトさせた補正クロック信号が生成され、データ処理部２０とシリアル−パラレル変換部２２とパラレル−シリアル変換部２３とにおいて補正クロック信号が用いられる。

補正クロック信号では、データのビット値の区切りの位置が、補正クロック信号がＬレベルである期間の中央にほぼ一致するから、セットアップ時間Ｔｓおよびホールド時間Ｔｈの余裕を大きくとることができ、結果的にデータの伝送が正常に行われなくなる可能性を大幅に低減することができる。つまり、耐ノイズ性を向上させることができる。

（実施形態２）
実施形態１では、クロック信号を出力するマスタ局１と、マスタ局１がら出力されたクロック信号に同期してデータを授受するスレーブ局２とを設けたシステム構成を採用しているが、本実施形態は、マスタ局とスレーブ局との機能を併せ持つマスタ／スレーブ局３を伝送路に接続するものである。システム構成としては、基本的には伝送路に複数台のマスタ／スレーブ局３のみを接続する場合を想定している。

マスタ／スレーブ局３は、クロック線Ｌｋにクロック信号を出力する機能と、クロック線Ｌｋから受信したクロック信号を時間軸方向にシフトさせる機能とを備える。したがって、図５に示すように、図１に示したスレーブ局２と類似した構成を有しているが、クロック信号を出力する機能を有し、クロック信号の出力経路にバッファ３４ｄを挿入している点でスレーブ局２の構成と相違している。また、データ処理部３０は、データを受信して応答するだけではなく、データを送信して応答を検証する機能およびクロック信号を生成する機能を備える。つまり、マスタ局１としての機能を備える。マスタ局として動作する間には、実施形態１と同様に、データを出力する期間にのみクロック信号を出力する。

他の構成および動作については、図５に示すタイミング調整回路３１、シリアル−パラレル変換部３２、パラレル−シリアル変換部３３、バッファ３４ａ〜３４ｃを、それぞれ図１に示すタイミング調整回路２１、シリアル−パラレル変換部２２、パラレル−シリアル変換部２３、バッファ２４ａ〜２４ｃと読み替えることができる。すなわち、実施形態１のスレーブ局にマスタ局としての機能を付加した構成ということができる。また、データ処理部３０は、マスタ局１における調整用データ生成手段（図示せず）と同様に動作する調整用データ生成手段３５も備える。

マスタ局としての動作は図３に示した動作になり、スレーブ局２としての動作は図４に示した動作になる。また、マスタ／スレーブ局３では、他のマスタ／スレーブ局３からの要求に応じて調整用データ生成手段３５が生成した調整用データを出力することが可能であり、スレーブ局として動作している期間において受信したデータが、調整用データの出力を要求している場合には、マスタ局として動作し調整用データとともにクロック信号を出力する。

この動作により、２台のマスタ／スレーブ局３の間で遅延時間の差を双方向で求めてそれぞれ補正クロック信号を生成することが可能になる。つまり、データおよびクロック信号の伝送方向に応じて遅延時間の差に相違が生じる伝送路であっても、適正な補正クロック信号を生成することができる。

ところで、クロック調整モードにおいて、タイミング調整回路３１では、調整用データとクロック信号との遅延時間の差を求め、この遅延時間の差から求めた調整値だけクロック信号を時間軸方向にシフトさせているが、電源を入切するシステムの場合に電源の投入毎にクロック調整モードとして調整値を求めるようにすると、電源の投入からシステムの動作が可能になるまでに時間がかかる。

そこで、図５に示すように、データ処理部３０に不揮発性メモリからなる調整値記憶部３０ａと、クロック調整モードで求めた調整値を調整値記憶部３０ａに書き込むとともに電源投入毎に調整値記憶部３０ａから調整値を読み出して補正クロック信号の生成に用いる読出書込部３０ｂとを設けるのが望ましい。この構成を採用すれば、データ処理部３０では、クロック調整モードにおいて求めた調整値を調整値記憶部３０ａに記憶させ、調整値記憶部３０ａに記憶された調整値を電源の投入直後に読み出して補正クロック信号を生成することになる。この構成は図１に示したスレーブ局３でも採用することができる。

この構成を採用することにより、電源の投入毎にクロック調整モードとする必要がなく、過去に求めた調整値を用いて補正クロック信号を生成することができる。なお、電源の投入後にクロック調整モードを選択すれば、遅延時間の差を再測定することができるから、システム構成を変更するなどして遅延時間の差が変化した場合には、調整値記憶部３０ａに記憶させる調整値を更新することができる。

本実施形態において２台のマスタ／スレーブ局３が相互に調整値を求める場合の動作を図６にまとめて示す。電源が投入されると、データ処理部３０の読出書込部３０ｂでは調整値記憶部３０ａに調整値が記憶されているか否かを判定し（Ｓ１）、調整値が記憶されていれば調整値記憶部３０ａから読み出してタイミング調整回路３１に与え補正クロック信号の生成に用いる（Ｓ２）。

一方、調整値記憶部３０ａに調整値が記憶されていなければ、データ線Ｌｄから調整用データを受信するまで待機する（Ｓ３）。調整用データを受信すると、クロック調整モードに移行してタイミング調整回路３１において調整用データとクロック信号と遅延時間の差を求める（Ｓ４）、ステップＳ４の動作は一定時間継続された後に終了（Ｓ５）。また、読出書込部３０ｂはタイミング調整回路３１が求めた調整値を読み出して（Ｓ６）、調整値記憶部３０ａに書き込む（Ｓ７）。

次に、データ処理部３０はデータ線Ｌｄから調整用データの出力が要求されるまで待機し（Ｓ８）、調整用データの出力が要求されると、マスタ／スレーブ局３はマスタ局と同様に動作して、調整用データ生成手段３５において調整用データを生成し（Ｓ９）、生成した調整用データをデータ線Ｌｄに出力する（Ｓ１０）。調整用データは一定時間だけ出力される（Ｓ１１）。

以上の動作によって、調整値記憶部３０ａに調整値を書き込んだ後には、電源の投入毎にクロック調整モードに移行させる必要がなくなり、過去に求めた調整値を適用してデータの伝送を行うことができる。また、マスタ／スレーブ局３では、調整値記憶部３０ａに調整値を記憶した後に、調整用データを出力するから、２台のマスタ／スレーブ局３の間で相互に遅延時間の差を計測して記憶することが可能になる。

なお、調整値を調整値記憶部３０ａに書き込む際には、目的とする２台のマスタ／スレーブ局３の一方の電源を投入した後に、他方において電源を投入するとともにクロック調整モードを選択する。クロック調整モードが選択されたマスタ／スレーブ局３は、調整用データをクロック信号とともに一定時間出力して前記一方のマスタ／スレーブ局３に調整値を設定させる。その後、前記他方のマスタ／スレーブ局３は、調整用データの出力を要求するデータを出力してクロック信号を停止する。この動作によって、前記他方のマスタ／スレーブ局３は、前記一方のマスタ／スレーブ局３からクロック信号とともに調整用データを受信することができ、調整値を求めることができる。

なお、調整値を双方向に設定する必要がない場合には、図６におけるステップＳ８〜Ｓ１０を電源投入直後の動作からは省略し、通常の動作モードにおいて他のマスタ／スレーブ局３から調整用データの出力要求を受信したときに、調整用データを出力する処理を行うようにしてもよい。この場合、ステップＳ８においては、調整用データの出力要求を待つ必要はない。また、調整用データの出力を要求したほうのマスタ／スレーブ局３では、要求後にはクロック信号を停止して調整用データを受信待機する状態に移行する。

さらに、本実施形態の調整値記憶部３０ａおよび読出書込部３０ｂの機能は、実施形態１に説明したスレーブ局２において用いることも可能である。スレーブ局２は、調整用データを出力する機能は備えていないが、調整値を記憶することにより電源投入毎に調整値を求める処理を行う必要がなくなる。他の構成および動作は実施形態１と同様であるから説明を省略する。

実施形態１に用いるスレーブ局を示すブロック図である。 同上におけるスレーブ局の動作説明図である。 同上におけるマスタ局の動作説明図である。 同上におけるスレーブ局の動作説明図である。 実施形態２に用いるマスタ／スレーブ局を示すブロック図である。 同上の動作説明図である。 同期式シリアルバスシステムの概略構成図である。 同上の動作説明図である。

符号の説明

１ マスタ局
２ スレーブ局
３ マスタ／スレーブ局
２１ タイミング調整回路
３０ａ 調整値記憶部
３０ｂ 読出書込部
３１ タイミング調整回路
３５ 調整用データ生成手段
Ｌｄ データ線
Ｌｋ クロック線

Claims (3)

1. データをシリアル伝送するデータ線とデータのビット毎に同期したクロック信号を伝送するクロック線とを備える伝送路に接続されクロック信号をクロック線に出力するマスタ局と、前記伝送路に接続されマスタ局からのクロック信号に同期してマスタ局との間でデータ線を介してデータを授受するスレーブ局とを備え、マスタ局は、規定したパターンの調整用データをデータ線に出力する調整用データ生成手段を有し、スレーブ局は、受信した調整用データとクロック信号との遅延時間の差が適正値になるようにクロック信号のタイミングを調整した補正クロック信号を生成して内部処理に用いるタイミング調整回路を有することを特徴とする同期式シリアルバスシステム。
2. データをシリアル伝送するデータ線とデータのビット毎に同期したクロック信号を伝送するクロック線とを備える伝送路に接続され相互にデータを授受するとともにデータを出力する際にクロック信号をクロック線に出力する複数台のマスタ／スレーブ局を備え、マスタ／スレーブ局は、規定したパターンの調整用データをデータ線に出力する調整用データ生成手段と、他のマスタ／スレーブ局から受信した調整用データとクロック信号との遅延時間の差が適正値になるようにクロック信号のタイミングを調整した補正クロック信号を生成して内部処理に用いるタイミング調整回路とを有することを特徴とする同期式シリアルバスシステム。
3. 前記タイミング調整回路は、クロック信号のタイミングを調整する調整値を求め、前記調整値を記憶する不揮発性メモリからなる調整値記憶部と、前記タイミング調整回路で求めた調整値を調整値記憶部に書き込むとともに電源投入直後に調整値記憶部から調整値を読み出してタイミング調整回路に与える読出書込部とを備えることを特徴とする請求項１または請求項２記載の同期式シリアルバスシステム。

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