JP2008165747A - 回路設計支援装置、回路設計支援方法、回路設計支援プログラムおよびプリント基板の製造方法 - Google Patents

回路設計支援装置、回路設計支援方法、回路設計支援プログラムおよびプリント基板の製造方法 Download PDF

Info

Publication number
JP2008165747A
JP2008165747A JP2007305868A JP2007305868A JP2008165747A JP 2008165747 A JP2008165747 A JP 2008165747A JP 2007305868 A JP2007305868 A JP 2007305868A JP 2007305868 A JP2007305868 A JP 2007305868A JP 2008165747 A JP2008165747 A JP 2008165747A
Authority
JP
Japan
Prior art keywords
symbol
circuit
library
integrated circuit
information
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007305868A
Other languages
English (en)
Other versions
JP5045393B2 (ja
Inventor
Yoshiyuki Kato
嘉之 加藤
Hisashi Aoyama
久志 青山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2007305868A priority Critical patent/JP5045393B2/ja
Priority to US11/987,811 priority patent/US8255844B2/en
Publication of JP2008165747A publication Critical patent/JP2008165747A/ja
Application granted granted Critical
Publication of JP5045393B2 publication Critical patent/JP5045393B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/34Circuit design for reconfigurable circuits, e.g. field programmable gate arrays [FPGA] or programmable logic devices [PLD]
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00Digital computing or data processing equipment or methods, specially adapted for specific functions

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Data Mining & Analysis (AREA)
  • Databases & Information Systems (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

【課題】部品としてFPGAを使用する回路の設計において、FPGAの変更に伴う回路図の変更を効率良く行うことができるようにすること。
【解決手段】回路設計CAD装置100のFPGA情報管理部110がFPGA設計CAD装置10が作成したピン割付情報や属性情報などのFPGA情報を取り込み、ライブラリ作成部120がFPGA情報を用いてシンボルライブラリを作成するよう構成する。また、ライブラリ作成部120は、シンボルライブラリを作成する場合に作成対象のFPGAが回路図に配置済みの場合には、回路図に配置されている既存のシンボルライブラリのポーション分割やピン配置をできるだけ変更しないようにし、回路図反映部130が新たにシンボルライブラリが作成されたFPGAのシンボルを回路図に配置する場合に、既存の配置を変更しないように配置する。
【選択図】 図2

Description

この発明は、部品としてPLD(Programmable Logic Device)などの集積回路を使用する回路の設計を支援する回路設計支援装置、回路設計支援方法、回路設計支援プログラムおよびプリント基板の製造方法に関し、特に、集積回路の設計変更に伴う回路図の修正を少なくし、もって回路設計の効率を向上することができる回路設計支援装置、回路設計支援方法、回路設計支援プログラムおよびプリント基板の製造方法に関するものである。
回路設計CADにおいて、FPGA(Field Programmable Gate Array)などのPLDを部品として使用する場合には、回路設計者は、PLDの設計後にPLDのシンボルを作成してシンボルライブラリに登録する必要がある。しかし、回路設計者は部品を組み合わせて回路を設計することが主たる業務であるため、部品のシンボル作成に不慣れな場合が多く、PLDの設計変更のたびにシンボル作成を行うことは回路設計者にとって負担が大きい。
そこで、PLDのシンボルの作成を支援する技術が開発されている。例えば、特許文献1には、FPGAのピン配列情報からFPGAライブラリを自動生成するFPGA設計支援装置が記載されている。
特開2006−79447号公報
しかしながら、FPGA設計支援装置によってFPGAライブラリを作成しても、回路設計の途中でFPGAに変更があるたびに回路図中のFPGAシンボルを置き換える必要があるという問題がある。また、FPGA設計支援装置で作成されるFPGAシンボルは、FPGAの変更によってポーション分割やピン配置が異なったものとなる場合も多く、回路図の大幅な変更が必要となることもある。
この発明は、上述した従来技術による問題点を解消するためになされたものであり、FPGAなど集積回路の設計変更に伴う回路図の修正を少なくし、もって回路設計の効率を向上することができる回路設計支援装置、回路設計支援方法、回路設計支援プログラムおよびプリント基板の製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、回路設計支援装置は、部品として集積回路を使用する回路の設計を支援する回路設計支援装置であって、集積回路について集積回路設計CADにより作成された設計情報である集積回路情報を入力する集積回路情報入力手段と、回路設計で使用する集積回路のシンボルライブラリを前記集積回路情報入力手段により入力された集積回路情報を用いて作成するライブラリ作成手段と、を備えたことを特徴とする。
この回路設計支援装置によれば、集積回路について集積回路設計CADにより作成された設計情報である集積回路情報を入力し、回路設計で使用する集積回路のシンボルライブラリを、入力した集積回路情報を用いて作成するよう構成したので、回路図に配置されたシンボルの情報を用いてシンボルライブラリを作成することが可能となる。
また、回路設計支援装置は、上記構成において、前記ライブラリ作成手段は、シンボルライブラリの作成対象である集積回路のシンボルが回路図に配置済みであるか否かを判定し、回路図に配置済であると判定した場合には、回路図に配置されたシンボルに対応するシンボルライブラリの情報に基づいてシンボルの変更が少なくなるようにシンボルライブラリを作成することを特徴とする。
この回路設計支援装置によれば、シンボルライブラリの作成対象である集積回路のシンボルが回路図に配置済みであるか否かを判定し、回路図に配置済であると判定した場合には、回路図に配置されたシンボルに対応するシンボルライブラリの情報に基づいてシンボルの変更が少なくなるようにシンボルライブラリを作成するよう構成したので、回路図に配置された集積回路に設計変更があった場合に、そのシンボルの変更を少なくすることができる。
また、回路設計支援装置は、上記構成において、前記ライブラリ作成手段は、シンボルライブラリの作成対象である集積回路のシンボルが回路図に配置済みである場合に、回路図に配置されたシンボルに対応するシンボルライブラリの情報に基づいてポーション分割を行うことを特徴とする。
この回路設計支援装置によれば、シンボルライブラリの作成対象である集積回路のシンボルが回路図に配置済みである場合に、回路図に配置されたシンボルに対応するシンボルライブラリの情報に基づいてポーション分割を行うよう構成したので、回路図に配置された集積回路に設計変更があった場合に、そのシンボルの変更を少なくすることができる。
また、回路設計支援装置は、上記構成において、前記ライブラリ作成手段は、シンボルライブラリの作成対象である集積回路のシンボルが回路図に配置済みである場合に、回路図に配置されたシンボルに含まれる論理ピンについては該回路図に配置されたシンボルと同じポーションに分割することを特徴とする。
この回路設計支援装置によれば、シンボルライブラリの作成対象である集積回路のシンボルが回路図に配置済みである場合に、回路図に配置されたシンボルに含まれる論理ピンについては回路図に配置されたシンボルと同じポーションに分割するよう構成したので、回路図に配置された集積回路に設計変更があった場合に、そのシンボルの変更を少なくすることができる。
また、回路設計支援装置は、上記構成において、前記ライブラリ作成手段は、シンボルライブラリの作成対象である集積回路のシンボルが回路図に配置済みである場合に、回路図に配置されたシンボルに含まれない論理ピンについては物理ピン名に基づいてポーション分割を行うことを特徴とする。
この回路設計支援装置によれば、シンボルライブラリの作成対象である集積回路のシンボルが回路図に配置済みである場合に、回路図に配置されたシンボルに含まれない論理ピンについては物理ピン名に基づいてポーション分割を行うよう構成したので、回路図に配置された集積回路に設計変更があった場合に、そのシンボルの変更を少なくすることができる。
また、回路設計支援装置は、上記構成において、シンボルライブラリの作成対象である集積回路のシンボルが回路図に配置済みであるか否かを判定し、回路図に配置済であると判定した場合には、回路図に配置されたシンボルを前記ライブラリ作成手段によりシンボルライブラリが作成されたシンボルで置き換えるシンボル置換手段をさらに備えたことを特徴とする。
この回路設計支援装置によれば、シンボルライブラリの作成対象である集積回路のシンボルが回路図に配置済みであるか否かを判定し、回路図に配置済であると判定した場合には、回路図に配置されたシンボルを新たにシンボルライブラリを作成したシンボルで置き換えるよう構成したので、回路図に配置された集積回路に設計変更があった場合に、回路設計者による回路図上のシンボルの置き換えを不要とすることができる。
また、回路設計支援装置は、上記構成において、前記シンボル置換手段は、前記ライブラリ作成手段によりシンボルライブラリが作成されたシンボルのピンのうち置換前のシンボルと論理ピン名が異なるピンがラインに接続されている場合には、該ラインを切断することを特徴とする。
この回路設計支援装置によれば、シンボルライブラリを作成したシンボルのピンのうち置換前のシンボルと論理ピン名が異なるピンがラインに接続されている場合には、そのラインを切断するよう構成したので、集積回路の設計変更に伴う回路図の修正漏れを防ぐことができる。
また、回路設計支援方法は、部品として集積回路を使用する回路の設計を支援する回路設計支援装置による回路設計支援方法であって、集積回路について集積回路設計CADにより作成された設計情報である集積回路情報を入力する集積回路情報入力ステップと、回路設計で使用する集積回路のシンボルライブラリを前記集積回路情報入力ステップにより入力された集積回路情報を用いて作成するライブラリ作成ステップと、を含んだことを特徴とする。
この回路設計支援方法によれば、集積回路について集積回路設計CADにより作成された設計情報である集積回路情報を入力し、回路設計で使用する集積回路のシンボルライブラリを、入力した集積回路情報を用いて作成するよう構成したので、回路図に配置されたシンボルの情報を用いてシンボルライブラリを作成することが可能となる。
また、回路設計支援装置プログラムは、部品として集積回路を使用する回路の設計を支援する回路設計支援プログラムであって、集積回路について集積回路設計CADにより作成された設計情報である集積回路情報を入力する集積回路情報入力手順と、回路設計で使用する集積回路のシンボルライブラリを前記集積回路情報入力手順により入力された集積回路情報を用いて作成するライブラリ作成手順と、をコンピュータに実行させることを特徴とする。
この回路設計支援プログラムによれば、集積回路について集積回路設計CADにより作成された設計情報である集積回路情報を入力し、回路設計で使用する集積回路のシンボルライブラリを、入力した集積回路情報を用いて作成するよう構成したので、回路図に配置されたシンボルの情報を用いてシンボルライブラリを作成することが可能となる。
また、プリント基板の製造方法は、部品として集積回路を使用する回路の設計を支援する回路設計支援装置を用いて設計が行われるプリント基板の製造方法であって、前記回路設計支援装置が、集積回路について集積回路設計CADにより作成された設計情報である集積回路情報を入力する集積回路情報入力ステップと、回路設計で使用する集積回路のシンボルライブラリを前記集積回路情報入力ステップにより入力された集積回路情報を用いて作成するライブラリ作成ステップと、を含んだことを特徴とする。
このプリント基板の製造方法によれば、集積回路について集積回路設計CADにより作成された設計情報である集積回路情報を入力し、回路設計で使用する集積回路のシンボルライブラリを、入力した集積回路情報を用いて作成するよう構成したので、回路図に配置されたシンボルの情報を用いてシンボルライブラリを作成することが可能となる。
本発明によれば、回路図に配置されたシンボルの情報を用いてシンボルライブラリを作成することが可能となるので、集積回路の設計変更に伴う回路図の修正を少なくすることが可能となるという効果を奏する。
また、本発明によれば、回路図に配置されたPLDに設計変更があった場合に、そのシンボルの変更を少なくすることができるので、PLDの設計変更に伴う回路図の修正を少なくすることができ、もって回路設計の効率を向上することができるという効果を奏する。
また、本発明によれば、回路図に配置されたPLDに設計変更があった場合に、回路設計者による回路図上のシンボルの置き換えを不要とするので、PLDの設計変更に伴う回路図の修正を少なくすることができ、もって回路設計の効率を向上することができるという効果を奏する。
また、本発明によれば、PLDの設計変更に伴う回路図の修正漏れを防ぐので、設計品質を向上させることができるという効果を奏する。
以下に添付図面を参照して、この発明に係る回路設計支援装置、回路設計支援方法、回路設計支援プログラムおよびプリント基板の製造方法の好適な実施例を詳細に説明する。なお、本実施例では、本発明をFPGAに適用した場合を中心に説明する。
まず、本実施例1に係るFPGA協調設計の概念について説明する。図1は、本実施例1に係るFPGA協調設計の概念を説明するための説明図である。同図に示すように、本実施例1に係るFPGA協調設計では、FPGAの設計を支援するFPGA設計CAD装置10と、プリント基板の実装設計を支援する実装設計CAD装置20と、回路設計を支援する回路設計支援装置としての回路設計CAD装置100が連携して設計者を支援する。
具体的には、回路設計CAD装置100がFPGA設計CAD装置10が作成したピン配置等のFPGA情報を入力してFPGAのシンボルライブラリを作成する。また、この回路設計CAD装置100は、FPGAのシンボルライブラリを作成する場合に、シンボルライブラリを作成するFPGAが既に回路図に配置済のとき、すなわちFPGAの変更にともなってシンボルライブラリを再度作成するときは、ポーション分割やシンボルピンの配置など既存のシンボルの情報をできるだけそのまま利用してシンボルライブラリを作成する。
このように、回路設計CAD装置100がFPGA情報を用いてFPGAのシンボルライブラリを作成することによって、回路設計者はFPGAのシンボルライブラリを作成する必要がなくなり、回路設計者の負担を軽減することができる。また、回路設計CAD装置100がFPGAの変更にともなってシンボルライブラリを再度作成する場合に、既存のシンボルの情報をできるだけそのまま利用してシンボルライブラリを作成することによって、回路図の修正を減らすことができ、回路設計の効率を向上させることができる。
また、この回路設計CAD装置100は、DRC(デザインルールチェック)を行う場合に、FPGA設計CAD装置10が作成したピン入出力属性などFPGA情報を参照してDRCを行う。例えば、この回路設計CAD装置100は、各ネットについて、FPGAのピン入出力属性を参照して出力ピンの個数のチェックを行う。このように、回路設計CAD装置100がピン入出力属性などFPGA情報を参照してDRCを行うことによって、より正確にDRCを行うことができる。
また、この回路設計CAD装置100は、実装設計でピンスワップが発生した場合に、実装設計CAD装置20からピンスワップ情報を取り込んでシンボルライブラリや回路図などにピンスワップを反映させる。また、この回路設計CAD装置100は、ピン間の配線長などの制約条件にも実装設計でのピンスワップを反映させる。このように、回路設計CAD装置100が実装設計でのピンスワップを制約条件にも反映させることによって、回路設計情報と実装設計情報との間の不整合をなくすことができる。
また、この回路設計CAD装置100は、実装設計でのピンスワップの履歴を記録し、FPGA設計CAD装置10にピンスワップの履歴情報を提供する。このように、回路設計CAD装置100が実装設計でのピンスワップの履歴を記録し、FPGA設計CAD装置10にピンスワップの履歴情報を提供することによって、FPGA設計、回路設計および実装設計の間の整合性を確保することができる。
次に、本実施例1に係るFPGA協調設計システムの構成について説明する。図2は、本実施例1に係るFPGA協調設計システムの構成を示す機能ブロック図である。同図に示すように、このFPGA協調設計システムは、FPGA設計CAD装置10と、実装設計CAD装置20と、回路設計CAD装置100とから構成される。
回路設計CAD装置100は、FPGA設計CAD装置10および実装設計CAD装置20と連携して、FPGAを部品として使用する回路設計を支援する。図3は、回路設計を説明するための説明図である。同図に示すように、回路設計者は、部品と関連付けられたシンボルライブラリとして登録されているシンボルを回路図上に配置し、シンボルピン間を接続することで回路の設計を行う。
ただし、FPGAの場合、プログラムが書き込まれる前にシンボルライブラリとして登録されているものでは、ピンは入力にも出力にもなりえるため入出力ピンとして定義されている。そのため、登録済のシンボルライブラリを使用した場合には、入力となるピンが右に存在したり、逆に出力となるピンが左に存在したり、あるいは、図4(a)に示すように、バスが順序よく並ばないため回路図としてわかりづらくなる。
したがって、FPGAについては、プログラムの書き込みごとにシンボルライブラリの作成が必要となる。そこで、ここでは、回路設計CAD装置100がプログラムの書き込みごとにFPGAのシンボルライブラリを作成することとしている。プログラムの書き込みごとにFPGAのシンボルライブラリを作成することによって、図4(b)に示すように、入力となるピンを左に配置し、またバスを順序よく並べることができる。
図2に戻って、この回路設計CAD装置100は、FPGA情報管理部110と、FPGA情報記憶部115と、ライブラリ作成部120と、シンボルライブラリ記憶部125と、回路図反映部130と、回路図記憶部135と、DRC部140と、ピンスワップ処理部150と、制約条件記憶部155と、履歴出力部160と、変更履歴記憶部165とを有する。
FPGA情報管理部110は、FPGA情報を管理する処理部であり、FPGA設計CAD装置10が出力したファイルから物理ピンと論理ピンの対応、ピンの入出力属性、電圧値、バンク番号などのFPGA情報を読み込んでFPGA情報記憶部115に格納する。
また、このFPGA情報管理部110は、FPGA情報記憶部115にFPGA情報を最初に格納した後にFPGA情報を読み込んでFPGA情報記憶部115に再格納した場合には、FPGA情報が変更されたことを示す変更履歴を変更履歴記憶部165に格納する。
FPGA情報記憶部115は、FPGA情報管理部110の管理の下にFPGA情報を記憶する記憶部である。図5は、FPGA情報記憶部115が記憶するFPGA情報の一例を示す図である。同図に示すように、このFPGA情報記憶部115は、ピンごとに、物理ピン名、論理ピン名、入出力属性、バンク番号、スワップグループ番号、差動属性および電源電圧値を記憶する。
ライブラリ作成部120は、FPGA情報記憶部115が記憶するFPGA情報を用いてFPGAのシンボルライブラリを作成する処理部であり、作成したシンボルライブラリをシンボルライブラリ記憶部125に格納する。このライブラリ作成部120は、ポーション分割を行うポーション分割部121と、ポーション分割部121により分割された各ポーションのシンボルを作成するシンボル作成部122とを有する。
ポーション分割部121は、使用者によってGUIを用いて指定されたポーション分割ルールでポーション分割を行う。ポーション分割としては、バンク番号毎、バンクグループ毎、論理ピン名による分割などがある。また、このポーション分割部121は、シンボル上でのピン位置については、左右の位置は入出力属性により決定し、順序はそれぞれの属性によりソートして決定する。また、このポーション分割部121は、使用者がGUIを用いて指定したポーション間のピンの移動を受け付けてピンの移動を行う。
また、ライブラリ作成部120は、シンボルライブラリを作成するときに、作成対象のFPGAのシンボルが回路図に配置済であるか否かを調べ、回路図に配置済である場合には、配置済のシンボルに関する情報を参照してシンボルライブラリを作成する。
具体的には、このライブラリ作成部120は、論理ピン名をキーに既存のシンボルライブラリを参照してポーション分割する。また、このライブラリ作成部120は、既存のシンボルライブラリと一致する位置にシンボルピンを配置したシンボルライブラリを作成する。すなわち、このライブラリ作成部120は、既存のシンボルに含まれる論理ピン名のピンは既存のポーションと同じポーションの同じ位置に割り付け、既存のシンボルに含まれない論理ピン名のピンは、物理ピン名が同じピンのポーションに割り付ける。また、このライブラリ作成部120は、シンボルライブラリ上の空いている位置に論理ピン名が一致しなかったピンを配置し、空がない場合には、下方向へシンボルライブラリのサイズを拡張してピンを配置する。
このライブラリ作成部120が、作成対象のFPGAのシンボルが回路図に配置済である場合に、配置済のシンボルに関する情報を参照してシンボルライブラリを作成することによって、FPGAの設計変更に起因する回路図の修正を最小限に抑えることができる。
シンボルライブラリ記憶部125は、FPGAのシンボルライブラリを記憶する記憶部である。図6は、シンボルライブラリ記憶部125が記憶するシンボルライブラリの一例を示す図である。同図に示すように、このシンボルライブラリ記憶部125は、ライブラリ名称、作成日時、版数、占有領域、図形テーブル数およびシンボルピン数の情報と、シンボルを構成する各図形の情報と、各ピンの情報とを記憶する。
回路図反映部130は、ライブラリ作成部120によってシンボルライブラリが作成されたFPGAのシンボルが回路図に配置済であった場合に、配置済のシンボルを新たに作成されたシンボルで置き換える処理部である。また、この回路図反映部130は、置き換え前と異なる論理ピン名となるピンにラインが接続されている場合に、そのラインを切断する。
この回路図反映部130が、置き換え前と異なる論理ピン名となるピンにラインが接続されている場合に、そのラインを切断することによって、FPGAの設計変更に伴う回路図の修正漏れを減らすことができる。
回路図記憶部135は、部品が配置された回路図の情報を記憶する記憶部である。この回路図記憶部135は、ライブラリ作成部120によってシンボルライブラリが作成されたFPGAのシンボルが回路図に配置済であった場合に、回路図反映部130によって更新される。
DRC部140は、DRCを行う処理部であり、回路図の情報、部品ライブラリ30の情報に加えてFPGA情報管理部110が管理するFPGA情報を参照してDRCを行う。具体的には、このDRC部140は、入出力属性チェック、差動信号チェック、電源電圧値チェックなどを行う。このDRC部140が、FPGA情報を参照してDRCを行うことによって、FPGAに関連するDRCを正確に行うことができる。
ピンスワップ処理部150は、実装設計CAD装置20が出力するピンスワップ情報を入力し、実装設計で行われたピンスワップをFPGA情報、シンボルライブラリ、回路図に反映する処理部である。FPGAでは、プログラム書き込みで部品内部の動作を変更できるので、実装しやすいピン割付とするため実装設計フェーズでFPGA部品のピンの入れ替え(ピンスワップ)が行われる。このため、ピンスワップ処理部150は、実装設計で行われたピンスワップを回路設計に反映させる処理を行う。
図7は、ピンスワップの一例を示す図である。同図に示すように、FPGAと他の部品との間の配線がクロスするような場合、FPGAのピンスワップによって配線のクロスをなくすことができる。図8は、ピンスワップの回路図への反映例を示す図である。同図に示すように、回路図のシンボルで物理ピン名が「D1」、「E1」、「F1」、「G1」のピンの配置変更が行われている。
また、このピンスワップ処理部150は、ピン間の配線距離長などの制約条件にも実装設計でのピンスワップを反映させる。このピンスワップ処理部150が制約条件にも実装設計でのピンスワップを反映させことによって、回路設計と実装設計との間で設計情報の整合性を確保することができる。
また、このピンスワップ処理部150は、ピンスワップによるFPGA情報の変更履歴を記憶するようにFPGA情報管理部110に指示し、FPGA情報管理部110は、変更履歴記憶部165に変更履歴を格納する。
制約条件記憶部155は、ピン間の配線長などの回路設計に関する制約条件を記憶した記憶部である。図9は、制約条件記憶部155が記憶する制約条件の一例を示す図である。同図に示すように、この制約条件記憶部155は、ピン間の配線距離長に関する制約条件を記憶する。例えば、部品「IC1」の物理ピン名が「G1」のピンと部品「I12」の物理ピン名が「2」のピンとの間の配線長は50mm以下であることが制約条件として記憶されている。
履歴出力部160は、ピンスワップ処理部150によるピンスワップ反映処理で変更されたFPGA情報の変更履歴を通知情報としてFPGA設計CAD装置10が入力可能な形式でファイルに出力する処理部である。
変更履歴記憶部165は、FPGA情報の変更履歴を記憶する記憶部であり、FPGA情報管理部110によって管理される。図10は、変更履歴記憶部165が記憶する変更履歴の一例を示す図である。同図に示すように、この変更履歴記憶部165は、ピンスワップ処理ごとに、処理が行われた日時とスワップが行われたピンに関して変更された情報を記憶する。また、この変更履歴記憶部165は、履歴出力部160による変更履歴の出力ごと、FPGA情報管理部110によるFPGA設計CAD装置10からのFPGA情報読み込みごとに、処理が行われた日時を記憶する。
図11は、履歴出力部160がFPGA設計CAD装置10に対して出力する通知情報の一例を示す図である。同図に示すように、履歴出力部160は、スワップが行われたピンごとに物理ピン名と変更後の論理ピン名を通知情報として出力する。図12は、通知情報の出力フォーマットを示す図である。
このように、変更履歴記憶部165がFPGA情報の変更履歴を記憶し、履歴出力部160が変更履歴をFPGA設計CAD装置10が入力可能な形式で通知情報をファイルに出力することによって、実装設計、回路設計およびFPGA設計の間での設計情報の整合性を確保することができる。
次に、回路設計CAD装置100によるシンボルライブラリ作成およびシンボル配置処理の処理手順について説明する。図13は、回路設計CAD装置100によるシンボルライブラリ作成およびシンボル配置処理の処理手順を示すフローチャートである。
同図に示すように、回路設計CAD装置100は、FPGA情報管理部110がFPGA設計CAD装置10がファイルに出力したピン割付情報および属性情報などのFPGA情報を読み込み、FPGA情報記憶部115に格納する(ステップS101)。
そして、ライブラリ作成部120が、FPGA情報管理部110によって読み込まれたFPGA情報に対応するシンボルが回路図に配置済みであるか否かを判定し(ステップS102)、回路図に配置済みでない場合には、使用者によって指定されたポーション分割ルールを使ってポーション分割を行い(ステップS103)、入出力属性に基づいて左右に割り振るなど所定のシンボル作成ルールにしたがってシンボルピンの位置を決める(ステップS104)。
一方、回路図に配置済みである場合には、ライブラリ作成部120は、以前に行われたポーション分割を参照し、以前と同じ論理ピン名のピンは以前と同じポーションに割り付ける(ステップS105)。また、以前に同じ論理ピン名がないピンは、物理ピン名で以前と同じポーションに割り付ける(ステップS106)。そして、以前と同じ論理ピン名のピンは以前と同じ位置に配置し(ステップS107)、以前に同じ論理ピン名がないピンはシンボル上の空位置に配置する(ステップS108)。
そして、ライブラリ作成部120は、使用者からGUIによるポーション分割、ピン位置の変更を受け付け、変更が指定された場合には、ポーション分割、ピン位置を変更し(ステップS109)、シンボリライブラリを作成してシンボルライブラリ記憶部125に格納する(ステップS110)。
そして、回路図反映部130が、ライブラリ作成部120によってシンボルライブラリが作成されたFPGAの以前のシンボルが回路図に配置済みであるか否かを判定し(ステップS111)、回路図に配置済みである場合には、配置済みのシンボルを新たに作成されたシンボルで置き換え(ステップS112)、以前とは異なる論理ピン名が配置されるピンにラインが接続されている場合には、そのラインを切断する(ステップS113)。
その後、作成されたシンボルは、部品入力機能によって使用者によって指定されると回路図に配置される(ステップS114)。
このように、FPGA情報管理部110によって読み込まれたFPGA情報に対応するシンボルが回路図に配置済みである場合に、ライブラリ作成部120が以前に作成したシンボルライブラリを参照してシンボルライブラリを作成し、回路図反映部130が配置済みのシンボルを新たにシンボルライブラリが作成されたシンボルで置き換えることによって、FPGAの設計変更に伴う回路図の修正を最小限に抑えることができる。
なお、ここでは、ライブラリ作成部120は、シンボルライブラリ作成対象のFPGAが回路図に配置されている場合に、以前に作成したシンボルライブラリを参照することとしたが、シンボルライブラリ作成対象のFPGAのシンボルライブラリがシンボルライブラリ記憶部125に記憶されている場合に、以前に作成したシンボルライブラリを参照するようにすることもできる。
次に、DRC部140による入出力属性チェック処理の処理手順について説明する。図14は、DRC部140による入出力属性チェック処理の処理手順を示すフローチャートである。
同図に示すように、DRC部140は、ネットすなわち1接続グループの一つに着目し、着目したネットに属する全てのピンの情報を取得する(ステップS201)。そして、情報を取得したピンの一つに着目し(ステップS202)、着目したピンはFPGA部品のものか否かを判定する(ステップS203)。
その結果、着目したピンがFPGA部品のものである場合には、FPGA情報記憶部115に記憶されたFPGA情報を参照してピンの入出力属性を調べ(ステップS204)、着目したピンがFPGA部品のものでない場合には、部品ライブラリ30を参照してピンの入出力属性を調べる(ステップS205)。そして、全てのピンの入出力属性を調べたか否かを判定し(ステップS206)、調べていないピンがある場合には、ステップS202に戻って調べていないピンに着目して入出力属性を調べる。
一方、全てのピンの入出力属性を調べた場合には、着目したネットに出力ピンが2ピン以上あるか否かを判定し(ステップS207)、出力ピンが2ピン以上ある場合には、ネットが出力ピン間を接続しているエラーとして使用者に通知する(ステップS208)。また、着目したネットに出力ピンが1ピンも存在しないか否かを判定し(ステップS209)、出力ピンが1ピンも存在しない場合には、着目したネットに出力ピンが存在しないエラーとして使用者に通知する(ステップS210)。これに対して、一つのピンだけが出力ピンである場合には、着目したネットは正常として使用者に通知する(ステップS211)。
そして、全ネットについて出力ピン数をチェックしたか否かを判定し(ステップS212)、チェックしていないネットがある場合には、ステップS201に戻って未チェックのネットに着目して出力ピン数をチェックし、全てのネットについて出力ピン数をチェックした場合には、入出力属性チェック処理を終了する。
このように、DRC部140がFPGA部品についてはFPGA情報を参照してピンの入出力属性を調べることによって、FPGAを含む回路についても正確な入出力属性チェックを行うことができる。
次に、DRC部140による差動信号チェック処理の処理手順について説明する。図15は、DRC部140による差動信号チェック処理の処理手順を示すフローチャートである。
同図に示すように、DRC部140は、ネットの一つに着目し、着目したネットに属する全てのピンの情報を取得する(ステップS301)。また、差動属性がポジであるピンの数を示すポジピン数およびネガであるピンの数を示すネガピン数の初期値をゼロクリアする(ステップS302)。そして、情報を取得したピンの一つに着目し(ステップS303)、着目したピンはFPGA部品のものか否かを判定する(ステップS304)。
その結果、着目したピンがFPGA部品のものである場合には、FPGA情報記憶部115に記憶されたFPGA情報を参照してピンの差動属性を調べ(ステップS305)、着目したピンがFPGA部品のものでない場合には、部品ライブラリ30を参照してピンの差動属性を調べる(ステップS306)。そして、差動属性がポジである場合にはポジピン数に「1」を加え、差動属性がネガである場合にはネガピン数に「1」を加える(ステップS307)。
そして、全てのピンの差動属性を調べたか否かを判定し(ステップS308)、調べていないピンがある場合には、ステップS303に戻って調べていないピンに着目して差動属性を調べる。
一方、全てのピンの差動属性を調べた場合には、ポジピン数が正でかつネガピン数も正であるか否か、すなわち着目したネットにポジ属性のピンとネガ属性のピンがあるか否かを判定し(ステップS309)、ポジピン数が正でかつネガピン数も正である場合には、ポジ属性のピンとネガ属性のピンを接続しているエラーとして使用者に通知する(ステップS310)。これに対して、ポジピン数とネガピン数の片方だけが正である場合には、着目したネットは正常として使用者に通知する(ステップS311)。
そして、全ネットについて差動信号をチェックしたか否かを判定し(ステップS312)、チェックしていないネットがある場合には、ステップS301に戻って未チェックのネットに着目して差動信号をチェックし、全てのネットについて差動信号をチェックした場合には、差動信号チェック処理を終了する。
このように、DRC部140がFPGA部品についてはFPGA情報を参照してピンの差動属性を調べることによって、FPGAを含む回路についても正確な差動信号チェックを行うことができる。
次に、DRC部140による電源電圧値チェック処理の処理手順について説明する。図16は、DRC部140による電源電圧値チェック処理の処理手順を示すフローチャートである。
同図に示すように、DRC部140は、部品の一つに着目し(ステップS401)、着目した部品のピンの一つに着目する(ステップS402)。そして、着目したピンは電源ピンであるか否かを判定し(ステップS403)、電源ピンでない場合には、ステップS410へ進む。
一方、着目したピンが電源ピンである場合には、FPGA部品のものか否かを判定し(ステップS404)、FPGA部品のものである場合には、FPGA情報記憶部115に記憶されたFPGA情報を参照してピンの電源電圧値を調べ(ステップS405)、着目したピンがFPGA部品のものでない場合には、部品ライブラリ30を参照してピンの電源電圧値を調べる(ステップS406)。そして、着目しているピンに接続するネットの電圧値を調べ(ステップS407)、電圧値が一致するか否かを判定し(ステップS408)、電圧値が一致しない場合には、電源電圧値が不一致として使用者に通知する(ステップS409)。
そして、全てのピンを調べたか否かを判定し(ステップS410)、調べていないピンがある場合には、ステップS402に戻って調べていないピンに着目して電源ピンの電圧値を調べる。
一方、全てのピンを調べた場合には、全部品について電源電圧値をチェックしたか否かを判定し(ステップS411)、チェックしていない部品がある場合には、ステップS401に戻って未チェックの部品に着目して電源電圧値をチェックし、全ての部品について電源電圧値をチェックした場合には、電源電圧値チェック処理を終了する。
このように、DRC部140がFPGA部品についてはFPGA情報を参照して電源ピンの電圧値を調べることによって、FPGAを含む回路についても正確な電源電圧値チェックを行うことができる。
次に、ピンスワップ処理部150によるピンスワップ処理の処理手順について説明する。図17は、ピンスワップ処理部150によるピンスワップ処理の処理手順を示すフローチャートである。
同図に示すように、ピンスワップ処理部150は、実装設計CAD装置20が作成したピンスワップ情報を取り込み(ステップS501)、ピンスワップが行われたFPGAのシンボルライブラリの物理ピン名を入れ替える(ステップS502)。
そして、ピンスワップが行われたFPGAのFPGA情報の論理ピン名と論理に関する属性を入れ替え(ステップS503)、回路図上のシンボルを入れ替え済みのシンボルに更新する(ステップS504)。そして、制約条件を持つピンについては制約条件をピンスワップにあわせて入れ替える(ステップS505)。
このように、ピンスワップ処理部150が、制約条件を持つピンについては制約条件をピンスワップにあわせて入れ替えることによって、実装設計CADでのピンスワップを正確に回路設計情報に反映させることができる。
次に、履歴出力部160による変更履歴出力処理の処理手順について説明する。図18は、履歴出力部160による変更履歴出力処理の処理手順を示すフローチャートである。同図に示すように、履歴出力部160は、変更履歴記憶部165が記憶する変更履歴から、最新のFPGA情報読み込み後、最後に行ったFPGA設計CAD装置10への通知情報出力処理を探す(ステップS601)。
そして、最後に行った通知情報出力処理から現在までにピンスワップが行われたピンにマークをつけ(ステップS602)、マークをつけたピンの最新の属性をFPGA設計CAD装置10への通知情報として出力する(ステップS603)。
すなわち、履歴出力部160は、FPGA情報管理部110がFPGA設計CAD装置10からFPGA情報を読み込んでFPGA情報記憶部115を更新した後で未通知のピンスワップを対象としてピンの最新の属性を通知情報として出力する。
このように、履歴出力部160が、変更履歴記憶部165が記憶する変更履歴を用いて、ピンスワップが行われたピンの最新の属性をFPGA設計CAD装置10への通知情報として出力することによって、実装設計でのピンスワップをFPGA設計情報に反映させることができる。
また、FPGA情報管理部110がFPGA設計CAD装置10からFPGA情報を読み込んでFPGA情報記憶部115を更新した後で未通知のピンスワップだけを対象としてピンの最新の属性を通知情報として出力することによって、無駄な通知情報や重複する通知情報の出力をなくし、実装設計でのピンスワップを効率良くFPGA設計情報に反映させることができる。
上述してきたように、本実施例1では、回路設計CAD装置100のFPGA情報管理部110がFPGA設計CAD装置10が作成したピン割付情報や属性情報などのFPGA情報を取り込み、ライブラリ作成部120がFPGA情報を用いてシンボルライブラリを作成することとしたので、回路設計者がFPGAのシンボルライブラリを作成する必要がなくなり、回路設計者の負担を軽減することができる。
また、ライブラリ作成部120は、シンボルライブラリを作成する場合に作成対象のFPGAが回路図に配置済みの場合には、回路図に配置されている既存のシンボルライブラリのポーション分割やピン配置をできるだけ変更しないようにし、回路図反映部130が新たにシンボルライブラリが作成されたFPGAのシンボルを回路図に配置する場合に、既存の配置を変更しないように配置することとしたので、FPGAの設計変更にともなう回路図の変更を最小限に抑えることができる。
また、本実施例1では、回路設計CAD装置100のDRC部140がDRCを行う場合に、FPGAについてはFPGA情報管理部110がFPGA設計CAD装置10から取り込んでFPGA情報記憶部115に格納したFPGA情報を参照してピンの属性などを調べることとしたので、正確なDRCを行うことができる。
また、本実施例1では、回路設計CAD装置100のピンスワップ処理部150が実装設計CAD装置20からピンスワップ情報を取り込んでシンボルライブラリ、FPGA情報、回路図に加えて制約条件にもピンスワップを反映させることとしたので、回路設計情報と実装設計情報との間の不整合をなくすことができる。
また、本実施例1では、回路設計CAD装置100の変更履歴記憶部165がFPGA情報の変更履歴を記憶し、FPGA設計CAD装置10にピンスワップを通知する情報を履歴出力部160が変更履歴記憶部165に記憶された変更履歴に基づいて出力することとしたので、実装設計と回路設計とFPGA設計との間で設計情報の整合性を確保することができる。
ところで、上記実施例1では、FPGA部品を使用する回路設計結果に基づいてプリント基板の実装設計を行う場合のFPGA協調設計システムについて説明したが、FPGA設計者と実装設計者との間であらかじめ両者にとって望ましいピン割付を検討しておくことは設計期間の短縮に大きく寄与する。そこで、本実施例2では、FPGA設計者と実装設計者との間での協調設計を支援するFPGA協調設計システムについて説明する。
まず、本実施例2に係るFPGA協調設計の概念について説明する。図19は、本実施例2に係るFPGA協調設計の概念を説明するための説明図である。同図に示すように、本実施例2に係るFPGA協調設計では、協調設計支援装置としての仮ライブラリ作成装置200がFPGA設計CAD装置10が作成したピン割付情報等のFPGAピン情報を入力してFPGAの仮ライブラリを作成する。ここで、仮ライブラリとは、実装設計CAD装置20がピン割付を行う場合に必要とする部品形状タイプライブラリであり、FPGAについて仮に作成されるライブラリである。
また、仮ライブラリ作成装置200は、実装設計CAD装置20からピンスワップ情報を取り込んで自身が管理するFPGA情報に反映させるとともに、ピンスワップ情報をFPGA設計CAD装置10に通知する。
このように、本実施例2では、仮ライブラリ作成装置200がFPGA設計CAD装置10が作成したFPGAピン情報を入力してFPGAに対して仮の部品形状タイプライブラリを作成することによって、実装設計CAD装置20を用いたピン割付の検討を可能としている。
次に、本実施例2に係るFPGA協調設計システムの構成について説明する。図20は、本実施例2に係るFPGA協調設計システムの構成を示す機能ブロック図である。同図に示すように、このFPGA協調設計システムは、FPGA設計CAD装置10と、実装設計CAD装置20と、仮ライブラリ作成装置200とから構成され、仮ライブラリ作成装置200は、ネットリスト取込部210と、ネットリスト管理部220と、ネットリスト変換部230と、FPGA設計CADインタフェース部240と、FPGAピン情報管理部250と、仮ライブラリ生成部260と、ピンスワップ処理部270とを有する。
ネットリスト取込部210は、使用者によって作成されたネットリストを読み込んでネットリスト管理部220に渡す処理部である。図21は、ネットリスト取込部210により読み込まれるネットリストの一例を示す図である。
同図に示すように、このネットリストは、部品を定義する部品定義部とネットを定義するネット定義部とから構成される。部品定義部では、検討に使用する部品について、部品名と部品ライブラリ名が記述される。ただし、FPGA部品は、部品ライブラリがないので、「FPGA/」に続けてモジュール名(FPGAを区別するための名前)が記述される。
ネット定義部では、ネット毎にネット名と、接続する部品ピンが記述される。ここで、部品ピンは部品名.部品ピン名の形式で記述される。なお、FPGA部品については、ピン名として論理ピン名または物理ピン名が記述される(物理ピン名のときは%が付けられる)。
ネットリスト管理部220は、ネットリスト取込部210によって読み込まれたネットリストを記憶・管理する管理部である。このネットリスト管理部220は、使用者からGUIによるネットリストの変更を受け付けてネットリストを変更する。
ネットリスト変換部230は、ネットリスト管理部220が管理するネットリストを実装設計CAD装置20が入力できるフォーマットに変換する処理部である。このネットリスト変換部230は、ネットリストの変換に際してFPGAピン情報管理部250が管理するFPGA情報を参照する。
図22は、ネットリスト変換部230が出力するネットリストの一例を示す図である。同図に示すように、このネットリストでは、ピン毎に部品名、ライブラリ名、部品端子番号、ピン名、ネット名、スワップグループ番号および差動種別が記載される。ここで、部品端子番号は、ピンに付与される一連番号である。
FPGA設計CADインタフェース部240は、FPGA設計CAD装置10とのインタフェースであり、具体的には、FPGA設計CAD装置10からFPGAピン情報を取り込み、FPGA設計CAD装置10にピンスワップ情報を提供する。
FPGAピン情報管理部250は、FPGA設計CADインタフェース部240が読み込んだFPGAピン情報を記憶・管理する管理部である。また、このFPGAピン情報管理部250は、ピン間隔やFPGAピン情報の変更について使用者からGUIによる指定を受け付けてFPGA情報を変更する。
仮ライブラリ生成部260は、FPGA部品についてFPGAピン情報管理部250が管理するFPGAピン情報を用いて仮ライブラリ、すなわち仮の部品形状タイプライブラリを生成する処理部である。
図23は、仮ライブラリ生成部260が生成する仮ライブラリの一例を示す図である。同図に示すように、この仮ライブラリには、ピン毎にランド形状タイプライブラリ名、座標X、座標Y、角度、ピン名が記載される。なお、ランド形状タイプライブラリ名については、FPGAピン情報管理部250が使用者による指定を受け付けて記憶した情報が用いられる。
また、この仮ライブラリには、部品のサイズを示す領域が記載される。この領域の情報は、実装設計時に部品と部品の距離算出に使用される。なお、部品のサイズはピン間隔から仮ライブラリ作成部260によって計算される。
ライブラリ生成部260がFPGAピン情報に基づいて仮ライブラリを生成することによって、実装設計CADでのピン割付の検討を可能とすることができる。
ピンスワップ処理部270は、実装設計CAD装置20からピンスワップ情報を取り込んでFPGAピン情報管理部250にFPGAピン情報の変更を指示する処理部である。FPGA情報管理部250は、FPGAピン情報を変更するとともに、FPGA設計CADインタフェース部240にピンスワップ情報のFPGA設計CAD装置10への通知を指示する。また、このピンスワップ処理部270は、ピンスワップ情報に基づいてネットリスト管理部220にネットリストの変更を指示する。
次に、仮ライブラリ作成装置200による実装設計CAD用情報出力処理の処理手順について説明する。図24は、仮ライブラリ作成装置200による実装設計CAD用情報出力処理の処理手順を示すフローチャートである。
同図に示すように、仮ライブラリ作成装置200は、FPGA設計CAD装置10が作成したピン割付情報をFPGA設計CADインタフェース部240が読み込んでFPGAピン情報管理部250に渡し、FPGAピン情報管理部250がFPGAピン情報を作成する(ステップS701)。
また、ネットリスト取込部210がネットリストを読み込み(ステップS702)、ネットリスト管理部220に渡す。そして、ネットリスト管理部220は、使用者からネットリストの変更指定などを受け付けて、管理するネットリストを変更し、FPGAピン情報管理部250は、使用者からピン間隔等の指定を受け付けて(ステップS703)、管理するFPGAピン情報を変更する。
そして、仮ライブラリ生成部260がFPGAピン情報からピン座標を求めて仮の部品形状タイプライブラリを生成し(ステップS704)、ネットリスト変換部230がネットリストを変換する(ステップS705)。そして、ネットリスト変換部230が変換したネットリストをファイルに出力し、仮ライブラリ生成部260が生成した仮ライブラリをファイルに出力する(ステップS706)。
このように、仮ライブラリ作成装置200が仮ライブラリを作成することによって、実装設計CAD装置20を用いたピン割付の検討を可能とすることができる。また、FPGAピン情報管理部250が、使用者からピン間隔等の指定を受け付けて、管理するFPGAピン情報を変更するので、使用者は様々なピン間隔のピン割付を検討することができる。
次に、仮ライブラリ作成装置200による実装検討結果反映処理の処理手順について説明する。図25は、仮ライブラリ作成装置200による実装検討結果反映処理の処理手順を示すフローチャートである。
同図に示すように、仮ライブラリ作成装置200は、実装設計CADでのピンスワップ情報をピンスワップ処理部270が取り込み(ステップS801)、ネットリストのピンスワップされたピンのネットを入れ替える(ステップS802)。
そして、ピンスワップ処理部270がFPGAピン情報の論理ピン名および論理属性を入れ替え(ステップS803)、入れ替えたピンの情報をFPGA設計CADインタフェース部240がファイルに出力する(ステップS804)。
このように、ピンスワップ処理部270が実装設計CADでのピンスワップ情報を取り込んでネットリストおよびFPGAピン情報にピンスワップを反映し、ピンスワップの情報をFPGA設計CADインタフェース部240がファイルに出力することによって、実装設計でのピンスワップをFPGA設計情報に反映させることができる。
上述してきたように、本実施例2では、FPGA設計CAD装置10が作成したピン割付情報をFPGA設計CADインタフェース部240が読み込み、FPGAピン情報管理部250がFPGA設計CADインタフェース部240によって読み込まれたピン割付情報をFPGAピン情報として管理し、仮ライブラリ生成部260がFPGAピン情報管理部250によって管理されるFPGAピン情報を用いて仮の部品形状タイプライブラリを生成して実装設計CAD装置20が読み込み可能な形式でファイルに出力することとしたので、実装設計CAD装置20を用いた早期のピン割付の検討を可能とし、プリント基板の設計期間を短縮することができる。
なお、本実施例1および2では、それぞれ回路設計CAD装置および仮ライブラリ作成装置について説明したが、回路設計CAD装置および仮ライブラリ作成装置がそれぞれ有する構成をソフトウェアによって実現することで、同様の機能を有する回路設計CADプログラムおよび仮ライブラリ作成プログラムを得ることができる。そこで、ここでは、回路設計CADプログラムを実行するコンピュータについて説明する。なお、仮ライブラリ作成プログラムについても同様のコンピュータによって実行することができる。
図26は、本実施例1に係る回路設計CADプログラムを実行するコンピュータの構成を示す機能ブロック図である。同図に示すように、このコンピュータ300は、RAM310と、CPU320と、HDD330と、LANインタフェース340と、入出力インタフェース350と、DVDドライブ360とを有する。
RAM310は、プログラムやプログラムの実行途中結果などを記憶するメモリであり、CPU320は、RAM310からプログラムを読み出して実行する中央処理装置である。HDD330は、プログラムやデータを格納するディスク装置であり、LANインタフェース340は、コンピュータ300をLAN経由で他のコンピュータに接続するためのインタフェースである。入出力インタフェース350は、マウスやキーボードなどの入力装置および表示装置を接続するためのインタフェースであり、DVDドライブ360は、DVDの読み書きを行う装置である。
そして、このコンピュータ300において実行される回路設計CADプログラム311は、DVDに記憶され、DVDドライブ360によってDVDから読み出されてコンピュータ300にインストールされる。あるいは、この回路設計CADプログラム311は、LANインタフェース340を介して接続された他のコンピュータシステムのデータベースなどに記憶され、これらのデータベースから読み出されてコンピュータ300にインストールされる。そして、インストールされた回路設計CADプログラム311は、HDD330に記憶され、RAM310に読み出されてCPU320によって実行される。
また、本実施例では、FPGAを部品として使用する場合について説明したが、本発明はこれに限定されるものではなく、一般的にPLDを部品として使用する場合に同様に適用することができる。さらに、本発明は、PLD以外にも例えばASIC(Application Specific Integrated Circuit)の設計が回路設計および実装設計と並行して進められる場合などにも適用することができ、集積回路を部品として使用する場合に広く適用することができる。
(付記1)部品として集積回路を使用する回路の設計を支援する回路設計支援装置であって、
集積回路について集積回路設計CADにより作成された設計情報である集積回路情報を入力する集積回路情報入力手段と、
回路設計で使用する集積回路のシンボルライブラリを前記集積回路情報入力手段により入力された集積回路情報を用いて作成するライブラリ作成手段と、
を備えたことを特徴とする回路設計支援装置。
(付記2)前記ライブラリ作成手段は、シンボルライブラリの作成対象である集積回路のシンボルが回路図に配置済みであるか否かを判定し、回路図に配置済であると判定した場合には、回路図に配置されたシンボルに対応するシンボルライブラリの情報に基づいてシンボルの変更が少なくなるようにシンボルライブラリを作成することを特徴とする付記1に記載の回路設計支援装置。
(付記3)前記ライブラリ作成手段は、シンボルライブラリの作成対象である集積回路のシンボルが回路図に配置済みである場合に、回路図に配置されたシンボルに対応するシンボルライブラリの情報に基づいてポーション分割を行うことを特徴とする付記2に記載の回路設計支援装置。
(付記4)前記ライブラリ作成手段は、シンボルライブラリの作成対象である集積回路のシンボルが回路図に配置済みである場合に、回路図に配置されたシンボルに含まれる論理ピンについては該回路図に配置されたシンボルと同じポーションに分割することを特徴とする付記3に記載の回路設計支援装置。
(付記5)前記ライブラリ作成手段は、シンボルライブラリの作成対象である集積回路のシンボルが回路図に配置済みである場合に、回路図に配置されたシンボルに含まれる論理ピンについては該回路図に配置されたシンボルと同じ位置に配置することを特徴とする付記4に記載の回路設計支援装置。
(付記6)前記ライブラリ作成手段は、シンボルライブラリの作成対象である集積回路のシンボルが回路図に配置済みである場合に、回路図に配置されたシンボルに含まれない論理ピンについては物理ピン名に基づいてポーション分割を行うことを特徴とする付記3、4または5に記載の回路設計支援装置。
(付記7)前記ライブラリ作成手段は、シンボルライブラリの作成対象である集積回路のシンボルが回路図に配置済みである場合に、回路図に配置されたシンボルに含まれない論理ピンについては該回路図に配置されたシンボルの空位置に配置することを特徴とする付記6に記載の回路設計支援装置。
(付記8)前記ライブラリ作成手段により作成されたシンボルライブラリに対する変更を使用者から受け付ける変更受付手段をさらに備えたことを特徴とする付記1〜7のいずれか一つに記載の回路設計支援装置。
(付記9)前記変更受付手段は、ポーション分割およびピン位置の変更を受け付けることを特徴とする付記8に記載の回路設計支援装置。
(付記10)シンボルライブラリの作成対象である集積回路のシンボルが回路図に配置済みであるか否かを判定し、回路図に配置済であると判定した場合には、回路図に配置されたシンボルを前記ライブラリ作成手段によりシンボルライブラリが作成されたシンボルで置き換えるシンボル置換手段をさらに備えたことを特徴とする付記1〜9のいずれか一つに記載の回路設計支援装置。
(付記11)前記シンボル置換手段は、前記ライブラリ作成手段によりシンボルライブラリが作成されたシンボルのピンのうち置換前のシンボルと論理ピン名が異なるピンがラインに接続されている場合には、該ラインを切断することを特徴とする付記10に記載の回路設計支援装置。
(付記12)部品として集積回路を使用する回路の設計を支援する回路設計支援装置による回路設計支援方法であって、
集積回路について集積回路設計CADにより作成された設計情報である集積回路情報を入力する集積回路情報入力ステップと、
回路設計で使用する集積回路のシンボルライブラリを前記集積回路情報入力ステップにより入力された集積回路情報を用いて作成するライブラリ作成ステップと、
を含んだことを特徴とする回路設計支援方法。
(付記13)前記ライブラリ作成ステップは、シンボルライブラリの作成対象である集積回路のシンボルが回路図に配置済みであるか否かを判定し、回路図に配置済であると判定した場合には、回路図に配置されたシンボルに対応するシンボルライブラリの情報に基づいてシンボルの変更が少なくなるようにシンボルライブラリを作成することを特徴とする付記12に記載の回路設計支援方法。
(付記14)前記ライブラリ作成ステップは、シンボルライブラリの作成対象である集積回路のシンボルが回路図に配置済みである場合に、回路図に配置されたシンボルに対応するシンボルライブラリの情報に基づいてポーション分割を行うことを特徴とする付記13に記載の回路設計支援方法。
(付記15)シンボルライブラリの作成対象である集積回路のシンボルが回路図に配置済みであるか否かを判定し、回路図に配置済であると判定した場合には、回路図に配置されたシンボルを前記ライブラリ作成ステップによりシンボルライブラリが作成されたシンボルで置き換えるシンボル置換ステップをさらに含んだことを特徴とする付記12、13または14に記載の回路設計支援方法。
(付記16)部品として集積回路を使用する回路の設計を支援する回路設計支援プログラムであって、
集積回路について集積回路設計CADにより作成された設計情報である集積回路情報を入力する集積回路情報入力手順と、
回路設計で使用する集積回路のシンボルライブラリを前記集積回路情報入力手順により入力された集積回路情報を用いて作成するライブラリ作成手順と、
をコンピュータに実行させることを特徴とする回路設計支援プログラム。
(付記17)前記ライブラリ作成手順は、シンボルライブラリの作成対象である集積回路のシンボルが回路図に配置済みであるか否かを判定し、回路図に配置済であると判定した場合には、回路図に配置されたシンボルに対応するシンボルライブラリの情報に基づいてシンボルの変更が少なくなるようにシンボルライブラリを作成することを特徴とする付記16に記載の回路設計支援プログラム。
(付記18)前記ライブラリ作成手順は、シンボルライブラリの作成対象である集積回路のシンボルが回路図に配置済みである場合に、回路図に配置されたシンボルに対応するシンボルライブラリの情報に基づいてポーション分割を行うことを特徴とする付記17に記載の回路設計支援プログラム。
(付記19)シンボルライブラリの作成対象である集積回路のシンボルが回路図に配置済みであるか否かを判定し、回路図に配置済であると判定した場合には、回路図に配置されたシンボルを前記ライブラリ作成手順によりシンボルライブラリが作成されたシンボルで置き換えるシンボル置換手順をさらにコンピュータに実行させることを特徴とする付記16、17または18に記載の回路設計支援プログラム。
(付記20)部品として集積回路を使用する回路の設計を支援する回路設計支援装置を用いて設計が行われるプリント基板の製造方法であって、
前記回路設計支援装置が、
集積回路について集積回路設計CADにより作成された設計情報である集積回路情報を入力する集積回路情報入力ステップと、
回路設計で使用する集積回路のシンボルライブラリを前記集積回路情報入力ステップにより入力された集積回路情報を用いて作成するライブラリ作成ステップと、
を含んだことを特徴とするプリント基板の製造方法。
以上のように、本発明に係る回路設計支援装置、回路設計支援方法、回路設計支援プログラムおよびプリント基板の製造方法は、PLDなどの集積回路を部品として使用する回路の設計に有用であり、特に、PLDの書換えやピンスワップが頻繁に発生する場合に適している。
本実施例1に係るFPGA協調設計の概念を説明するための説明図である。 本実施例1に係るFPGA協調設計システムの構成を示す機能ブロック図である。 回路設計を説明するための説明図である。 FPGAのシンボルライブラリを説明するための説明図である。 FPGA情報記憶部が記憶するFPGA情報の一例を示す図である。 シンボルライブラリ記憶部が記憶するシンボルライブラリの一例を示す図である。 ピンスワップの一例を示す図である。 ピンスワップの回路図への反映例を示す図である。 制約条件記憶部が記憶する制約条件の一例を示す図である。 変更履歴記憶部が記憶する変更履歴の一例を示す図である。 履歴出力部がFPGA設計CAD装置に対して出力する通知情報の一例を示す図である。 通知情報の出力フォーマットを示す図である。 回路設計CAD装置によるシンボルライブラリ作成およびシンボル配置処理の処理手順を示すフローチャートである。 DRC部による入出力属性チェック処理の処理手順を示すフローチャートである。 DRC部による差動信号チェック処理の処理手順を示すフローチャートである。 DRC部による電源電圧値チェック処理の処理手順を示すフローチャートである。 ピンスワップ処理部によるピンスワップ処理の処理手順を示すフローチャートである。 履歴出力部による変更履歴出力処理の処理手順を示すフローチャートである。 本実施例2に係るFPGA協調設計の概念を説明するための説明図である。 本実施例2に係るFPGA協調設計システムの構成を示す機能ブロック図である。 ネットリスト取込部により読み込まれるネットリストの一例を示す図である。 ネットリスト変換部が出力するネットリストの一例を示す図である。 仮ライブラリ生成部が生成する仮ライブラリの一例を示す図である。 仮ライブラリ作成装置による実装設計CAD用情報出力処理の処理手順を示すフローチャートである。 仮ライブラリ作成装置による実装検討結果反映処理の処理手順を示すフローチャートである。 本実施例1に係る回路設計CADプログラムを実行するコンピュータの構成を示す機能ブロック図である。
符号の説明
10 FPGA設計CAD装置
20 実装設計CAD装置
100 回路設計CAD装置
110 FPGA情報管理部
115 FPGA情報記憶部
120 ライブラリ作成部
121 ポーション分割部
122 シンボル作成部
125 シンボルライブラリ記憶部
130 回路図反映部
135 回路図記憶部
140 DRC部
150 ピンスワップ処理部
155 制約条件記憶部
160 履歴出力部
165 変更履歴記憶部
200 仮ライブラリ作成装置
210 ネットリスト取込部
220 ネットリスト管理部
230 ネットリスト変換部
240 FPGA設計CADインタフェース部
250 FPGAピン情報管理部
260 仮ライブラリ生成部
270 ピンスワップ処理部
300 コンピュータ
310 RAM
311 回路設計CADプログラム
320 CPU
330 HDD
340 LANインタフェース
350 入出力インタフェース
360 DVDドライブ

Claims (10)

  1. 部品として集積回路を使用する回路の設計を支援する回路設計支援装置であって、
    集積回路について集積回路設計CADにより作成された設計情報である集積回路情報を入力する集積回路情報入力手段と、
    回路設計で使用する集積回路のシンボルライブラリを前記集積回路情報入力手段により入力された集積回路情報を用いて作成するライブラリ作成手段と、
    を備えたことを特徴とする回路設計支援装置。
  2. 前記ライブラリ作成手段は、シンボルライブラリの作成対象である集積回路のシンボルが回路図に配置済みであるか否かを判定し、回路図に配置済であると判定した場合には、回路図に配置されたシンボルに対応するシンボルライブラリの情報に基づいてシンボルの変更が少なくなるようにシンボルライブラリを作成することを特徴とする請求項1に記載の回路設計支援装置。
  3. 前記ライブラリ作成手段は、シンボルライブラリの作成対象である集積回路のシンボルが回路図に配置済みである場合に、回路図に配置されたシンボルに対応するシンボルライブラリの情報に基づいてポーション分割を行うことを特徴とする請求項2に記載の回路設計支援装置。
  4. 前記ライブラリ作成手段は、シンボルライブラリの作成対象である集積回路のシンボルが回路図に配置済みである場合に、回路図に配置されたシンボルに含まれる論理ピンについては該回路図に配置されたシンボルと同じポーションに分割することを特徴とする請求項3に記載の回路設計支援装置。
  5. 前記ライブラリ作成手段は、シンボルライブラリの作成対象である集積回路のシンボルが回路図に配置済みである場合に、回路図に配置されたシンボルに含まれない論理ピンについては物理ピン名に基づいてポーション分割を行うことを特徴とする請求項3または4に記載の回路設計支援装置。
  6. シンボルライブラリの作成対象である集積回路のシンボルが回路図に配置済みであるか否かを判定し、回路図に配置済であると判定した場合には、回路図に配置されたシンボルを前記ライブラリ作成手段によりシンボルライブラリが作成されたシンボルで置き換えるシンボル置換手段をさらに備えたことを特徴とする請求項1〜5のいずれか一つに記載の回路設計支援装置。
  7. 前記シンボル置換手段は、前記ライブラリ作成手段によりシンボルライブラリが作成されたシンボルのピンのうち置換前のシンボルと論理ピン名が異なるピンがラインに接続されている場合には、該ラインを切断することを特徴とする請求項6に記載の回路設計支援装置。
  8. 部品として集積回路を使用する回路の設計を支援する回路設計支援装置による回路設計支援方法であって、
    集積回路について集積回路設計CADにより作成された設計情報である集積回路情報を入力する集積回路情報入力ステップと、
    回路設計で使用する集積回路のシンボルライブラリを前記集積回路情報入力ステップにより入力された集積回路情報を用いて作成するライブラリ作成ステップと、
    を含んだことを特徴とする回路設計支援方法。
  9. 部品として集積回路を使用する回路の設計を支援する回路設計支援プログラムであって、
    集積回路について集積回路設計CADにより作成された設計情報である集積回路情報を入力する集積回路情報入力手順と、
    回路設計で使用する集積回路のシンボルライブラリを前記集積回路情報入力手順により入力された集積回路情報を用いて作成するライブラリ作成手順と、
    をコンピュータに実行させることを特徴とする回路設計支援プログラム。
  10. 部品として集積回路を使用する回路の設計を支援する回路設計支援装置を用いて設計が行われるプリント基板の製造方法であって、
    前記回路設計支援装置が、
    集積回路について集積回路設計CADにより作成された設計情報である集積回路情報を入力する集積回路情報入力ステップと、
    回路設計で使用する集積回路のシンボルライブラリを前記集積回路情報入力ステップにより入力された集積回路情報を用いて作成するライブラリ作成ステップと、
    を含んだことを特徴とするプリント基板の製造方法。
JP2007305868A 2006-12-04 2007-11-27 回路設計支援装置、回路設計支援方法、回路設計支援プログラムおよびプリント基板の製造方法 Expired - Fee Related JP5045393B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007305868A JP5045393B2 (ja) 2006-12-04 2007-11-27 回路設計支援装置、回路設計支援方法、回路設計支援プログラムおよびプリント基板の製造方法
US11/987,811 US8255844B2 (en) 2006-12-04 2007-12-04 Coordinated-design supporting apparatus, coordinated-design supporting method, computer product, printed-circuit-board manufacturing method, circuit-design supporting apparatus, circuit-design supporting method, computer product, and printed-circuit-board manufacturing method

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006327388 2006-12-04
JP2006327388 2006-12-04
JP2007305868A JP5045393B2 (ja) 2006-12-04 2007-11-27 回路設計支援装置、回路設計支援方法、回路設計支援プログラムおよびプリント基板の製造方法

Publications (2)

Publication Number Publication Date
JP2008165747A true JP2008165747A (ja) 2008-07-17
JP5045393B2 JP5045393B2 (ja) 2012-10-10

Family

ID=39247351

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007305868A Expired - Fee Related JP5045393B2 (ja) 2006-12-04 2007-11-27 回路設計支援装置、回路設計支援方法、回路設計支援プログラムおよびプリント基板の製造方法

Country Status (5)

Country Link
US (1) US7904863B2 (ja)
EP (1) EP1930823A3 (ja)
JP (1) JP5045393B2 (ja)
KR (1) KR100934426B1 (ja)
CN (1) CN101196947B (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8255844B2 (en) * 2006-12-04 2012-08-28 Fujitsu Limited Coordinated-design supporting apparatus, coordinated-design supporting method, computer product, printed-circuit-board manufacturing method, circuit-design supporting apparatus, circuit-design supporting method, computer product, and printed-circuit-board manufacturing method
EP1930825A3 (en) * 2006-12-04 2011-06-29 Fujitsu Limited Circuit-design supporting apparatus, circuit-design supporting method, computer product, and printed-circuit-board manufacturing method
KR100935124B1 (ko) * 2006-12-04 2010-01-06 후지쯔 가부시끼가이샤 회로 설계 지원 장치, 회로 설계 지원 방법, 회로 설계지원 프로그램을 기록한 컴퓨터 판독가능한 기록매체 및프린트 기판의 제조 방법
US8176457B2 (en) * 2006-12-04 2012-05-08 Fujitsu Limited Apparatus and method updating diagram of circuit based on pin swap performed in package design with respect to PLD
US7913220B2 (en) * 2006-12-04 2011-03-22 Fujitsu Limited Coordinated-design supporting apparatus, coordinated-design supporting method, computer product, and printed-circuit-board manufacturing method
EP1930823A3 (en) 2006-12-04 2011-06-08 Fujitsu Limited Circuit-design supporting apparatus, circuit-design supporting method, computer product, and printed-circuit-board manufacturing method
US8201126B1 (en) * 2009-11-12 2012-06-12 Altera Corporation Method and apparatus for performing hardware assisted placement
US8438524B1 (en) 2009-12-30 2013-05-07 Cadence Design Systems, Inc. Hierarchical editing of printed circuit board pin assignment
CN103164559A (zh) * 2011-12-15 2013-06-19 鸿富锦精密工业(深圳)有限公司 信号线检查系统及方法
US9864825B2 (en) 2016-02-01 2018-01-09 Ciena Corporation Systems and methods for dynamic symbols for devices in electrical schematics
CN107798183B (zh) * 2017-10-19 2021-02-02 苏州浪潮智能科技有限公司 一种pcb设计中用于检查插件电容连接层面数的方法及系统
CN112989733B (zh) * 2021-05-07 2021-11-30 北京芯愿景软件技术股份有限公司 电路分析方法、装置、设备及存储介质

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03263179A (ja) * 1990-03-13 1991-11-22 Fujitsu Ltd 回路図エディタ
JP2003036281A (ja) * 2001-07-23 2003-02-07 Nec Corp 回路シンボル作成システム、回路シンボル作成方法及び回路シンボル作成プログラム

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US566160A (en) * 1896-08-18 Scale or weighing-beam
JPH04246778A (ja) 1991-02-01 1992-09-02 Nec Corp 半導体集積回路の配置方式
US5297053A (en) 1991-06-04 1994-03-22 Computervision Corporation Method and apparatus for deferred package assignment for components of an electronic circuit for a printed circuit board
US5574655A (en) * 1991-10-30 1996-11-12 Xilinx, Inc. Method of allocating logic using general function components
JPH06163690A (ja) 1992-11-25 1994-06-10 Kawasaki Steel Corp 電子デバイス配置配線装置
US5625565A (en) 1994-09-09 1997-04-29 Cadence Design Systems, Inc. System and method for generating a template for functional logic symbols
DE19704728A1 (de) * 1997-02-08 1998-08-13 Pact Inf Tech Gmbh Verfahren zur Selbstsynchronisation von konfigurierbaren Elementen eines programmierbaren Bausteines
US6421812B1 (en) 1997-06-10 2002-07-16 Altera Corporation Programming mode selection with JTAG circuits
JP4004105B2 (ja) * 1997-07-24 2007-11-07 富士通株式会社 電源回路図の設計システム
US5978862A (en) 1997-08-08 1999-11-02 Toshiba America Information Systems, Inc. PCMCIA card dynamically configured in first mode to program FPGA controlling application specific circuit and in second mode to operate as an I/O device
US6473885B1 (en) 1998-07-17 2002-10-29 Mentor Graphics Corporation Digital circuit layout techniques using circuit decomposition and pin swapping
US6968514B2 (en) 1998-09-30 2005-11-22 Cadence Design Systems, Inc. Block based design methodology with programmable components
US6347387B1 (en) 1998-10-09 2002-02-12 Agere Systems Guardian Corp. Test circuits for testing inter-device FPGA links including a shift register configured from FPGA elements to form a shift block through said inter-device FPGA links
US6239611B1 (en) 1999-06-10 2001-05-29 Xilinx, Inc. Circuit and method for testing whether a programmable logic device complies with a zero-hold-time requirement
JP2001092857A (ja) 1999-09-17 2001-04-06 Nec Eng Ltd プリント基板設計cadシステム
US6631510B1 (en) 1999-10-29 2003-10-07 Altera Toronto Co. Automatic generation of programmable logic device architectures
US6725441B1 (en) 2000-03-22 2004-04-20 Xilinx, Inc. Method and apparatus for defining and modifying connections between logic cores implemented on programmable logic devices
JP2002279010A (ja) 2001-03-19 2002-09-27 Nec Corp 論理回路図生成装置、論理回路図生成方法およびそのプログラム
JP3772701B2 (ja) 2001-07-19 2006-05-10 日本電気株式会社 回路図接続情報出力方式及び回路図接続情報出力方法
US6629307B2 (en) 2001-07-24 2003-09-30 Hewlett-Packard Development Company, Lp. Method for ensuring correct pin assignments between system board connections using common mapping files
US7024654B2 (en) 2002-06-11 2006-04-04 Anadigm, Inc. System and method for configuring analog elements in a configurable hardware device
US6732349B1 (en) 2002-08-29 2004-05-04 Xilinx, Inc. Method and apparatus for improving PIP coverage in programmable logic devices
CN1299495C (zh) * 2003-11-19 2007-02-07 中国科学院沈阳自动化研究所 二维数字滤波器
US7165230B2 (en) 2004-06-02 2007-01-16 Altera Corporation Switch methodology for mask-programmable logic devices
JP2006079447A (ja) 2004-09-10 2006-03-23 Fujitsu Ltd 集積回路設計支援装置、集積回路設計支援方法及び集積回路設計支援プログラム
US7299444B1 (en) 2005-03-31 2007-11-20 Altera Corporation Interface for pin swap information
US7281233B1 (en) 2005-05-27 2007-10-09 Xilinx, Inc. Method and apparatus for implementing a circuit design for integrated circuitry on a circuit board
US7218567B1 (en) 2005-09-23 2007-05-15 Xilinx, Inc. Method and apparatus for the protection of sensitive data within an integrated circuit
US7711674B2 (en) 2005-11-01 2010-05-04 Fuji Xerox Co., Ltd. System and method for automatic design of components in libraries
US7627838B2 (en) 2006-04-25 2009-12-01 Cypress Semiconductor Corporation Automated integrated circuit development
US7913220B2 (en) 2006-12-04 2011-03-22 Fujitsu Limited Coordinated-design supporting apparatus, coordinated-design supporting method, computer product, and printed-circuit-board manufacturing method
US8176457B2 (en) * 2006-12-04 2012-05-08 Fujitsu Limited Apparatus and method updating diagram of circuit based on pin swap performed in package design with respect to PLD
KR100935124B1 (ko) 2006-12-04 2010-01-06 후지쯔 가부시끼가이샤 회로 설계 지원 장치, 회로 설계 지원 방법, 회로 설계지원 프로그램을 기록한 컴퓨터 판독가능한 기록매체 및프린트 기판의 제조 방법
EP1930825A3 (en) * 2006-12-04 2011-06-29 Fujitsu Limited Circuit-design supporting apparatus, circuit-design supporting method, computer product, and printed-circuit-board manufacturing method
EP1930823A3 (en) 2006-12-04 2011-06-08 Fujitsu Limited Circuit-design supporting apparatus, circuit-design supporting method, computer product, and printed-circuit-board manufacturing method
US20080172442A1 (en) 2007-01-17 2008-07-17 Inventec Corporation Multi-computer system and configuration method therefor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03263179A (ja) * 1990-03-13 1991-11-22 Fujitsu Ltd 回路図エディタ
JP2003036281A (ja) * 2001-07-23 2003-02-07 Nec Corp 回路シンボル作成システム、回路シンボル作成方法及び回路シンボル作成プログラム

Also Published As

Publication number Publication date
KR100934426B1 (ko) 2009-12-29
EP1930823A2 (en) 2008-06-11
KR20080051020A (ko) 2008-06-10
US7904863B2 (en) 2011-03-08
US20080134124A1 (en) 2008-06-05
JP5045393B2 (ja) 2012-10-10
CN101196947B (zh) 2012-06-06
CN101196947A (zh) 2008-06-11
EP1930823A3 (en) 2011-06-08

Similar Documents

Publication Publication Date Title
JP5217390B2 (ja) 回路設計支援装置、回路設計支援方法および回路設計支援プログラム
JP5045393B2 (ja) 回路設計支援装置、回路設計支援方法、回路設計支援プログラムおよびプリント基板の製造方法
JP5040617B2 (ja) 回路設計支援装置、回路設計支援方法、回路設計支援プログラムおよびプリント基板の製造方法
JP5056377B2 (ja) 協調設計支援装置、協調設計支援方法および協調設計支援プログラム
JP5056376B2 (ja) 回路設計支援装置、回路設計支援方法および回路設計支援プログラム
JP4805779B2 (ja) 集積回路設計方法、集積回路設計装置及び集積回路設計プログラム
US8255844B2 (en) Coordinated-design supporting apparatus, coordinated-design supporting method, computer product, printed-circuit-board manufacturing method, circuit-design supporting apparatus, circuit-design supporting method, computer product, and printed-circuit-board manufacturing method
KR20130129639A (ko) 파일 머지 시스템

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100715

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120207

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120417

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120619

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120702

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150727

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5045393

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees