JP2008165747A - 回路設計支援装置、回路設計支援方法、回路設計支援プログラムおよびプリント基板の製造方法 - Google Patents
回路設計支援装置、回路設計支援方法、回路設計支援プログラムおよびプリント基板の製造方法 Download PDFInfo
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Abstract
【解決手段】回路設計CAD装置100のFPGA情報管理部110がFPGA設計CAD装置10が作成したピン割付情報や属性情報などのFPGA情報を取り込み、ライブラリ作成部120がFPGA情報を用いてシンボルライブラリを作成するよう構成する。また、ライブラリ作成部120は、シンボルライブラリを作成する場合に作成対象のFPGAが回路図に配置済みの場合には、回路図に配置されている既存のシンボルライブラリのポーション分割やピン配置をできるだけ変更しないようにし、回路図反映部130が新たにシンボルライブラリが作成されたFPGAのシンボルを回路図に配置する場合に、既存の配置を変更しないように配置する。
【選択図】 図2
Description
集積回路について集積回路設計CADにより作成された設計情報である集積回路情報を入力する集積回路情報入力手段と、
回路設計で使用する集積回路のシンボルライブラリを前記集積回路情報入力手段により入力された集積回路情報を用いて作成するライブラリ作成手段と、
を備えたことを特徴とする回路設計支援装置。
集積回路について集積回路設計CADにより作成された設計情報である集積回路情報を入力する集積回路情報入力ステップと、
回路設計で使用する集積回路のシンボルライブラリを前記集積回路情報入力ステップにより入力された集積回路情報を用いて作成するライブラリ作成ステップと、
を含んだことを特徴とする回路設計支援方法。
集積回路について集積回路設計CADにより作成された設計情報である集積回路情報を入力する集積回路情報入力手順と、
回路設計で使用する集積回路のシンボルライブラリを前記集積回路情報入力手順により入力された集積回路情報を用いて作成するライブラリ作成手順と、
をコンピュータに実行させることを特徴とする回路設計支援プログラム。
前記回路設計支援装置が、
集積回路について集積回路設計CADにより作成された設計情報である集積回路情報を入力する集積回路情報入力ステップと、
回路設計で使用する集積回路のシンボルライブラリを前記集積回路情報入力ステップにより入力された集積回路情報を用いて作成するライブラリ作成ステップと、
を含んだことを特徴とするプリント基板の製造方法。
20 実装設計CAD装置
100 回路設計CAD装置
110 FPGA情報管理部
115 FPGA情報記憶部
120 ライブラリ作成部
121 ポーション分割部
122 シンボル作成部
125 シンボルライブラリ記憶部
130 回路図反映部
135 回路図記憶部
140 DRC部
150 ピンスワップ処理部
155 制約条件記憶部
160 履歴出力部
165 変更履歴記憶部
200 仮ライブラリ作成装置
210 ネットリスト取込部
220 ネットリスト管理部
230 ネットリスト変換部
240 FPGA設計CADインタフェース部
250 FPGAピン情報管理部
260 仮ライブラリ生成部
270 ピンスワップ処理部
300 コンピュータ
310 RAM
311 回路設計CADプログラム
320 CPU
330 HDD
340 LANインタフェース
350 入出力インタフェース
360 DVDドライブ
Claims (10)
- 部品として集積回路を使用する回路の設計を支援する回路設計支援装置であって、
集積回路について集積回路設計CADにより作成された設計情報である集積回路情報を入力する集積回路情報入力手段と、
回路設計で使用する集積回路のシンボルライブラリを前記集積回路情報入力手段により入力された集積回路情報を用いて作成するライブラリ作成手段と、
を備えたことを特徴とする回路設計支援装置。 - 前記ライブラリ作成手段は、シンボルライブラリの作成対象である集積回路のシンボルが回路図に配置済みであるか否かを判定し、回路図に配置済であると判定した場合には、回路図に配置されたシンボルに対応するシンボルライブラリの情報に基づいてシンボルの変更が少なくなるようにシンボルライブラリを作成することを特徴とする請求項1に記載の回路設計支援装置。
- 前記ライブラリ作成手段は、シンボルライブラリの作成対象である集積回路のシンボルが回路図に配置済みである場合に、回路図に配置されたシンボルに対応するシンボルライブラリの情報に基づいてポーション分割を行うことを特徴とする請求項2に記載の回路設計支援装置。
- 前記ライブラリ作成手段は、シンボルライブラリの作成対象である集積回路のシンボルが回路図に配置済みである場合に、回路図に配置されたシンボルに含まれる論理ピンについては該回路図に配置されたシンボルと同じポーションに分割することを特徴とする請求項3に記載の回路設計支援装置。
- 前記ライブラリ作成手段は、シンボルライブラリの作成対象である集積回路のシンボルが回路図に配置済みである場合に、回路図に配置されたシンボルに含まれない論理ピンについては物理ピン名に基づいてポーション分割を行うことを特徴とする請求項3または4に記載の回路設計支援装置。
- シンボルライブラリの作成対象である集積回路のシンボルが回路図に配置済みであるか否かを判定し、回路図に配置済であると判定した場合には、回路図に配置されたシンボルを前記ライブラリ作成手段によりシンボルライブラリが作成されたシンボルで置き換えるシンボル置換手段をさらに備えたことを特徴とする請求項1〜5のいずれか一つに記載の回路設計支援装置。
- 前記シンボル置換手段は、前記ライブラリ作成手段によりシンボルライブラリが作成されたシンボルのピンのうち置換前のシンボルと論理ピン名が異なるピンがラインに接続されている場合には、該ラインを切断することを特徴とする請求項6に記載の回路設計支援装置。
- 部品として集積回路を使用する回路の設計を支援する回路設計支援装置による回路設計支援方法であって、
集積回路について集積回路設計CADにより作成された設計情報である集積回路情報を入力する集積回路情報入力ステップと、
回路設計で使用する集積回路のシンボルライブラリを前記集積回路情報入力ステップにより入力された集積回路情報を用いて作成するライブラリ作成ステップと、
を含んだことを特徴とする回路設計支援方法。 - 部品として集積回路を使用する回路の設計を支援する回路設計支援プログラムであって、
集積回路について集積回路設計CADにより作成された設計情報である集積回路情報を入力する集積回路情報入力手順と、
回路設計で使用する集積回路のシンボルライブラリを前記集積回路情報入力手順により入力された集積回路情報を用いて作成するライブラリ作成手順と、
をコンピュータに実行させることを特徴とする回路設計支援プログラム。 - 部品として集積回路を使用する回路の設計を支援する回路設計支援装置を用いて設計が行われるプリント基板の製造方法であって、
前記回路設計支援装置が、
集積回路について集積回路設計CADにより作成された設計情報である集積回路情報を入力する集積回路情報入力ステップと、
回路設計で使用する集積回路のシンボルライブラリを前記集積回路情報入力ステップにより入力された集積回路情報を用いて作成するライブラリ作成ステップと、
を含んだことを特徴とするプリント基板の製造方法。
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EP1930830A3 (en) * | 2006-12-04 | 2011-06-29 | Fujitsu Limited | Coordinated-design supporting apparatus, coordinated-design supporting method, computer product, and printed-circuit-board manufacturing method |
US8255844B2 (en) * | 2006-12-04 | 2012-08-28 | Fujitsu Limited | Coordinated-design supporting apparatus, coordinated-design supporting method, computer product, printed-circuit-board manufacturing method, circuit-design supporting apparatus, circuit-design supporting method, computer product, and printed-circuit-board manufacturing method |
US8201126B1 (en) * | 2009-11-12 | 2012-06-12 | Altera Corporation | Method and apparatus for performing hardware assisted placement |
US8438524B1 (en) | 2009-12-30 | 2013-05-07 | Cadence Design Systems, Inc. | Hierarchical editing of printed circuit board pin assignment |
CN103164559A (zh) * | 2011-12-15 | 2013-06-19 | 鸿富锦精密工业(深圳)有限公司 | 信号线检查系统及方法 |
US9864825B2 (en) | 2016-02-01 | 2018-01-09 | Ciena Corporation | Systems and methods for dynamic symbols for devices in electrical schematics |
CN107798183B (zh) * | 2017-10-19 | 2021-02-02 | 苏州浪潮智能科技有限公司 | 一种pcb设计中用于检查插件电容连接层面数的方法及系统 |
CN112989733B (zh) * | 2021-05-07 | 2021-11-30 | 北京芯愿景软件技术股份有限公司 | 电路分析方法、装置、设备及存储介质 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03263179A (ja) * | 1990-03-13 | 1991-11-22 | Fujitsu Ltd | 回路図エディタ |
JP2003036281A (ja) * | 2001-07-23 | 2003-02-07 | Nec Corp | 回路シンボル作成システム、回路シンボル作成方法及び回路シンボル作成プログラム |
Family Cites Families (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US566160A (en) * | 1896-08-18 | Scale or weighing-beam | ||
JPH04246778A (ja) | 1991-02-01 | 1992-09-02 | Nec Corp | 半導体集積回路の配置方式 |
US5297053A (en) * | 1991-06-04 | 1994-03-22 | Computervision Corporation | Method and apparatus for deferred package assignment for components of an electronic circuit for a printed circuit board |
US5574655A (en) * | 1991-10-30 | 1996-11-12 | Xilinx, Inc. | Method of allocating logic using general function components |
JPH06163690A (ja) | 1992-11-25 | 1994-06-10 | Kawasaki Steel Corp | 電子デバイス配置配線装置 |
US5625565A (en) * | 1994-09-09 | 1997-04-29 | Cadence Design Systems, Inc. | System and method for generating a template for functional logic symbols |
DE19704728A1 (de) * | 1997-02-08 | 1998-08-13 | Pact Inf Tech Gmbh | Verfahren zur Selbstsynchronisation von konfigurierbaren Elementen eines programmierbaren Bausteines |
US6314550B1 (en) * | 1997-06-10 | 2001-11-06 | Altera Corporation | Cascaded programming with multiple-purpose pins |
JP4004105B2 (ja) * | 1997-07-24 | 2007-11-07 | 富士通株式会社 | 電源回路図の設計システム |
US5978862A (en) * | 1997-08-08 | 1999-11-02 | Toshiba America Information Systems, Inc. | PCMCIA card dynamically configured in first mode to program FPGA controlling application specific circuit and in second mode to operate as an I/O device |
US6473885B1 (en) * | 1998-07-17 | 2002-10-29 | Mentor Graphics Corporation | Digital circuit layout techniques using circuit decomposition and pin swapping |
US6968514B2 (en) * | 1998-09-30 | 2005-11-22 | Cadence Design Systems, Inc. | Block based design methodology with programmable components |
US6347387B1 (en) * | 1998-10-09 | 2002-02-12 | Agere Systems Guardian Corp. | Test circuits for testing inter-device FPGA links including a shift register configured from FPGA elements to form a shift block through said inter-device FPGA links |
US6239611B1 (en) * | 1999-06-10 | 2001-05-29 | Xilinx, Inc. | Circuit and method for testing whether a programmable logic device complies with a zero-hold-time requirement |
JP2001092857A (ja) | 1999-09-17 | 2001-04-06 | Nec Eng Ltd | プリント基板設計cadシステム |
US6631510B1 (en) * | 1999-10-29 | 2003-10-07 | Altera Toronto Co. | Automatic generation of programmable logic device architectures |
US6725441B1 (en) * | 2000-03-22 | 2004-04-20 | Xilinx, Inc. | Method and apparatus for defining and modifying connections between logic cores implemented on programmable logic devices |
JP2002279010A (ja) | 2001-03-19 | 2002-09-27 | Nec Corp | 論理回路図生成装置、論理回路図生成方法およびそのプログラム |
JP3772701B2 (ja) | 2001-07-19 | 2006-05-10 | 日本電気株式会社 | 回路図接続情報出力方式及び回路図接続情報出力方法 |
US6629307B2 (en) * | 2001-07-24 | 2003-09-30 | Hewlett-Packard Development Company, Lp. | Method for ensuring correct pin assignments between system board connections using common mapping files |
US7024654B2 (en) * | 2002-06-11 | 2006-04-04 | Anadigm, Inc. | System and method for configuring analog elements in a configurable hardware device |
US6732349B1 (en) * | 2002-08-29 | 2004-05-04 | Xilinx, Inc. | Method and apparatus for improving PIP coverage in programmable logic devices |
CN1299495C (zh) * | 2003-11-19 | 2007-02-07 | 中国科学院沈阳自动化研究所 | 二维数字滤波器 |
US7165230B2 (en) * | 2004-06-02 | 2007-01-16 | Altera Corporation | Switch methodology for mask-programmable logic devices |
JP2006079447A (ja) | 2004-09-10 | 2006-03-23 | Fujitsu Ltd | 集積回路設計支援装置、集積回路設計支援方法及び集積回路設計支援プログラム |
US7299444B1 (en) * | 2005-03-31 | 2007-11-20 | Altera Corporation | Interface for pin swap information |
US7281233B1 (en) * | 2005-05-27 | 2007-10-09 | Xilinx, Inc. | Method and apparatus for implementing a circuit design for integrated circuitry on a circuit board |
US7218567B1 (en) * | 2005-09-23 | 2007-05-15 | Xilinx, Inc. | Method and apparatus for the protection of sensitive data within an integrated circuit |
US7711674B2 (en) | 2005-11-01 | 2010-05-04 | Fuji Xerox Co., Ltd. | System and method for automatic design of components in libraries |
US7627838B2 (en) * | 2006-04-25 | 2009-12-01 | Cypress Semiconductor Corporation | Automated integrated circuit development |
KR100935124B1 (ko) * | 2006-12-04 | 2010-01-06 | 후지쯔 가부시끼가이샤 | 회로 설계 지원 장치, 회로 설계 지원 방법, 회로 설계지원 프로그램을 기록한 컴퓨터 판독가능한 기록매체 및프린트 기판의 제조 방법 |
US7904863B2 (en) | 2006-12-04 | 2011-03-08 | Fujitsu Limited | Circuit-design supporting apparatus, circuit-design supporting method, computer product, and printed-circuit-board manufacturing method |
US8176457B2 (en) * | 2006-12-04 | 2012-05-08 | Fujitsu Limited | Apparatus and method updating diagram of circuit based on pin swap performed in package design with respect to PLD |
EP1930830A3 (en) * | 2006-12-04 | 2011-06-29 | Fujitsu Limited | Coordinated-design supporting apparatus, coordinated-design supporting method, computer product, and printed-circuit-board manufacturing method |
EP1930825A3 (en) * | 2006-12-04 | 2011-06-29 | Fujitsu Limited | Circuit-design supporting apparatus, circuit-design supporting method, computer product, and printed-circuit-board manufacturing method |
US20080172442A1 (en) * | 2007-01-17 | 2008-07-17 | Inventec Corporation | Multi-computer system and configuration method therefor |
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