JP2008153535A - 半導体装置、半導体装置の製造方法、電気光学装置および電子機器 - Google Patents

半導体装置、半導体装置の製造方法、電気光学装置および電子機器 Download PDF

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Abstract

【課題】ソース部、ドレイン部およびチャネル部が透明酸化物系材料で一体形成された透明酸化物層を有する半導体装置、その製造方法、かかる半導体装置を備える電気光学装置および電子機器を提供すること。
【解決手段】本発明の半導体装置１は、基板８と、基板８の少なくとも一方の面側に設けられたソース部３およびドレイン部４と、ソース部３およびドレイン部４と一体的に形成された、ソース部３およびドレイン部４の厚さより小さい厚さのチャネル部５とを備える透明酸化物層２と、ゲート部７と、ゲート絶縁層６とを有する。
【選択図】図１

Description

本発明は、半導体装置、半導体装置の製造方法、電気光学装置および電子機器に関するものである。
トランジスタなどの半導体装置は、テレビなどの電子機器に広く一般に用いられている。現在まで、半導体装置に用いられる半導体材料は数多く知られており、例えば特許文献１では、酸化亜鉛などの無機材料で構成した半導体膜が開示されている。これらの材料は半導体であるため、導電性を要求される電極として用いることはできない。したがって、トランジスタなどの半導体装置では、一般に、電極に金属材料を用い、半導体材料として前記材料が用いられている。
しかしながら、半導体と電極に別異の材料を用いる構成では、材料同士のマッチングを考慮する必要があることや製造工程が多工程にわたるという点が問題となる。
特開２０００−２７７５３７号公報
本発明の目的は、ソース部、ドレイン部およびチャネル部が透明酸化物系材料で一体形成された透明酸化物層を有する半導体装置、その製造方法、かかる半導体装置を備える電気光学装置および電子機器を提供することにある。
このような目的は、下記の本発明により達成される。
本発明に係る半導体装置は、基板と、
該基板の一方の面側に設けられ、ソース部およびドレイン部と、該ソース部およびドレイン部との間に一体的に形成されたチャネル部とを備え、透明酸化物系材料を主材料として構成された透明酸化物層と、
前記透明酸化物層と接しないで設けられ、前記チャネル部に電界を付与するゲート部と、
前記透明酸化物層と前記ゲート部との間に設けられ、該ゲート部に対して前記ソース部およびドレイン部を絶縁するゲート絶縁層とを有し、
前記ソース部およびドレイン部の平均厚さより、前記チャネル部の平均厚さを小さくすることにより、前記ソース部およびドレイン部を導電体として機能させ、前記チャネル部を半導体として機能させるよう構成したことを特徴とする。
これにより、電極材料および半導体材料同士のマッチングを考慮する必要がない、ソース部、ドレイン部およびチャネル部が透明酸化物層に一体形成された半導体装置を得ることができる。
本発明の半導体装置では、前記ソース部およびドレイン部の平均厚さをＡ［ｎｍ］とし、前記チャネル部の平均厚さをＢ［ｎｍ］としたとき、Ａ／Ｂが２．５〜４０００であることが好ましい。
これにより、チャネル部の半導体特性が得られ、優れた特性を有するソース部、ドレイン部およびチャネル部が透明酸化物層に一体形成された半導体装置を得ることができる。
本発明の半導体装置では、前記ソース部およびドレイン部は、その平均厚さが５０ｎｍ以上であることが好ましい。
これにより、ソース部およびドレイン部が導電性を顕著に示し、優れた特性を有するソース部、ドレイン部およびチャネル部が透明酸化物層に一体形成された半導体装置を得ることができる。
本発明の半導体装置では、前記ソース部とドレイン部との離間距離は、０．１〜１００μｍであることが好ましい。
これにより、効率的にキャリアが流れ、優れた特性を有するソース部、ドレイン部およびチャネル部が透明酸化物層に一体形成された半導体装置を得ることができる。
本発明の半導体装置では、前記チャネル部は、その平均厚さが０．５〜２０ｎｍであることが好ましい。
これにより、チャネル部が半導体特性を顕著に示し、優れた特性を有するソース部、ドレイン部およびチャネル部が透明酸化物層に一体形成された半導体装置を得ることができる。
本発明の半導体装置では、前記チャネル部は、その厚さが前記ソース部およびドレイン部間の中央部に向かって減少していることが好ましい。
これにより、より確実にチャネル部が半導体特性を示し、優れた特性を有するソース部、ドレイン部およびチャネル部が透明酸化物層に一体形成された半導体装置を得ることができる。
本発明の半導体装置では、前記チャネル部は、その前記基板と反対側の面が湾曲凹面を構成していることが好ましい。
これにより、より一層確実にチャネル部が半導体特性を示し、優れた特性を有するソース部、ドレイン部およびチャネル部が透明酸化物層に一体形成された半導体装置を得ることができる。
本発明の半導体装置では、前記透明酸化物系材料は、金属複合酸化物であることが好ましい。
これにより、電極材料および半導体材料同士のマッチングを考慮する必要がない、優れた特性を有するソース部、ドレイン部およびチャネル部が透明酸化物層に一体形成された半導体装置を得ることができる。
本発明の半導体装置では、前記金属複合酸化物は、インジウムを含む複合酸化物であることが好ましい。
これにより、電極材料および半導体材料同士のマッチングを考慮する必要がない、より優れた特性を有するソース部、ドレイン部およびチャネル部が透明酸化物層に一体形成された半導体装置を得ることができる。
本発明の半導体装置では、前記インジウムを含む複合酸化物は、インジウムスズ複合酸化物およびインジウム亜鉛複合酸化物のうちの少なくとも一方を主成分とするものであることが好ましい。
これにより、電極材料および半導体材料同士のマッチングを考慮する必要がない、より一層優れた特性を有するソース部、ドレイン部およびチャネル部が透明酸化物層に一体形成された半導体装置を得ることができる。
本発明の半導体装置では、前記透明酸化物層は、その前記基板と反対側の面が連続面を構成していることが好ましい。
これにより、電極材料および半導体材料同士のマッチングを考慮する必要がない、ソース部、ドレイン部およびチャネル部が透明酸化物層に一体形成された半導体装置を得ることができる。
本発明に係る半導体装置の製造方法は、
前記基板の一方の面側に、前記ソース部に対応する第１の開口部と、前記ドレイン部に対応する第２の開口部とを備えるマスクを配置する第１の工程と、
該マスクの前記基板と反対側から、前記透明酸化物系材料を供給して成膜する第２の工程とを有し、
該第２の工程において、前記ソース部およびドレイン部を形成するとともに、前記第１の開口部と前記第２の開口部とを仕切る仕切り部で覆われた直下の領域に前記透明酸化物系材料を回り込ませ、前記ソース部およびドレイン部と一体的に前記チャネル部を形成して、前記透明酸化物層を得ることを特徴とする。
これにより、透明酸化物系材料の回り込みによる薄い透明酸化物層、すなわちチャネル部が得られ、電極材料および半導体材料同士のマッチングを考慮する必要がないソース部、ドレイン部およびチャネル部が透明酸化物層に一体形成された半導体装置を簡便に得ることができる。
本発明の半導体装置の製造方法では、前記仕切り部は、その前記基板側の部分が丸みを帯びていることが好ましい。
これにより、効率的に透明酸化物系材料の回り込みによる薄いチャネル部が得られ、ソース部、ドレイン部およびチャネル部が透明酸化物層に一体形成された半導体装置を簡便に得ることができる。
本発明の半導体装置の製造方法では、前記マスクは、開口部を備える板状体と、該開口部を前記第１の開口部と前記第２の開口部とに仕切るように設けられた棒状体とを備えることが好ましい。
これにより、確実に透明酸化物系材料の回り込みによる薄いチャネル部が得られ、ソース部、ドレイン部およびチャネル部が透明酸化物層に一体形成された半導体装置を簡便に得ることができる。
本発明の半導体装置の製造方法では、前記板状体は、前記開口部の縁部に、前記棒状体の両端部をそれぞれ収納する凹部を備えることが好ましい。
これにより、より確実に透明酸化物系材料の回り込みによる薄いチャネル部が得られ、ソース部、ドレイン部およびチャネル部が透明酸化物層に一体形成された半導体装置を簡便に得ることができる。
本発明に係る電気光学装置は、本発明の半導体装置を備えることを特徴とする。
これにより、優れた特性を有する半導体装置を備える電気光学装置を簡便に得ることができる。
本発明に係る電子機器は、本発明の電気光学装置を備えることを特徴とする。
これにより、優れた特性を有する電気光学装置を備える電子機器を簡便に得ることができる。
以下、本発明の半導体装置、半導体装置の製造方法、電気光学装置および電子機器について、図を用いて詳細に説明する。
＜第１実施形態＞
まず、本発明の半導体装置およびその製造方法の第１実施形態について説明する。
（１）半導体装置
図１は、本発明の一実施形態を示した図で、半導体装置１の概略縦断面図を示している。なお、以下の説明では、図１中の上側を「上」、下側を「下」として説明する。
図１に示した半導体装置１は、ソース部３、ドレイン部４およびチャネル部５が一体形成された透明酸化物層２と、ゲート絶縁層６と、ゲート部７と、基板８とで構成されている。
以下、各部の構成について、順次説明する。
透明酸化物層２は、基板８の一方の面側に設けられ、透明酸化物系材料を主材料として構成されている。
そして、透明酸化物層２は、その膜厚が中央部より両端部（図１中、左右両端部）において大きくなっている。この膜厚（平均厚さ）の違いにより、透明酸化物層２は、その両端部がそれぞれ導電体として機能するソース部３およびドレイン部４を構成し、中央部が半導体として機能するチャネル部５を構成している。
ここで、本発明者は、一般に電極材料（導電性材料）として用いられる透明酸化物系材料について鋭意研究を重ねた結果、この透明酸化物系材料で構成される層は、その厚さが小さくなるにしたがって、半導体的性質を示すようになることを見出し、本発明を完成するに至った。
このような構成により、ソース部３およびドレイン部４と、チャネル部５との間におけるキャリア（電子や正孔）の受け渡しが円滑になされ、特性に優れる半導体装置１を得ることができる。
このように、チャネル部５は、ソース部３およびドレイン部４の平均厚さよりも小さい平均厚さとなっている。
ソース部３およびドレイン部４の平均厚さとチャネル部５の平均厚さの関係は、ソース部３およびドレイン部４の平均厚さをＡ［ｎｍ］とし、チャネル部５の平均厚さをＢ［ｎｍ］としたときに、Ａ／Ｂが２．５〜４０００であることが好ましく、５〜２０００であることがより好ましい。これにより、優れた半導体特性を有するチャネル部５と、優れた導電性を有するソース部３およびドレイン部４とが一体形成された半導体装置１を得ることができる。
ソース部３およびドレイン部４の平均厚さの具体的な値は、５０ｎｍ〜２０００ｎｍであるのが好ましく、５０〜１０００ｎｍであるのがより好ましい。これにより、透明酸化物系材料が導電性を顕著に示すようになり、電極として用いることができる。
ソース部３およびドレイン部４は、その離間距離が、０．１〜１００μｍであることが好ましく、０．５〜５０μｍであることがより好ましい。これにより、効率的にキャリアが流れ、優れた特性を有する半導体装置１を得ることができる。
チャネル部５の平均厚さの具体的な値は、０．５〜２０ｎｍであることが好ましく、１〜１０ｎｍであることがより好ましく、１〜５ｎｍであることが最も好ましい。これにより、優れた半導体特性を有するチャネル部５を得ることができる。
また、チャネル部５の厚さは、図１に示すように、ソース部３およびドレイン部４間（ソース部３またはドレイン部４のいずれか一方から他方へ向かう方向）の中央部に向かって減少していることが好ましい。これにより、より確実に、優れた半導体特性を有するチャネル部５と、優れた導電性を有するソース部３およびドレイン部４とが一体形成された半導体装置１を得ることができる。
さらに、チャネル部５は、図１に示すように、その基板８と反対側の面が湾曲凹面を構成していることが好ましい。これにより、より一層確実に、優れた半導体特性を有するがチャネル部５と、優れた導電性を有するソース部３およびドレイン部４とが一体形成された半導体装置１を得ることができる。
透明酸化物系材料としては、例えば、酸化亜鉛、酸化スズ、酸化インジウム、酸化ガリウムなどの金属酸化物、インジウムスズ複合酸化物（以下、「ＩＴＯ」と略す。）、インジウム亜鉛複合酸化物（以下、「ＩＺＯ」と略す。）、アルミニウム亜鉛複合酸化物（ＡＺＯ）、ガリウム亜鉛複合酸化物（ＧＺＯ）などの金属複合酸化物などが挙げられ、１種または２種以上を組み合わせて用いることもできる。これらのうち、金属複合酸化物が好ましく、インジウムを含む複合酸化物がより好ましく、ＩＴＯおよびＩＺＯが最も好ましい。これにより、チャネル部５の材料とのマッチングを考慮することがない、優れた特性を有する半導体装置１を簡便に得ることができる。
透明酸化物層２は、これらの透明酸化物材料を主材料として有すれば、半導体装置１の特性に影響を与えない限り、他にどのような物質、材料を含んでいてもよい。
また、ソース部３、ドレイン部４およびチャネル部５は、前記同一の化合物で構成されていても別異の化合物で構成されていてもよいが、同一の化合物であることが好ましい。これにより、簡便に半導体装置１を得ることができる。
このような透明酸化物層２は、図１に示すように、基板８と反対側の面が連続面を構成していることが好ましい。これにより、電極材料および半導体材料同士のマッチングを考慮する必要がない、ソース部３、ドレイン部４およびチャネル部５が一体形成された半導体装置１を得ることができる。なお、連続面であれば、その形状は特に問わない。
ゲート絶縁層６は、後述するゲート部７に対してソース部３およびドレイン部４を絶縁するためのものであり、透明酸化物層２とゲート部７との間に、これらの双方に接して設けられている。
かかるゲート絶縁層６は、絶縁性の材料で構成されており、公知の材料であれば、種類は特に限定されず、例えば、酸化ケイ素、酸化アルミニウム、酸化ジルコニウム、酸化セリウム、酸化亜鉛、酸化コバルト、ジルコン酸チタン酸鉛、チタン酸鉛、酸化チタン、酸化タンタル等の無機酸化物ならびに窒化ケイ素、窒化アルミニウム、窒化ジルコニウム、窒化セリウム、窒化亜鉛、窒化コバルト、窒化チタン、窒化タンタル等の無機窒化物などの無機材料、ポリメチルメタクリレート、ポリビニルフェノール、ポリイミド、ポリスチレン、ポリビニルアルコール、ポリビニルアセテート、ポリビニルフェノール等の有機材料が挙げられ、これらのうちの１種または２種以上を組み合わせて用いることができる。
このうち、特に、無機酸化物が好ましく、酸化ケイ素がより好ましい。これにより、より絶縁性を高めることができる。
ゲート絶縁層６の平均厚さは、特に限定されないが、１０〜１０００ｎｍであるのが好ましく、１００〜５００ｎｍであるのがより好ましい。これにより、半導体装置１の動作電圧を低くすることができる。
ゲート部７は、チャネル部５に電界を付与するためのものであり、ゲート絶縁層６と基板８との間に、これらの双方に接して設けられている。すなわち、ゲート部７は、透明酸化物層２と接しないで（離間して）設けられている。
かかるゲート部７は、導電性の材料で構成されており、公知のいずれの材料を用いることができる。例えば、透明酸化物層２で説明した材料と同様のものやＣｒ、Ａｌ 、Ｔａ、Ｍｏ、Ｎｂ、Ｃｕ、Ａｇ、Ａｕ、Ｐｄ、Ｉｎ、Ｎｉ、Ｎｄ、Ｃｏ、Ｚｎ、Ｓｎ、Ｇａまたはこれらを含む合金のような金属材料、およびそれらの酸化物を用いることができる。
ゲート部７の平均厚さは、特に限定されないが、０．１〜２０００ｎｍ程度であるのが好ましく、１〜１０００ｎｍ程度であるのがより好ましい。
基板８は、半導体装置１を構成する各層（各部）を支持するものである。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルホン（ＰＥＳ）、芳香族ポリエステル（液晶ポリマー）ポリイミド（ＰＩ）等で構成されるプラスチック基板（樹脂基板）、ガラス基板、石英基板、シリコン基板、金属基板、ガリウム砒素基板等を用いることができる。
半導体装置１に可撓性を付与する場合には、基板８には、プラスチック基板、あるいは、薄い（比較的膜厚の小さい）金属基板が選択される。
以上のような構成の半導体装置１は、例えば、薄膜トランジスタ、透明トランジスタ、電界効果型透明トランジスタ（透明ＦＥＴ）、電界効果型有機発光トランジスタ（有機発光ＦＥＴ）、静電誘導トランジスタなどのトランジスタ、集積トランジスタなどに好ましく用いられる。
（２）半導体装置の製造方法
次に、本発明の半導体製造装置１の製造方法について説明する。前記説明した半導体装置１は、例えば、次のような方法で製造することができる。
図１に示す半導体装置１の製造方法は、基板８上にゲート部７を形成する工程［Ａ１］と、ゲート部７上にゲート絶縁層６を形成する工程［Ａ２］と、ゲート絶縁層６上に透明酸化物層２を形成する工程［Ａ３］とを有している。
［Ａ１］ゲート部形成工程
まず、基板８上に、ＩＴＯなどの透明酸化物を積層する。
これは、例えば、スパッタリング法などの真空成膜法、プラズマＣＶＤ、熱ＣＶＤ、レーザーＣＶＤのような化学蒸着法（ＣＶＤ）、真空蒸着、イオンプレーティング等の乾式メッキ法、電解メッキ、浸漬メッキ、無電解メッキ等の湿式メッキ法、溶射法、ゾル・ゲル法、ＭＯＤ法、シート材の接合等により形成することができる。
また、ＩＴＯなどの透明酸化物膜付の基板を用いてもよい。
［Ａ２］ゲート絶縁層形成工程
次に、ゲート部７上に、酸化ケイ素などの絶縁性の材料を積層する。
ゲート絶縁層６を無機材料で構成する場合、ゲート絶縁層６は、例えば、熱酸化法、ＣＶＤ法、ＳＯＧ法により形成することができる。また、原材料にポリシラザンを用いることにより、ゲート絶縁層６として、シリカ膜、窒化珪素膜を湿式プロセスで成膜することが可能となる。
ゲート絶縁層６を有機材料で構成する場合、ゲート絶縁層６は、有機材料またはその前駆体を含む液体材料を、ゲート部７上を覆うように塗布した後、必要に応じて、この塗膜に対して後処理（例えば加熱、赤外線の照射、超音波の付与等）を施すことにより形成することができる。有機材料またはその前駆体を含む液体材料を、ゲート部７上へ塗布する方法としては、スピンコート法やディップコート法のような塗布法、インクジェット法やスクリーン法などの印刷法等を用いることができる。
［Ａ３］透明酸化物層形成工程
次に、ゲート絶縁層６上に、透明酸化物系材料を主材料として構成する透明酸化物層２を形成する。本工程は、本発明の特徴部分であるため、以下図を用いて詳細に説明する。
（ａ）第１の工程
本工程は、前記基板８の一方の面側に、前記ソース部３に対応する第１の開口部１１ａと、前記ドレイン部４に対応する第２の開口部１１ｂとを備えるマスク９を配置する工程である。
ここで、本発明において用いられるマスク９の構造を図２に示す。
図２に示すマスク９は、開口部１１を備える板状体（マスク本体）１０と、開口部１１を横断するように設けられた棒状体１２とを有する。
また、板状体１０は、その開口部１１の縁部の対向する位置に一対の凹部１３が形成されている。各凹部１３に、それぞれ棒状体１２の両端部が収納され、これにより棒状体１２が板状体１０に装着されている。
そして、棒状体１２により開口部１１が２つの開口部１１ａ、１１ｂに仕切られている。すなわち、棒状体１２の開口部１１に露出する部分が、開口部１１を開口部１１ａと開口部１１ｂとに仕切る仕切り部を構成する。
このようなマスク９を用い、成膜時の諸条件を設定することにより、開口部１１ａ、１１ｂに対応する位置に、ソース部３およびドレイン部４を形成するとともに、棒状体１２（仕切り部）の直下の領域に、透明酸化物層２を形成する際に透明酸化物系材料（膜材料）の回りこみ効果により、極薄のチャネル部５を形成することができる。
板状体１０の材料は、例えば、アルミニウムなどの金属やシリコンなどが挙げられ、好ましくは金属が用いられる。
板状体１０は、直方体状をなし、その大きさは、マスクする部分の大きさによって異なるが、例えば、縦Ｌ１０〜５０ｍｍ、横Ｗ１０〜５０ｍｍ、厚さＨ０．５〜５ｍｍとするのが好ましい。これにより、ゲート絶縁層６やゲート部７を適切にマスクできる。
開口部１１は、平面視でほぼ正方形または長方形をなしており、棒状体１２で仕切られることにより、開口部１１ａおよび１１ｂの形状は、それぞれ長方形をなしている。これにより、利便性に優れた形状の透明酸化物層２を形成することができる。
開口部１１ａおよび１１ｂの大きさは、形成すべきソース部３およびドレイン部４の大きさに応じて設定され、特に限定されないが、例えば、長さｌ１１〜３０ｍｍ、幅ｗ１１〜３０ｍｍとするのが好ましい。これにより、ゲート絶縁層６上に適切に透明酸化物層２が積層される。
開口部１１ａおよび１１ｂの位置は、板状体１０の中心部にあるのが好ましい。これにより、適切にマスクすることができる。
棒状体１２の材料は、例えば、アルミニウムなどの金属やシリコンなどが挙げられる。板状体１０と同じ材料が好ましく、金属がより好ましい。これにより、板状体１０と棒状体１２との熱膨張係数の差による歪み等を防止して、棒状体１２の直下の領域に、効率的に透明酸化物系材料の回り込み効果を発現させることができる。
棒状体１２の形状は、棒状体１２の基板８側の部分が丸みを帯びた形状が好ましく、円柱状であることがより好ましい。これにより、棒状体１２の直下の領域に、効率的に透明酸化物系材料の回り込み効果を発現させ、チャネル部５を形成させることができる。
棒状体１２の幅（直径）ｒは、ソース部３とドレイン部４との離間距離に応じて設定され、好ましくは５〜２００μｍ、より好ましくは１０〜１００μｍとされる。また、棒状体１２の長さｌ２は、開口部１１ａおよび１１ｂの長さｌ１より大きくなるように設定され、好ましくは２〜４８ｍｍ、より好ましくは５〜３２ｍｍとされる。これにより、棒状体１２の直下の領域に、効率的に透明酸化物系材料の回り込み効果を発現させることができ、適切な大きさのチャネル部５を寸法精度よく形成することができる。
棒状体１２は、開口部１１をほぼ同じ大きさの開口部１１ａ、１１ｂに仕切るように設けられている。これにより、ほぼ等しい大きさのソース部３およびドレイン部４を得ることができる。
また、棒状体１２は、板状体１０のゲート絶縁層６との接触面１５側（図２の上方の面側部）に位置している。この場合、棒状体１２は、形成されるチャネル部５の厚さ分、該接触面１５から離れていることが好ましい。これにより、棒状体１２の直下の領域に、効率的に透明酸化物系材料の回り込み効果を発現させることができる。
この棒状体１２は、その両端部がそれぞれ板状体１０の開口部１１の縁部に形成された凹部１３に挿入（収納）、固定されている。
棒状体１２を凹部１３に固定する方法としては、例えば、嵌合、融着、接着剤による接着等の方法が挙げられるが、嵌合による方法が好ましい。これにより、板状体１０から棒状体１２を取り外して、この板状体１０を１つの開口部１１を有するマスクとして使用することもできる。
この場合、凹部１３の幅（図２中左右方向の長さ）ｗ２は、棒状体１２の幅ｒより若干小さく設定される。また、凹部１３の深さ（図２中上下方向の長さ）ｄは、棒状体１２の幅ｒより、形成すべきチャネル部５の平均厚さ分程度、大きく設定される。
また、凹部１３の長さ（図２中の紙面前後方向の長さ）ｌ３は、開口部１１ａ、１１ｂの長さｌ１と、棒状体１２の長さｌ２とにより設定される。
凹部１３の具体的な大きさは、好ましくは長さｌ３２００〜５０００μｍ、幅ｗ２５〜２００μｍで、深さｄ５〜２００μｍ、より好ましくは長さｌ３５００〜２０００μｍ、幅ｗ２１０〜１００μｍで、深さｄ１０〜１００μｍとされる。これにより、棒状体１２を確実に収納することができ、確実に透明酸化物系材料の回り込み効果を発現させることができる。
なお、各凹部１３は、それぞれ開口部１１の幅方向（図２中の左右方向）のほぼ中央の縁部に設けられている。これにより、前述したように、開口部１１が、棒状体１２により、ほぼ等しい大きさの開口部１１ａ、１１ｂに仕切られている。
また、図示の構成では、凹部１３は、その開口部１１側から見た縁部の形状がコ字状をなしているが、これに限定されず、例えば、Ｕ字状等であってもよい。
また、凹部１３は、接触面１５に開放しない構成、すなわち、開口部１１に臨む面に凹没形成された穴で構成されていてもよい。
さらに、凹部１３は、その深さが接触面１５と反対側の面付近にまで到達するものや、接触面１５と反対側の面に開放する溝で構成されていてもよい。この場合、仕切り部は、棒状体１２に代えて、長尺の板片で構成することもできる。
また、図示の構成では、マスク９は、板状体１０と棒状体１２との２部材で構成されていたが、これらは一体的に形成されたものであってもよい。
以上のようなマスク９を配置する方法は、特に限定されず、公知のいずれの方法も用いることができる。配置されたマスク９は、ゲート絶縁層６に圧着させてもよいが、圧着させない方が好ましい。これにより、ゲート絶縁層６に軽く接触している状態となり、棒状体１２の直下の領域に透明酸化物系材料の回り込み効果を発現させることができ、極薄のチャネル部５を得ることができる。
（ｂ）第２の工程
本工程は、マスク９の基板８と反対側から、透明酸化物系材料を供給して成膜する工程である。
透明酸化物層２を形成させる方法は、特に限定されず、公知のいずれの方法も用いることができる。例えば、図３に示すとおり、スパッタリング法などの真空成膜法により形成させることができる。すなわち、真空状態（減圧状態）でゲート絶縁層６にマスク９を覆った装置とスパッタターゲット１４の間に電圧をかけ、電子やイオンをスパッタターゲット１４に衝突させ、はじき飛ばされたＩＺＯをゲート絶縁層６に付着させる方法である。この際、棒状体１２を境として、開口部１１ａにソース部３が、１１ｂにドレイン部４が形成される。さらに、棒状体１２の直下の領域において、スパッタされた透明酸化物系材料が回り込み、極薄のチャネル部５が形成される。したがって、ソース部３、ドレイン部４およびチャネル部５が、同時に一体的に形成される。これにより、電極材料と半導体材料のマッチングを考慮することなく、ソース部３、ドレイン部４およびチャネル部５が透明酸化物系材料で一体形成された半導体装置１を簡便に得ることができる。
形成された透明酸化物層２は、棒状体１２の直下の領域における回り込みによりチャネル部５が形成され、棒状体１２を境にソース部３およびドレイン部４が形成される。
スパッタリングの時間は、５〜２０分であることが好ましく、１０〜１５分であることがより好ましい。
スパッタターゲット１４とマスク９との離間距離は、５〜２０ｃｍであることが好ましく、７〜１５ｃｍであることがより好ましい。
基板８の温度は、室温（２０℃）〜３００℃であることが好ましく、５０〜２５０℃であることが好ましい。
スパッタリング法では、例えば、アルゴンや酸素などのガスの雰囲気下で成膜が行われる。ことときのアルゴンの流量は、５０〜２００ｓｃｃｍであることが好ましく、１００〜１５０ｓｃｃｍであることがより好ましい。酸素の流量は、０．１〜２ｓｃｃｍであることが好ましく、０．２〜１ｓｃｃｍであることがより好ましい。
このような条件設定により、前述したような平均厚さの透明酸化物層２を形成することができる。
その他、プラズマＣＶＤ、熱ＣＶＤ、レーザーＣＶＤのような化学蒸着法（ＣＶＤ）、真空蒸着、イオンプレーティング等の乾式メッキ法、電解メッキ、浸漬メッキ、無電解メッキ等の湿式メッキ法、溶射法、ゾル・ゲル法、ＭＯＤ法により形成させることができる。これらのうち、スパッタリングが好ましい。これにより、透明酸化物系材料の回り込み効果を効率的に得ることができ、極薄のチャネル部５を得ることができる。
以上のような工程を含む製造方法により、ソース部３、ドレイン部４およびチャネル部５が一体形成された半導体装置１を簡便に得ることができる。
＜第２実施形態＞
次に、本発明の半導体装置１およびその製造方法の第２実施形態について説明する。
本発明の半導体装置１およびその製造方法の第２実施形態について、前記第１実施形態との相違点を中心に説明し、同様の事項はその説明を省略する。
（１）半導体装置
図４および図５は、本発明の一実施形態を示した図で、半導体装置１の概略縦断面図を示している。なお、以下の説明では、図４および図５中の上側を「上」、下側を「下」として説明する。
図４および図５に示した半導体装置１は、第１実施形態の半導体装置１と透明酸化物層の構成が異なり、それ以外は第１実施形態の半導体装置１と同様である。
すなわち、図４に示す半導体装置１は、ゲート絶縁層６上に厚さが均一な透明酸化物層２ａを形成した後、ソース部３、ドレイン部４およびチャネル部５を一体に備える透明酸化物層２ｂを形成したものである。一方、図５に示す半導体装置１は、ゲート絶縁層６上にソース部３、ドレイン部４およびチャネル部５を一体に備える透明酸化物層２ｂを形成した後、厚さが均一な透明酸化物層２ａを形成したものである。
（２）半導体装置の製造方法
このような半導体装置１は、例えば次のようにして製造することができる。
図４、５に示す半導体装置１の製造方法は、基板８上にゲート部７を形成する工程［Ｂ１］と、ゲート部７上にゲート絶縁層６を形成する工程［Ｂ２］と、ゲート絶縁層６上に透明酸化物層２ａ、２ｂを形成する工程［Ｂ３］とを有している。
［Ｂ１］ゲート部形成工程
本工程は、第１実施形態で説明したものと同様である。
［Ｂ２］ゲート絶縁層形成工程
本工程は、第１実施形態で説明したものと同様である。
［Ｂ３］透明酸化物層形成工程
（ａ）図４に示す半導体装置の場合
本方法は、ゲート絶縁層６上に棒状体１２を有さないマスク９を配置し、スパッタリング法により、時間の管理によって所望の厚さの透明酸化物層２ａを形成させ、その後、第１実施形態と同様の方法で棒状体１２を有するマスク９を用いて透明酸化物層２ｂを形成する方法である。
本実施形態では、透明酸化物層２ａ、２ｂを有するため、チャネル部５が半導体特性を示すようにすることが好ましい。すなわち、チャネル部５と透明酸化物層２ａの厚さの合計が前記したチャネル部５の平均厚さになるよう、スパッタリング時間によって透明酸化物層２ａの厚さを管理することが好ましい。これにより、透明酸化物層２ａと２ｂが一体となった状態でもチャネル部５に半導体特性が得られる。
なお、２つの透明酸化物層２ａ、２ｂに含まれる透明酸化物系材料は、それぞれ異なる物質を使用することもできる。この場合、優れた特性を有する半導体装置１を得ることができる。
（ｂ）図５に示す半導体装置の場合
本方法は、ゲート絶縁層上６に、第１実施形態と同様の方法で棒状体１２を有するマスク９を用いて透明酸化物層２ｂを形成させ、その後、棒状体１２を有さないマスク９を配置し、スパッタリング法により、時間の管理によって所望の厚さの透明酸化物層２ａを形成させる方法である。
本実施形態では、透明酸化物層２ａ、２ｂを有するため、チャネル部５が半導体特性を示すようにすることが好ましい。すなわち、チャネル部５と透明酸化物層２ａの厚さの合計が前記したチャネル部５の平均厚さになるよう、スパッタリング時間によって透明酸化物層２ａの厚さを管理することが好ましい。
なお、２つの透明酸化物層２ａ、２ｂに含まれる透明酸化物系材料は、それぞれ異なる物質を使用することもできる。この場合、優れた特性を有する半導体装置１を得ることができる。
以上のような工程を含む製造方法により、ソース部３、ドレイン部４およびチャネル部５が一体形成された半導体装置１を、簡便に製造することができる。
＜電気光学装置＞
次に、本発明の半導体装置を備える電気光学装置について説明する。
本発明の電気光学装置は、例えば、液晶表示装置などの液晶装置、有機ＥＬ表示装置などの有機ＥＬ装置、電気泳動表示装置、プリンターヘッドなどの装置が挙げられる。
以下、本発明の半導体装置を備える電気光学装置およびその製造方法を、電気泳動表示装置を一例に、図を用いて説明する。
（１）電気泳動表示装置
図６は、電気泳動表示装置の実施形態を示す縦断面図、図７は、電気泳動表示装置が備えるアクティブマトリクス装置の構成を示すブロック図である。
なお、以下では、説明の都合上、図６および図７中の上側を「上」、下側を「下」として説明を行う。
図６に示す電気泳動表示装置２０は、電気泳動表示シート（フロントプレーン）２１と、回路基板（バックプレーン）２２と、電気泳動表示シート２１と回路基板２２との間の間隙を気密的に封止する封止部３６とを有している。
電気泳動表示シート２１は、平板状の基部３１と基部３１の下面に設けられた第２の電極３３とを備える基板３９と、この基板３９の下面（一方の面）側に設けられ、マイクロカプセル４０とバインダ材４１とで構成されたマイクロカプセル含有層４００とを有している。
一方、回路基板２２は、平板状の基部３０と基部３０の上面に設けられた複数の第１の電極３２とを備える対向基板３８と、この対向基板３８（基部３０）に設けられた、アクティブマトリックス装置３００（第１の電極３２で接続されている）とを有している。
図７に示すアクティブマトリクス装置３００は、互いに直交する複数のデータ線３０１と、複数の走査線３０２と、これらのデータ線３０１と走査線３０２との各交点付近に設けられた半導体装置１とを有している。
そして、半導体装置１が有するゲート部７は走査線３０２に、ソース部３はデータ線３０１に、ドレイン部４は後述する画素電極（第１の電極）３２に、それぞれ接続されている。
各カプセル４０内には、それぞれ、特性の異なる複数種の電気泳動粒子、本実施形態では、電荷および色（色相）の異なる２種の電気泳動粒子３４ａ、３４ｂ、液相分散媒３５を含む電気泳動分散液３７が封入されている。
以下、各部の構成について説明する。
基部３０および基部３１は、それぞれ、シート状（平板状）の部材で構成され、これらの間に配される各部材を支持および保護する機能を有する。
各基部３０、３１は、それぞれ、可撓性を有するもの、硬質なもののいずれであってもよいが、可撓性を有するものであるのが好ましい。可撓性を有する基部３０、３１を用いることにより、可撓性を有する電気泳動表示装置２０、すなわち、例えば電子ペーパーを構築する上で有用な電気泳動表示装置２０を得ることができる。
また、各基部（基材層）３０、３１を可撓性を有するものとする場合、その構成材料としては、それぞれ、例えば、ポリエチレン、ポリプロピレン、エチレン−酢酸ビニル共重合体等のポリオレフィン、変性ポリオレフィン、ポリアミド（例：ナイロン６、ナイロン４６、ナイロン６６、ナイロン６１０、ナイロン６１２、ナイロン１１、ナイロン１２、ナイロン６−１２、ナイロン６−６６）、熱可塑性ポリイミド、芳香族ポリエステル等の液晶ポリマー、ポリフェニレンオキシド、ポリフェニレンサルファイド、ポリカーボネート、ポリメチルメタクリレート、ポリエーテル、ポリエーテルエーテルケトン、ポリエーテルイミド、ポリアセタール、スチレン系、ポリオレフィン系、ポリ塩化ビニル系、ポリウレタン系、ポリエステル系、ポリアミド系、ポリブタジエン系、トランスポリイソプレン系、フッ素ゴム系、塩素化ポリエチレン系等の各種熱可塑性エラストマー等、またはこれらを主とする共重合体、ブレンド体、ポリマーアロイ等が挙げられ、これらのうちの１種または２種以上を混合して用いることができる。
このような基部３０、３１の平均厚さは、それぞれ、構成材料、用途等により適宜設定され、特に限定されないが、可撓性を有するものとする場合、２０〜５００μｍ程度であるのが好ましく、２５〜２５０μｍ程度であるのがより好ましい。これにより、電気泳動表示装置２０の柔軟性と強度との調和を図りつつ、電気泳動表示装置２０の小型化（特に、薄型化）を図ることができる。
これらの基部３０、３１のマイクロカプセル４０側の面、すなわち、基部３０の上面および基部３１の下面に、それぞれ、層状（膜状）をなす第１の電極３２および第２の電極３３が設けられている。
第１の電極３２と第２の電極３３との間に電圧を印加すると、これらの間に電界が生じ、この電界が電気泳動粒子（表示粒子）３４ａ、３４ｂに作用する。
本実施形態では、第２の電極３３が共通電極とされ、第１の電極３２がマトリックス状（行列状）に分割された個別電極（スイッチング素子に接続された画素電極）とされており、第２の電極３３と１つの第１の電極３２とが重なる部分が１画素を構成する。
なお、第２の電極３３も、第１の電極３２と同様に複数に分割するようにしてもよい。
また、第１の電極３２がストライプ状に分割され、第２の電極３３も同様にストライプ状に分割され、これらが交差するように配置された形態であってもよい。
各電極３２、３３の構成材料としては、それぞれ、実質的に導電性を有するものであれば特に限定されず、例えば、銅、アルミニウム、ニッケル、コバルト、白金、金、銀、モリブデン、タンタルまたはこれらを含む合金等の金属材料、カーボンブラック、カーボンナノチューブ、フラーレン等の炭素系材料、ポリアセチレン、ポリピロール、ポリチオフェン、ポリアニリン、ポリ（ｐ−フェニレン）、ポリ（ｐ−フェニレンビニレン）、ポリフルオレン、ポリカルバゾール、ポリシランまたはこれらの誘導体等の電子導電性高分子材料、ポリビニルアルコール、ポリカーボネート、ポリエチレンオキシド、ポリビニルブチラール、ポリビニルカルバゾール、酢酸ビニル等のマトリックス樹脂中に、ＮａＣｌ、ＬｉＣｌＯ４、ＫＣｌ、Ｈ２Ｏ、ＬｉＣｌ、ＬｉＢｒ、ＬｉＩ、ＬｉＮＯ３、ＬｉＳＣＮ、ＬｉＣＦ３ＳＯ３、ＮａＢｒ、ＮａＩ、ＮａＳＣＮ、ＮａＣｌＯ４、ＮａＣＦ３ＳＯ３、ＫＩ、ＫＳＣＮ、ＫＣｌＯ４、ＫＣＦ３ＳＯ３、ＮＨ４Ｉ、ＮＨ４ＳＣＮ、ＮＨ４ＣｌＯ４、ＮＨ４ＣＦ３ＳＯ３、ＭｇＣｌ２、ＭｇＢｒ２、ＭｇＩ２、Ｍｇ（ＮＯ３）２、ＭｇＳＣＮ２、Ｍｇ（ＣＦ３ＳＯ３）２、ＺｎＣｌ２、ＺｎＩ２、ＺｎＳＣＮ２、Ｚｎ（ＣｌＯ４）２、Ｚｎ（ＣＦ３ＳＯ３）２、ＣｕＣｌ２、ＣｕＩ２、ＣｕＳＣＮ２、Ｃｕ（ＣｌＯ４）２、Ｃｕ（ＣＦ３ＳＯ３）２等のイオン性物質を分散させたイオン導電性高分子材料、インジウム錫酸化物（ＩＴＯ）、フッ素ドープした錫酸化物（ＦＴＯ）、錫酸化物（ＳｎＯ２）、インジウム酸化物（ＩＯ）等の導電性酸化物材料のような各種導電性材料が挙げられ、これらのうちの１種または２種以上を組み合わせて用いることができる。
その他、各電極３２、３３の構成材料としては、それぞれ、例えば、ガラス材料、ゴム材料、高分子材料等の導電性を有さない材料中に、金、銀、ニッケル、カーボン等の導電性材料（導電性粒子）を混合して、導電性を付加したような各種複合材料も使用することができる。
このような複合材料の具体例としては、例えば、ゴム材料中に導電性材料を混合した導電性ゴム、エポキシ系、ウレタン系、アクリル系等の接着剤組成物中に導電性材料を混合した導電性接着剤または導電性ペースト、ポリオレフィン、ポリ塩化ビニル、ポリスチレン、ＡＢＳ樹脂、ナイロン（ポリアミド）、エチレン酢酸ビニル共重合体、ポリエステル、アクリル系樹脂、エポキシ系樹脂、ウレタン系樹脂等のマトリックス樹脂中に導電性材料を混合した導電性樹脂等が挙げられる。
このような電極３２、３３の平均厚さは、それぞれ、構成材料、用途等により適宜設定され、特に限定されないが、０．０５〜１０μｍ程度であるのが好ましく、０．０５〜５μｍ程度であるのがより好ましい。
なお、各基部３０、３１および各電極３２、３３のうち、表示面側に配置される基部および電極は、それぞれ、光透過性を有するもの、すなわち、実質的に透明（無色透明、有色透明または半透明）とされる。これにより、後述する電気泳動分散液３７中における電気泳動粒子３４ａ、３４ｂの状態、すなわち電気泳動表示装置２０に表示された情報（画像）を目視により容易に認識することができる。
なお、各電極３２、３３は、前述したような材料の単体からなる単層構造のものの他、例えば、複数の材料を順次積層したような多層積層構造のものであってもよい。すなわち、各電極３２、３３は、それぞれ、例えば、ＩＴＯで構成される単層構造であってもよく、ＩＴＯ層とポリアニリン層との２層積層構造とすることもできる。
電気泳動表示シート２１では、第２の電極３３の下面に接触して、マイクロカプセル含有層４００が設けられている。
このマイクロカプセル含有層４００は、電気泳動分散液３７をカプセル本体（殻体）４０１内に封入した複数のマイクロカプセル４０が、バインダ材４１で固定（保持）されて構成されている。
マイクロカプセル４０は、対向基板３８と基板３９との間に、縦横に並列するように単層で配設されている。
本実施形態では、第１の電極と第３２の電極３３とで挟持されることにより、マイクロカプセル４０は、上下方向に圧縮され、水平方向に拡がって扁平形状となっている。換言すれば、マイクロカプセル４０は、平面視において石垣構造を形成している。
このような構成により、電気泳動表示装置２０では、有効表示領域が増大し、コントラストが良好なものとなる。また、電気泳動粒子３４ａ、３４ｂの上下方向への移動距離を短縮することができるため、電気泳動粒子３４ａ、３４ｂを短時間に所定の電極近傍に移動・集合させることができ、応答速度の向上を図ることもできる。
また、本実施形態では、隣り合う２つの第１の電極３２に対して、１つのマイクロカプセル４０が配置されている。すなわち、マイクロカプセル４０は、隣り合う２つの第１の電極３２にまたがるように配置されている。
カプセル本体（殻体）４０１の構成材料としては、例えば、ゼラチン、アラビアゴムとゼラチンとの複合材料、ウレタン系樹脂、メラミン系樹脂、尿素樹脂、ポリアミド、ポリエーテルのような各種樹脂材料が挙げられ、これらのうち１種または２種以上を組み合わせて用いることができる。
また、カプセル本体４０１の構成材料には、架橋剤により架橋（立体架橋）を形成するようにしてもよい。これにより、カプセル本体４０１の柔軟性を維持しつつ、強度を向上させることができる。その結果、マイクロカプセル４０が容易に崩壊するのを防止することができる。
このようなマイクロカプセル４０は、その大きさがほぼ均一であることが好ましい。これにより、電気泳動表示装置２０では、表示ムラの発生が防止または低減され、より優れた表示性能を発揮することができる。
カプセル本体４０１内に封入された電気泳動分散液３７は、少なくとも１種の電気泳動粒子３４ａ、３４ｂを液相分散媒３５に分散（懸濁）してなるものである。
電気泳動粒子３４ａ、３４ｂは、荷電を有し、電界が作用することにより、液相分散媒３５中を電気泳動し得る粒子（帯電粒子）であれば、いかなるものをも用いることができ、特に限定はされないが、顔料粒子、樹脂粒子またはこれらの複合粒子のうちの少なくとも１種が好適に使用される。これらの粒子は、製造が容易であるとともに、荷電の制御を比較的容易に行うことができるという利点を有している。
顔料粒子を構成する顔料としては、例えば、アニリンブラック、カーボンブラック、チタンブラック等の黒色顔料、酸化チタン、酸化アンチモン、硫酸バリウム、硫化亜鉛、亜鉛華、酸化珪素、酸化アルミニウム等の白色顔料、モノアゾ、ジスアゾ、ポリアゾ等のアゾ系顔料、イソインドリノン、黄鉛、黄色酸化鉄、カドミウムイエロー、チタンイエロー、アンチモン等の黄色顔料、モノアゾ、ジスアゾ、ポリアゾ等のアゾ系顔料、キナクリドンレッド、クロムバーミリオン等の赤色顔料、フタロシアニンブルー、インダスレンブルー、紺青、群青、コバルトブルー等の青色顔料、フタロシアニングリーン等の緑色顔料等が挙げられ、これらのうち１種または２種以上を組み合わせて用いることができる。
また、樹脂粒子を構成する樹脂材料としては、例えば、アクリル系樹脂、ウレタン系樹脂、尿素系樹脂、エポキシ系樹脂、ポリスチレン、ポリエステル等が挙げられ、これらのうちの１種または２種以上を組み合わせて用いることができる。
また、複合粒子としては、例えば、顔料粒子の表面を樹脂材料や他の顔料で被覆したもの、樹脂粒子の表面を顔料で被覆したもの、顔料と樹脂材料とを適当な組成比で混合した混合物で構成される粒子等が挙げられる。
顔料粒子の表面を他の顔料で被覆した粒子としては、例えば、酸化チタン粒子の表面を、酸化珪素や酸化アルミニウムで被覆したものを例示することができ、かかる粒子は、白色粒子（電気泳動粒子３４ａ）として好適に用いられる。
また、カーボンブラック粒子またはその表面を被覆した粒子は、着色粒子（電気泳動粒子３４ｂ）として好適に用いられる。
また、電気泳動粒子３４ａ、３４ｂの形状は、特に限定されないが、球形状であるのが好ましい。
電気泳動粒子３４ａ、３４ｂの平均粒径は、０．１〜１０μｍ程度であるのが好ましく、０．１〜７．５μｍ程度であるのがより好ましい。電気泳動粒子３４ａ、３４ｂの平均粒径を前記範囲とすることにより、電気泳動粒子３４ａ、３４ｂ同士の凝集や、液相分散媒３５中における沈降を確実に防止することができ、その結果、電気泳動表示装置２０の表示品質の劣化を好適に防止することができる。
一方、液相分散媒３５としては、カプセル本体４０１に対する溶解性が低く、かつ比較的高い絶縁性を有するものが好適に使用される。また、このような有機分散媒３５は、極性が低いか、実質的に極性を有しない、非極性の有機材料（非プロトン性分散媒）で構成されている。
かかる液相分散媒３５としては、例えば、酢酸メチル、酢酸エチル、酢酸ブチル、ギ酸エチル等のエステル類、アセトン、メチルエチルケトン、ジエチルケトン、メチルイソブチルケトン、メチルイソプロピルケトン、シクロヘキサノン等のケトン類、ペンタン、ヘキサン、オクタン等の脂肪族炭化水素類（流動パラフィン）、シクロヘキサン、メチルシクロヘキサン等の脂環式炭化水素類、ベンゼン、トルエン、キシレン、ヘキシルベンゼン、ヘプチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンのような長鎖アルキル基を有するベンゼン類等の芳香族炭化水素類、塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタン等のハロゲン化炭化水素類、ピリジン、ピラジン、フラン、ピロール、チオフェン、メチルピロリドン等の芳香族復素環類、アセトニトリル、プロピオニトリル、アクリロニトリル等のニトリル類、Ｎ，Ｎ−ジメチルホルムアミド、Ｎ，Ｎ−ジメチルアセトアミド等のアミド類、カルボン酸塩またはその他の各種油類等が挙げられ、これらを単独または混合物として用いることができる。
中でも、液相分散媒３５は、長鎖アルキル基を有するベンゼン類（特に、ドデシルベンゼン）を主成分とするものが好ましい。長鎖アルキル基を有するベンゼン類は、沸点が比較的高く、これにより常温における揮発性を低くすることができる。このため、例えば、電気泳動分散液３７の製造過程で、液相分散媒３５が揮発することにより、電気泳動粒子３４ａ、３４ｂの含有率や、水分の含有率等が変化してしまうのを防止することができる。その結果、これらの変化に起因して生じる電気泳動表示装置２０の応答特性や表示性能の低下等を、確実に防止することができる。
さらに、液相分散媒３５には、必要に応じて、アントラキノン系染料、アゾ系染料、インジゴイド系染料、トリフェニルメタン系染料、ピラゾロン系染料、スチルベン系染料、ジフェニルメタン系染料、キサンテン系染料、アリザリン系染料、アクリジン系染料、キノンイミン系染料、チアゾール系染料、メチン系染料、ニトロ系染料、ニトロソ系染料等の各種染料を溶解するようにしてもよい。
かかる電気泳動粒子３４ａ、３４ｂの液相分散媒３５への分散は、例えば、ペイントシェーカー法、ボールミル法、メディアミル法、超音波分散法、撹拌分散法等のうちの１種または２種以上を組み合わせて行うことができる。
また、電気泳動粒子３４ａ、３４ｂの比重は、液相分散媒３５の比重とほぼ等しくなるように設定されているのが好ましい。これにより、電気泳動粒子３４ａ、３４ｂは、電極３２、３３間への電圧の印加を停止した後においても、液相分散媒３５中において一定の位置に長時間滞留することができる。すなわち、電気泳動表示装置２０に表示された情報が長時間保持されることとなる。
バインダ材４１は、例えば、第１の基板３８と第２の基板３９とを接合する目的、第１の基板３８および第２の基板３９とマイクロカプセル４０を固定する目的、電極３２、３３間の絶縁性を確保する目的等により供給される。これにより、電気泳動表示装置２０の耐久性および信頼性をより向上させることができる。
このバインダ材４１には、各電極３２、３３およびカプセル本体４０１（マイクロカプセル４０）との親和性（密着性）に優れ、かつ、絶縁性に優れる樹脂材料が好適に使用される。
このようなバインダ材４１としては、例えば、ポリエチレン、塩素化ポリエチレン、エチレン−酢酸ビニル共重合体、エチレン−アクリル酸エチル共重合体、ポリプロピレン、ＡＳ樹脂、ＡＢＳ樹脂、メタクリル酸メチル樹脂、塩化ビニル樹脂、塩化ビニル−酢酸ビニル共重合体、塩化ビニル−塩化ビニリデン共重合体、塩化ビニルアクリル酸エステル共重合体、塩化ビニル−メタクリル酸共重合体、塩化ビニル−アクリロニトリル共重合体、エチレン−ビニルアルコール−塩化ビニル共重合体、プロピレン−塩化ビニル共重合体、塩化ビニリデン樹脂、酢酸ビニル樹脂、ポリビニルアルコール、ポリビニルホルマール、セルロース系樹脂等の熱可塑性樹脂、ポリアミド系樹脂、ポリアセタール、ポリカーボネート、ポリエチレンテレフタレート、ポリブチレンテレフタレート、ポリフェニレンオキサイド、ポリスルホン、ポリアミドイミド、ポリアミノビスマレイミド、ポリエーテルスルホン、ポリフェニレンスルホン、ポリアリレート、グラフト化ポリフェニレンエーテル、ポリエーテルエーテルケトン、ポリエーテルイミド等の高分子、ポリ四フッ化エチレン、ポリフッ化エチレンプロピレン、四フッ化エチレン−パーフロロアルコキシエチレン共重合体、エチレン−四フッ化エチレン共重合体、ポリフッ化ビニリデン、ポリ三フッ化塩化エチレン、フッ素ゴム等のフッ素系樹脂、シリコーン樹脂、シリコーンゴム等のシリコーン系樹脂、ポリウレタン等のウレタン系樹脂、その他として、メタクリル酸−スチレン共重合体、ポリブチレン、メタクリル酸メチル−ブタジエン−スチレン共重合体等の各種樹脂材料が挙げられ、これらのうちの１種または２種以上を組み合わせて用いることができる。
また、バインダ材４１は、その誘電率が前記液相分散媒３５の誘電率とほぼ等しくなるよう設定されているのが好ましい。このため、バインダ材４１中には、例えば、１，２−ブタンジオール、１，４−ブタンジオールのようなアルコール類、ケトン類、カルボン酸塩等の誘電率調節剤を添加するのが好ましい。
基部３０と基部３１との間であって、それらの縁部に沿って、封止部３６が設けられている。この封止部３６により、各電極３２、３３およびマイクロカプセル含有層４００が気密的に封止されている。これにより、電気泳動表示装置２０内への水分の浸入を防止して、電気泳動表示装置２０の表示性能の劣化をより確実に防止することができる。
封止部３６の構成材料としては、例えば、アクリル系樹脂、ウレタン系樹脂、オレフィン系樹脂のような熱可塑性樹脂、エポキシ系樹脂、メラミン系樹脂、フェノール系樹脂のような熱硬化性樹脂等の各種樹脂材料等が挙げられ、これらのうちの１種または２種以上を組み合わせて用いることができる。
なお、封止部３６は、必要に応じて設ければよく、省略することもできる。
このような電気泳動表示装置２０では、１本あるいは複数本の走査線３０２に選択信号（選択電圧）を供給すると、この選択信号（選択電圧）が供給された走査線３０２に接続されている半導体装置１がＯＮとなる。
これにより、かかる半導体装置１に接続されているデータ線３０１と画素電極３２とは、実質的に導通する。このとき、データ線３０１に所望のデータ（電圧）を供給した状態であれば、このデータ（電圧）は画素電極３２に供給される。
これにより、画素電極３２と第２の電極３３との間に電界が生じ、この電界の方向、強さ、電気泳動粒子３４ａ、３４ｂの特性等に応じて、電気泳動粒子３４ａ、３４ｂは、いずれかの電極に向かって電気泳動する。
一方、この状態から、走査線３０２への選択信号（選択電圧）の供給を停止すると、半導体装置１はＯＦＦとなり、かかる半導体装置１に接続されているデータ線３０１と画素電極３２とは非導通状態となる。
したがって、走査線３０２への選択信号の供給および停止、あるいは、データ線３０１へのデータの供給および停止を適宜組み合わせて行うことにより、電気泳動表示装置２０の電気泳動表示シート２１側（第２の電極３３側）に、所望の画像（情報）を表示させることができる。
特に、本実施形態の電気泳動表示装置２０では、電気泳動粒子３４ａ、３４ｂの色を異ならせていることにより、多階調の画像を表示することが可能となっている。
また、本実施形態の電気泳動表示装置２０は、アクティブマトリクス装置３００を有することにより、特定の走査線３０２に接続された半導体装置１を選択的にＯＮ／ＯＦＦすることができるので、クロストークの問題が生じにくく、また、回路動作の高速化が可能であることから、高い品質の画像（情報）を得ることができる。
また、本実施形態の電気泳動表示装置２０は、低い駆動電圧で作動するため、省電力化が可能である。
このような電気光学装置の製造方法は、本発明の半導体装置を製造する方法を含んでいれば、特に限定されず、公知のいずれの方法も用いることができる。例えば、以下の方法で製造することができる。
（２）電気泳動表示装置の製造方法
図８および図９は、それぞれ、図６に示す電気泳動表示装置の製造方法を説明するための模式図である。なお、以下の説明では、図８および図９中の上側を「上」、下側を「下」と言う。
［Ｃ１］マイクロカプセル４０の作製工程
まず、電気泳動分散液３７が封入されたマイクロカプセル４０を作製する。
マイクロカプセル４０の作製手法（カプセル本体４０１への電気泳動分散液３７の封入方法）としては、特に限定されないが、例えば、界面重合法、Ｉｎ−ｓｉｔｕ重合法、相分離法、界面沈降法、スプレードライ法等の各種マイクロカプセル化手法を用いることができる。
また、均一な大きさのマイクロカプセル４０は、例えば、ふるいにかけて選別する方法、濾過法、比重差分級法等を用いることにより得ることができる。
マイクロカプセル４０の平均粒径は、２０〜２００μｍ程度であるのが好ましく、３０〜１００μｍ程度であるのがより好ましい。マイクロカプセル４０の平均粒径を前記範囲とすることにより、製造される電気泳動表示装置２０において電気泳動粒子３４ａ、３４ｂの電気泳動をより確実に制御することができるようになる。
［Ｃ２］マイクロカプセル分散液の調製工程
次に、前述のようにして作製されたマイクロカプセル４０と、バインダ材４１と、分散媒とを含むマイクロカプセル分散液を調製する。
分散媒としては、親水性が高い（すなわち疎水性が低い）溶媒（水系溶媒）が好ましい。水系溶媒としては、具体的には、蒸留水、純水等の水、メタノール、エタノール、イソプロパノール、ブタノール等の低級アルコール類等が挙げられ、これらのうちでは、特に水が好ましい。低級アルコール類には、メトキシ基等の疎水性の低い置換基が導入されていてもよい。このような水系溶媒を用いることにより、マイクロカプセル４０への溶媒の浸透が抑えられ、溶媒の浸透によるマイクロカプセル４０の膨潤、溶解がより確実に防止される。
マイクロカプセル４０を除くマイクロカプセル分散液中のバインダ材４１の濃度（含有量）は、５０ｗｔ％以下であるのが好ましく、０．０５〜２５ｗｔ％程度であるのがより好ましい。
前記バインダ材４１の濃度を前記のように設定することにより、マイクロカプセル分散液の粘度を好適な値にすることができ、後述するマイクロカプセル４０の間隙を埋めるようにマイクロカプセル分散液を供給する工程において、マイクロカプセル４０を容易かつ確実に移動させることができる。
また、マイクロカプセル分散液の粘度は、１〜１０００ｃＰ(２５℃)程度であるのが好ましく、２〜７００ｃＰ(２５℃)程度であるのがより好ましい。
また、マイクロカプセル分散液中におけるマイクロカプセル４０の含有量は、１０〜８０ｗｔ％程度であるのが好ましく、３０〜６０ｗｔ％程度であるのがより好ましい。
マイクロカプセル４０の含有量を前記範囲に設定すると、マイクロカプセル４０が厚さ方向に重ならないように（単層で）、マイクロカプセル含有層４００において移動（再配置）させる配設する上で、非常に有利である。
［Ｃ３］マイクロカプセル含有層の形成工程
次に、図８（ａ）に示すような基板３９を用意する。
そして、図８（ｂ）に示すように、基板３９上にマイクロカプセル分散液を供給する。
マイクロカプセル分散液を供給する方法としては、例えば、スピンコート法、ディップコート法、スプレーコート法等の各種塗布法を用いることができる。
次に、必要に応じて、基板３９の各部において、マイクロカプセル分散液の厚さ（量）が均一になるように、好ましくはマイクロカプセル４０が厚さ方向に重ならないように１個ずつ（単層に）配置されるように均す。
これは、例えば、図８（ｃ）に示すように、スキージ（平板状の治具）１００を基板３９上を通過させ、マイクロカプセル４０を掃くことにより行うことができる。
これにより、マイクロカプセル含有層４００が形成され、図８（ｄ）に示すような電気泳動表示シート２１が得られる。
［Ｃ４］回路基板２２の接合工程
次に、図９（ｅ）に示すように、マイクロカプセル含有層４００上に、前記本発明の半導体装置の製造方法で製造した半導体装置を備えるアクティブマトリクス装置と第１の電極３２を接続した回路基板２２を、第１の電極３２がマイクロカプセル含有層４００に接触するように重ね合わせる。
これにより、マイクロカプセル含有層４００を介して、電気泳動表示シート２１と回路基板２２とが接合される。
［Ｃ５］封止工程
次に、図９（ｆ）に示すように、電気泳動表示シート２１および回路基板２２の縁部に沿って、封止部３６を形成する。
これは、電気泳動表示シート２１（基部３１）と回路基板２２（基部３０）との間であって、これらの縁部に沿って封止部３６を形成するための材料を、例えば、ディスペンサ等により供給し、固化または硬化させることにより形成することができる。
以上の工程を経て、電気泳動表示装置２０が得られる。
＜電子機器＞
次に、本発明の半導体装置を備える電子機器について説明する。
本発明の電子機器は、例えば、パーソナルコンピュータ（モバイル型パーソナルコンピュータ）、携帯電話機、ディジタルスチルカメラの他、テレビや、ビデオカメラ、ビューファインダ型、モニタ直視型のビデオテープレコーダ、ラップトップ型パーソナルコンピュータ、カーナビゲーション装置、ページャ、電子手帳（通信機能付も含む）、電子辞書、電卓、電子ゲーム機器、ワードプロセッサ、ワークステーション、テレビ電話、防犯用テレビモニタ、電子双眼鏡、ＰＯＳ端末、タッチパネルを備えた機器（例えば金融機関のキャッシュディスペンサー、自動券売機）、医療機器（例えば電子体温計、血圧計、血糖計、心電表示装置、超音波診断装置、内視鏡用表示装置）、魚群探知機、各種測定機器、計器類（例えば、車両、航空機、船舶の計器類）、フライトシュミレータ、その他各種モニタ類、プロジェクター等の投射型表示装置等等が挙げられる。
（１）電子ペーパー
図１０は、本発明の電子機器である電子ペーパーを示す斜視図である。
この図に示す電子ペーパー６００は、紙と同様の質感および柔軟性を有するリライタブルシートで構成される本体６０１と、表示ユニット６０２とを備えている。
このような電子ペーパー６００では、表示ユニット６０２が、前述したような電気泳動表示装置２０で構成されている。
このような電子ペーパーの製造方法は、本発明の半導体装置を製造する方法を含む、または、本発明の半導体装置を製造する方法を含む電気光学装置の製造方法を含んでいれば、特に限定されず、公知のいずれの方法も用いることができる。
（２）ディスプレイ
図１１は、本発明の電子機器であるディスプレイを示す図であり、（ａ）は断面図、（ｂ）は平面図である。
この図に示すディスプレイ８００は、本体部８０１と、この本体部８０１に対して着脱自在に設けられた電子ペーパー６００とを備えている。なお、この電子ペーパー６００は、前述したような構成、すなわち、図１０に示す構成と同様のものである。
本体部８０１は、その側部（図中、右側）に電子ペーパー６００を挿入可能な挿入口８０５が形成され、また、内部に二組の搬送ローラ対８０２ａ、８０２ｂが設けられている。電子ペーパー６００を、挿入口８０５を介して本体部８０１内に挿入すると、電子ペーパー６００は、搬送ローラ対８０２ａ、８０２ｂにより挟持された状態で本体部８０１に設置される。
また、本体部８０１の表示面側（下図（ｂ）中、紙面手前側）には、矩形状の孔部８０３が形成され、この孔部８０３には、透明ガラス板８０４が嵌め込まれている。これにより、本体部８０１の外部から、本体部８０１に設置された状態の電子ペーパー６００を視認することができる。すなわち、このディスプレイ８００では、本体部８０１に設置された状態の電子ペーパー６００を、透明ガラス板８０４において視認させることで表示面を構成している。
また、電子ペーパー６００の挿入方向先端部（図中、左側）には、端子部８０６が設けられており、本体部８０１の内部には、電子ペーパー６００を本体部８０１に設置した状態で端子部８０６が接続されるソケット８０７が設けられている。このソケット８０７には、コントローラー８０８と操作部８０９とが電気的に接続されている。
このようなディスプレイ８００では、電子ペーパー６００は、本体部８０１に着脱自在に設置されており、本体部８０１から取り外した状態で携帯して使用することもできる。
また、このようなディスプレイ８００では、電子ペーパー６００が、前述したような電気泳動表示装置２０で構成されている。
アクティブマトリクス装置に本発明の半導体装置を用いた、このようなディスプレイ８００は、ディスプレイの開口率向上につながり、好ましい。
このようなディスプレイ８００の製造方法は、本発明の半導体装置を製造する方法を含む、または、本発明の半導体装置を製造する方法を含む電気光学装置の製造方法を含んでいれば、特に限定されず、公知のいずれの方法も用いることができる。
以上、本発明の半導体装置、半導体装置の製造方法、かかる装置を備える電気光学装置および電子機器について説明したが、本発明はこれらに限定されるものではない。
なお、本発明の半導体装置では、各層の間に任意の目的の層が設けられていてもよく、半導体装置の構造は、ボトムゲート型、トップゲート型等、特に限定されない。
また、本発明の半導体装置の製造方法では、本発明の効果を奏する限り、他にいかなる工程、例えば、基板上にゲート絶縁層を形成する工程やマスクを除去する工程などを含んでいてもよい。
（参考例１）
最初に、ＩＺＯの膜厚と比抵抗の関係を調べた。
ガラス基板に、膜厚の異なる（１、２、５、８、２０、５０、１０５、５００ｎｍ）ＩＺＯをそれぞれスパッタ法により成膜し、それらの基板を用いて定電流電源（ケイスレー社製）と微小電圧計（ケイスレー社製）から構成される四探針シート抵抗測定システムを用いてシート抵抗を測定し、その値と膜厚から比抵抗（シート抵抗×膜厚）を得た。その結果を、図１２に示す。なお、膜厚は、実測ではなくスパッタ時間から換算した。また、スパッタ法は、スパッタ時間０．１、０．２、０．５、０．８、２、５、１０．５、５０分、スパッタターゲットとマスクとの距離１０ｃｍ、基板温度１００℃、アルゴン流量１２０ｓｃｃｍ、酸素流量０．５ｓｃｃｍの条件で行った。
図１２に示すとおり、ＩＺＯは、５０ｎｍ以上の膜厚では比抵抗の膜厚依存性は小さくなり、１００ｎｍ以上の膜厚ではその依存性はほとんどないことがわかった。
一方、２０ｎｍ以下の膜厚では膜厚が小さくなるにしたがって比抵抗は高くなり、１０ｎｍ以下の膜厚では比抵抗が急激に高くなっていくことがわかった。
したがって、膜厚が小さくなるのにしたがって、半導体的性質を示すようになることがわかった。
（参考例２）
ＩＺＯ膜の電圧対電流特性（Ｖ−Ｉ特性）を調べた。
５ｎｍ、１０ｎｍ、２０ｎｍの膜厚のＩＺＯをスパッタ法により成膜し、それらの基板を用いて、定電流電源（ケイスレー社製）と微小電圧計（ケイスレー社製）から構成される四探針式Ｉ−Ｖ測定システムを用い、電流掃引してＩ−Ｖ特性を得た。なお、スパッタ法の条件は、参考例１と同様である。その結果を、図１３に示す。
図１３に示すとおり、ＩＺＯは、膜厚が小さくなるにしたがって非線形特性を示すことがわかった。２０ｎｍの膜厚では、線形に近い形状であった。
したがって、膜厚が小さくなるのにしたがって、半導体的性質を示すようになることがわかった。
（参考例３）
ＩＺＯをＩＴＯにした以外は、参考例１、２と同様に行った。その結果、ＩＴＯの膜厚と比抵抗の関係、Ｖ−Ｉ特性もＩＺＯと同様の結果であった。
（実施例１）
＜１＞ まず、厚さ０．５ｍｍのＩＴＯ膜付きガラス基板を用意した。
＜２＞ 次に、この基板上に、スパッタ法により、厚さ４００ｎｍの二酸化ケイ素を積層し、ゲート絶縁層を形成した。
＜３＞ 次に、このゲート絶縁層に、図２に示されるマスクを設置し、スパッタ法により、ＩＺＯを積層した。マスクの仕様は、板状体；Ｌ：２０ｍｍ、Ｗ：２０ｍｍ、Ｈ２ｍｍ、開口部；ｌ１：１０ｍｍ、ｗ１：１０ｍｍ、棒状体；ｌ２：１４ｍｍ、ｒ：８０μｍ、凹部；ｌ３：１５００μｍ、ｗ２：８０μｍ、ｄ：８０μｍである。また、スパッタ法は、スパッタ時間１０．５分で行った。
ＩＺＯ層の膜厚を測定したところ、仕切り部におけるＩＺＯの回り込み効果により、最も薄い部分で５ｎｍであり、開口部で１００ｎｍであった。これにより、ソース部、ドレイン部およびチャネル部が一体形成されたＩＺＯ層を得た。以上により、薄膜トランジスタを得た。
＜４＞ 得られた薄膜トランジスタのＩＴＯをゲート電極、ＩＺＯ層のソース部をソース電極、ドレイン部をドレイン電極として、電界効果トランジスタ特性を直流電圧・電流源／モニタ（アドバンテスト社製）を用いて評価した。その結果を図１４に示す。図１４は電界効果トランジスタ出力特性を示している。
図１４に示すとおり、極薄のＩＺＯ部分が電界効果により変調されたため、チャネル部として機能し、良好なｎ型の電界効果トランジスタ特性を得ることができた。この結果は、参考例で示した関係と対応している。
（実施例２）
ＩＺＯの替わりにＩＴＯを用いた以外は、実施例１と同様に行った。その結果、ＩＴＯを用いた場合であっても、良好なｎ型の電界効果トランジスタ特性を得ることができた。この結果は、参考例で示した関係と対応する。
（実施例３）
厚さ１０ｎｍと５ｎｍのチャネル部を有する２種類の薄膜トランジスタを製造した。
実施例１の＜３＞の工程において、ゲート絶縁層に棒状体を有さないマスクを設置し、スパッタ法により、厚さ４ｎｍおよび２ｎｍの２種類のＩＺＯを形成した。マスクを除去した後、それぞれのＩＺＯ層に図２に示されるマスクを設置し、スパッタ法によりＩＺＯ層を形成した。かかるＩＺＯ層のチャネル部は、それぞれ６ｎｍおよび３ｎｍの厚さだった。これにより、ＩＺＯ層を２層有する２種類（厚さ１０ｎｍと５ｎｍ）の薄膜トランジスタを得た（図４）。なお、ソース部およびドレイン部はいずれも１００ｎｍの厚さであった。
また、スパッタ法は、厚さ４ｎｍのＩＺＯ層形成の場合は０．４分、厚さ２ｎｍのＩＺＯ層形成の場合は０．２分で行った。また、厚さ１００ｎｍのソース部、ドレイン部形成の場合は１０分で行った。
得られた薄膜トランジスタのＩＴＯをゲート電極、ＩＺＯ層のソース部をソース電極、ドレイン部をドレイン電極として、実施例１と同様に電界効果トランジスタ特性を評価した。その結果、いずれの薄膜トランジスタにおいても、実施例１と同様に良好なｎ型の電界効果トランジスタ特性を得ることができた。特に、５ｎｍのチャネル部を有する薄膜トランジスタでは、顕著なスイッチング効果が認められた。したがって、膜厚が小さくなるほど良好な特性が得られ、参考例で示した関係と対応する事がわかった。
（実施例４）
ＩＺＯの替わりにＩＴＯを用いた以外は、実施例３と同様に行った。その結果、実施例３と同様、ＩＴＯを用いた場合であっても、良好なｎ型の電界効果トランジスタ特性を得ることができた。
（実施例５）
厚さ１０ｎｍと５ｎｍのＩＺＯ層を有する２種類の薄膜トランジスタを製造した。
実施例１の＜３＞の工程において、ゲート絶縁層に図２に示されるマスクを設置し、スパッタ法により、チャネル部の厚さがそれぞれ６ｎｍおよび３ｎｍのＩＺＯ層を形成した。マスクを除去した後、それぞれのＩＺＯ層に棒状体を有さないマスクを設置し、スパッタ法により、厚さ４ｎｍおよび２ｎｍの２種類のＩＺＯ層を形成した。これにより、ＩＺＯ層を２層有する２種類（厚さ１０ｎｍと５ｎｍ）の薄膜トランジスタを得た（図５）。なお、ソース部およびドレイン部の厚さはいずれも１００ｎｍの厚さであった。
また、スパッタ法は、厚さ４ｎｍのＩＺＯ層形成の場合は０．４分、厚さ２ｎｍのＩＺＯ層形成の場合は０．２分で行った。また、厚さ１００ｎｍのソース部、ドレイン部形成の場合は１０分で行った。
得られた薄膜トランジスタのＩＴＯをゲート電極、ＩＺＯ層のソース部をソース電極、ドレイン部をドレイン電極として、実施例１と同様に電界効果トランジスタ特性を評価した。その結果、いずれの薄膜トランジスタにおいても、実施例１と同様に良好なｎ型の電界効果トランジスタ特性を得ることができた。特に、５ｎｍのＩＺＯ層を有する薄膜トランジスタでは、顕著なスイッチング効果が認められた。したがって、膜厚が小さくなるほど良好な特性が得られ、参考例で示した関係と対応する事がわかった。
（実施例６）
ＩＺＯの替わりにＩＴＯを用いた以外は、実施例５と同様に行った。その結果、実施例５と同様、ＩＴＯを用いた場合であっても、良好なｎ型の電界効果トランジスタ特性を得ることができた。
（比較例）
厚さ５０ｎｍまたは１００ｎｍのＩＺＯ層を有する２種類の薄膜トランジスタを製造した。実施例１のマスクの替わりに、棒状体を有さないマスクを用いて５０ｎｍまたは１００ｎｍのＩＺＯを積層した以外は、実施例１と同様に行った。なお、この場合ＩＺＯ層には５ｎｍの薄い部分はなく、膜厚は均一に５０ｎｍまたは１００ｎｍである。その結果、電界効果トランジスタ特性は得られなかった。
本発明の半導体装置の第１実施形態を模式的に示す縦断面図である。 本発明の半導体装置の製造方法で用いられるマスクの構造を示す斜視図である。 図１の半導体装置の製造方法を模式的に示す縦断面図である。 本発明の半導体装置の第２実施形態を模式的に示す縦断面図である。 本発明の半導体装置の第２実施形態を模式的に示す縦断面図である。 本発明の電気光学装置の実施形態である電気泳動表示装置を模式的に示す図である。 アクティブマトリクス装置の構成を示すブロック図である。 図６に示す電気泳動表示装置の製造方法を説明するための模式図である。 図６に示す電気泳動表示装置の製造方法を説明するための模式図である。 本発明の電子機器の実施形態である電子ペーパーを模式的に示す図である。 本発明の電子機器の実施形態であるディスプレイを模式的に示す図である。 ＩＺＯの膜厚と比抵抗の関係を示す図である。 ＩＺＯ膜の電圧対電流特性の関係を示す図である。 透明トランジスタの電界効果トランジスタ出力特性を示す図である。
符号の説明
１……半導体装置 ２……透明酸化物層 ２ａ……透明酸化物層 ２ｂ……透明酸化物層 ３……ソース部 ４……ドレイン部 ５……チャネル部 ６……ゲート絶縁層 ７……ゲート部 ８……基板 ９……マスク １０……板状体 １１……開口部 １１ａ……第１の開口部 １１ｂ……第２の開口部 １２……棒状体 １３……凹部 １４……スパッタターゲット １５……接触面 ２０……電気泳動表示装置 ２１……電気泳動表示シート ２２……回路基板 ３０……基部 ３１……基部 ３２……第１の電極 ３３……第２の電極 ３４ａ……電気泳動粒子 ３４ｂ……電気泳動粒子 ３５……液相分散媒 ３６……封止部 ３７……電気泳動分散液 ３８……対向基板 ３９……基板 ４０……マイクロカプセル ４１……バインダ材 １００……スキージ ３００……アクティブマトリクス装置 ３０１……データ線 ３０２……走査線 ４００……マイクロカプセル含有層 ４０１……カプセル本体 ６００……電子ペーパー ６０１……本体 ６０２……表示ユニット ８００……ディスプレイ ８０１……本体部 ８０２ａ……搬送ローラ対 ８０２ｂ……搬送ローラ対 ８０３……孔部 ８０４……透明ガラス板 ８０５……挿入口 ８０６‥‥端子部 ８０７‥‥ソケット ８０８‥‥コントローラー ８０９‥‥操作部

Claims (17)

  1. 基板と、
    該基板の一方の面側に設けられ、ソース部およびドレイン部と、該ソース部およびドレイン部との間に一体的に形成されたチャネル部とを備え、透明酸化物系材料を主材料として構成された透明酸化物層と、
    前記透明酸化物層と接しないで設けられ、前記チャネル部に電界を付与するゲート部と、
    前記透明酸化物層と前記ゲート部との間に設けられ、該ゲート部に対して前記ソース部およびドレイン部を絶縁するゲート絶縁層とを有し、
    前記ソース部およびドレイン部の平均厚さより、前記チャネル部の平均厚さを小さくすることにより、前記ソース部およびドレイン部を導電体として機能させ、前記チャネル部を半導体として機能させるよう構成したことを特徴とする半導体装置。
  2. 前記ソース部およびドレイン部の平均厚さをＡ［ｎｍ］とし、前記チャネル部の平均厚さをＢ［ｎｍ］としたとき、Ａ／Ｂが２．５〜４０００である請求項１に記載の半導体装置。
  3. 前記ソース部およびドレイン部は、その平均厚さが５０ｎｍ以上である請求項１または２に記載の半導体装置。
  4. 前記ソース部とドレイン部との離間距離は、０．１〜１００μｍである請求項１ないし３のいずれかに記載の半導体装置。
  5. 前記チャネル部は、その平均厚さが０．５〜２０ｎｍである請求項１ないし４のいずれかに記載の半導体装置。
  6. 前記チャネル部は、その厚さが前記ソース部およびドレイン部間の中央部に向かって減少している請求項１ないし５のいずれかに記載の半導体装置。
  7. 前記チャネル部は、その前記基板と反対側の面が湾曲凹面を構成している請求項１ないし６のいずれかに記載の半導体装置。
  8. 前記透明酸化物系材料は、金属複合酸化物である請求項１ないし７のいずれかに記載の半導体装置。
  9. 前記金属複合酸化物は、インジウムを含む複合酸化物である請求項８に記載の半導体装置。
  10. 前記インジウムを含む複合酸化物は、インジウムスズ複合酸化物およびインジウム亜鉛複合酸化物のうちの少なくとも一方を主成分とするものである請求項９に記載の半導体装置。
  11. 前記透明酸化物層は、その前記基板と反対側の面が連続面を構成している請求項１ないし１０のいずれかに記載の半導体装置。
  12. 請求項１ないし１１のいずれかに記載の半導体装置を製造する方法であって、
    前記基板の一方の面側に、前記ソース部に対応する第１の開口部と、前記ドレイン部に対応する第２の開口部とを備えるマスクを配置する第１の工程と、
    該マスクの前記基板と反対側から、前記透明酸化物系材料を供給して成膜する第２の工程とを有し、
    該第２の工程において、前記ソース部およびドレイン部を形成するとともに、前記第１の開口部と前記第２の開口部とを仕切る仕切り部で覆われた直下の領域に前記透明酸化物系材料を回り込ませ、前記ソース部およびドレイン部と一体的に前記チャネル部を形成して、前記透明酸化物層を得ることを特徴とする半導体装置の製造方法。
  13. 前記仕切り部は、その前記基板側の部分が丸みを帯びている請求項１２に記載の半導体装置の製造方法。
  14. 前記マスクは、開口部を備える板状体と、該開口部を前記第１の開口部と前記第２の開口部とに仕切るように設けられた棒状体とを備える請求項１２または１３に記載の半導体装置の製造方法。
  15. 前記板状体は、前記開口部の縁部に、前記棒状体の両端部をそれぞれ収納する凹部を備える請求項１４に記載の半導体装置の製造方法。
  16. 請求項１ないし１１のいずれかに記載の半導体装置を備えることを特徴とする電気光学装置。
  17. 請求項１６に記載の電気光学装置を備えることを特徴とする電子機器。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011097103A (ja) * 2008-09-19 2011-05-12 Semiconductor Energy Lab Co Ltd 半導体装置
JP2011238715A (ja) * 2010-05-07 2011-11-24 Japan Science & Technology Agency 電界効果トランジスタ及びその製造方法
JP2011249432A (ja) * 2010-05-24 2011-12-08 Japan Science & Technology Agency 強誘電体材料層の製造方法、薄膜トランジスタ及び圧電式インクジェットヘッド
JP2013055358A (ja) * 2012-12-05 2013-03-21 Japan Science & Technology Agency 電界効果トランジスタ及びその製造方法
JP2013093586A (ja) * 2012-12-05 2013-05-16 Japan Science & Technology Agency 強誘電体材料層の製造方法、薄膜トランジスタ及び圧電式インクジェットヘッド
JP2013110423A (ja) * 2012-12-25 2013-06-06 Japan Science & Technology Agency 機能性デバイスの製造方法並びに薄膜トランジスタ及び圧電式インクジェットヘッド
JP2013251534A (ja) * 2012-04-30 2013-12-12 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014132664A (ja) * 2008-12-26 2014-07-17 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
US9123752B2 (en) 2010-05-07 2015-09-01 Japan Science And Technology Agency Process for production of functional device, process for production of ferroelectric material layer, process for production of field effect transistor, thin film transistor, field effect transistor, and piezoelectric ink jet head

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008123119A1 (en) 2007-03-26 2008-10-16 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device and electronic device provided with the photoelectric conversion device
JP5303489B2 (ja) * 2010-02-16 2013-10-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9536945B1 (en) 2015-07-30 2017-01-03 International Business Machines Corporation MOSFET with ultra low drain leakage

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5418391A (en) * 1994-03-31 1995-05-23 Vlsi Technology, Inc. Semiconductor-on-insulator integrated circuit with selectively thinned channel region
US5599728A (en) * 1994-04-07 1997-02-04 Regents Of The University Of California Method of fabricating a self-aligned high speed MOSFET device
JP2000058837A (ja) 1998-08-05 2000-02-25 Sanyo Electric Works Ltd 半導体素子及びその製造方法
JP3032827B1 (ja) 1999-03-24 2000-04-17 工業技術院長 半導体薄膜の製造方法
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
TW200737520A (en) * 2006-03-17 2007-10-01 Univ Nat Chiao Tung Gate dielectric structure and an organic thin film transistor based thereon

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10559599B2 (en) 2008-09-19 2020-02-11 Semiconductor Energy Laboratory Co., Ltd. Display device
JP2011097103A (ja) * 2008-09-19 2011-05-12 Semiconductor Energy Lab Co Ltd 半導体装置
US10032796B2 (en) 2008-09-19 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Display device
US8304765B2 (en) 2008-09-19 2012-11-06 Semiconductor Energy Laboratory Co., Ltd. Display device
US9343517B2 (en) 2008-09-19 2016-05-17 Semiconductor Energy Laboratory Co., Ltd. Display device
US11610918B2 (en) 2008-09-19 2023-03-21 Semiconductor Energy Laboratory Co., Ltd. Display device
JP2014132664A (ja) * 2008-12-26 2014-07-17 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
US9711651B2 (en) 2008-12-26 2017-07-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9136390B2 (en) 2008-12-26 2015-09-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2015165570A (ja) * 2008-12-26 2015-09-17 株式会社半導体エネルギー研究所 半導体装置
US11817506B2 (en) 2008-12-26 2023-11-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2011238715A (ja) * 2010-05-07 2011-11-24 Japan Science & Technology Agency 電界効果トランジスタ及びその製造方法
US9123752B2 (en) 2010-05-07 2015-09-01 Japan Science And Technology Agency Process for production of functional device, process for production of ferroelectric material layer, process for production of field effect transistor, thin film transistor, field effect transistor, and piezoelectric ink jet head
US9202895B2 (en) 2010-05-07 2015-12-01 Japan Science And Technology Agency Process for production of functional device, process for production of ferroelectric material layer, process for production of field effect transistor, thin film transistor, field effect transistor, and piezoelectric inkjet head
JP2011249432A (ja) * 2010-05-24 2011-12-08 Japan Science & Technology Agency 強誘電体材料層の製造方法、薄膜トランジスタ及び圧電式インクジェットヘッド
US10403762B2 (en) 2012-04-30 2019-09-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20170323974A1 (en) 2012-04-30 2017-11-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9660097B2 (en) 2012-04-30 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2013251534A (ja) * 2012-04-30 2013-12-12 Semiconductor Energy Lab Co Ltd 半導体装置
US11217699B2 (en) 2012-04-30 2022-01-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11837666B2 (en) 2012-04-30 2023-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2013093586A (ja) * 2012-12-05 2013-05-16 Japan Science & Technology Agency 強誘電体材料層の製造方法、薄膜トランジスタ及び圧電式インクジェットヘッド
JP2013055358A (ja) * 2012-12-05 2013-03-21 Japan Science & Technology Agency 電界効果トランジスタ及びその製造方法
JP2013110423A (ja) * 2012-12-25 2013-06-06 Japan Science & Technology Agency 機能性デバイスの製造方法並びに薄膜トランジスタ及び圧電式インクジェットヘッド

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