JP2008141447A - Ｄ級増幅方法およびｄ級増幅器 - Google Patents

Abstract

【課題】スイッチング回路における歪みを補正し、音質の劣化を防止する。
【解決手段】補正する際に、サンプリング周期の中心と電力中心が合致するように補正を行う。サンプリングクロックの1/2周期当りのパルス幅を示すＳ２の２倍に相当するパルス幅を有するＳ４を生成し、Ｓ４に応じて、サンプリングクロックの1/2周期の時点を中心として前後に連続するＨ側信号又はＬ側信号をもつＳ５を生成する。Ｓ５の立上りからサンプリングクロックの1/2周期の時点までの立上り時のＳ７とＳ２との差分に応じた立上り時のＳ９により、Ｓ２を補正して、次回のＳ４の立上りパルス幅の生成用のＳ３とする。サンプリングクロックの1/2周期の時点からＳ５の立下りまでの立下り時のＳ７とＳ２との差分に応じた立下り時のＳ９により、Ｓ２を補正して、次回のＳ４の立下りパルス幅の生成用のＳ３とする。
【選択図】図１

Description

本発明は、ＰＷＭ（パルス幅変調）信号をスイッチング回路で電力増幅した後にフィルタリングによりアナログ信号に復調するＤ級増幅方法およびＤ級増幅器に関するものである。

Ｄ級増幅器（通称Ｄ級デジタルアンプ）は、図５に示すように、入力するＰＣＭ（パルス符号変調）データＳ１をＰＷＭ信号Ｓ４に変調するＰＷＭ変調回路１００Ａと、そのＰＷＭ変調回路１００Ａから出力するＰＷＭ信号Ｓ４に応じて電力増幅するスイッチング回路２００と、そのスイッチング回路２００でスイッチングされたドライブパルスＳ５をフィルタリングしてアナログ信号に復調するＬＣフィルタ回路３００と、アナログ信号から音声を再生するスピーカ４００とから構成されている（例えば、非特許文献１参照）。

ところが、このＤ級増幅器では、スイッチング回路２００において、ＰＷＭ信号のＨ側（電源電圧側）のスイッチングの遅延とＬ側（接地側）のスイッチングの遅延とのズレや、Ｈ側とＬ側が同時にＯＦＦとなるデッドタイムの発生等によって、入力したＰＷＭ信号Ｓ４（図６(a)）に対して出力するドライブパルスＳ５（図６(b)）に歪が発生し、再生音声信号が歪むという問題があった。

そこで、従来では、図７に示すように、ＰＷＭ変調回路１００Ａ内のパルス幅データ変換部１１１から出力するＰＷＭ信号の立上りタイミングを立上り検出部１１２で検出し、また立下りタイミングを立下り検出部１１３で検出して、その立上りタイミングから立下りタイミングまでの期間（Ｈ期間）と、スイッチング回路２００から出力するドライブパルスＳ５のＨ期間を補正回路５００Ａにおけるカウンタ５１１で検出した結果とを比較部５１２で比較し、その比較結果に基づき補正量設定部５１３で補正量を決め、その補正量をＰＷＭ変調回路１００Ａの加算部１１４に入力することで、立下りタイミングを加減して補正し、波形再生部１１５で再生されるＰＷＭ波形Ｓ４を補正することにより、スイッチング回路２００で発生する歪を見込んだＰＷＭ信号Ｓ４を、そのスイッチング回路２００に入力させるようにしたものがある（例えば、特許文献１参照）。なお、スイッチング回路２００の後段には、図５に示したように、ＬＣフィルタ回路３００やスピーカ４００が接続される。

また、図８に示すように、デルタシグマ変調器１２１とＰＷＭ変調器１２２からなるＰＷＭ変調回路１００Ｂから出力するＰＷＭ信号Ｓ４の立上り、立下りと、スイッチング回路２００から出力するドライブパルスＳ５の立上り、立下りとを、補正部５００Ｂの立上り検出部５２１、立下り検出部５２２で検出して、演算部５２３に送り、この演算部５２３においてスイッチング回路２００の入力側のＰＷＭ信号Ｓ４のパルス幅と出力側のドライブパルスＳ５のパルス幅の差分を演算し、その演算結果によってデルタシグマ変調器１２１を制御して、スイッチング回路２００で発生する歪を見込んだＰＷＭ信号Ｓ４を、そのスイッチング回路２００に入力させるようにしたものがある（例えば、特許文献２参照）。なお、スイッチング回路２００の後段には、図５に示したように、ＬＣフィルタ回路３００やスピーカ４００が接続される。
松本倫 著、「Ｄ級パワー・アンプの動作原理と設計／製作」、パワーＭＯＳＦＥＴの実践活用法、１７０−１１７頁、ＣＱ出版、２０００年１２月 特開平０６−１５２２６９号公報 特開２００３−１１０３７６号公報

ところが、スイッチング回路２００における歪を解消するために、上記図７，８のいずれも、ドライブパルスＳ５の立上りと立下りを検出して、立上りタイミングあるいは立下りタイミングを補正し、ＰＷＭ信号Ｓ４のパルス幅を制御するものであるが、サンプリング周期の中心と電力の中心（パルス幅の中心）のズレを補正するものではなかったので、音質が悪化する問題がある。

本発明の目的は、スイッチング回路における歪を補正する際に、サンプリング周期の中心と電力中心が合致するように補正を行い、音質の劣化を招かないようにしたＤ級増幅器方法およびＤ級増幅器を提供することである。

上記目的を達成するために、請求項１にかかる発明のＤ級増幅方法は、サンプリングクロックの1/2周期当りのパルス幅を示す入力Dutyデータの２倍に相当するパルス幅を有するＰＷＭ信号を生成し、該ＰＷＭ信号に応じて、サンプリングクロックの1/2周期の時点を中心として前後に連続するＨ側信号又はＬ側信号をもつドライブパルスをスイッチングにより生成し、該ドライブパルスをフィルタリングしてアナログ信号に復調するＤ級増幅方法であって、前記ドライブパルスの立上り時点から前記サンプリングクロックの1/2周期の時点までの立上りDutyデータと前記入力Dutyデータとの差分に応じた立上り帰還Dutyデータにより、前記入力Dutyデータを補正して、次回の前記ＰＷＭ信号の立上りパルス幅の生成用とすると共に、前記サンプリングクロックの1/2周期の時点から前記ドライブパルスの立下り時点までの立下りDutyデータと前記入力Dutyデータとの差分に応じた立下り帰還Dutyデータにより、前記入力Dutyデータを補正して、次回の前記ＰＷＭ信号の立下りパルス幅の生成用とし、前記立上り帰還Dutyデータおよび前記立下り帰還Dutyデータに応じて、前記ＰＷＭ信号のパルス幅の中心の時点を前記サンプリングクロックの1/2周期の時点から前方又は後方にずらすことで、前記ドライブパルスのH側期間又はＬ側期間の中心を前記サンプリングクロックの1/2周期の時点に揃えることを特徴とする。
請求項２にかかる発明は、請求項１に記載のＤ級増幅方法において、前記立上りDutyデータと前記入力Dutyデータとの差分に対して、前回得られた前記立上り帰還Dutyデータを加味した値を、前記立上り帰還Dutyデータとし、前記立下りDutyデータと前記入力Dutyデータとの差分に対して、前回得られた前記立下り帰還Dutyデータを加味した値を、前記立下り帰還Dutyデータとする、ことを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載のＤ級増幅方法において、前記サンプリングクロックを４４．１ｋＨｚ又は４８ｋＨｚとし、前記入力Dutyデータをクロック数で表すとき、該クロックの周波数として、４４．１ｋＨｚと４８ｋＨｚの最小公倍数の整数倍の周波数のクロックを使用することを特徴とする。
請求項４にかかる発明のＤ級増幅器は、サンプリングクロックの1/2周期当りのパルス幅を示す入力Dutyデータに基づき該入力Dutyデータの２倍に相当するパルス幅を有するＰＷＭ信号を生成するDuty−PWM変換器と、該Duty−PWM変換器で得られた前記ＰＷＭ信号に応じて、サンプリングクロックの1/2周期の時点を中心として前後に連続するＨ側信号又はＬ側信号をもつドライブパルスをスイッチングにより生成するスイッチング回路と、該スイッチング回路で生成されたドライブパルスをアナログ信号に復調するＬＣフィルタ回路とを備えたＤ級増幅器であって、前記ドライブパルスの立上り時点および立下り時点を検出する遷移検出器と、該遷移検出器で検出した立上り時点から前記サンプリングクロックの1/2周期の時点までのパルス幅を立上りDutyデータとして算出し、前記サンプリングクロックの1/2周期の時点から前記遷移検出器で検出した立下り時点までのパルス幅を立下りDutyデータとして算出するDuty算出器と、該Duty算出器で算出した立上りDutyデータと前記入力Dutyデータとの差分に応じて立上り帰還Dutyデータを作成すると共に、前記立下りDutyデータと前記入力Dutyデータとの差分に応じて立下り帰還Dutyデータを作成する第１の加算器と、該第１の加算器で得られた前記立上り帰還Dutyデータおよび前記立下り帰還Dutyデータを格納するメモリと、前記入力Dutyデータから前記メモリより読み出した前記立上り帰還Dutyデータを減算して前記Duty−PWM変換器に送り、前記入力Dutyデータから前記メモリより読み出した前記立下り帰還Dutyデータを減算して前記Duty−PWM変換器に送る第２の加算器と、を備えることを特徴とする。
請求項５にかかる発明は、請求項４に記載のＤ級増幅器において、前記第１の加算器が、前記Duty算出器で算出した立上りDutyデータと前記入力Dutyデータとの差分に対して、前記メモリから読み出した前回の立上り帰還Dutyデータを加算して、次回用の立上り帰還Dutyデータを作成すると共に、前記Duty算出器で算出した立下りDutyデータと前記入力Dutyデータとの差分に対して、前記メモリから読み出した前回の立下り帰還Dutyデータを加算して、次回用の立上り帰還Dutyデータを作成する、ことを特徴とする。

本発明によれば、ＰＷＭ信号のパルス幅の中心の時点をサンプリングクロックの1/2周期の時点から前方又は後方にずらすことで、ドライブパルスのH側期間又はＬ側期間の中心をサンプリングクロックの1/2周期の時点に揃える、つまり、サンプリング周期の中心とドライブパルスの電力中心が合致するように、そのドライブパルスを補正するので、音質の劣化を招かないようにすることができる。

図１は本発明の１つの実施例のＤ級増幅器の構成を示すブロック図である。ＰＷＭ変調回路１００は、入力するＰＣＭデータＳ１を入力DutyデータＳ２に変換するPCM−Duty変換回路１０１、入力DutyデータＳ２から帰還DutyデータＳ９を減算して補正DutyデータＳ３を演算する加算器（第２の加算器）１０２、その加算器１０２から出力する補正DutyデータＳ３をＰＷＭ信号Ｓ４に変換するDuty−PWM変換回路１０３、および入力クロックＣＬＫ１を分周してサンプリング周波数ｆｓの２倍の周波数２ｆｓのクロックＣＬＫ２（サンプリングクロックの２倍周波数）を生成する分周器１０４を備える。

補正回路５００は、スイッチング回路２００から出力するドライブパルスＳ５のゼロクロス点（ＶＤＤ／２）を検出する遷移検出器５０１、その遷移検出器５０１のゼロクロス検出信号Ｓ６を取り込み、カウント用クロックＣＬＫ１と周期検出用クロックＣＬＫ２によって、ドライブパルスＳ５のサンプリングクロックの1/2周期の前半の立上り時のDutyデータＳ７又は後半の立下り時のDutyデータＳ７を算出するDuty算出器５０２、算出した立上り時／立下り時のDutyデータＳ７から入力DutyデータＳ２を減算しこれに帰還DutyデータＳ９を加算して誤差DutyデータＳ８（＝Ｓ７−Ｓ２＋Ｓ９）を演算する加算器（第１の加算器）５０３、および加算器５０３から出力する誤差DutyデータＳ８を記憶すると共に、そこから読み出したデータを帰還DutyデータＳ９として加算器１０２，５０３に出力するメモリ５０４を備える。

このメモリ５０４は、サンプリングクロックの周期（１／ｆｓ）を４分割した最初の期間ａでは記憶しておいた前回のＰＷＭ波形の立下り時の誤差DutyデータＳ８を帰還DutyデータＳ９として読み出し、次の期間ｂでは今回のＰＷＭ波形の立下り時の誤差DutyデータＳ８を記憶し、次の期間ｃでは記憶しておいた前回のＰＷＭ波形の立上り時の誤差DutyデータＳ８を帰還DutyデータＳ９として読み出し、次の期間ｄでは今回のＰＷＭ波形の立上り時の誤差DutyデータＳ８を記憶し、以後期間ａ〜ｄが繰り返される。（期間ａ〜ｄは後記する図４のタイムチャート参照）。

なお、スイッチング回路２００の後段には、図５に示したように、ＬＣフィルタ回路３００やスピーカ４００が接続される。

次に動作を説明する。入力するＰＣＭデータＳ１が、例えば、サンプリング周波数ｆｓ＝４４．１ｋＨｚで１６ビットの場合は、図２に示すように、正の最大値が“＋３２７６７”、負の最大値が“−３２７６７”、ゼロレベルが“０”である。

PCM−Duty変換器１０１にこのようなＰＣＭデータＳ１が入力されると、入力DutyデータＳ２に変換される。このとき、正の最大値“＋３２７６７”は“１２８０”（＝１００％）に、負の最大値“−３２７６７”は“０”（＝０％）に、ゼロ値“０”は“６４０”（＝５０％）に変換される。

この入力DutyデータＳ２は、加算器１０２を経由することで補正DutyデータＳ３となって、Duty−PWM変換器１０３に入力し、そこでＰＷＭ信号Ｓ４に変換される。

図３は入力DutyデータＳ２が加算器１０２を経由してそのまま（補正を受けず）補正DutyデータＳ３としてDuty−PWM変換器１０３に入力する場合のDuty−PWM変換を示す波形図である。ここでは、クロックＣＬＫ１を、サンプリング周波数ｆｓとして４４．１ｋＨｚと４８ｋＨｚのいずれでも対応できるよう、それらの最大公約数（７．０５６ＭＨｚ）の整数倍の９０３．１６８ＭＨｚ（＝１２８×１６０ｆｓ＝２０４８０ｆｓ）としている。

従って、入力DutyデータＳ２＝“１２８０”（＝１００％）のときはクロックＣＬＫ１の１２８０×２×８個分、入力DutyデータＳ２＝“６４０”（＝５０％）のときはクロックＣＬＫ１の６４０×２×８個分、入力DutyデータＳ２＝“１”のときはクロックＣＬＫ１の８個分、入力DutyデータＳ２＝“０”（＝０％）のときはクロックＣＬＫ１の０個分に相当するパルス幅のＰＷＭ信号Ｓ４が生成される。このDuty波形はパルスエネルギーの中心がサンプリング周期の中心になるような波形となり、前記し入力DutyデータＳ２はその半分のパルス幅を示す。

なお、図３では簡略化して、入力DutyデータＳ２＝“１”のときは、クロックＣＬＫ１を１個分として表した。つまり、図３のクロックＣＬＫ１の１個のパルスは、８個のパルスに相当する。

図４は補正制御のタイムチャートである。サンプリング周期Ｔ１（＝１／ｆｓ）において、ＰＣＭデータＳ１が“０”であり、これをPCM−Duty変換器１０１で変換すると、その入力DutyデータＳ２は“６４０”となる。このとき、帰還DutyデータＳ９が“０”（前回のサンプリング周期では誤差なし）であれば、Ｓ３（＝Ｓ２−Ｓ９）＝Ｓ２となり、Duty−PWM変換器１０３で変換されたＰＷＭ信号Ｓ４は、サンプリング周期Ｔ１の中心にエネルギー中心が合致する信号、つまり、サンプリング周期Ｔ１中心の前後にそれぞれ“６４０”のパルス幅をもつＰＷＭ信号Ｓ４となる。

しかし、このＰＷＭ信号Ｓ４がスイッチング回路２００でスイッチングされるときに遅延等の歪が発生すると、そのドライブパルスＳ５のゼロクロス点を遷移検出器５０１で検出したゼロクロス検出信号Ｓ６のパルス幅は、サンプリング周期Ｔ１の中心に対して、例えば、前半が“６２０”、後半が“６６０”となり、サンプリング周期Ｔ１の中心に対してエネルギー中心が遅れる。

Duty算出器５０２では、ゼロクロス検出信号Ｓ６の前半の“６２０”のパルス幅（立上りパルス幅）を算出して、それを立上り時のDutyデータＳ７として加算器５０３に送る。この加算器５０３には、入力DutyデータＳ２が“６４０”として、前回の立上り時の帰還DutyデータＳ９が“０”として、ぞれぞれ入力しているので、加算結果の立上り時の誤差DutyデータＳ８（＝Ｓ７−Ｓ２＋Ｓ９）は“−２０”となる。そして、この“−２０”の誤差DutyデータＳ８が立上り誤差としてメモリ５０４に記憶される。この誤差Dutyデータは次回のサンプリング周期Ｔ２において、立上り時の帰還DutyデータＳ９として加算器１０２に加わり、次回の立上り時の補正DutyデータＳ３の生成に使用される。また、加算器５０３において次回の誤差DutyデータＳ８の生成に使用される。

次に、Duty算出器５０２では、ゼロクロス検出信号Ｓ６の後半の“６６０”のパルス幅（立下りパルス幅）を算出して、それを立下りDuty信号Ｓ７として加算器５０３に送る。この加算器５０３には、入力DutyデータＳ２が“６４０”として、前回の立下り時の帰還DutyデータＳ９が“０”として入力しているので、加算結果の立下り時の誤差DutyデータＳ８（＝Ｓ７−Ｓ２＋Ｓ９）は“２０”となる。そして、この“２０”の誤差DutyデータＳ８がメモリ５０４に立下り誤差として記憶される。この誤差Dutyデータは次回のサンプリング周期Ｔ２において、立下り時の帰還DutyデータＳ９として加算器１０２に加わり、次回の立下り時の補正DutyデータＳ３の生成に使用される。また、加算器５０３において次回の誤差DutyデータＳ８の生成に使用される。

前記したようにして、次回のサンプリング周期Ｔ２では、加算器１０２から出力する補正DutyデータＳ３（＝Ｓ２−Ｓ９）は、その立上りが“６６０”、立下りが“６２０”となる。この補正DutyデータＳ３がスイッチング回路２００でスイッチングされることにより遅れ歪を受けて、ドライブパルスＳ５が立上り“６４０”、立下り“６４０”と均等になり、ドライブパルスＳ５のパルス幅のエネルギー中心とサンプリング周期の中心が合致することになる。

これを検出した立上り時のDutyデータＳ７は、メモリ５０４から読み出した前回のサンプリング周期Ｔ１の立上り時のDutyデータ記憶値“−２０”（＝帰還DutyデータＳ９）と入力DutyデータＳ２と加算器５０３で演算され、加算結果の誤差DutyデータＳ８（＝Ｓ７−Ｓ２＋Ｓ９）は“−２０”となる。そして、この“−２０”の誤差DutyデータＳ８がメモリ５０４に立上り誤差として記憶される。この誤差DutyデータＳ８は次回のサンプリング周期Ｔ３において、立上り時の帰還DutyデータＳ９として加算器１０２に加わり、立上り時の補正DutyデータＳ３の生成に使用される。また、加算器５０３においてさらに次回の誤差DutyデータＳ８の生成に使用される。

立下り時のDutyデータＳ７は、メモリ５０４から読み出した前回のサンプリング周期Ｔ１の立下りDutyデータの記憶値“２０”（＝帰還DutyデータＳ９）と入力DutyデータＳ２と加算器５０３で演算され、加算結果の信号Ｓ８（＝Ｓ７−Ｓ２＋Ｓ９）は“２０”となる。そして、この“２０”の誤差DutyデータＳ８がメモリ５０４に立下り誤差として記憶される。この誤差Dutyデータは次回のサンプリング周期Ｔ３において、立下り時の帰還DutyデータＳ９として加算器１０２に加わり、立下り時の補正DutyデータＳ３の生成に使用される。また、加算器５０３においてさらに次回の誤差DutyデータＳ８の生成に使用される。

以上の動作が繰り返されることにより、スイッチング回路２００から出力するドライブパルスＳ５は、サンプリング周期の中心にエネルギー中心が位置するパルス波形となるよう補正が行われるので、このドライブパルスＳ５がＬＣフィルタ回路３００を経由してスピード４００に入力されることにより、歪のない良好な音質で音声再生が行われることになる。

本発明のＤ級増幅器の要部の構成を示すブロック図である。 入力するＰＣＭデータの波形図である。 Duty−PWM変換の説明図である。 図１のD級増幅器の動作のタイミングチャートである。 一般的なD級増幅器の構成を示すブロック図である。 PWM信号とドライブパルスの波形図である。 従来のＤ級増幅器の要部のブロック図である。 従来の別の例のＤ級増幅器の要部のブロック図である。

符号の説明

１００，１００Ａ，１００Ｂ：ＰＷＭ変調回路
２００：スイッチング回路
３００：ＬＣフィルタ回路
４００：スピーカ
５００，５００Ａ，５００Ｂ：補正回路

Claims (5)

1. サンプリングクロックの1/2周期当りのパルス幅を示す入力Dutyデータの２倍に相当するパルス幅を有するＰＷＭ信号を生成し、該ＰＷＭ信号に応じて、サンプリングクロックの1/2周期の時点を中心として前後に連続するＨ側信号又はＬ側信号をもつドライブパルスをスイッチングにより生成し、該ドライブパルスをフィルタリングしてアナログ信号に復調するＤ級増幅方法であって、
   前記ドライブパルスの立上り時点から前記サンプリングクロックの1/2周期の時点までの立上りDutyデータと前記入力Dutyデータとの差分に応じた立上り帰還Dutyデータにより、前記入力Dutyデータを補正して、次回の前記ＰＷＭ信号の立上りパルス幅の生成用とすると共に、前記サンプリングクロックの1/2周期の時点から前記ドライブパルスの立下り時点までの立下りDutyデータと前記入力Dutyデータとの差分に応じた立下り帰還Dutyデータにより、前記入力Dutyデータを補正して、次回の前記ＰＷＭ信号の立下りパルス幅の生成用とし、
   前記立上り帰還Dutyデータおよび前記立下り帰還Dutyデータに応じて、前記ＰＷＭ信号のパルス幅の中心の時点を前記サンプリングクロックの1/2周期の時点から前方又は後方にずらすことで、前記ドライブパルスのH側期間又はＬ側期間の中心を前記サンプリングクロックの1/2周期の時点に揃えることを特徴とするＤ級増幅方法。
2. 請求項１に記載のＤ級増幅方法において、
   前記立上りDutyデータと前記入力Dutyデータとの差分に対して、前回得られた前記立上り帰還Dutyデータを加味した値を、前記立上り帰還Dutyデータとし、
   前記立下りDutyデータと前記入力Dutyデータとの差分に対して、前回得られた前記立下り帰還Dutyデータを加味した値を、前記立下り帰還Dutyデータとする、
   ことを特徴とするＤ級増幅方法。
3. 請求項１又は２に記載のＤ級増幅方法において、
   前記サンプリングクロックを４４．１ｋＨｚ又は４８ｋＨｚとし、前記入力Dutyデータをクロック数で表すとき、該クロックの周波数として、４４．１ｋＨｚと４８ｋＨｚの最小公倍数の整数倍の周波数のクロックを使用することを特徴とするＤ級増幅方法。
4. サンプリングクロックの1/2周期当りのパルス幅を示す入力Dutyデータに基づき該入力Dutyデータの２倍に相当するパルス幅を有するＰＷＭ信号を生成するDuty−PWM変換器と、該Duty−PWM変換器で得られた前記ＰＷＭ信号に応じて、サンプリングクロックの1/2周期の時点を中心として前後に連続するＨ側信号又はＬ側信号をもつドライブパルスをスイッチングにより生成するスイッチング回路と、該スイッチング回路で生成されたドライブパルスをアナログ信号に復調するＬＣフィルタ回路とを備えたＤ級増幅器であって、
   前記ドライブパルスの立上り時点および立下り時点を検出する遷移検出器と、
   該遷移検出器で検出した立上り時点から前記サンプリングクロックの1/2周期の時点までのパルス幅を立上りDutyデータとして算出し、前記サンプリングクロックの1/2周期の時点から前記遷移検出器で検出した立下り時点までのパルス幅を立下りDutyデータとして算出するDuty算出器と、
   該Duty算出器で算出した立上りDutyデータと前記入力Dutyデータとの差分に応じて立上り帰還Dutyデータを作成すると共に、前記立下りDutyデータと前記入力Dutyデータとの差分に応じて立下り帰還Dutyデータを作成する第１の加算器と、
   該第１の加算器で得られた前記立上り帰還Dutyデータおよび前記立下り帰還Dutyデータを格納するメモリと、
   前記入力Dutyデータから前記メモリより読み出した前記立上り帰還Dutyデータを減算して前記Duty−PWM変換器に送り、前記入力Dutyデータから前記メモリより読み出した前記立下り帰還Dutyデータを減算して前記Duty−PWM変換器に送る第２の加算器と、
   を備えることを特徴とするＤ級増幅器。
5. 請求項４に記載のＤ級増幅器において、
   前記第１の加算器は、前記Duty算出器で算出した立上りDutyデータと前記入力Dutyデータとの差分に対して、前記メモリから読み出した前回の立上り帰還Dutyデータを加算して、次回用の立上り帰還Dutyデータを作成すると共に、前記Duty算出器で算出した立下りDutyデータと前記入力Dutyデータとの差分に対して、前記メモリから読み出した前回の立下り帰還Dutyデータを加算して、次回用の立上り帰還Dutyデータを作成する、
   ことを特徴とするＤ級増幅器。

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