JP2008117505A - 半導体装置およびその制御方法 - Google Patents

Abstract

【課題】消去、書き込みまたは読み出し動作等（第１の動作）を一時中断する機能を外部回路が取り扱うコマンドの数を増やさず実現すること。
【解決手段】本発明は、複数の不揮発性メモリセルを有するメモリセルアレイと、第１コマンドが入力されるＳ１０とメモリセルアレイの一部領域のメモリセルの第１の動作を開始Ｓ１２し、その後、第２コマンドが入力されると、第１の動作を一時中断するＳ１６か第１の動作をリセットするかＳ１４を判断し、一時中断と判断した場合は第１の動作を一時中断Ｓ１８し、リセットと判断した場合は第１の動作を終了するＳ３８制御回路と、を具備する半導体装置およびその制御方法である。
【選択図】図３

Description

本発明は半導体装置およびその制御方法に関し、不揮発性メモリセルを有する半導体装置およびその制御方法に関する。

近年、データの書換えが可能な半導体装置である不揮発性メモリが携帯電話端末やデジタルカメラ等多くの電子機器に広く利用されている。代表的な不揮発性メモリであるフラッシュメモリには、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリがある。プログラムなど小容量のデータを高速に処理する場合はＮＯＲ型フラッシュメモリ、画像など大容量のデータを処理する場合はＮＡＮＤ型フラッシュメモリが用いられることが多い。

これらの不揮発性メモリは、メモリセルを構成するトランジスタの電荷蓄積層に電荷（例えば電子）を蓄積することによりメモリセルにデータを書き込む（書き込み動作)ことができる。このときのメモリセルのデータを“１”とする。また、電荷蓄積層から電荷を消去することにより、メモリセルのデータを消去（消去動作）することができる。このときのメモリセルのデータを“０”とする。電荷蓄積層の電荷の状態を電流により検知しメモリセルのデータが“０”から“１”か、を読み出す（読み出し動作）ことができる。例えばブロック単位でデータの消去する等、一度に大量のデータの消去を行う場合がある。この場合、消去動作開始から終了まで時間がかかってしまう。このように、大量のデータに対し、消去動作、書き込み動作または読み出し動作を行うと、動作開始から終了まで時間がかかってしまう。また、大容量化を達成するために微細化を進めていくと、書き込み及び消去といった動作時間が遅くなる傾向にあり、何らかの改善手段が求められてきた。そこで、特許文献１及び特許文献２には、消去動作中に外部回路からサスペンドコマンドが入力すると、消去動作を一時中断する技術が開示されている。
特開２００４−３０４３８号公報 米国特許出願公開第２００５／０２４８９９３号明細書

しかしながら、サスペンドコマンドを新たに追加すると外部回路に、新たなコマンドを追加することとなってしまう。既存のフラッシュメモリを使用するシステムにおいては、外部回路（コントローラ）がフラッシュメモリを制御するために扱うコマンドはほぼ決まっており、新たなコマンドを追加することは難しい。

本発明は、上記課題に鑑みなされたものであり、消去、書き込みまたは読み出し動作等（第１の動作）を一時中断する機能を外部回路が取り扱うコマンドの数を増やさず実現することが可能な半導体装置およびその制御方法を提供することを目的とする。

本発明は、複数の不揮発性メモリセルを有するメモリセルアレイと、第１コマンドが入力されると前記メモリセルアレイの一部領域の前記メモリセルの第１の動作を開始し、その後、第２コマンドが入力されると前記第１の動作を一時中断するか前記第１の動作をリセットするかを判断し、一時中断と判断した場合は前記第１の動作を一時中断し、リセットと判断した場合は前記第１の動作を終了する制御回路と、を具備することを特徴とする半導体装置である。本発明によれば、第２コマンドを第１の動作の一時中断またはリセットのためのコマンドとして使用されるため、コマンドを追加することなく、第１の動作の一時中断を行うことができる。また、一時中断とリセットとを同じコマンドに割り当てることにより制御を簡略化することができる。

上記構成において、前記制御回路は、前記第１コマンドが入力後、所定時間経過する前に前記第２コマンドが入力された場合はリセットと判断し、前記所定時間経過した後に前記第２コマンドが入力された場合は一時中断と判断する構成とすることができる。この構成によれば、制御回路は、簡単に一時中断またはリセットを判定することができる。

上記構成において、前記制御回路は、前記第１の動作を一時中断した後、前記第１コマンドが入力されると、前記第１の動作を再開する構成とすることができる。この構成によれば、第１コマンドを用い第１の動作を再開するため、コマンドを追加することなく、第１の動作の再開を行うことができる。

上記構成において、前記制御回路が前記第１の動作を一時中断した際、次に前記第１の動作を行う前記メモリセルアレイの内部アドレスを保持アドレスとして保持し、前記第１の動作を再開した際に前記保持アドレスを消去を再開する内部アドレスとして出力する記憶部を具備する構成とすることができる。この構成によれば、アドレスラッチ回路が第１の動作を一時中断した際にアドレスを保持し、第１の動作を再開した際に、保持していたアドレスを用いることにより、一時中断した時点のアドレスから引き続き第１の動作を再開することができる。

上記構成において、前記制御回路は、前記第１の動作を一時中断した後、所定時間経過する前に前記第２コマンドが入力された場合は前記第１の動作を終了する構成とすることができる。この構成によれば、第１の動作の一時中断中であっても、第１の動作を終了することができる。

上記構成において、前記制御回路は、前記第１の動作を一時中断した後、前記所定時間経過した後に前記第２コマンドが入力された場合は前記第２コマンドを無効とする構成とすることができる。

上記構成において、前記メモリセルアレイはＮＡＮＤ型メモリセルアレイである構成とすることができる。ＮＡＮＤ型メモリセルアレイは、メモリセルアレイ内のメモリセルをブロック単位で一括して消去する。よって、第１の動作中に、第１の動作の一時中断を行うことにより、動作速度の短縮が一層可能となる。

本発明は、複数の不揮発性メモリセルを有するメモリセルアレイを具備する半導体装置の制御方法であって、第１コマンドが入力されると前記メモリセルアレイの一部領域の前記メモリセルの第１の動作を開始するステップと、その後、第２コマンドが入力されると、前記第１の動作を一時中断するか前記第１の動作をリセットするかを判断するステップと、一時中断と判断した場合は前記第１の動作を一時中断し、リセットと判断した場合は前記第１の動作を終了するステップと、を有することを特徴とする半導体装置の制御方法である。本発明によれば、コマンドを追加することなく、第１の動作の一時中断を行うことができる。

上記構成において、前記第１の動作を一時中断するか前記第１の動作をリセットするかを判断するステップは、前記第１コマンドが入力された後、所定時間を経過する前に前記第２コマンドが入力された場合はリセットと判断し、前記所定時間を経過した後に前記第２コマンドが入力された場合は一時中断と判断するステップである構成とすることができる。この構成によれば、簡単に一時中断またはリセットを判定することができる。

本発明によれば、第２コマンドが第１の動作の一時中断またはリセットのためのコマンドとして使用されるため、コマンドを追加することなく、第１の動作の一時中断を行うことができる。また、一時中断とリセットとを同じコマンドに割り当てることにより制御を簡略化することができる。

以下、図面を参照に、本発明の実施例について説明する。

実施例１はＮＡＮＤ型フラッシュメモリにおいて、消去動作を一時中断するの例である。図１は実施例１に係るフラッシュメモリのブロック図である。メモリセルアレイ１０には選択トランジスタＳＴ、不揮発性メモリセルＭＣからなるストリング１１が配列している。ストリング１１に接続するビットラインＢＬはＸデコーダ１２に接続されている。選択トランジスタＳＴ及びメモリセルＭＣのゲートにはそれぞれ選択ラインＳＬ及びワードラインＷＬが接続されており、選択ラインＳＬ及びワードラインＷＬはＹデコーダ１４に接続されている。Ｘデコーダ１２及びＹデーコダ１４は内部アドレスＡｉｚによりメモリセルアレイ１０内のアドレスを指定し、指定されたアドレスのメモリセルＭＣへの書き込み、消去または読み出しが行われる。

外部回路から入出力回路３２にコマンドが入力されると、入出力回路３２はコマンドレコーダ回路３０にコマンドを出力する。コマンドレコーダ回路３０は、コマンドを解読しコマンドがＤ０ｈまたはＦＦｈの場合は、コマンドを判定回路２４に出力する。コマンドがＤ０ｈまたはＦＦｈ以外の場合は、直接コントローラ２２にコマンドを出力する。または、判定回路２４をスルーしコントローラ２２にコマンドを出力する。判定回路２４にはタイマー回路２６が接続されており、タイマー回路２６の出力に応じ、リセット信号Ｒｅｓｅｔｚまたはサスペンド信号Ｓｕｓｚをコントローラ２２に出力する。コントローラ２２は、切り換え信号Ｓｗｈｚをコマンドレコーダ回路３０に出力する。

外部回路から入出力回路３２にアドレスデータが入力されると、入出力回路３２はアドレスラッチ回路２８にアドレスデータを出力する。アドレスラッチ回路２８は、アドレスデータをそのまま内部アドレスＡｉｚとしてＸデコーダ１２及びＹデコーダ１４に出力する。または、ラッチに保持しているアドレスデータを内部アドレスＡｉｚとしてＸデコーダ１２及びＹデコーダ１４に出力する。

コントローラ２２は入力されたコマンドに応じ、メモリセルＭＣのデータの書き込み、消去動作を行うため高電圧生成回路１６に高電圧を生成させる。高電圧はＸデコーダ１２及びＹデコーダ１４を介しメモリセルアレイ１０に印加される。これにより、内部アドレスＡｉｚで選択されたメモリセルＭＣにデータが書き込みまたは消去される。コントローラ２２、判定回路２４及びタイマー回路２６は消去制御回路２０（制御回路）を構成している。

図２は、コマンドレコーダ回路３０のブロック図である。コマンドレコーダ回路３０はメインコマンドレコーダ回路３０ａ及びサブコマンドレコーダ回路３０ｂを有している。メインコマンドレコーダ回路３０ａは第１のコマンドテーブル３０ｃを有し、サブコマンドレコーダ回路３０ｂは第２のコマンドテーブル３０ｄを有している。コマンドレコーダ回路３０は、切り換え信号Ｓｗｈｚがローレベルのとき、メインコマンドレコーダ回路３０ａが第１のコマンドテーブル３０ｃを用いコマンド（コマンド１〜５…）を解読する。一方、切り換え信号Ｓｗｈｚがハイレベルのとき、サブコマンドレコーダ回路３０ｂが第２のコマンドテーブル３０ｄを用いコマンド（コマンド１´〜３´…）を解読する。第１のコマンドテーブル３０ｃにおいてはＦＦｈはリセットを行うコマンド（リセットコマンド）に解読され、第２のコマンドテーブル３０ｄにおいては一時中断を行うコマンド（サスペンドコマンド）に解読される。

図３から図８を用い、実施例１に係るフラッシュメモリの動作について説明する。図３及び図４は、消去動作の際、消去制御回路の動作を示すフローチャート、図５から図８はタイミングチャートである。図５から図８において、コマンド６０ｈ及びＤ０ｈは消去動作を開始させるコマンドである。アドレスＡｄｄはブロックのアドレスであり、複数ブロック分のアドレスである。コマンド６０ｈ及びＤ０ｈが入力するとコントローラ２２はアドレスＡｄｄに対応する複数のブロックのデータを消去する。また、後述するように、消去動作が一時中断中にコマンド６０ｈ及びＤ０ｈが入力すると、コントローラ２２は消去動作を再開する。コマンドＦＦｈはリセットまたは一時中断を行うコマンドである。

レディ／ビジー信号ＲＹ／ＢＹは、外部回路に対しメモリセルアレイ１０がビジー状態か否かを示す信号である。コントローラ２２が消去動作、書き込み動作、読み出し動作中の場合は、レディ／ビジー信号ＲＹ／ＢＹは、ローレベルとなりビジー状態であることを示す。リセット信号Ｒｅｓｅｔｚがハイレベルになるとコントローラ２２は消去動作や書き込み動作を終了する。サスペンド信号Ｓｕｓｚがハイレベルになるとコントローラ２２は消去動作を一時中断する。

図３を参照に、切り換え信号Ｓｗｈｚがローレベルであり、コマンドレコーダ回路３０においてメインコマンドレコーダ回路３０ａは第１のコマンドテーブル３０ｃを用いコマンドの解読を行っている。消去制御回路２０は、第１コマンドＤ０ｈが入力するまで待機する（ステップＳ１０）。図５を参照に、入出力回路３２にコマンド６０ｈ、アドレスＡｄｄ、コマンドＤ０ｈが入力する。図１を参照に、コマンド６０ｈ及びＤ０ｈはコマンドレコーダ回路３０に出力され、アドレスＡｄｄはアドレスラッチ回路２８に出力される。コマンドレコーダ回路３０はコマンド６０ｈ及びＤ０ｈをコントローラ２２に出力する。図３を参照に、第１コマンドＤ０ｈがコントローラ２２に入力されたため、コントローラ２２は、消去動作を開始する（ステップＳ１２）。図５を参照に、レディ／ビジー信号ＲＹ／ＢＹがローレベルとなる。判定回路２４はタイマー回路２６にタイマーを開始させる。タイマー回路２６はタイマー開始から所定時間（例えば１μｓ）経過したか否かで判定回路２４にハイまたはローレベルを出力する。

図３を参照に、判定回路２４は所定時間（例えば１μｓ）内に第２コマンドＦＦｈが入力したかを判定する（ステップＳ１４）。図６を参照に、第１コマンドＤ０ｈが入力した後、レディ／ビジー信号ＲＹＢＹがローレベルになってから、１μｓ以内に第２コマンドＦＦｈが入力した場合。メインコマンドレコーダ回路３０ａは第２コマンドＦＦｈをリセットコマンドと解読する。判定回路２４はリセット信号Ｒｅｓｅｔｚをハイレベルとする。つまり、図３を参照に、ステップＳ１４においてＹｅｓと判定する。これにより、図４を参照に、コントローラ２２は消去動作をリセットし（ステップＳ３８）、消去動作を終了する（ステップＳ３６）。このとき、サスペンド信号Ｓｕｓｚ及び内部アドレスＡｉｚは変化しない。

図３を参照に、ステップＳ１４においてＮｏの場合、判定回路２４は、所定時間（例えば１μｓ）経過後に第２コマンドＦＦｈが入力されたかを判定する（ステップＳ１６）。コントローラ２２は所定時間経過すると、切り換え信号Ｓｗｈｚをハイレベルとする。これにより、コマンドレコーダ回路３０においてサブコマンドレコーダ回路３０ｂが第２のコマンドテーブル３０ｄを用いコマンドの解読を行う。図５及び図７を参照に、第１コマンドＤ０ｈが入力した後、レディ／ビジー信号ＲＹ／ＢＹがローレベルになってから、所定時間（例えば１μｓ）経過後に第２コマンドＦＦｈが入力した場合。サブコマンドレコーダ回路３０ｂは第２コマンドＦＦｈをサスペンドコマンドと解読する。判定回路２４はサスペンド信号Ｓｕｓｚをハイレベルとする。つまり、図３を参照に、ステップＳ１６においてＹｅｓと判定する。これにより、コントローラ２２は消去動作を一時中断する（ステップＳ１８）。また、コントローラ２２はレディ／ビジー信号ＲＹ／ＢＹをハイレベルとする。図３及び図７を参照に、コントローラ２２は次に引き続き消去動作を行うブロックの内部アドレスＡｉｚをアドレスラッチ回路２８に保持アドレスとして保持させる（ステップＳ２０）。さらに、判定回路２４はタイマー回路２６にタイマーを開始させる。このとき、リセット信号Ｒｅｓｅｔｚ及び内部アドレスＡｉｚは変化しない。コントローラ２２は切り換え信号Ｓｗｈｚをローレベルとする。図３を参照に、ステップＳ１６においてＮｏのとき、つまり第２コマンドＦＦｈが入力されないとき、図４を参照に、消去動作を継続する（ステップＳ３４）。

図３を参照に、判定回路２４は、第２コマンドＦＦｈが入力し一時中断開始（サスペンド信号Ｓｕｓｚがハイレベルになった）後、所定時間（例えば１μｓ）内に第２コマンドＦＦｈが再度入力したかを判定する（ステップＳ２２）。Ｙｅｓの場合、メインコマンドレコーダ回路３０ａは第２コマンドＦＦｈをリセットコマンドと解読する。図４を参照に、コントローラ２２は消去動作をリセットし（ステップＳ３８）、消去動作を終了する（ステップＳ３６）する。図８を参照に、第２コマンドＦＦｈが入力し、サスペンド信号Ｓｕｓｚがハイレベルとなった後、所定時間以内に第２コマンドＦＦｈが入力した場合、判定回路２４はサスペンド信号Ｓｕｓｚをローレベル、リセット信号Ｒｅｓｅｔｚをハイレベルとする。つまり、図３を参照に、ステップＳ２２において、Ｙｅｓと判定し、図４を参照に、コントローラ２２は、一時中断を中止し、消去動作をリセットし（ステップＳ３８）、消去動作を終了する（ステップＳ３６）。

図３を参照に、ステップＳ２２において、Ｎｏの場合、図５及び図７のように、レディ／ビジー信号ＲＹ／ＢＹをハイレベルとする（ステップＳ２４）。これにより、外部回路はメモリセルアレイ１０がアクセス可能と認識する。図４を参照に、コントローラ２２は、他のコマンド動作を行う（ステップＳ２６）。コントローラ２２は他のコマンド動作が終了したかを判定する（ステップＳ２８）。Ｎｏの場合、ステップＳ２６に戻り、他のコマンド動作を継続する。図５を参照に、他のコマンドＣｏｍｍａｎｄが入力すると、他のコマンド動作を行う。図４を参照に、ステップＳ２８においてＹｅｓの場合、他のコマンド動作を終了する。

図４を参照に、消去制御回路２０は、第１コマンドＤ０ｈが入力するまで待機する（ステップＳ３０）。第１コマンドＤ０ｈが入力すると、判定回路２４は、所定時間内に第２コマンドＦＦｈが入力したかを判定する（ステップＳ３２）。Ｙｅｓの場合、コントローラ２２は消去動作をリセットし（ステップＳ３８）、消去動作を終了する（ステップＳ３６）。ステップＳ３２において、所定時間内に第２コマンドが入力しない場合、コントローラ２２は消去動作を再開する。図３、図４及び図９を参照に、第１コマンドＤ０ｈが入力すると、コントローラ２２はレディ／ビジー信号ＲＹ／ＢＹをローレベルとし、サスペンド信号Ｓｕｓｚをローレベルとする。これにより、コントローラ２２は消去動作を再開する。このとき、コマンド６０ｈとＤ０ｈとの間のアドレスＡｄｄは無効となり、アドレスラッチ回路２８は、保持している保持アドレスが内部アドレスＡｉｚとして出力される。よって、一時中断する前の消去動作を行っていた時点の内部アドレスのブロックから引き続き消去動作を再開することができる。

図５において、消去動作が終了するとコマンド７０ｈが入力され、消去動作のステイタスが読み出される。図４を参照に、消去動作が終了する（ステップＳ３６）。

実施例１によれば、消去制御回路２０は、図３及び図４のステップＳ１０のように第１コマンドＤ０ｈが入力されると、ステップＳ１２のようにメモリセルアレイ１０の一部領域（例えば数ブロック）のメモリセルＭＣの消去動作を開始する。その後、第２コマンドＦＦｈが入力されると、消去動作を一時中断する（ステップＳ１８）か消去動作をリセットするか（ステップＳ３８）を判断する。一時中断と判断した場合は、ステップＳ１８のように、消去動作を一時中断する。リセットと判断した場合はステップＳ３６のように消去動作を終了する。これにより、消去制御回路２０は、第２コマンドＦＦｈを一時中断またはリセットのためのコマンドとして使用されるため、コマンドを追加することなく、消去動作の一時中断を行うことができる。リセットコマンド及び一時中断コマンドは、レディ／ビジー信号ＲＹ／ＢＹはローレベル（ビジー状態）においても受け付けるコマンドである。よって、リセットと一時中断とを同じ第２コマンドに割り当てることにより、一時中断をビジー状態において受け付けないコマンドに割り当てるよりも制御を簡略化することができる。

また、消去制御回路２０の判定回路２４は、第１コマンドＤ０ｈが入力された後、ステップＳ１４のように所定時間経過する前に第２コマンドＦＦｈが入力された場合はリセットと判断する。一方、ステップＳ１６のように、所定時間経過後に第２コマンドＦＦｈが入力された場合は一時中断と判断する。これにより、判定回路２４は、簡単に一時中断またはリセットを判定することができる。

さらに、消去制御回路２０は、ステップＳ１８のように、消去動作を一時中断した後、ステップＳ３０のように第１コマンドＤ０ｈが入力されると、ステップＳ３４のように、消去動作を再開することができる。このように、第１コマンドＤ０ｈを用い消去動作を再開するため、コマンドを追加することなく、消去動作の再開を行うことができる。

さらに、ステップＳ２０のように、消去制御回路２０が消去動作を一時中断した際、アドレスラッチ回路２８（記憶部）は、次に消去動作を行うメモリセルアレイ１０の内部アドレスＡｉｚを保持アドレスとして保持する。ステップＳ３４において、消去動作を再開した際に保持アドレスを消去を再開する内部アドレスＡｉｚとして出力する。このように、アドレスラッチ回路２８が消去動作を一時中断した際にアドレスを保持し、消去動作を再開した際に、保持していたアドレスを用いることにより、一時中断した時点のアドレスから消去動作を再開することができる。

さらに、消去制御回路２０は、消去動作を一時中断した後、ステップＳ２２のように、所定時間経過する前に第２コマンドＦＦｈが入力された場合はステップＳ３６のように消去動作を終了する。これにより、消去動作の一時中断中であっても、消去動作を中断することができる。なお、消去動作の一時中断中は、第２コマンドＦＦｈが入力しても第２コマンドＦＦｈは無効としてもよい。

さらに、ステップＳ２２において、Ｎｏである場合、それ以降は第２コマンドＦＦｈを受け付けない。つまり、消去制御回路２０は、消去動作を一時中断した後、所定時間経過した後に第２コマンドＦＦｈが入力された場合は第２コマンドＦＦｈを無効とする。消去動作が一時中断しているときに、再度消去動作を一時中断する必要はないため、第２コマンドＦＦｈが入力されても、第２コマンドＦＦｈを無効とすることが好ましい。

さらに、実施例１においては、コントローラ２２が出力する切り換え信号Ｓｗｈｚに応じ、コマンドレコーダ回路３０のコマンド解読をメインコマンドレコーダ回路３０ａが行うかサブコマンドレコーダ回路３０ｂが行うかが切り換わる。これにより、第２コマンドＦＦｈをリセットコマンドまたはサスペンドコマンドと認識することができる。このように、コマンドレコーダ回路３０を階層構造にすることにより、コマンドを追加することなく、１つのコマンドを用い複数の動作を行うことができる。図２は階層構造が２層の例であるが３層以上の階層構造とすることができる。

実施例１においては、メモリセルアレイ１０はＮＡＮＤ型メモリセルアレイの例であったが、ＮＯＲ型メモリセルアレイであってもよい。ＮＡＮＤ型メモリセルアレイは、メモリセルアレイ１０内のメモリセルをブロック単位で一括して消去する。よって、消去動作中に、消去動作の一時中断を行う要求が強く、本発明を適用することが有効である。なお、実施例１ではアドレスＡｄｄは複数ブロックのアドレスの例であったが、複数のメモリセルを含む単位のアドレスであればよい。

また、実施例１においては、第１の動作としてメモリセルの消去動作を例に説明したが、第１の動作はメモリセルの書き込み動作であってもよい。また、メモリセルの読み出し動作であってもよい。

以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である

図１は実施例１に係る半導体装置のブロック図である。 図２はコマンドレコーダ回路のブロック図である。 図３は実施例１の消去制御回路の動作を示すフローチャート（その１）である。 図４は実施例１の消去制御回路の動作を示すフローチャート（その２）である。 図５は実施例１のタイミングチャート（その１）である。 図６は実施例１のタイミングチャート（その２）である。 図７は実施例１のタイミングチャート（その３）である。 図８は実施例１のタイミングチャート（その４）である。 図９は実施例１のタイミングチャート（その５）である。

符号の説明

１０ メモリセルアレイ
１１ ストリング
１２ Ｘデコーダ
１４ Ｙデコーダ
１６ 高電圧生成回路
２０ 消去制御回路
２２ コントローラ
２４ 判定回路
２６ タイマー回路
２８ アドレスラッチ回路
３０ コマンドレコーダ回路
３２ 入出力回路

Claims (9)

1. 複数の不揮発性メモリセルを有するメモリセルアレイと、
   第１コマンドが入力されると前記メモリセルアレイの一部領域の前記メモリセルの第１の動作を開始し、その後、第２コマンドが入力されると、前記第１の動作を一時中断するか前記第１の動作をリセットするかを判断し、一時中断と判断した場合は前記第１の動作を一時中断し、リセットと判断した場合は前記第１の動作を終了する制御回路と、を具備することを特徴とする半導体装置。
2. 前記制御回路は、前記第１コマンドが入力された後、所定時間経過する前に前記第２コマンドが入力された場合はリセットと判断し、前記所定時間経過した後に前記第２コマンドが入力された場合は一時中断と判断することを特徴とする請求項１記載の半導体装置。
3. 前記制御回路は、前記第１の動作を一時中断した後、前記第１コマンドが入力されると、前記第１の動作を再開することを特徴とする請求項１または２記載の半導体装置。
4. 前記制御回路が前記第１の動作を一時中断した際、次に前記第１の動作を行う前記メモリセルアレイの内部アドレスを保持アドレスとして保持し、前記第１の動作を再開した際に前記保持アドレスを消去を再開する内部アドレスとして出力する記憶部を具備することを特徴とする請求項３記載の半導体装置。
5. 前記制御回路は、前記第１の動作を一時中断した後、所定時間経過する前に前記第２コマンドが入力された場合は前記第１の動作を終了することを特徴とする請求項２記載の半導体装置。
6. 前記制御回路は、前記第１の動作を一時中断した後、前記所定時間経過した後に前記第２コマンドが入力された場合は前記第２コマンドを無効とすることを特徴とする請求項５記載の半導体装置。
7. 前記メモリセルアレイはＮＡＮＤ型メモリセルアレイであることを特徴とする請求項１から５のいずれか一項記載の半導体装置。
8. 複数の不揮発性メモリセルを有するメモリセルアレイを具備する半導体装置の制御方法であって、
   第１コマンドが入力されると前記メモリセルアレイの一部領域の前記メモリセルの第１の動作を開始するステップと、
   その後、第２コマンドが入力されると、前記第１の動作を一時中断するか前記第１の動作をリセットするかを判断するステップと、
   一時中断と判断した場合は前記第１の動作を一時中断し、リセットと判断した場合は前記第１の動作を終了するステップと、を有することを特徴とする半導体装置の制御方法。
9. 前記第１の動作を一時中断するか前記第１の動作をリセットするかを判断するステップは、前記第１コマンドが入力後、所定時間を経過する前に前記第２コマンドが入力した場合はリセットと判断し、前記所定時間を経過した後に前記第２コマンドが入力した場合は一時中断と判断するステップであることを特徴とする請求項８記載の半導体装置の制御方法。

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