JP2008088541A - 銅のエッチング処理方法およびこの方法を用いてなる配線基板と半導体パッケージ - Google Patents
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Abstract
【解決手段】銅をエッチング処理する方法であって、銅を酸化処理して酸化銅とする工程、その後、前記酸化銅を酸性溶液で溶解する工程を有する、銅のエッチング処理方法。
【選択図】なし
Description
(反応式1) Cu+CuCl2→2CuCl
(反応式2) Cu+2FeCl3→CuCl2+2FeCl2
(反応式3) Cu+(NH4)2S2O8→CuSO4+(NH4)2SO4
(反応式4) Cu+Na2S2O8→CuSO4+Na2SO4
(反応式5) Cu+K2S2O8→CuSO4+K2SO4
(反応式6) Cu+H2O2+H2SO4→CuSO4+2H2O
本発明の銅のエッチング処理方法は、銅を酸化処理して酸化銅とする工程、および当該酸化銅を酸性溶液中で溶解する工程を有することをその特徴とするものである。つまり、銅の酸化工程と酸化銅の溶解工程を同時進行させるのではなく完全に分離して行うことで銅のエッチング量を制御し、微細な銅配線形成および均一厚みのエッチング除去を可能とするものである。なお、本発明においては、上記各処理工程の前処理として、銅表面の清浄化を行う脱脂処理、酸洗処理あるいはこれら処理を適宜組み合わせて行うことが好ましい。
銅を酸化処理して酸化銅とする工程において適用可能な酸化処理手段としては、特に限定されないが、例えば、加熱酸化処理、酸素プラズマ処理、オゾン処理、過酸化水素水処理、酸化剤を含むアルカリ性溶液による処理などを挙げることができる。この酸化処理により100nm以上の厚みの酸化銅を形成するためには、加熱酸化処理、または酸化剤を含むアルカリ性溶液による処理(下記反応式7(酸化剤が亜塩素酸ナトリウムの場合)参照)を適用することが好ましい。更に、酸化銅の生成量をコントロールしやすい酸化剤を含むアルカリ性溶液による処理が最も好ましい。
(反応式7) 2Cu+NaClO2→2CuO+NaCl
上記加熱酸化処理は、空気中または酸素を含む雰囲気中で銅を加熱することで当該銅を酸化銅とする方法である。加熱方法等は特に問わないが、全体に均一に酸化銅を形成するためには、オーブン等で加熱することが好ましい。加熱条件は、形成する酸化銅の厚みによって適宜選択すればよいが、温度150〜250℃で10〜60分程度加熱することが好ましい。
上記酸化剤を含むアルカリ性溶液による処理は、当該溶液により銅を直接酸化処理する方法と、銅表面に銅よりも貴な金属を離散的に形成した後、当該溶液により銅を酸化処理する方法が挙げられ、これにより、銅に酸化銅の結晶による連続膜を形成することができる。短時間で緻密且つ均一な酸化銅の結晶による連続膜を形成できる点で、後者の方法を適用することが好ましい。前者の方法の場合、処理時間が短いと銅表面に不均一な酸化銅の結晶が生成し(非特許文献4参照)、部分的に金属銅が残り、その結果、酸性溶液で浸漬処理しても均一厚みで銅を除去できない恐れがあり、また、銅を完全に酸化銅の膜にするために処理時間を長くすると、必要以上に配線表面を酸化してしまう恐れがあるため、L/S=15μm/15μm以下または配線厚み15μm以下の微細配線形成には不利である。これに対し、後者の方法、すなわち、銅表面に銅よりも貴な金属を予め離散的に形成した後、酸化剤を含むアルカリ性溶液で銅を酸化処理する方法では、当該貴金属処理によって銅表面の電位が上がり、酸化剤による銅の酸化反応を促進させることができるため、銅を短時間で緻密且つ均一な酸化銅の結晶による連続膜とすることができ、その結果、エッチング量の制御が容易となり、均一厚みのエッチング除去や微細配線形成に有利となる。なお、上記「緻密且つ均一」とは、銅表面の形状を走査型電子顕微鏡(SEM)により、あるいは集束イオンビーム加工観察装置(FIB)により加工を行い、走査イオン顕微鏡(SIM)像を用いて観察した時に、酸化処理によって生成した酸化銅の結晶あるいは金属銅の結晶の大きさおよび高さが1nm以上かつ1,000nm以下で形成され、結晶が密集しているという意味である。また、「酸化銅の結晶による連続膜」とは、参照極(R.E.)に銀・塩化銀電極(Ag/AgCl)を使用し、ポテンショスタット(北斗電工製HA−501)を用いて、酸化処理時に銅表面の自然電位を測定した時、(+)の電位に変化した時点における銅表面の状態を意味する。
上記酸化剤を含むアルカリ性溶液としては、特に限定されないが、例えば、アルカリ金属またはアルカリ土類金属などを含むアルカリ性溶液に、塩素酸塩、亜塩素酸塩、次亜塩素酸塩、過塩素酸塩、ペルオキソ二硫酸塩等の酸化剤がさらに含まれるアルカリ性溶液であることが好ましい。上記アルカリ金属やアルカリ土類金属などを含むアルカリ性溶液は、例えば、水酸化ナトリウム、水酸化カリウム、炭酸ナトリウム等のアルカリ金属化合物やアルカリ土類金属化合物を水あるいはイオン交換樹脂により処理した水などの溶媒に添加することで得ることができる。また、上記酸化剤は、より具体的には、例えば、次亜塩素酸ナトリウム、亜塩素酸ナトリウム、塩素酸ナトリウム、過塩素酸ナトリウム、次亜塩素酸カリウム、亜塩素酸カリウム、塩素酸カリウム、過塩素酸カリウム、ペルオキソ二硫酸アンモニウム、ペルオキソ二硫酸カリウム、ペルオキソ二硫酸ナトリウム等が挙げられ、特に、保存安定性、安全性等の取扱い性や価格などの観点から、亜塩素酸ナトリウムが好ましい。また、上記アルカリ性溶液にリン酸塩を添加することが好ましい。使用できるリン酸塩としては、特に限定されないが、例えば、リン酸三ナトリウム、リン酸三カリウム、リン酸三リチウム等が挙げられる。さらに、上記アルカリ性溶液に公知の有機酸やキレート剤を添加してもよい。
上記銅より貴な金属を離散的に銅表面に形成する方法としては、特に限定されないが、銅よりも貴な金属を、無電解めっき、電気めっき、置換めっき、スプレー噴霧、塗布、スパッタリング、蒸着等により、下地の銅表面を完全に覆うことなく、銅表面に均一に分散するように形成することが好ましい。より好ましくは、銅より貴な金属を置換めっきにより離散的に銅表面に形成する方法である。置換めっきは、銅と銅よりも貴な金属とのイオン化傾向の違いを利用するものであり、これによれば銅より貴な金属を容易かつ安価に銅表面に離散的に形成することができる。
本発明では、上記のようにして銅を酸化処理して所定厚みの酸化銅の層を形成した後、当該酸化銅を酸性溶液により溶解する処理を行う(下記反応式8(酸性溶液が硫酸の場合)参照)。
(反応式8) 2CuO+2H2SO4→2CuSO4+2H2O
本発明の配線基板は、本発明の銅のエッチング処理方法を適用して形成された配線を有するものである。以下、本発明の配線基板の一実施形態として、半導体チップ搭載用基板を例に挙げ、その一般的な構造、本発明の銅のエッチング処理方法を適用して半導体チップ搭載用基板を製造する方法、および当該基板を用いた半導体パッケージについて、図面を用いて説明するが、本発明はこれら記載に限定されるものではない。
図1に、本発明の半導体チップ搭載用基板の一実施形態の断面模式図を示す。ここでは、ビルドアップ層(層間絶縁層)を片面に2層形成した実施形態で説明するが、ビルドアップ層は必要に応じて両面に形成しても良い(図8参照)。
上記コア基板100の材質は、一定以上の強度と絶縁性を有するものであれば、特に限定されないが、有機基材、セラミック基材、シリコン基材、ガラス基材などが使用できる。熱膨張係数や絶縁性を考慮すると、セラミック基材やガラス基材を用いることが好ましい。ガラス基材としては、非感光性ガラス基材や感光性ガラス基材を用いることができ、非感光性ガラス基材としては、例えば、ソーダ石灰ガラス(成分例:SiO265〜75wt%、Al2O30.5〜4wt%、CaO5〜15wt%、MgO0.5〜4wt%、Na2O10〜20wt%)、ホウ珪酸ガラス(成分例:SiO265〜80wt%、B2O35〜25wt%、Al2O31〜5wt%、CaO5〜8wt%、MgO0.5〜2wt%、Na2O6〜14wt%、K2O1〜6wt%)等が挙げられる。また、感光性ガラスとしては、例えば、Li2O−SiO2系結晶化ガラスに感光剤として金イオン及び銀イオンを含むものが挙げられる。
上記ビルドアップ層(層間絶縁層)104は、絶縁材料からなる層であればよく、その材質は特に限定されない。絶縁材料としては、熱硬化性樹脂、熱可塑性樹脂、またはそれらの混合樹脂を使用することができ、特に限定されないが、熱硬化性樹脂を主成分として用いることが好ましい。熱硬化性樹脂としては、フェノール樹脂、尿素樹脂、メラミン樹脂、アルキド樹脂、アクリル樹脂、不飽和ポリエステル樹脂、ジアリルフタレート樹脂、エポキシ樹脂、ポリベンゾイミダゾール樹脂、ポリアミド樹脂、ポリアミドイミド樹脂、シリコン樹脂、シクロペンタジエンから合成した樹脂、トリス(2−ヒドロキシエチル)イソシアヌラートを含む樹脂、芳香族ニトリルから合成した樹脂、3量化芳香族ジシアナミド樹脂、トリアリルトリメタリレートを含む樹脂、フラン樹脂、ケトン樹脂、キシレン樹脂、縮合多環芳香族を含む熱硬化性樹脂、ベンゾシクロブテン樹脂等を用いることができる。熱可塑性樹脂としては、ポリイミド樹脂、ポリフェニレンオキサイド樹脂、ポリフェニレンサルファイド樹脂、アラミド樹脂、液晶ポリマ等が挙げられる。また、絶縁材料には充填材を添加しても良い。充填材としては、シリカ、タルク、水酸化アルミニウム、ホウ酸アルミニウム、窒化アルミニウム、アルミナ等が挙げられる。
上記コア基板100の熱膨張係数は、特に限定されないが、半導体チップの熱膨張係数と近似していて、かつビルドアップ層の熱膨張係数と近似していることが好ましく、半導体チップ、コア基板、ビルドアップ層の各々の熱膨張係数をα1、α2、α3(ppm/℃)としたとき、α1≦α2≦α3であることがより好ましい。
上記ビルドアップ層のヤング率は、1〜5GPaの範囲であることが、熱ストレスに対する応力緩和の点で好ましい。ビルドアップ層のヤング率と熱膨張係数は、充填材の添加量で制御することができ、好ましくは、ビルドアップ層の熱膨張係数が10〜40ppm/℃で、ヤング率が1〜5GPaとなるように調整する。
配線の配置は、特に限定されないが、図5や図6(内層配線、層間接続端子等は省略)に示すように、少なくとも半導体チップが搭載される側には、半導体チップ接続端子16(ワイヤボンド端子等)を配置し、その反対面には、マザーボードと電気的に接続される外部接続端子(はんだボール等が搭載される箇所)及びそれらを繋ぐ展開配線、層間接続端子等を配置する。なお、図5は、半導体チップ接続端子16より内側に外部接続端子19を形成したファン−インタイプの半導体チップ搭載用基板であり、図6は、半導体チップ接続端子16の外側に外部接続端子19を形成したファン−アウトタイプの半導体チップ搭載用基板であるが、これらを組み合わせたタイプでもよい。また、図5および図6において、13は半導体パッケージ領域、14はダイボンドフィルム接着領域(フリップチップタイプ)、15は半導体チップ搭載領域(フリップチップタイプ)、17はダイボンドフィルム接着領域(ワイヤボンドタイプ)、18は半導体チップ搭載領域(ワイヤボンドタイプ)、20は展開配線を示す。
半導体チップ搭載用基板の形状は、特に問わないが、図7に示すようなフレーム形状であることが好ましい。半導体チップ搭載用基板の形状をフレーム形状とすることで、半導体パッケージの組立てを効率よく行うことができる。以下、フレーム形状の半導体チップ搭載用基板の好ましい形態について図7を用いて詳細に説明する。
本発明による半導体チップ搭載用基板の製造方法は、本発明の銅のエッチング処理方法を適用して銅配線パターンを形成する工程を有するものであり、その他の、バイアホール形成やビルドアップ層形成等の工程は公知の手段により行うことができる。本発明による配線形成工程は、特に、配線幅が15μm以下(L/S=15μm/15μm以下)の様な微細配線形成を行う場合に好適であり、例えば、コア基板表面またはビルドアップ層上に銅層を形成し、銅層の不要な箇所を本発明の銅のエッチング処理方法を適用して除去する方法(サブトラクティブ法)や、コア基板表面またはビルドアップ層上に銅層(シード層)を形成し、その後、当該銅層上に電解めっきで必要な配線を形成した後、露出している上記銅層(配線パターン部以外の銅層)を本発明の銅のエッチング処理方法を適用して除去する方法(セミアディティブ法)により微細配線形成を行うことができる。また、上記銅層の厚みを薄く形成する際に、本発明の銅のエッチング処理方法を適用することもできる。
以下、微細配線を有し信頼性の高い半導体パッケージを得る上で好ましい半導体チップ搭載用基板の製造方法の一実施形態を、図2(a)〜(g)の断面模式図を参照しながら工程ごとに説明する。ただし、各工程の順番は、本発明の目的を逸脱しない範囲で、特に限定しない。
(工程a)は、図2の(a)に示すように、コア基板100の両面に、第1の銅層118aおよび第2の銅層118bを形成する工程である。これら銅層は、例えば、コア基板100上に銅箔を積層したり、無電解銅めっきを施すことで形成することができる。ここでは、銅箔を積層接着する場合について説明する。
(工程b)は、図2(b)に示すように、後述する第1の配線106aと第2の配線106bとを接続するための第1の層間接続用IVH(バイアホール)102を形成する工程である。
(工程c)は、図2(c)に示すように、コア基板100上に第1の配線106aと反対側の面に第2の配線106bを形成する工程である。なお、第1の配線106aは、第1の層間接続端子101及び半導体チップ接続端子(半導体チップと電気的に接続される部分)を含んでいる。また、第2の配線106bは、第2の層間接続端子103を含んでいる。
(工程d)は、図2(d)に示すように、上記第2の配線106bを形成した面にビルドアップ層(層間絶縁層)104を形成する工程である。
(工程e)は、図2(e)に示すように、上記ビルドアップ層104に第2の層間接続用IVH(バイアホール)108を形成する工程であり、その形成手段は、上記(工程b)における第1の層間接続用IVH102と同様に行うことができる。
(工程f)は、図2(f)に示すように、第2のIVH108が形成されたビルドアップ層上に、第3の配線106cを形成する工程である。ここで、当該第3の配線は、上記(工程c)において、第1もしくは第2の配線を本発明の銅のエッチング処理方法を適用する方法により形成した場合には、従来公知の方法を適用して形成してもよいが、下記(工程f−1)〜(工程f−4)では、本発明の好ましいエッチング処理方法を適用して当該第3の配線106cを形成する場合について説明する。
まず、IVH108が形成されたビルドアップ層上に、蒸着、めっき、スパッタリング等により接着金属層(Cr層)とその上に薄いシード層(薄膜銅118c)を形成する。その後、当該シード層上に、めっきレジストを必要なパターンに形成し、シード層を介して電解銅めっきにより配線を形成した後、めっきレジストを剥離する。
次に、少なくともシード層の露出表面を、必要に応じて脱脂処理、酸洗浄を行う。
次に、前述の、銅よりも貴な金属を離散的にシード層の露出表面に形成し、これを酸化剤を含むアルカリ性溶液に浸漬することにより酸化処理を行い、シード層の露出面下の銅を酸化銅とする。その後、酸性溶液により酸化銅を溶解することにより配線パターン部以外の銅のシード層をエッチング除去する。
最後に、フェリシアン化カリウムを含むアルカリ性溶液により処理を行うことにより、Cr層を除去し、微細配線を形成することができる。
(工程d)から(工程f)までを繰り返すことで、図2(g)に示すような、ビルドアップ層104を2層有する半導体チップ搭載用基板を作製することができる。また、(工程d)から(工程f)をさらに繰り返すことで、更に多層化された半導体チップ搭載用基板を得ることも可能である。
本発明の半導体パッケージは、本発明の配線基板(半導体チップ搭載用基板)に半導体チップを搭載してなるものである。図3に、本発明の半導体パッケージの一実施形態(フリップチップタイプ半導体パッケージ)の断面模式図を示す。この半導体パッケージは、図2(g)の半導体チップ搭載用基板の所定位置に半導体チップ111が搭載され、外部接続端子107に、マザーボードとの電気的な接続を行うためのはんだボール114が形成されているもので、半導体チップと半導体チップ接続端子は接続バンプ112によりフリップチップ接続されている。また、半導体チップと半導体チップ搭載用基板の間はアンダーフィル材113で封止されている。アンダーフィル材の熱膨張係数は、半導体チップ及びコア基板100の熱膨張係数と近似していることが好ましいがこれに限定したものではない。さらに好ましくは(半導体チップの熱膨張係数)≦(アンダーフィル材の熱膨張係数)≦(コア基板の熱膨張係数)である。また、半導体チップの搭載には、異方導電性フィルム(ACF)や導電性粒子を含まない接着フィルム(NCF)を用いて行うこともでき、この場合、アンダーフィル材で封止する必要がなく、好ましい。さらに、半導体チップを搭載する際に超音波を併用すれば、電気的な接続が低温でしかも短時間で行うことができる。また、上記はんだボールは、共晶はんだやPbフリーはんだを用いることができる。上記はんだボールを外部接続端子107に固着する方法としては、例えば、N2リフロー装置などを用いることができるが、これに限定されない。
<半導体チップ搭載用基板の作製>
(工程a)
粗化処理および化成処理、防錆処理をしていない18μmの電解銅箔マット面(M面)を、200ml/Lに調整した酸性脱脂液Z−200(ワールドメタル社製、商品名)に、液温50℃で2分間浸漬した後、液温50℃の水に2分間浸漬することにより湯洗し、さらに1分間水洗した。次いで、3.6Nの硫酸水溶液に1分間浸漬し、1分間水洗した。
熱板昇温速度:5℃/min
熱板保持温度・時間:200℃・90min
加圧時間:30kgf/cm2・155min
熱板冷却速度:5℃/min
熱板冷却時間:30min
コア基板100の第2の銅層118bの側から第1の銅層118aに到達するまでドリルでΦ150μmの穴を形成し、ついで、穴内のデスミア処理を行った。デスミア処理は、膨潤液サーキュポジットホールプリップ4125(ローム・アンド・ハース電子材料株式会社、製品名)に銅層付きコア基板を80℃で3分浸漬し、3分間水洗した後、デスミア液サーキュポジットMLBプロモーター213(ローム・アンド・ハース電子材料株式会社、製品名)に80℃で5分浸漬後、3分間水洗し、さらに、還元液サーキュポジットMLB216−4(ローム・アンド・ハース電子材料株式会社、製品名)に40℃で3分浸漬後、3分間水洗し、85℃で30分間乾燥させることで行った。
(工程a)で形成された第1の銅層118a上に、第1の配線106aの形状にエッチングレジストを形成し、また、第2の銅層118b上に、第2の配線106bの形状にエッチングレジストを形成し、塩化第二銅130g/Lおよび塩酸100g/Lを含むエッチング液を用いて各銅層をエッチングして、その後、エッチングレジストを除去することで、第1の配線106a(第1の層間接続端子101及び半導体チップ接続端子を含む)および第2の配線106b(第2の層間接続端子103を含む)を形成した。
(工程c)で形成した第2の配線106b表面を、200ml/Lに調整した酸性脱脂液Z−200(ワールドメタル社製、商品名)に液温50℃で2分間浸漬した後、液温50℃の水に2分間浸漬することにより湯洗し、1分間水洗し、さらに、3.6Nの硫酸水溶液に1分間浸漬し、1分間水洗した。この前処理工程を経た配線表面を置換パラジウムめっき液SA−100(日立化成工業株式会社、製品名)に30℃で3分間浸漬して1.0μmol/dm2の置換パラジウムめっきを施した後、1分間水洗し、りん酸三ナトリウム10g/Lおよび水酸化カリウム25g/Lを含むアルカリ性溶液に亜塩素酸ナトリウム15g/L添加した酸化処理液に50℃で1分間浸漬した。この後、当該配線の酸化処理済み表面を、5分間水洗し、還元処理液HIST−100D(日立化成工業株式会社製、商品名)に30℃で1分間浸漬し、10分間水洗を行い、さらに85℃で30分間乾燥させることで、配線表面の粗化処理を行った。
熱板昇温速度:5℃/min
熱板保持温度・時間:175℃・20min、200℃・90min
加圧時間:5kgf/cm2・10min、30kgf/cm2・165min
熱板冷却速度:5℃/min
熱板冷却時間:30min
上記で形成したビルドアップ層104の表面から第2の層間接続用端子103に到達するまで、レーザで穴径50μmの第2のIVH108となる穴を形成した。レーザにはYAGレーザLAVIA−UV2000(住友重機械工業株式会社製、商品名)を使用し、周波数4kHz、ショット数20、マスク径0.4mmの条件でIVHとなる穴の形成を行った。その後、(工程b)と同様の方法でデスミア処理を行った。
(工程f−1)
上記で形成したビルドアップ層104上に第3の配線106c及び第2のIVH108を形成するために、ビルドアップ層104上にスパッタリングにより、厚さ20nmのCr層(接着金属層)を形成し、さらに当該Cr層上に厚さ200nmの薄膜銅層118cを形成することで、シード層を形成した。スパッタリングは、日本真空技術株式会社製MLH−6315を用いて以下に示した(条件3)で行った。
Cr層
電流:5.0A
電圧:350V
アルゴン流量:35SCCM(0.059Pa・m3/s)
圧力:5×10−3Torr(6.6×10−1Pa)
成膜速度:0.3nm/秒
薄膜銅層
電流:3.5A
電圧:500V
アルゴン流量:35SCCM(0.059Pa・m3/s)
圧力:5×10−3Torr(6.6×10−1Pa)
成膜速度:5nm/秒
次に、シード層の露出表面を、200ml/Lに調整した酸性脱脂液Z−200(ワールドメタル社製、商品名)に液温50℃で2分間浸漬した後、液温50℃の水に2分間浸漬することにより湯洗し、さらに1分間水洗した。次いで、3.6Nの硫酸水溶液に1分間浸漬し、1分間水洗した。
上記前処理工程を経たシード層表面を、置換パラジウムめっき液SA−100(日立化成工業株式会社、製品名)に30℃で10秒間浸漬して0.06μmol/dm2の置換パラジウムめっきを施した後、1分間水洗し、りん酸三ナトリウム10g/Lおよび水酸化カリウム25g/Lを含むアルカリ性溶液に亜塩素酸ナトリウム15g/L添加した酸化処理液に80℃で2分間浸漬した。この後、酸化処理されたシード層を5分間水洗し、5%塩酸溶液に30℃で1分間浸漬し、さらに5分間水洗を行い、配線パターン部以外のシード層(薄膜銅層)118cをエッチング除去した。
上記エッチング処理工程を経た後に、フェリシアン化カリウム150g/Lおよび水酸化カリウム25g/L含む処理液に40℃で1分間浸漬することにより、Cr層のエッチングを行った。この後、5分間水洗し、85℃で30分間乾燥させ、L/S=10μm/10μmの第3の配線106cを形成した。
最後にソルダーレジスト109を形成し、外部接続端子107および半導体チップ接続端子に金めっき処理を施すことで、図1(1パッケージ分の断面図)、図5(1パッケージ分の平面図)、及び図7(半導体チップ搭載用基板全体図)に示すようなファン−インタイプBGA用半導体チップ搭載用基板を作製した。
(工程h)
次に、上記で得た半導体チップ搭載用基板の半導体チップ搭載領域に、接続バンプ112が形成された半導体チップ111を、フリップチップボンダを用いて超音波を印加しながら必要な数だけ搭載した。さらに、半導体チップ搭載用基板と半導体チップの隙間に、半導体チップ端部からアンダーフィル材113を注入し、オーブンを用いて80℃で1時間の1次硬化及び150℃で4時間の2次硬化を行った。次に、外部接続端子107に直径0.45mmの鉛・錫共晶はんだボール114をN2リフロー装置用いて融着した。最後に、幅200μmのブレードを装着したダイサーで半導体チップ搭載用基板を切断し、図3に示すような半導体パッケージを作製した。
実施例1の(工程f−3)において、5%塩酸溶液の代わりに5%硫酸溶液を用いた以外は、実施例1と同様にしてファン−インタイプBGA用半導体チップ搭載用基板及び半導体パッケージを作製した。
実施例1の(工程f−3)において、5%塩酸溶液の代わりに5%硝酸溶液を用いた以外は、実施例1と同様にしてファン−インタイプBGA用半導体チップ搭載用基板及び半導体パッケージを作製した。
実施例1の(工程f−3)において、置換パラジウムめっき液SA−100の代わりに、置換金めっき液HGS−500(日立化成工業株式会社、製品名)を用い、シード層表面に0.2μmol/dm2の置換金めっきを施した以外は、実施例1と同様にしてファン−インタイプBGA用半導体チップ搭載用基板及び半導体パッケージを作製した。
実施例1の(工程f−3)において、置換パラジウムめっき液SA−100の代わりに、硝酸銀7.5g/L、水酸化アンモニア75g/Lおよびチオ硫酸ナトリウム5水和物20g/Lを含む置換銀めっき液を用い、シード層表面に0.2μmol/dm2の置換銀めっきを施した以外は、実施例1と同様にしてファン−インタイプBGA用半導体チップ搭載用基板及び半導体パッケージを作製した。
実施例1の(工程f−3)において、シード層表面に置換パラジウムめっきを施さずに酸化処理を行い、また、5%塩酸溶液の代わりに5%硫酸溶液を用いた以外は、実施例1と同様にしてファン−インタイプBGA用半導体チップ搭載用基板及び半導体パッケージを作製した。
実施例1の(工程f−3)の代わりに、シード層を、塩化第二銅130g/Lおよび塩酸100g/Lを含むエッチング液に30℃で1分間浸漬し、5分間水洗を行うことでエッチング除去した以外は、実施例1と同様にしてファン−インタイプBGA用半導体チップ搭載用基板及び半導体パッケージを作製した。
実施例1の(工程f−3)の代わりに、シード層を、ペルオキソ二硫酸アンモニウム240g/Lを含むエッチング液に30℃で1分間浸漬し、5分間水洗を行うことでエッチング除去した以外は、実施例1と同様にしてファン−インタイプBGA用半導体チップ搭載用基板及び半導体パッケージを作製した。
実施例1の(工程f−3)の代わりに、シード層を、硫酸70g/Lおよび過酸化水素水30g/Lを含むエッチング液に30℃で0.5分間浸漬しし、5分間水洗を行うことでエッチング除去した以外は、実施例1と同様にしてファン−インタイプBGA用半導体チップ搭載用基板及び半導体パッケージを作製した。
実施例1〜6及び比較例1〜3で得た各々22個の半導体パッケージを、吸湿処理を行った後に、到達温度240℃、長さ2mのリフロー炉に0.5m/分の条件で流し、リフローを行った。その後、各サンプルについてクラック発生の有無を調べ、発生したサンプルをNGとした。結果を表1に示す(NG数が「1/22」の場合、クラック発生サンプルが22個中に1個あったということである。以下同様。)。
(評価用基板の作製)
実施例7
(工程a’)
図12(a’)に示すように、コア基板100として0.4mm厚のソーダガラス基板(熱膨張係数11ppm/℃)を用意し、片面にスパッタリングにより厚さ20nmのCr層(接着金属層)を形成し、さらに当該Cr層上に厚さ200nmの薄膜銅118cを形成した。なお、スパッタリングの条件は実施例1に示す(工程f−1)(条件3)と同様である。
(工程c’−1)
次に、薄膜銅層118c上に、スピンコート法でめっきレジストPMER P−LA900PM(東京応化工業株式会社製、商品名)を塗布し、膜厚10μmのめっきレジスト層を形成した。ついで、めっきレジスト層を1000mJ/cm2の条件で露光した後、PMER現像液P−7Gに23℃で6分間浸漬し、レジストパターンを形成した。その後、硫酸銅めっき液を用いて電気銅めっきを行い、厚さ約5μmの配線106を形成し、めっきレジストを剥離した。めっきレジストの剥離は、メチルエチルケトンを用いて室温(25℃)で1分間浸漬して行った。
実施例1に示す(工程f−2)と同様にして、薄膜銅層露出面の前処理を行った。
実施例1に示す(工程f−3)と同様にして、銅配線パターン部以外の薄膜銅層をエッチング除去した。
実施例1に示す(工程f−4)と同様にして、Cr層のエッチングを行い、図12(c’)に示すような配線106を形成した(L/S=5μm/5μmの配線を有する基板(図9)とL/S=10μm/10μmの配線を有する基板(図10)の2種類)。
最後に、(工程c’)で形成した配線106上に(工程d)と同様にしてビルドアップ層104を形成し、絶縁信頼性評価用くし型基板を作製した(図12(d’))。
(工程c’)の(工程c’−3)を、実施例2における(工程f−3)と同様に行った(5%塩酸溶液の代わりに5%硫酸溶液を用いた)以外は、実施例7と同様にして絶縁信頼性評価用くし型基板を作製した。
(工程c’)の(工程c’−3)を、実施例3における(工程f−3)と同様に行った(5%塩酸溶液の代わりに5%硝酸溶液を用いた)以外は、実施例7と同様にして絶縁信頼性評価用くし型基板を作製した。
(工程c’)の(工程c’−3)を、実施例4における(工程f−3)と同様に行った(置換パラジウムめっきの代わりに置換金めっきを施した)以外は、実施例7と同様にして絶縁信頼性評価用くし型基板を作製した。
(工程c’)の(工程c’−3)を、実施例5における(工程f−3)と同様に行った(置換パラジウムめっきの代わりに置換銀めっきを施した)以外は、実施例7と同様にして絶縁信頼性評価用くし型基板を作製した。
(工程c’)の(工程c’−3)を、実施例6における(工程f−3)と同様に行った(置換パラジウムめっきを施さず、また5%塩酸溶液の代わりに5%硫酸溶液を用いた)以外は、実施例7と同様にして絶縁信頼性評価用くし型基板を作製した。
(工程c’)の(工程c’−3)の代わりに、比較例1と同様のエッチング除去を行った(塩化第二銅および塩酸を含むエッチング液を用いた)以外は、実施例7と同様にして絶縁信頼性評価用くし型基板を作製した。
(工程c’)の(工程c’−3)の代わりに、比較例2と同様のエッチング除去を行った(ペルオキソ二硫酸アンモニウムを含むエッチング液を用いた)以外は、実施例7と同様にして絶縁信頼性評価用くし型基板を作製した。
(工程c’)の(工程c’−3)の代わりに、比較例3と同様のエッチング除去を行った(硫酸および過酸化水素水を含むエッチング液を用いた)以外は、実施例7と同様にして絶縁信頼性評価用くし型基板を作製した。
実施例7〜12及び比較例4〜6で作製した各評価用くし型基板について、L/S=5μm/5μmおよびL/S=10μm/10μmの配線間(くし型間)の絶縁抵抗値を、アドバンテスト(株)社製R−8340A型デジタル超高抵抗微小電流計を用いて、室温でDC5Vの電圧を30秒間印加して測定した。また、1GΩ以下の絶縁抵抗測定には、(株)ヒューレット・パッカード(HP)社製デジタルマルチメータ3457Aを用いた。
実施例7〜12及び比較例4〜6で作製した各評価用くし基板のL/S=10μm/10μmの配線について、(工程c’)後、ビルドアップ層形成前に、そのアンダーカット(UC)幅および配線厚(H)を測定した(図11参照)。結果を表4に示す。但し、比較例4および5は、L/S=10μm/10μmの配線を形成することができず、サンプルを作製することができなかった。
13.半導体パッケージ領域
14.ダイボンドフィルム接着領域(フリップチップタイプ)
15.半導体チップ搭載領域(フリップチップタイプ)
16.半導体チップ接続端子
17.ダイボンドフィルム接着領域(ワイヤボンドタイプ)
18.半導体チップ搭載領域(ワイヤボンドタイプ)
19.外部接続端子
20.展開配線
21.ダミーパターン
22.半導体チップ搭載用基板
23.ブロック
24.補強パターン
25.切断位置合わせマーク
100 コア基板
101 第1の層間接続端子
102 第1の層間接続用IVH(バイアホール)
103 第2の層間接続端子
104 層間絶縁層(ビルドアップ層)
105 第3の層間接続用IVH(バイアホール)
106 配線
106a 第1の配線
106b 第2の配線
106c 第3の配線
107 外部接続端子
108 第2の層間接続用IVH(バイアホール)
109 絶縁被覆(ソルダーレジスト)
111 半導体チップ
112 接続バンプ
113 アンダーフィル材
114 はんだボール
115 金ワイヤ
116 半導体用封止樹脂
117 ダイボンドフィルム
118a 第1の銅層
118b 第2の銅層
118c 薄膜銅層
UC アンダーカット幅
H 配線厚
Claims (12)
- 銅をエッチング処理する方法であって、銅を酸化処理して酸化銅とする工程、その後、前記酸化銅を酸性溶液で溶解する工程を有する、銅のエッチング処理方法。
- 前記酸化処理を、酸化剤を含むアルカリ性溶液を用いて行う、請求項1に記載の銅のエッチング処理方法。
- 前記酸化剤が、塩素酸塩、亜塩素酸塩、次亜塩素酸塩、過塩素酸塩、ペルオキソ二硫酸塩からなる群から選択される1種以上である、請求項2に記載の銅のエッチング処理方法。
- 前記酸化処理する工程の前に、銅表面に銅よりも貴な金属を離散的に形成する工程をさらに有する、請求項1〜3のいずれかに記載の銅のエッチング処理方法。
- 前記銅よりも貴な金属が、金、銀、白金、パラジウム、ロジウム、レニウム、ルテニウム、オスミウム、イリジウムからなる群から選択される金属または前記金属を含む合金である、請求項4に記載の銅のエッチング処理方法。
- 前記銅よりも貴な金属の形成量が、0.001μmol/dm2以上かつ5μmol/dm2以下である、請求項4または5に記載の銅のエッチング処理方法。
- 請求項1〜6のいずれかに記載の銅のエッチング処理方法を適用して形成された銅配線を有する、配線基板。
- 前記銅配線の幅が15μm以下または銅配線の厚みが15μm以下である請求項7に記載の配線基板。
- 絶縁基材上に銅層を形成する工程、
前記銅層上に電気めっきにより銅配線パターンを形成する工程、および
前記銅配線パターン部以外の前記銅層を、請求項1〜6のいずれかに記載の銅のエッチング処理方法を適用して除去する工程、
を有する、配線基板の製造方法。 - 絶縁基材上に銅層を形成する工程、
請求項1〜6のいずれかに記載の銅のエッチング処理方法を適用して不要な前記銅層を除去し、銅配線パターンを形成する工程、
を有する、配線基板の製造方法。 - 前記銅層の厚みが1μm以下である、請求項9または10に記載の配線基板の製造方法。
- 請求項7もしくは8に記載の配線基板または請求項9〜11のいずれかに記載の製造方法により得られた配線基板に半導体チップを搭載してなる、半導体パッケージ。
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