JP2008084370A - メモリ試験装置およびメモリ試験方法 - Google Patents

Abstract

【課題】簡単なアドレス管理だけで複数個のメモリ試験を同時に実行できるメモリ試験装置およびメモリ試験方法を提供する。
【解決手段】メモリ試験装置のテストプロセッサ１は、複数の被試験デバイス（ＤＵＴ）に対して同時に、メモリブロック単位で試験信号を書き込み、読み出し、あるいは消去が可能である。ここでは、各ＤＵＴのバッドブロックを特定する識別値が記録される第１メモリ４、各ＤＵＴのメモリブロック単位で識別値を参照し、論理積演算された論理積データが記録される第２メモリ５を備え、ブロック判定部２によってバッドブロックが存在すると判定されたメモリブロックでは、ＤＵＴ番号識別部３によってバッドブロックが存在しないＤＵＴだけを順次に選択して、試験信号を書き込み、読み出し、および消去するメモリ試験が実施できる。
【選択図】図１

Description

本発明は、メモリ試験装置およびメモリ試験方法に関し、とくに複数の被試験デバイス（ＤＵＴ）に対してメモリブロック単位で同時に試験信号を書き込み、読み出し、あるいは消去が可能なメモリ試験方法に関する。

従来から、コンピュータなどの大容量データ蓄積手段としては、一般にディスクメモリが用いられていた。ところが、データ読み出し速度が速い不揮発性の半導体メモリで単位面積当りの記憶容量が大きくなり、消費電力が低減され、しかもその価格が安くなったことから、パソコンだけではなく携帯電話やディジタルカメラにも半導体メモリが広く利用されるようになった。

半導体メモリの一種に、一括消去型電気的消去および書き込み可能な、読み出し専用メモリとして、フラッシュメモリ（Ｆｌａｓｈ−Ｍｅｍｏｒｙ）が知られている。不揮発性を持つ記憶素子のフラッシュメモリには、ＮＡＮＤセル型のフラッシュメモリとＮＯＲ型フラッシュメモリがあって、それぞれに特徴を備えているが、前者は後者に比較して、その回路規模を小さくすることが可能であり、大容量化に適合している。書き込み速度や消去速度も比較的高速であるが、データアクセス用のコンタクトを複数ビットで共有し、ビット当りの占有面積を小さくしていることから、データへのランダムアクセスはブロック単位で行われる。

ＮＡＮＤセル型のフラッシュメモリでは、１ビットの情報を蓄積するために必要な回路構成（メモリセル構成）として、半導体基板上にＰ層を挟みこむようにＮ層を作り、そのＰ層の上に浮遊ゲートを形成し、さらにその上に制御ゲートを設けている。浮遊ゲートは酸化膜などの絶縁体で遮断されている。この浮遊ゲートに電子がある状態を”０”の情報、電子のない状態を”１”の情報に相当させて、データが記憶される。このフラッシュメモリへのデータの書き込みでは、Ｎ層をグランドに、制御ゲートに駆動電圧をかけて、ＦＮトンネリングにより電子を浮遊ゲート内に引き込み、注入する。また、Ｐ層に駆動電圧をかけて、浮遊ゲートから電子を引き抜くことで、データの消去が行われる。この浮遊ゲート内の電子は、浮遊ゲートを覆う絶縁体により保持されるため、電源を供給することなくデータを保持することができる。

図９は、２ＧビットのＮＡＮＤセル型フラッシュメモリのアドレス構成を示す図である。
この２Ｇビット（２５６Ｍ×８ビット）のフラッシュメモリは、ウェーハ上の１つのチップにおいて、８本のデータ入出力用のビットラインを備えた８ビットＩ／Ｏで構成され、各ビットは２０４８のブロックで構成され、各ブロックは６４ページで構成され、各ページが２０４８ビットのメモリセルで構成されている。

このように、メモリセルを駆動するのに必要なビットラインが複数のセルで共有されているため、データの書き込み、読み込みはページ単位で、消去は６４ページを一まとめにしたブロックとよばれる単位で一括して行われる。したがって、ＮＡＮＤセル型のフラッシュメモリでは、ページ書き込み、ページ読み出し、ブロック消去の３つの動作が基本となる。

こうしたフラッシュメモリを半導体メーカから購入して電子装置に組み込むユーザにとっては、メモリ試験を実施することにより製品の信頼性を保証することが一般的に必要とされている。その場合、従来からあるメモリ試験装置が使用されている。ところが、フラッシュメモリのメモリ試験では、ブロック単位で書き込み／読み出しが行われるため、書き込み／読み出しが出来ないセルが１つでも存在するブロックを不良ブロック（以下、バッドブロックという。）としている。そして、例えば図９に示すフラッシュメモリでは、その２０４８ブロックにおいて４０個以内のバッドブロックが存在していても良品のメモリとして出荷されている。これは、フラッシュメモリでは規定数未満のバッドブロックがあっても、良品として出荷できると規定されているからである。

ＮＡＮＤセル型のフラッシュメモリでは、バッドブロックの設定は、メーカ出荷試験時に行われている。不良モードの多くが”１”データが”０”に変化する不良であるため、バッドブロックに”０”データを書き込み、残り全ての良品ブロックを”１”データとした状態で出荷される。このため、フラッシュメモリを使用するホスト側では、バッドブロックを管理する技術が必要である。

図１０は、バッドブロックの識別値を用いた従来のメモリ試験手順の一例を示す図である。
最初に、試験するフラッシュメモリ（以下、ＤＵＴという。）の全てのメモリセルのデータを外部メモリへ読み出し、出荷試験時にメーカが設定したバッドブロックを示す識別値を確認しながら、フラッシュメモリ組込システム側でアドレステーブルを作成して、バッドブロックファイル１００に格納する（ステップＳ１０１）。このとき、バッドブロックは最大４０ブロックまで存在してもよい。

つぎに、バッドブロックとされたブロックを除いて、全ての良品ブロック（グッドブロック）のメモリセルについて、メモリブロック単位で所定の試験データを書き込み、その読み出し試験と消去試験を行う（ステップＳ１０１〜Ｓ１０６）。なお、グッドブロックの１〜６４ページのメモリセルには、すべて”１”データが記録されている。バッドブロックファイル１００には、このパス／フェイルの試験結果も格納される。ここでは、ブロック２がバッドブロックとされ、バッドブロック内のすべてのページが書き込み／読み出し禁止とされているため、ステップＳ１０３ではその試験は行われない。

同様のメモリ試験については、例えば特許文献１において、同時に多数のフラッシュメモリを出荷試験する場合に、バッドブロックが検出されたメモリはそのブロックの試験を中断し、他のメモリの試験は継続するようにして、試験時間を短縮した発明が記載されている。

また、特許文献２には、不良ブロックアドレス情報をＲＯＭ内に記憶して出荷し、この情報を参照してブロック管理テーブルを構築する発明が記載されている。これは、複数のメモリを同時にテストする際に、書き込み結果のベリファイ読み出し動作が不要となり、テスト時間が短縮できるというものである。
特開２００１−３１９４９３号公報 特開２００１−２７３７９８号公報

従来のメモリ試験装置では、複数のメモリを同時に接続して、書き込み／読み出し試験および消去試験が行えるように、複数のスロットが備えられているが、メーカ出荷時の試験によるバッドブロックを示すアドレスは、一般にそれぞれメモリ単体毎に異なる。すなわち、図１０に示すメモリ試験のように、ＤＵＴを１個ずつ測定しないと、ユーザ側でのメモリ試験によってバッドブロックを示す”０”データが消去されるという不都合が生じる。そこで、ユーザ側では、大量のフラッシュメモリを受け入れた場合に、その良否を試験するための試験時間が長くなるという問題があった。

とくに、２Ｇビットの容量をもつ大型のメモリ単体では試験時間が大きくなるため、バッドブロックのアドレスが異なっている複数のメモリについて、同時に試験を行うことが望まれていた。

本発明はこのような点に鑑みてなされたものであり、簡単なアドレス管理だけで複数個のメモリ試験を同時に実行できるメモリ試験装置およびメモリ試験方法を提供することを目的とする。

本発明では、上記問題を解決するために、複数の被試験デバイス（ＤＵＴ）に対して同時に、メモリブロック単位で試験信号を書き込み、読み出し、あるいは消去が可能なメモリ試験装置において、前記各ＤＵＴのバッドブロックを特定する識別値が記録される第１の記憶手段と、前記各ＤＵＴのメモリブロック単位で前記識別値を参照し、論理積演算された論理積データが記録される第２の記憶手段と、前記第１の記憶手段から前記識別値を読み出して、前記ＤＵＴに前記バッドブロックが存在するか否かを識別するデバイス識別部と、前記第２の記憶手段から前記論理積データを読み出して、前記各ＤＵＴのいずれかに前記バッドブロックが存在するか否かを判定するブロック判定部と、を備え、前記ブロック判定部によって前記バッドブロックが存在すると判定されたメモリブロックでは、前記デバイス識別部によって前記バッドブロックが存在しないＤＵＴだけを順次に選択して、前記試験信号を書き込み、読み出し、および消去するメモリ試験を実施することを特徴とするメモリ試験装置が提供される。

本発明では、複数個の被試験デバイス（ＤＵＴ）に対してメモリ試験を行う際、バッドブロックを回避して、グッドブロックに対してだけ効率よく試験が行える。

本発明によれば、簡単なアドレス管理だけで複数のフラッシュメモリの同時測定が可能となるから、試験時間の短縮化を実現することができる。

以下、図面を参照してこの発明の実施の形態について説明する。図１は、実施の形態に係るメモリ試験装置を示すシステム構成図である。
このメモリ試験装置は、複数の被試験デバイス（ＤＵＴ）が接続可能であって、それらに対してメモリブロック単位で同時に試験信号を書き込み、読み出し、あるいは消去が可能なテストプロセッサ１を備えている。テストプロセッサ１には、ブロック判定部２とＤＵＴ番号識別部３が接続され、ＤＵＴ番号識別部３には各ＤＵＴのバッドブロックを特定する識別値が記録される第１メモリ４が接続されている。

第１メモリ４には、メモリ試験装置に接続可能なＤＵＴの最大値、例えばＤＵＴ１乃至ＤＵＴ３２に対応する３２個のブロックファイル４１，４２…が格納されている。また、ＤＵＴ番号識別部３は第１メモリ４からそれぞれの識別値を読み出して、バッドブロックが存在するＤＵＴを識別するデバイス識別部を構成している。

ブロック判定部２には第２メモリ５が接続されていて、この第２メモリ５には、メモリ試験装置に接続されたＤＵＴ１乃至ＤＵＴ３２のメモリブロック単位でそれらの識別値を参照して、論理積演算された論理積データがアンド値ファイルとして記録される。このブロック判定部２では、第２メモリ５から論理積データを読み出して、各ＤＵＴ１乃至ＤＵＴ３２のいずれかにバッドブロックが存在するか否かを判定している。

したがって、このブロック判定部２により、各ＤＵＴ１乃至ＤＵＴ３２の対応するメモリブロックにバッドブロックが存在しないと判定されたとき、テストプロセッサ１では接続された全てのＤＵＴ１乃至ＤＵＴ３２に試験信号を書き込み、読み出し、および消去する試験が同時に行われる。また、ブロック判定部２によってバッドブロックが存在するとされたメモリブロックについては、ＤＵＴ番号識別部３によってバッドブロックでないＤＵＴだけが選択されて、テストプロセッサ１で順次に試験が行われるものである。

つぎに、上述したメモリ試験装置における試験順序について説明する。
図２は、実施の形態に係るメモリ試験方法を示すフローチャートである。ここでは、一例として２個のＤＵＴ１、ＤＵＴ２の同時測定について説明する。

最初は、テストプロセッサ１では接続されたＤＵＴ１の各メモリセルを読み、そこに含まれているバッドブロックのブロック番号を検索する（ステップＳ１）。つぎに、ＤＵＴ１のバッドブロックファイルを作成して、第１メモリ４に格納する（ステップＳ２）。

同様に、ＤＵＴ２の各メモリセルを読んで、そこに含まれているバッドブロックのブロック番号を検索し（ステップＳ３）、ＤＵＴ２のバッドブロックファイルを作成して、第１メモリ４に格納する（ステップＳ４）。

つぎに、第１メモリ４に格納されている２つのバッドブロックファイルを参照して、各メモリブロックに対応する識別値の論理積を演算する（ステップＳ５）。そして、ＤＵＴ１、ＤＵＴ２のアンド値ファイルを作成して、第２メモリ５に格納する（ステップＳ６）。

テストプロセッサ１で各メモリブロックの試験を行うためには、試験ブロックの番号Ｂを指定する。ここでは、ブロック番号Ｂ＝１から試験が開始される（ステップＳ７）。つぎに、ブロック判定部２で第２メモリ５のアンド値ファイルを参照し（ステップＳ８）、「ＤＵＴ１、ＤＵＴ２のＡＮＤ値」（以下、単にアンド値という。）を調べる（ステップＳ９）。

このとき、アンド値が論理値”１”であればステップＳ１０に進み、２個のＤＵＴ１、ＤＵＴ２について同時試験が行われる。この試験の詳細については後述するが、書き込み試験、読み出し試験、および消去試験が順次実行され、当該ＤＵＴのメモリブロックの良、バッドが試験結果として記録される（ステップＳ１１）。

つぎに、試験ブロックの番号ＢをＢ＋１に更新し（ステップＳ１２）、つぎのステップＳ１３に進む。ここで、更新された試験ブロックが最大値Ｂｍａｘを超えていれば試験は終了し、超えていなければステップＳ８に戻って、再びアンド値ファイルが参照される。そして、ＡＮＤ値ファイルの論理値が”０”であればステップＳ１４に進み、ＤＵＴ番号識別部３で第１メモリ４のＤＵＴ１のバッドブロックファイルを参照し、その識別値を調べる（ステップＳ１５）。

識別値が論理値”１”であれば、ステップＳ１６でＤＵＴ１の試験を実施し、論理値が”０”であれば試験を行わないで、次のステップＳ１７に進む。ここでは、ＤＵＴ番号識別部３で第１メモリ４のＤＵＴ２のバッドブロックファイルを参照し、その識別値を調べ（ステップＳ１８）、同様に、その識別値が論理値”１”であれば、ステップＳ１９でＤＵＴ２の試験を実施し、論理値が”０”であれば試験を行わない。

こうして、第１メモリ４から順番にＤＵＴ１，ＤＵＴ２のバッドブロックファイルを呼び出して、それぞれのブロック番号に対応する識別値を参照することによって、バッドブロック以外のメモリブロックについての試験を行うことができる。それらの試験結果は、ステップＳ１１で同時試験の結果と同様に記録される。

つぎに、バットブロックのメモリセルに書き込まれるセルデータについて説明する。
図３は、単位ブロックのメモリセル構成とセルデータの記録内容を示す図である。
２ＧビットのＮＡＮＤ型フラッシュメモリでは、上述した図９に示すように、単位ブロックが６４ページに区分され、各ページは２０４８ビットのメモリセルから構成される。このようなフラッシュメモリでは、最大４０ブロックまでバッドブロックが存在してもよいことになっているため、半導体装置メーカでは、出荷試験時に各メモリセルのビットデータとして”１”を書き込んだ状態とすることで、バッドブロックの設定が行われる。すなわち、１ページの０番地と、２ページの１番地のメモリセルが正常に動作しない場合、図３（ａ）に示すように、それぞれにビットデータ”０”を書き込んだ状態で出荷される。それにより、フラッシュメモリのユーザ側ではバッドブロックが特定できるようになっている。

したがって、ユーザ側で全ブロックからセルデータを読み出すことによって、バッドブロック番号をサーチし、それら以外のブロックで独自に書き込みと読み出し試験を行えばよい。なお、図３（ｂ）には良品ブロックにおけるセルデータの記録内容を示す。この場合、１ページから６４ページのすべてに、”１”データが書かれている。

図４は、２個のＤＵＴを同時試験測定するためのアンド値ファイルの作成手順を示す図である。
２個のＤＵＴ１，ＤＵＴ２から、各々対応するメモリブロックのセルデータを読み出して、ビットデータ”０”が含まれているかどうかをチェックすることによって、対応するブロックファイル４１，４２の識別値を決定している。ここでは、バッドブロックの場合に、識別値データとして論理値”０”を書き込み、グッドブロックの場合には、論理値”１”を書き込むようにしている。なお、図４ではブロック番号５まで示し、それ以降のブロック番号の識別値は省略した。

つぎに、ＤＵＴ１，ＤＵＴ２の各々ブロックファイル４１，４２を参照して、各ブロック番号１〜５毎に識別値の論理積データを演算して、アンド値が決定される。こうして、予めＤＵＴ１，ＤＵＴ２のアンド値ファイル５１を生成して、図１に示す第２メモリ５に格納しておく。このアンド値ファイル５１では、論理値”１”がバッドブロック無し、論理値”０”がバッドブロック有りと定義される。

すなわち、ＤＵＴ１の第２ブロックがバッドブロックであり、ＤＵＴ２の第４ブロックがバッドブロックであるとき、アンド値ファイル５１ではブロック番号２，４で論理値”０”がアンド値として記録され、それ以外のブロック番号に対応するアンド値は論理値”１”となる。なお、ここではＤＵＴが２個の場合について説明したが、メモリ試験装置に接続されたＤＵＴのすべてについて、メモリブロック単位で各識別値を参照することによってアンド値を決定し、アンド値ファイル５１を作成する必要がある。

このように試験するフラッシュメモリのすべてについて、バッドブロックが存在しない場合、アンド値が論理値”１”となることから、図１に示すメモリ試験装置では、そこに接続されたＤＵＴ１乃至ＤＵＴ３２が同時に書き込みおよび読み出し試験を行うことができる。しかし、ＤＵＴ１乃至ＤＵＴ３２のどれか一つにバッドブロックが存在する場合、アンド値が論理値”０”となる。そして、バッドブロックが存在するＤＵＴを除いたＤＵＴを順次に選択して、書き込み／読み出し試験が行われる。

つぎに、アンド値ファイル５１の識別値を用いたメモリ試験手順について説明する。
図５は、アンド値ファイルを用いた試験手順の一例を示す図である。
メモリ試験では、第２メモリ５のアンド値ファイル５１から論理積データを読み出して、その論理値が”１”であればＤＵＴ１，ＤＵＴ２の同時試験が行われる。また、ブロック２やブロック４の試験のように、その論理値が”０”である場合には、第１メモリ４から個別のＤＵＴ１，ＤＵＴ２のブロックファイル４１，４２を各々参照して、その識別値が”１”であるＤＵＴについてだけ、１個ずつ試験信号を書き込み、および読み出して、メモリ試験が行われる。

図６は、実施の形態に係るメモリ試験装置のハードウェア構成を示す図である。
試験ヘッド部１１には、ｎ個のＤＵＴが接続される。各ＤＵＴにはドライバ部１２から同時に試験信号が供給され、各ＤＵＴの所定のメモリブロックに同一の試験パターンが書き込まれる。ドライバ部１２には、各種の試験パターンを生成する試験パターン発生部１３が接続されている。

コンパレータ部１４には、試験パターン発生部１３が接続されており、各ＤＵＴに書き込まれた試験パターンが、その後の読み出し試験で同時に読み出される。したがって、コンパレータ部１４は各ＤＵＴのバッドブロックを特定することができる。なお、試験パターン発生部１３には試験項目設定ファイル１５が接続されている。

バッドブロックファイル生成部１６は、試験パターン発生部１３と接続されて、試験信号を書き込み、読み出し、および消去するメモリ試験の結果に基づいて、ｎ個のＤＵＴのバッドブロックファイル１〜ｎを生成する。生成されたｎ個のバッドブロックファイルが格納されるメモリ１７は、図１の第１メモリ４に相当する。

アンド値ファイル生成部１８は、メモリ１７と接続されて、図４に示すようなアンド値ファイル５１を生成する。生成されたアンド値ファイル５１は、図１に示すように、第２メモリ５に格納される。

ＤＵＴ選択部１９は、試験ヘッド部１１に接続され、試験ヘッド部１１に接続されたＤＵＴ１〜ｎのうち試験するＤＵＴを選択する。このＤＵＴ選択部１９には、メモリ１７およびアンド値ファイル生成部１８と接続され、さらにブロック番号管理部２０によって管理されている。これにより、指定されたメモリブロックで、ＤＵＴ１〜ｎのすべてが良品であれば、それらに同時にメモリブロック単位で試験信号を書き込み、読み出し、あるいは消去試験が実行される。そして、バッドブロックが存在すると判定されたメモリブロックでは、バッドブロックが存在しないＤＵＴだけを順次に選択して、試験信号を書き込み、読み出し、および消去するメモリ試験が実施される。

つぎに、ＤＵＴに対してメモリブロック単位で実施されるセルデータの書き込み動作および読み出し動作について説明する。
図７は、ＮＡＮＤセル型のフラッシュメモリの書き込み動作および読み出し動作のタイミングを示す波形図である。

同図（ａ）では、選択されたＤＵＴに、最初のコマンドコントロール信号（ＣＣ信号）が供給されるタイミングで入出力制御信号（Ｉ／Ｏ信号）としてデータ書き込みが指令される。つぎに、アドレスコントロール信号（ＡＣ信号）のタイミングで、ＤＵＴのメモリブロックのブロック番号、ページ番号などのアドレスデータが読み込まれる。その後、ライトコントロール信号（ＷＣ信号）に同期して供給されるデータ１〜Ｎ（例えば、Ｎ＝２０４８）がＩ／Ｏ端子からシリアルに入力される。最後に、書き込み終了コマンドが入力される。なお、この読み出し動作の間、リードコントロール信号（ＲＣ信号）はハイレベルに固定される。

図７（ｂ）では、選択されたＤＵＴに、最初のコマンドコントロール信号（ＣＣ信号）が供給されるタイミングで入出力制御信号（Ｉ／Ｏ信号）としてデータ読み出しが指令される。つぎに、アドレスコントロール信号（ＡＣ信号）のタイミングで、ＤＵＴのメモリブロックのブロック番号、ページ番号などのアドレスデータが読み込まれ、読み出し開始コマンドが入力される。その後、リードコントロール信号（ＲＣ信号）に同期して指定されたページから各セルデータ１〜Ｎ（例えば、Ｎ＝２０４８）がＩ／Ｏ端子からシリアルに出力される。

つぎに、上述したメモリ試験装置による同時測定試験の効果について説明する。
図８は、実施の形態に係るメモリ試験方法における標準動作モードの試験時間を示す図である。

最初のステップＳ２１は、バッドブロックのリードステップである。このステップＳ２１では、１メモリセル当りのリードライト時間が６０ｎｓであるとして、２Ｇビット（２０４８ブロック×６４ページ×２０４８ビット）のフラッシュメモリでこの試験サイクルを実施した場合、１６（秒）となる。

次のステップＳ２２では、表パターンのテスト信号（テストパターン（表））の書き込み動作が実行される。ここでは、試験サイクルはステップＳ２１と同様に１６（秒）であるが、各ページ単位でのプログラム待ち時間に７００（μｓ）を必要とすることから、２Ｇビット（２０４８ブロック×６４ページ）のフラッシュメモリのプログラム待ち時間が９１（秒）となって、全体で１０７（秒）となる。

次のステップＳ２３では、テストパターン（表）の読み出し動作が実行される。ここでは、試験サイクルはステップＳ２１と同様に１６（秒）である。
次のステップＳ２４では、各メモリセルのデータの消去動作が実行される。ここでは、試験サイクルはブロック単位で１８０（ｎｓ）で一括して消去されるので、２Ｇビット（２０４８ブロック）のフラッシュメモリでは１６（秒）であるが、消去待ち時間が１ブロック毎に３（ｍｓ）を必要とするため、全体としては２２（秒）となる。

以上のステップＳ２２〜Ｓ２４は、”１”データを書いて、書き込みおよび読み出し試験を行って、メモリセルの機能試験を行うテストパターン（表）による試験サイクルであるが、メモリの電気試験を行う場合、論理値”１”の書き込みとともに、その裏パターンのテスト信号に相当するテストパターン（裏）による試験サイクルも実施される。

すなわち、メモリセルに”０”データを書いて、書き込みおよび読み出し試験を行うテストパターン（裏）による試験サイクルでは、ステップＳ２５におけるテストパターン（裏）の書き込み動作が１０７（秒）、ステップＳ２６におけるテストパターン（裏）の読み出し動作が１６（秒）、ステップＳ２７における各メモリセルのデータの消去動作が２２（秒）となる。したがって、従来のメモリ試験装置にあっては、複数個のＤＵＴについての試験が同時に行えるにもかかわらず、フラッシュメモリの電気試験を行う場合には、バッドブロックが存在しているという理由で、書き込み／読み出し試験は約５分（３０６秒）かけてＤＵＴ１個ずつ実施されていた。

これに対して、上述したメモリ試験装置のように、例えば２個のＤＵＴについて同時試験を行って、いずれにもバッドブロックが存在していなかったとすれば、１回の試験は５分で実施可能であるから、それぞれのＤＵＴを別個に行う場合に比較して、単純に１／２の試験時間で済むことになる。

また、図１に示すように、３２個それぞれのＤＵＴ１〜３２を試験する場合に、それぞれに４０個のバッドブロックが異なる番号のメモリブロックに存在していたときでも、すべてのＤＵＴ１〜３２でバッドブロックでないメモリブロックも相当数存在する。すなわち、２０４８ブロックのうちの１２８０ブロックでは、各ＤＵＴ１〜３２が順次に選択されメモリ試験が行われることになるけれども、残り７６８個のメモリブロックの試験については同時に３２個のＤＵＴで実施できるから、メモリ試験の効率化を図ることができる。

以上説明したように、２Ｇビットのフラッシュメモリ１個の試験時間は約５分であり、複数個のＤＵＴについて同時に測定試験を行うことによって大幅に短縮可能になる。

実施の形態に係るメモリ試験装置を示すシステム構成図である。 実施の形態に係るメモリ試験方法を示すフローチャートである。 単位ブロックのメモリセル構成とセルデータの記録内容を示す図である。 ２個のＤＵＴを同時試験測定するためのアンド値ファイルの作成手順を示す図である。 アンド値ファイルを用いた試験手順の一例を示す図である。 実施の形態に係るメモリ試験装置のハードウェア構成を示す図である。 ＮＡＮＤセル型フラッシュメモリの書き込み動作および読み出し動作のタイミングを示す波形図である。 実施の形態に係るメモリ試験方法における標準動作モードの試験時間を示す図である。 ２ＧビットのＮＡＮＤセル型フラッシュメモリのアドレス構成を示す図である。 バッドブロックの識別値を用いた従来のメモリ試験手順の一例を示す図である。

符号の説明

１ テストプロセッサ
２ ブロック判定部
３ ＤＵＴ番号識別部
４ 第１メモリ
５ 第２メモリ
１１ 試験ヘッド部
１２ ドライバ部
１３ 試験パターン発生部
１４ コンパレータ部
１５ 試験項目設定ファイル
１６ バッドブロックファイル生成部
１７ メモリ
１８ アンド値ファイル生成部
１９ ＤＵＴ選択部
２０ ブロック番号管理部
４１，４２… ブロックファイル

Claims (8)

1. 複数の被試験デバイス（ＤＵＴ）に対して同時に、メモリブロック単位で試験信号を書き込み、読み出し、あるいは消去が可能なメモリ試験装置において、
   前記各ＤＵＴのバッドブロックを特定する識別値が記録される第１の記憶手段と、
   前記各ＤＵＴのメモリブロック単位で前記識別値を参照し、論理積演算された論理積データが記録される第２の記憶手段と、
   前記第１の記憶手段から前記識別値を読み出して、前記ＤＵＴに前記バッドブロックが存在するか否かを識別するデバイス識別部と、
   前記第２の記憶手段から前記論理積データを読み出して、前記各ＤＵＴのいずれかに前記バッドブロックが存在するか否かを判定するブロック判定部と、
   を備え、
   前記ブロック判定部によって前記バッドブロックが存在すると判定されたメモリブロックでは、前記デバイス識別部によって前記バッドブロックが存在しないＤＵＴだけを順次に選択して、前記試験信号を書き込み、読み出し、および消去するメモリ試験を実施することを特徴とするメモリ試験装置。
2. 前記ＤＵＴは、メモリブロック単位でセルデータが書き込まれ、読み出され、あるいは消去される半導体メモリ装置であることを特徴とする請求項１記載のメモリ試験装置。
3. 前記ＤＵＴのうち、書き込まれたセルデータと読み出されたセルデータが一致しないメモリブロックがあれば、前記第１の記憶手段における識別値を更新するようにしたことを特徴とする請求項１記載のメモリ試験装置。
4. 前記各ＤＵＴからメモリブロック単位で前記バッドブロックを検索し、前記第１の記憶手段に前記識別値として前記バッドブロックに対しては論理信号”０”を書き込む手段を備えたことを特徴とする請求項１記載のメモリ試験装置。
5. 複数の被試験デバイス（ＤＵＴ）に対してメモリブロック単位で同時に試験信号を書き込み、読み出し、あるいは消去が可能なメモリ試験方法において、
   前記各ＤＵＴのバッドブロックを検索し、その識別値を記録する第１の工程と、
   前記識別値を参照して前記各ＤＵＴのメモリブロック単位で論理積演算を行い、論理積データを記録する第２の工程と、
   前記第２の工程で記録された前記論理積データに基づいて、前記各ＤＵＴの対応するメモリブロック毎に、前記バッドブロックが存在するか否かを判定する第３の工程と、
   前記第３の工程でバッドブロックが存在すると判定されたメモリブロックについては、前記第１の工程で記録された前記識別値に基づいて、前記バッドブロックが存在しない前記ＤＵＴを順次に選択して、前記第３の工程でバッドブロックが存在しないと判定されたメモリブロックについては前記各ＤＵＴに対して同時に、前記試験信号の書き込み、読み出し、および消去する第４の工程と、
   をそれぞれ実行することを特徴とするメモリ試験方法。
6. 前記ＤＵＴは、メモリブロック単位でセルデータが書き込まれ、読み出され、あるいは消去される半導体メモリ装置であることを特徴とする請求項５記載のメモリ試験方法。
7. 前記ＤＵＴのうち、書き込まれたセルデータと読み出されたセルデータが一致しないメモリブロックがあれば、前記識別値を更新するようにしたことを特徴とする請求項５記載のメモリ試験方法。
8. 前記第１の工程で記録される識別値として論理信号”０”を書き込むようにしたことを特徴とする請求項５記載のメモリ試験方法。

Images