JP2008052890A - 半導体記憶装置及びその制御方法 - Google Patents
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Abstract
【解決手段】本発明の半導体記憶装置は、センスアンプSAと、センスアンプSAに接続された電源線対SAP、SANと、プリチャージ電源線VHVDと、電源線イコライズ回路104と、電流制御回路105を含んでいる。電流制御回路105は、プリチャージ電源線VHVDと電源線対SAP、SANに至る電流経路に挿入された電流制限回路としてのPMOSトランジスタPxと、制御信号φsrに基づき切り替え制御可能なスイッチ手段としてのNMOSトランジスタNxとが並列接続されている。通常はNMOSトランジスタNxを導通状態に制御するが、セルフリフレッシ期間の大部分はNMOSトランジスタNxを非導通状態に制御し、クロス不良CFに起因する消費電流の増加を抑制する。
【選択図】図2
Description
図1は、本実施形態のDRAMの全体構成を示すブロック図である。図1に示すDRAMは、マトリクス状に配列された複数のワード線と複数のビット線の交差部に多数のメモリセルが設けられたメモリアレイ10を備えている。メモリアレイ10は、それぞれ独立に制御可能な複数のバンク(図1の例では、Bank A、B、C、Dの4つを示している)に分割されている。これらの各バンクはいずれも同一サイズであり同一の構成を備えている。図1に示すDRAMは、メモリアレイ10に加えて、行デコーダ11、列デコーダ12、行アドレスバッファ13、列アドレスバッファ14、リフレッシュカウンタ15、センスアンプ部16、データ制御回路17、ラッチ回路18、入出力バッファ19、クロックジェネレータ20、コマンドデコーダ21、制御ロジック部22を備えている。
次に、第2実施形態の半導体記憶装置について説明する。第2実施形態の半導体記憶装置であるDRAMの全体構成は、図1と同様であるので説明を省略する。第2実施形態では、回路構成とタイミングチャートが第1実施形態と異なっているので、以下説明する。
次に、第3実施形態の半導体記憶装置について説明する。第3実施形態の半導体記憶装置であるDRAMの全体構成は、図1と同様であるので説明を省略する。第3実施形態では、回路構成とタイミングチャートが第1及び第2実施形態と異なっているので、以下説明する。
11…行デコーダ
12…列デコーダ
13…行アドレスバッファ
14…列アドレスバッファ
15…リフレッシュカウンタ
16…センスアンプ部
17…データ制御回路
18…ラッチ回路
19…入出力バッファ
20…クロックジェネレータ
21…コマンドデコータ
22…制御ロジック部
101…ビット線イコライズ回路
102…電流リミッタ
103…センスアンプ駆動回路
104、204、254…電源線イコライズ回路
105…電流制御回路
MC…メモリセル
SA…センスアンプ
P1〜P12、Px…PMOSトランジスタ
N1〜N13、N21〜N23、Nx…NMOSトランジスタ
WL…ワード線
BL、bBL…ビット線対
SAP、SAN…電源線
VHVD…プリチャージ電源線
CF…クロス不良
EQ、EQD…イコライズ制御線
EQ1…第1イコライズ制御線
EQ2…第2イコライズ制御線
φsr…制御信号
Claims (18)
- 複数のビット線と複数のワード線の交差部に配置された複数のメモリセルを備える半導体記憶装置であって、
前記メモリセルの蓄積電荷に応じてビット線対に生じる微小電位差を増幅するセンスアンプと、
前記センスアンプに第1の電位を供給する第1の電源線と、前記センスアンプに第2の電位を供給する第2の電源線とからなる電源線対と、
所定のプリチャージ電位を供給するプリチャージ電源線と、
前記プリチャージ電位に基づいて前記電源線対の前記第1の電位及び前記第2の電位を同電位に設定する電源線イコライズ回路と、
前記プリチャージ電源線から前記電源線対に至る所定の電流経路に対し直列に挿入された電流制限回路と、
前記プリチャージ電源線から前記電源線対に流れる電流が前記電流制限回路により制限されるか否かを制御信号に基づき切り替え可能なスイッチ手段と、
を備えることを特徴とする半導体記憶装置。 - 前記センスアンプは、一対のPMOSトランジスタと一対のNMOSトランジスタから構成され、前記第1の電源線は、前記一対のPMOSトランジスタに前記第1の電位を供給し、前記第2の電源線は、前記一対のNMOSトランジスタに前記第2の電位を供給する、ことを特徴とする請求項1に記載の半導体記憶装置。
- 前記電源線イコライズ回路は、前記プリチャージ電源線と前記第1の電源線との間に接続された第1のMOSトランジスタと、前記プリチャージ電源線と前記第2の電源線の間に接続された第2のMOSトランジスタと、前記第1の電源線と前記第2の電源線の間に接続された第3のMOSトランジスタとを含んで構成され、共通接続された前記各MOSトランジスタのゲートがイコライズ制御線に接続されていることを特徴とする請求項1に記載の半導体記憶装置。
- 前記電源線イコライズ回路の第1、第2、第3のMOSトランジスタは、NMOSトランジスタであることを特徴とする請求項3に記載の半導体記憶装置。
- 前記スイッチ手段は、前記電流制限回路と並列接続され、ゲートに印加される前記制御信号に基づき導通状態を制御されるMOSトランジスタから構成されることを特徴とする請求項1に記載の半導体記憶装置。
- 前記スイッチ手段のMOSトランジスタは、NMOSトランジスタであることを特徴とする請求項5に記載の半導体記憶装置。
- 前記電流制限回路は、前記プリチャージ電源線と前記電源線イコライズ回路の間に直列に接続され、ゲート電圧に応じて電流を制限するMOSトランジスタから構成されることを特徴とする請求項1に記載の半導体記憶装置。
- 前記電流制限回路のMOSトランジスタは、PMOSトランジスタであることを特徴とする請求項7に記載の半導体記憶装置。
- 前記電流制限回路は、前記第1のMOSトランジスタと並列接続された第3のMOSトランジスタと、前記第2のMOSトランジスタと並列接続された第4のMOSトランジスタとから構成され、それぞれのゲート電圧に応じて電流を制限することを特徴とする請求項3に記載の半導体記憶装置。
- 前記電流制限回路の第3及び第4のMOSトランジスタは、PMOSトランジスタであることを特徴とする請求項9に記載の半導体記憶装置。
- 前記電源線イコライズ回路は、前記制御信号を前記イコライズ制御線に供給することにより前記スイッチ手段としても機能することを特徴とする請求項9に記載の半導体記憶装置。
- 前記プリチャージ電位に基づいて前記ビット線対を同電位に設定するビット線イコライズ回路と、
前記プリチャージ電源線から前記ビット線イコライズ回路を経由して前記ビット線対に流れる電流を制限するビット線対電流制限回路と、
を更に備えることを特徴とする請求項1に記載の半導体記憶装置。 - 前記電源線イコライズ回路は、前記電流制限回路の出力側と前記第1の電源線との間に接続された第1のMOSトランジスタと、前記電流制限回路の入力側と前記第2の電源線との間に接続された第2のMOSトランジスタと、前記第1の電源線と前記第2の電源線の間に接続された第3のMOSトランジスタとを含んで構成され、
共通接続された前記第1及び第2のMOSトランジスタのゲートが第1のイコライズ制御線に接続されるとともに、前記第3のMOSトランジスタのゲートが第2のイコライズ制御線に接続されていることを特徴とする請求項1に記載の半導体記憶装置。 - 前記電源線イコライズ回路の第1、第2、第3のMOSトランジスタは、NMOSトランジスタであることを特徴とする請求項13に記載の半導体記憶装置。
- 請求項1に記載の半導体記憶装置の制御方法であって、
所定間隔のセルフリフレッシュが実行されるセルフリフレッシュ期間において、前記スイッチ手段を制御して前記プリチャージ電源線から前記電源線対に流れる電流が前記電流制限回路により制限されない状態とし、前記電源線イコライズ回路を用いて前記電源線対に対するプリチャージを実行し、
前記プリチャージの終了後に前記センスアンプを用いて選択ワード線に対する前記セルフリフレッシュを実行し、
前記セルフリフレッシュの終了後に前記スイッチ手段を制御して前記プリチャージ電源線から前記電源線対に流れる電流が前記電流制限回路により制限される状態とする、
ことを特徴とする半導体記憶装置の制御方法。 - 請求項5から8のいずれかに記載の半導体記憶装置の制御方法であって、
所定間隔のセルフリフレッシュが実行されるセルフリフレッシュ期間において、前記制御信号に基づき前記スイッチ手段のMOSトランジスタが導通状態となるように制御して前記プリチャージ電源線から前記電源線対に流れる電流が前記電流制限回路により制限されない状態とし、前記電源線イコライズ回路による前記電源線対に対するプリチャージを実行し、
前記プリチャージの終了後に前記センスアンプを用いて選択ワード線に対する前記セルフリフレッシュを実行し、
前記セルフリフレッシュの終了後に前記制御信号に基づき前記スイッチ手段のMOSトランジスタが非導通状態となるように制御して前記プリチャージ電源線から前記電源線対に流れる電流が前記電流制限回路により制限される状態とする、
ことを特徴とする半導体記憶装置の制御方法。 - 請求項11に記載の半導体記憶装置の制御方法であって、
所定間隔のセルフリフレッシュが実行されるセルフリフレッシュ期間において、前記イコライズ制御線を非導通状態から導通状態に切り替え制御して前記電源線イコライズ回路による前記電源線対に対するプリチャージを実行し、
当該プリチャージを終了させるタイミングで前記イコライズ制御線を導通状態から非導通状態に切り替え制御させた状態で前記センスアンプを用いて選択ワード線に対する前記セルフリフレッシュを実行し、
前記セルフリフレッシュの終了後に前記イコライズ制御線を変化させて前記電源線イコライズ回路による前記電源線に対するプリチャージを実行し、
当該プリチャージを終了させるタイミングで前記イコライズ制御線を元の状態に変化させる、
ことを特徴とする半導体記憶装置の制御方法。 - 請求項13又は14に記載の半導体記憶装置の制御方法であって、
所定間隔のセルフリフレッシュが実行されるセルフリフレッシュ期間において、前記スイッチ手段を制御して前記プリチャージ電源線から前記第1の電源線に流れる電流が前記電流制限回路により制限されない状態とし、前記第2のイコライズ制御線により前記第1の電源線と前記第2の電源線を同電位に保ちつつ前記第1のイコライズ制御線により前記電源線対に対するプリチャージを実行し、
前記第1のイコライズ制御線により前記プリチャージを解除し、前記第2のイコライズ制御線により前記第1の電源線と前記第2の電源線を切り離した状態で、前記センスアンプを用いて選択ワード線に対する前記セルフリフレッシュを実行し、
前記セルフリフレッシュの終了後に前記第2のイコライズ制御線により前記第1の電源線と前記第2の電源線を同電位に保ちつつ前記第1のイコライズ制御線により前記電源線対に対するプリチャージを実行し、
前記スイッチ手段を制御して前記プリチャージ電源線から前記第1の電源線に流れる電流が前記電流制限回路により制限される状態とし、前記第2のイコライズ制御線により前記第1の電源線と前記第2の電源線を切り離した状態とする、
ことを特徴とする半導体記憶装置の制御方法。
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