JP2008048397A - 回路構造、およびアナログ出力信号の設定方法 - Google Patents

Abstract

【課題】移動体通信用送信装置において、出力信号の電力の正確な設定を可能にする回路構造、製造方法、回路構造の使用、出力信号の設定方法および方法を実施するコンピュータプログラムを提供する。
【解決手段】回路構造は、乗算手段１１を含む信号処理部５と、調整部５０とを備えている。信号処理部５は、アナログ出力信号Ｓｏｕｔを得るために、入力信号Ｓｉｎを処理する。調整部５０は、信号処理部５に接続されており、アナログ出力信号Ｓｏｕｔを調整するために、アナログ出力信号Ｓｏｕｔに応じたデジタル調整信号Ｓｄｒを生成し乗算手段１１の制御入力部に供給する。
【選択図】図２

Description

本発明は、回路構造、当該回路構造の製造方法、当該回路構造の使用、アナログ出力信号の設定方法、および当該方法を実施するための構造およびコンピュータプログラムに関する。

移動体通信用グローバルシステム（Global System for Mobile Communications: GSM）およびＧＳＭ進化型高速データレート（Enhanced Data Rates over GSM Evolution; EDGE）などの移動体通信用の多くの伝送規格では、アナログ出力信号の電力を非常に正確に設定することができなくてはならない。通常、送信電力は、検出器によって測定され、プリセット値と比較され、そして可変利得アンプ（variable gain amplifier; VGA）を用いて正確に設定される。これは、送信用タイムスロット構造および送信電力におけるランプ上昇（ramp rise）ゆえに、特にＧＳＭおよびＥＤＧＥなどの規格に対して用いられる。送受信構造はデジタル形式で製造される場合が増えてきているため、相補型金属酸化膜半導体(complementary metal-oxide semiconductor; CMOS）の集積技術が用いられており、これによって可変利得アンプを比較的簡素に設計することができる。
ＤＥ６９７２０７０２ ＥＰ０８１３２９４ ＵＳ５,３３７,００６ ＵＳ６,９７３,３３４

本発明は、回路構造、当該回路構造の製造方法、当該回路構造の使用、アナログ出力信号の設定方法、当該方法を実施するための構造、および当該方法を実施するためにマイクロコンピュータを制御するプログラムを有し、これによってアナログ出力信号の電力の正確な設定を可能にするコンピュータプログラムを提供することを目的とする。

この目的は、請求項１および１２に記載した事項によっても、請求項１９に記載した方法によっても達成される。各従属請求項に記載した事項は、その態様および改変である。

本発明によると、回路構造は、信号処理部と、調整部（regulation unit）とを有している。この信号処理部および調整部は、互いに接続されている。信号処理部は、乗算手段（multiplication means）を備えている。

入力信号は、信号処理部に与えられる。アナログ出力信号は、信号処理部の出力側から引き出すことができる。信号処理部は、入力信号に応じたアナログ出力信号を生成する。デジタル調整信号は、調整部の出力側から引き出すことができ、アナログ出力信号を調整するために用いられる。デジタル調整信号は、アナログ出力信号に応じて調整部によって生成される。調整部は、乗算手段の制御入力部にデジタル調整信号を供給する。

上記回路構造は、調整部を信号処理部に結合することによって、アナログ出力信号に関する情報が当該調整部に供給され、そして当該調整部はこの情報を用いてデジタル調整信号を生成するという利点を有している。デジタル回路部品を用いてデジタル調整信号を生成することによって、アナログ出力信号レベル、ひいては送信電力を、様々なデータ変調方式に即して、非常に正確に調整することが可能になる。つまり、アナログ出力信号の電力を正確に設定できるため有利である。

入力信号は、アナログ入力信号であってよい。ただし、入力信号は、デジタル入力信号であることが好ましい。

一態様では、上記回路構造は、デジタル調整信号をアナログ調整信号に変換するデジタル／アナログ変換器を備えている。この態様は、上記アナログ調整信号を、上記回路構造内のアナログ回路部品に供給するアナログ形式の調整信号として利用でき、そして、このアナログ調整信号によって、これらのアナログ回路部品を設定することができるという利点を有している。

上記アナログ出力信号は、上記入力信号および上記デジタル調整信号に応じて、上記信号処理部によって生成することができる。

一実施形態では、上記調整部は、ランプ信号生成手段を備えている。従って上記調整部は、ランプ信号を用いてデジタル調整信号を送出することができる。

本実施形態の一態様では、ランプ信号生成手段はメモリを備えている。このメモリは、ランプ信号の波形を設定するための値を記憶している。上記メモリは、テーブルメモリであってよい。立ち上がりシーケンス（rising sequence）においてメモリ内の値または一部の値を処理し、送信電力を上げることができる。また、立ち下がりシーケンス（falling sequence）においてメモリ内の値または一部の値を処理し、送信電力を下げることもできる。ランプ信号は、下方値から上方値へと逐次増加する信号、例えば、時刻ｔの関数として下式で表される信号であることが好ましい。なお、ここで、α×ｔは、０〜πの値をとる。

一実施形態では、上記ランプ信号の値は、上方値に達した後、下方値に戻される前に、上方値に可変時間留まることができる。一実施形態では、上記ランプ信号の値は、上記ランプ信号生成手段にパルスが供給されるまで下方値に留まり、その後、線形に上昇する。

一態様では、上記信号処理部は、電力増幅器を備えている。この電力増幅器は、アンテナに結合することができる。また、上記信号処理部は、このアンテナに供給するアナログ出力信号を生成する。

この態様の一実施形態では、上記電力増幅器は検出器を備えている。この検出器の出力側から、アナログ検出信号を引き出すことができる。上記検出器の出力部の１つは、上記調整部の検出信号入力部に接続されている。この実施形態は、送信電力を上記検出器によって検出することができるという利点を有している。

上記検出器は、ピーク値検出器または包絡線検出器であってよい。上記検出器は、上記電力増幅器の入力側に入力されるアナログ信号、あるいは、上記電力増幅器の出力側から出力されるアナログ出力信号から、レベルを決定することができる。このレベルは、送信電力の尺度となる。つまり、送信電力は、このレベルの二乗とほぼ比例する。あるいは、上記電力増幅器は、上記検出器として方向性結合器を備えていてよい。この方向性結合器から、アナログ検出信号を引き出すことができる。

一態様では、上記回路構造はアナログ／デジタル変換器を備えている。このアナログ／デジタル変換器の入力側は、検出信号入力部によって、上記検出器の出力部と接続されている。上記アナログ／デジタル変換器は、上記アナログ検出信号をデジタル化して、デジタル検出信号を形成するために備えられている。

一実施形態では、上記調整部は比較手段を備えている。この比較手段は、第１の入力部、第２の入力部、および出力部を備えている。上記比較手段の第１の入力部は、上記ランプ信号生成手段に結合されており、第２の入力部は上記検出器に結合されている。上記ランプ信号あるいはランプ信号から生じた信号は、上記比較手段の第１の入力部に供給され、上記デジタル検出信号またはデジタル検出信号から生じた信号は、上記比較手段の第２の入力部に供給される。

一態様では、上記信号処理部は、乗算手段、別のデジタル／アナログ変換器、変調器、および増幅器を備えている。上記乗算手段の出力側は、上記別のデジタル／アナログ変換器に結合されている。上記別のデジタル／アナログ変換器の出力側は上記変調器に結合されており、上記変調器は上記増幅器の入力部に接続されている。上記増幅器の出力部は、上記電力増幅器に接続されている。

一実施形態では、上記ランプ信号生成手段の出力側は、上記比較手段を介して、上記乗算手段の別の入力部に結合することができる。上記乗算手段の該別の入力部は、上記乗算手段の制御入力部とも称される。上記入力信号または入力信号から生じる信号、および上記デジタル調整信号は、上記乗算手段に供給される。乗算された信号は、上記乗算手段の出力側から引き出すことができ、そして上記別のデジタル／アナログ変換器を用いてアナログ信号に変換される。このアナログ信号は、上記変調器を用いて変調され、上記増幅器および電力増幅器を用いて増幅され、そして上記電力増幅器によってアナログ出力信号として生成される。この実施形態は、上記乗算手段によって、線形利得制御を備えた増幅器または電力増幅器を用いることなく、上記アナログ出力信号の電力を正確に設定できるという利点を有している。上記乗算手段によって、送信電力を良好な分解能（fine resolution）で設定できるため有利である。

一実施形態では、上記ランプ信号生成手段は、上記比較手段を介して上記デジタル／アナログ変換器に結合され、上記デジタル／アナログ変換器は、上記電力増幅器の制御入力部に結合されている。上記デジタル調整信号、または、上記デジタル調整信号から導出された信号は、上記デジタル／アナログ変換器に入力される。上記デジタル／アナログ変換器の出力側から、アナログ調整信号を引き出すことができる。上記アナログ調整信号、または、上記アナログ調整信号から導出された信号は、上記電力増幅器の制御入力に与えられる。この実施形態において、調整過程は、デジタル調整信号を乗算手段に供給することによってではなく、上記電力増幅器を設定することによって実行される。上記電力増幅器は、該電力増幅器に入力するバイアス電圧を変化させることにより設定し得る。

一態様では、上記調整部は、切り替え手段を備えている。上記切り替え手段の入力部は、上記比較手段に結合されており、第１の出力部は、乗算手段の制御入力部に結合されており、第２の出力部は、上記デジタル／アナログ変換器に接続されている。したがって、上記デジタル調整信号は、上記乗算手段の制御入力部に供給されるか、または、上記デジタル／アナログ変換器を介して上記電力増幅器の制御入力部に供給される。第１のスイッチポジションにおいて、上記デジタル調整信号が上記乗算手段の制御入力部に供給された場合、上記電力増幅器の制御入力部に可変な値が与えられる。逆に、第２のスイッチポジションにおいて、上記デジタル調整信号が上記デジタル／アナログ変換器を介して上記電力増幅器の制御入力部に供給された場合、上記乗算手段の制御入力部には、他の値、例えば値１が供給される。

上記電力増幅器は、当該電力増幅器の制御入力部に与えられた電圧によって制御される。

一実施形態では、上記電力増幅器は、可変利得を有している。この利得は、制御入力部に与えられた電圧によって制御される。

一実施形態では、上記電力増幅器は、バイアス入力型の制御入力部を備えている。上記電力増幅器は、当該電力増幅器の制御入力部に与えられたバイアス電圧によって制御される。このバイアス電圧によって、上記電力増幅器のクリッピング電圧を制御することができる。

提案した原理に基づく一実施形態では、回路構造は、単一の信号処理部と、該単一の信号処理部に結合された調整部とを備えている。上記調整部は、ランプ信号生成手段を有している。また、上記信号処理部は、乗算手段を備えている。上記ランプ信号生成手段は、上記乗算手段の制御入力部に結合されている。上記信号処理部は、入力信号を処理してアナログ出力信号を生成する。上記調整部は、上記ランプ信号に応じたデジタル調整信号を生成する。この実施形態によれば、上記アナログ出力信号の電力レベルは、クローズドループ制御ではなく、オープンループ制御される。

一実施形態では、上記ランプ信号生成手段は、上記乗算手段の制御入力部と結合されている。他の態様として、上記ランプ信号生成手段は、デジタル／アナログ変換器を介して、電力増幅器の制御入力部と結合されている。他の態様として、ランプ信号生成手段を、上記乗算手段の制御入力部と結合させるか、または、上記デジタル／アナログ変換器を介して電力増幅器の制御入力部と結合させるための、切り替え手段が提供される。

上記信号処理部は、振幅の情報と位相の情報とに分離される信号を送信するよう構成され得る。他の実施形態では、上記信号処理部は、位相信号と、直行信号とを処理するように構成され得る。

一態様では、上記回路構造は、上記信号処理部を構成するデジタル回路と、上記調整部を構成するデジタル回路とを個別に備えている。特に、ランプ信号生成手段、比較手段、 乗算手段は、それぞれ、デジタル回路によって構成され得る。これらのデジタル回路は、デジタルゲート、あるいは、dedicated logicなどと呼ばれ、ＮＡＮＤゲート、ＮＯＲゲート、フリップフロップなどの論理ゲートを備えている。

他の実施形態では 上記回路構造は、コンピュータプログラムを利用するマイクロコントローラを備えている。上記マイクロコントローラは、ランプ信号生成手段、比較手段、および、当該回路構造を構成する他のデジタル部品、特に調整部の機能を提供する。

一態様では, 上記回路構造は、デジタルシグナルプロセッサ、つまりＤＳＰを備えていてもよい。デジタルシグナルプロセッサは、他のコンピュータプログラムによって、上記信号処理部を構成するデジタル部品の機能を提供する。

一態様では、半導体は、信号処理部、調整部、および電力増幅器を有する回路部を備えている。ある態様では、上記半導体は、半導体集積技術によって形成される。半導体集積技術は、バイポーラ集積技術であってもよいが、ＣＭＯＳ集積技術であることが好ましく、特に、バイポーラ相補型金属酸化膜半導体集積技術、つまり、ＢｉＣＭＯＳ集積技術であることが好ましい。

他の態様では、上記回路構造は、第１および第２の半導体とよって実現される。この場合、第１の半導体は、調整部、および、信号処理部のパーツ群（特に、デジタル／アナログ変換器、変調器、および、増幅器）を備えている。第１の半導体は、半導体集積技術に基づいて設計されている。ここで、集積技術は、ＢｉＣＭＯＳ集積技術であり得る。第２の半導体は、電力増幅器を備えている。第２の半導体は、半導体技術に基づいて設計されている。したがって、上記回路構造の製造方法には、半導体集積化技術が用いられる。この半導体技術としては、第１の半導体を処理し、第２の半導体を処理し、および、第１および第２の半導体を結合するためのＣＭＯＳ集積技術が好ましい。

上記回路構造は、無線通信のための移動系および固定系において利用することができる。上記回路構造は、特に、ＧＭＳＫ標準に採用されている、ＧＭＳＫ変調（Gaussian-filtered minimum-shift keying communication data modulation method）、または、ＥＤＧＥ標準に採用されている、８ＰＳＫ変調（8-level phase shift keying data modulation method）に特に好適に利用することができる。

本発明によれば、アナログ出力信号の設定方法は、以下の工程を含んでいる：アナログ出力信号に応じて生成されたデジタル調整信号を出力する。入力信号を上記アナログ出力信号に変換する。この変換プロセスは、上記デジタル調整信号に基づいて実行される。ここで、上記入力信号、または、上記入力信号から導出された信号に、上記デジタル調整信号を乗じる。アナログ出力信号のレベル、すなわち、送信電力は、デジタル技術を利用した調整部によって、正確に設定される。
上記入力信号は、好ましくは、デジタル入力信号である。

一態様として、まず、デジタル調整信号をアナログ調整信号に変換し、次に、該アナログ調整信号に基づいて、上記入力信号を上記アナログ出力に変換することよって、上記入力信号を上記アナログ出力信号に変換する。

一実施形態では、まず、上記入力信号、または、上記入力信号から導出された信号をアナログ信号に変換し、次に、該アナログ信号に対してフィルタリングと変調とを行って変調信号を生成することによって、上記入力信号を上記アナログ出力信号に変換する。上記変調信号を上記アナログ調整信号に応じて増幅することによって、上記アナログ出力信号を出力することができる。

他の実施形態では、上記入力信号に上記デジタル調整信号を乗ずることによって、上記入力信号を上記アナログ出力信号に変換する。この変換の結果得られる、乗算された信号は、アナログ信号に変換される。このアナログ信号に対してフィルタリングと変調とを行うことによって、変調信号を得る。この変調信号を増幅することによって、上記アナログ出力信号を生成する。

上記デジタル調整信号は、ランプ信号に基づいて生成することができる。ある態様では,、上記ランプ信号は、送信タイムスロットの始点で、送信電力を増加させるために用いられる。この増加は、送信電力が通信に十分な値になるまで続けられる。これに続き、デジタル調整系は、通信タイムスロットの終点までの間、一定の状態に維持される。

ある態様では、第１の動作モードと他の動作モードとを切り替えるスイッチが提供される。第１の動作モードにおいては、デジタル入力信号にデジタル調整信号を乗じる。第２の動作モードにおいては、入力信号から導出されたアナログ信号をアナログ調整信号に応じて増幅する。

一態様では、上記方法をマイクロコントローラを用いて実行するためのプログラムが提供される。

提案する原理は以下の効果を奏する。すなわち、
・デジタル調整信号を用いることによって、信号処理部の出力レベルを高精度に調整することが可能になる：
・信号処理部は、利得可変（離散的な値を利得としてもち得る）増幅器を備えることができ、この増幅器を、複数の工程において送信電力を増加させるために利用することができる：
・電力を測定する検出器によって生成されたデジタル検出信号と、ランプ信号とを比較することによって、デジタル調整信号を非常に正確に設定することができる：
・送信電力を検出し、検出結果に応じた（再）調整を行うので、増幅器や電力増幅器など、回路を構成する部品または要素が送信電力に及ぼす影響を抑制することができる。集積技術、特にＣＭＯＳ集積化技術を、アナログ回路用にではなく、高速デジタル回路用に設計された送信構造の実装技術として利用することができる。
・信号処理部における変調器は、出力信号が略一定となるように動作させることができる。何故なら、該変調器の後段に設けられた増幅器において、送信電力を大雑把に設定することができるからである。乗算手段または電力増幅器によって精密な設定が行われることが好ましい。この変調器のレベルは、±２ｄＢのバンド幅内で、略一定の値をとる。

本発明について、図面を参照しながら複数の典型的な実施形態を用いて、以下にさらに詳しく説明する。同一の機能および／または同一の効果を有する構成部品には、同一の符号が付されている。回路部品および構成部品が同様の機能を有している場合、それらに関する説明は繰り返さないものとする。

図１は、回路構造の典型的な一実施形態を示している。

図２は、提案された原理に従って、信号処理部に乗算手段を備えた回路構造の別の典型的な実施形態を示している。

図３Ａおよび３Ｂは、提案された原理に従って、異なる動作モード間において切り替えるための切り替えスイッチを備えた回路構造の別の典型的な実施形態を示している。

図４Ａおよび図４Ｂは、提案された原理に従って、回路構造および電力増幅器を備えた１つおよび２つの半導体基材の典型的な実施形態を示している。

図１は、回路構造１の典型的な一実施形態を示している。回路構造１は、信号処理部５および調整部５０を備えている。信号処理部５は、信号入力部６と、信号入力部６の後段にある別のデジタル／アナログ変換器１２と、別のデジタル／アナログ変換器１２の後段にある第１のフィルタ１３と、第１のフィルタ１３の後段にある変調器１５と、変調器１５の後段にある増幅器１６と、増幅器１６の後段にある電力増幅器２３とを備えている。電力増幅器２３の出力側は、アンテナ２４に接続されている。電力増幅器２３は、検出器２５に結合されている。検出器２５は、第２のフィルタ５１を介して、回路構造１の検出信号入力部５２に結合されている。

調整部５０は、アナログ／デジタル変換器５３、別の切り替えスイッチ手段５４、比較手段６５、サンプルホールド回路５５、プリセット値入力部５６、別の比較手段５７、ランプ信号生成手段５９、別の乗算手段５８、加算手段６３、サンプリングレート上昇器６４、制御ループ設定手段６６、下降ランプ信号（downward ramp signal）生成手段６８、デジタル／アナログ変換器６９、および第３のフィルタ７０を備えている。検出器２５は、検出信号入力部５２を介して、アナログ／デジタル変換器５３に接続されている。別の切り替えスイッチ手段５４の入力部の１つは、アナログ／デジタル変換器５３の出力部に接続されている。別の切り替えスイッチ手段５４の第１の出力部は、サンプルホールド回路５５を介して、別の比較手段５７の反転入力部に接続されている。別の切り替えスイッチ手段５４の第２の出力部は、比較手段６５に接続されている。別の比較手段５７の非反転入力部は、プリセット値入力部５６に接続されている。制御ループ設定手段６６は、積分増幅器を備えている。

ランプ信号生成手段５９は、メモリ６１および信号出力手段６０を備えている。メモリ６１は、信号出力手段６０を介して、ランプ信号生成手段５９の出力部の１つに接続されている。信号出力手段６０は、フィルタを備えている。ランプ信号生成手段５９の上記出力部、および別の比較手段５７の出力部の１つは、別の乗算手段５８の２つの入力部に接続されている。別の乗算手段５８の出力側は、加算手段６３の入力部の１つに接続されている。加算手段６３の別の入力部は、サンプルホールド回路５５の出力部に接続されている。サンプリングレート上昇器６４は、加算手段６３の出力部の１つに接続されている。The サンプリングレート上昇器６４の出力側は、比較手段６５の非反転入力部に接続されている。比較手段６５の反転入力部は、別の切り替えスイッチ手段５４の第２の出力部に接続されている。比較手段６５の出力部の１つは、制御ループ設定手段６６を介して、追加の乗算手段６７に接続されている。下降ランプ信号生成手段６８は、追加の乗算手段６７の別の入力部に接続されている。追加の乗算手段６７の出力部の１つは、デジタル／アナログ変換器６９の入力部の１つにつながれている。デジタル／アナログ変換器６９の出力部は、第３のフィルタ７０および出力部７１を介して、電力増幅器２３の制御入力部に接続されている。

入力信号Ｓｉｎは、信号処理部５の信号入力部６に供給され、別のデジタル／アナログ変換器１２を用いてアナログ信号Ｓ２に変換される。アナログ信号Ｓ２は、第１のフィルタ１３を介してフィルタリングされ、振幅変調器である変調器１５を用いて、高周波信号である変調された信号Ｓ３に変換される。アナログ信号Ｓ３は、増幅器１６に送られる。増幅器１６は、可変利得を備えた無線周波数増幅器である。このように増幅された信号は、回路構造１の端子２２の１つを介して、電力増幅器２３に接続される。電力増幅器２３の出力側では、アナログ出力信号Ｓｏｕｔが生成され、伝送のためにアンテナ２４へ供給される。

検出器２５は、アナログ出力信号Ｓｏｕｔに応じて信号を生成する。この信号は、第２のフィルタ５１を用いてフィルタリングされた後、アナログ検出信号Ｓａｄとして、回路構造１の検出信号入力部５２、正確にはアナログ／デジタル変換器５３に送られる。アナログ／デジタル変換器５３は、アナログ検出信号Ｓａｄをデジタル検出信号Ｓｄｄに変換する。アナログ／デジタル変換器５３は、高速アナログ／デジタル変換器である。デジタル検出信号Ｓｄｄは、別の切り替えスイッチ手段５４を介して、第１の動作モードではサンプルホールド回路５５に送られ、そして第２の動作モードでは比較手段６５の反転入力部に送られる。サンプルホールド回路５５の出力部において生成された上記信号は、別の比較手段５７を用いて、プリセット値入力部５６に印加されたプリセット値と比較される。

ランプ信号生成手段５９の出力側は、ランプ信号Ｓｒを送出する。ランプ信号Ｓｒは、別の乗算手段５８を用いて、別の比較手段５７の出力部における信号によって乗算される。ランプ信号Ｓｒは、メモリ６１内に記憶された値および信号出力手段６０を用いて生成される。信号出力手段６０は、メモリ６１内に記憶された値をフィルタリングする。ランプ信号Ｓｒは、０から１までの値をとり得る。加算手段６３は、サンプルホールド回路５５の出力部における信号を、別の乗算手段５８の出力部における信号に加算する。加算手段６３によってこのように生成された信号は、第２の動作モードにおいて、基準値Ｓｒｎｏｍとして、サンプリングレート上昇器６４を介して比較手段６５の非反転入力部へ送られ、そして比較手段６５によって、実効値としてデジタル検出信号Ｓｄｄと比較される。比較結果は、制御ループ設定手段６６を介して、追加の乗算手段６７の入力部の１つに送られる。下降ランプ生成手段６８からの信号は、追加の乗算手段６７の別の入力部へ送られる。ランプアップ時には、下降ランプ信号生成手段６８の出力部において、値１が生成される。下降ランプ信号生成手段６８は、タイムスロット終了時に伝送される電力を下げる、０と１との間の値をもつ信号を、立ち下がりシーケンスにおいて送出する。追加の乗算手段６７を用いて得られたデジタル調整信号Ｓｄｒは、デジタル／アナログ変換器６９および第３のフィルタ７０を介して、調整部５０の出力部７１に送られる。

電力増幅器２３は、制御入力部を有している。調整部５０の出力部７１において生成されたアナログ調整信号Ｓａｒは、上記制御入力部に供給される。また上記制御入力部は、バイアス入力部であってよい。

調整部５０は、以下の機能を実施するため有利である：検出器２５および第２のフィルタ５１を用いて生成されたアナログ検出信号Ｓａｄをデジタル化し、基準値Ｓｒｎｏｍと比較する。この基準値Ｓｒｎｏｍは、ランプ信号Ｓｒに応じて決定される。この比較結果からデジタル調整信号Ｓｄｒを決定し、デジタル／アナログ変換器６９を介して電力増幅器２３に送る。

アナログ検出信号Ｓａｄは既にオフセット値を有していてもよいため、電力増幅器２３が生成する電力レベルが０ワットであるとしても、アナログ検出信号Ｓａｄまたはデジタル検出信号Ｓｄｄの第１の値は、タイムスロットの開始時においてサンプルホールド回路５５内に記憶される。動作中では、別の切り替えスイッチ手段５４は、デジタル検出信号Ｓｄｄの後続の値を比較手段６５に供給する前に、まずデジタル検出信号Ｓｄｄをサンプルホールド回路５５に供給するように動作する。これによって、基準信号Ｓｒｎｏｍが、オフセット値およびランプ信号Ｓｒに応じて形成される。

一実施形態では、第３のフィルタ７０は、１．２メガヘルツの遮断周波数を有する一次フィルタである。

図１に示されている回路構造は、電力調整器あるいは自動電力制御装置（automatic power control; APC）、特にＧＳＭ規格に対して用いられるＧＭＳＫデータ変調方式に用いることができる。

別の一実施形態では、制御ループ設定手段６６は、比例調整器、比例積分調整器、または比例積分差動調整器、すなわち略してＰ調整器、ＰＩ調整器、ＰＩＤ調整器を備えている。

図２は、図１に示されている回路構造１の一態様であって、提案された原理に従った回路構造１'の典型的な別の一実施形態を示している。図２に示されている信号処理部５は、信号入力部６、座標変換手段７、値乗算手段８、別のサンプリングレート上昇器９、遅延手段１０、乗算手段１１、デジタル／アナログ変換器１２、第１のフィルタ１３、ベースバンド増幅器１４、変調器１５、および増幅器１６を備えている。これらは全て、直列接続されている。増幅器１６は、端子２２を介して電力増幅器２３に接続されている。

図２に示されている調整部５０の大型の部品は、図１に示されている調整部５０と同一の方法によって設計されている。図１に示されている調整部５０とは対照的に、図２に示されている調整部５０内の比較手段６５の出力部は、制御ループ設定手段６６を介して、乗算手段１１の制御入力部に接続されている。さらに、調整部５０は、ベースバンド増幅器１４と、変調器１５と、増幅器１６とに結合された増幅器制御部１７を備えている。調整部５０はさらに、基準値送信機７２を備えている。基準値送信機７２の出力側は、デジタル／アナログ変換器６９および第３のフィルタ７０を介して、電力増幅器２３の制御入力部に結合されている。

制御ループ設定手段６６の出力側において生成されたデジタル調整信号Ｓｄｒは、図２に示されている回路構造１'に従って、信号処理部５内の乗算手段１１の制御入力部に送られる。従って信号処理部５は、図１に示されている信号処理部５の場合と同様に、アナログ側ではなくデジタル側において影響を受ける。

ベースバンド増幅器１４は、可変利得ベースバンド増幅器である。利得は、１ｄＢステップで０から−３ｄＢまで可変である。増幅器１６は、可変利得無線周波数増幅器として設計されており、動作モードに応じて、２ｄＢステップで０から−１９ｄＢ、あるいは０〜−２２ｄＢまでの利得を取り得る。基準値送信機７２には２ビット信号が供給され、第３のフィルタ７０の出力部においてバイアス信号Ｖｂｉａｓが生成される。基準値送信機７２は、４つの可変値のうちの１つの値を有する。高速アナログ／デジタル変換器であるアナログ／デジタル変換器５３には、３つの制御信号が印加される。８ビット信号は、プリセット値入力部５６に送られる。

図２に示されているように、アナログ出力信号Ｓｏｕｔは、信号処理部５のデジタル側において用いられる乗算手段１１にデジタル調整信号Ｓｄｒを供給することによって調整される。

図２に示されている回路構造は、電力調整器、特にＥＤＧＥ規格に対して用いられる８ＰＳＫデータ変調方式に対して用いることができる。

図３Ａは、提案された原理に従って信号処理部５および調整部５０を備えた、回路構造１''の典型的な一実施形態を示している。信号処理部５は、信号入力部６、およびその後段にある座標変換手段７、すなわちＣｏｒｄｉｃを備えている。座標変換手段７は、乗算手段１１を介して、別のデジタル／アナログ変換器１２に接続されている。別のデジタル／アナログ変換器１２の出力側は、第１のフィルタ１３を用いて、変調器１５の入力部の１つに結合されている。第１のフィルタ１３は、低域通過フィルタである。座標変換手段７の別の出力部は、位相同期ループ１８の入力部の１つに接続されている。位相同期ループ１８の出力側は、変調器１５の別の入力部に接続されている。変調器１５の出力側は、増幅器１６に接続されている。増幅器１６の出力部は、信号処理部５''の端子２２に接続されている。電力増幅器２３の入力側は、端子２２に接続されており、電力増幅器２３の出力側は、アンテナ２４に結合されている。

調整部５０は、ランプ信号生成手段５９を備えている。ランプ信号生成手段５９の出力部の１つは、別の切り替えスイッチ７７の第１の入力部に接続されている。

ランプ信号生成手段５９の出力部もまた同様に、比較手段６５の非反転入力部に接続されている。検出器２５は、電力増幅器２３に結合されている。検出器２５は、ピーク値検出器であってよい。検出器２５の出力側は、調整部５０の検出信号入力部５２を介して、調整部５０のアナログ／デジタル変換器５３に接続されている。アナログ／デジタル変換器５３は、第４のフィルタ７３を介して、比較手段６５の反転入力部に結合されている。第４のフィルタ７３は、低域通過フィルタである。比較手段６５の出力側は、制御ループ設定手段６６、サンプルホールド回路７５、および追加の乗算手段６７を介して、別の切り替えスイッチ７７の第２の入力部に結合されている。

別の切り替えスイッチ７７の出力部の１つは、切り替えスイッチ８１の入力部の１つに接続されている。

切り替えスイッチ８１の第１の出力部は、乗算手段１１の制御入力部に接続されている。切り替えスイッチ８１の第２の出力部は、補間手段（interpolation means）７８およびデジタル／アナログ変換器６９を介して、調整部５０の出力部７１に結合されている。補間手段７８は、テーブルメモリであるメモリ７９を備えている。電力増幅器２３の制御入力部は、調整部５０の出力部７１に接続されている。

ランプ信号生成手段５９は、メモリ６１および信号出力手段６０を備えている。信号出力手段６０の入力側はメモリ６１に接続されており、信号出力手段６０の出力側は、ランプ信号生成手段５９の出力部に接続されている。ランプ信号生成手段５９の出力部は、スイッチ８２を介して、追加の乗算手段６７の別の入力部に接続されている。

さらに、調整部５０は、レジスタ８０を有している。レジスタ８０の出力側は、増幅器１６の制御入力部に接続されている。制御部６２の出力側は、ランプ信号生成手段５９、レジスタ８０、別の切り替えスイッチ７７、切り替えスイッチ８１、およびスイッチ８２に接続されている。

入力信号ＳｉＮは、信号処理部５の信号入力部６に送られ、同相信号Ｉと直交信号Ｑとに分割される。入力信号ＳｉＮは、座標変換手段７を用いて振幅信号および位相信号に変換される。キャリア信号は、位相同期ループ１８によって生成される。このキャリア信号は、位相同期ループ１８に供給される位相信号に応じて生成される。上記振幅信号は、乗算手段１１の別の入力部に供給される信号によって乗算され、そして別のデジタル／アナログ変換器１２によってアナログ信号Ｓ２に変換される。乗算手段１１の別の入力部は、制御入力部とも称される。アナログ信号Ｓ２は、第１のフィルタ１３によってフィルタリングされ、そして変調器１５に供給される。変調器１５の出力側において変調された信号Ｓ３は、増幅器１６の制御入力部に印加される制御信号Ｓ４に応じて増幅器１６によって増幅され、そして信号処理部５の端子２２に送出される。増幅器１６は、例えば、１ｄＢで調整可能な０ｄＢから４２ｄＢの範囲の利得を取り得る。電力増幅器２３は、信号処理部５の端子２２における信号を増幅させ、増幅されたアナログ出力信号Ｓｏｕｔをアンテナ２４に供給する。

ランプ信号生成手段５９の出力側において生成されたランプ信号Ｓｒは、第１の動作モードにおいて、別の切り替えスイッチ７７および切り替えスイッチ８１を介して、乗算手段１１の別の入力部に送ることができる。タイムスロット中に、電力増幅器２３の制御入力部に一定の値（constant value）が供給される。従って第１の動作モードでは、デジタル調整信号Ｓｄｒはランプ信号Ｓｒと同一である。従って第１の動作モードでは、上記回路構造はオープンループのように調整なしに動作し、信号処理部５は乗算手段１１を介して影響を受ける。これは例えば、ＥＤＧＥ規格に対して用いられる８ＰＳＫデータ変調方式に用いることができる。

第２の動作モードでは、ランプ信号Ｓｒは、比較手段６５の非反転入力部に送られる。検出器２５によって生成されたアナログ検出信号Ｓａｄは、検出信号入力部５２を介して、アナログ／デジタル変換器５３に送られる。アナログ／デジタル変換器５３によって生成されたデジタル検出信号Ｓｄｄは、第４のフィルタ７３によってフィルタリングされ、比較手段６５の反転入力部に送られる。比較手段６５の出力部の１つにおいて生成されて比較結果を示す信号は、制御ループ設定手段６５によって増幅され、信号動作モードの第１の形式においてサンプルホールド回路７５および追加の乗算手段６７に送られ、そして別の切り替えスイッチ７７および切り替えスイッチ８１を介して、デジタル調整信号Ｓｄｒとして乗算手段１１の別の入力部に送られる。第２の動作モードの第２の形式では、増幅された上記信号はサンプルホールド回路７５には送られないが、それ以前に増幅された信号が、サンプルホールド回路７５の出力側において生成される。従ってデジタル調整信号Ｓｄｒは、第２の動作モードの第２の形式において、第２の値を維持する。第２の動作モードの第１の形式は、タイムスロットの開始時において用いることができ、第２の動作モードの第２の形式は、タイムスロットの大部分の時間、特にペイロード信号が伝送されている時間において用いることができる。タイムスロットの間中において、電力増幅器２３の制御入力部に一定の値が供給される。第２の動作モードでは、回路構造１''は、調整されながら動作する、すなわちクローズドループ形式で動作する。信号処理部５も同様に、乗算手段１１によって影響を受ける。これもまた同様に、例えば、ＥＤＧＥ規格に対して用いられる８ＰＳＫデータ変調方式に用いることができる。

第３の動作モードでは、ランプ信号Ｓｒは、デジタル調整信号Ｓｄｒとして、別の切り替えスイッチ７７、切り替えスイッチ８１、補間手段７８、およびデジタル／アナログ変換器６９を介して、電力増幅器２３に供給することができる。この場合、補間手段７８の入力部に印加されたデジタル調整信号Ｓｄｒに応じて、メモリ７９から或る値が読み出される。メモリ７９は、テーブルメモリすなわち参照テーブルである。デジタル調整信号Ｓｄｒは複数の値をもち得るため、それぞれの値に対応する出力値をメモリ７９から生成することはできない。このため補間手段７８は、一実施形態では、補間によって生成される信号Ｓｄｒ'を、補間手段７８の出力部において、前後の出力値を用いることによって生成することｓができる。この信号Ｓｄｒ'は、デジタル／アナログ変換器６９によって、アナログ調整信号Ｓａｒに変換される。このアナログ調整信号Ｓａｒは、電力増幅器２５の制御入力部に送られる。この実施形態では、電力増幅器２５は可変利得を有している。次に電力増幅器２５は、圧縮モードにおいて動作される。乗算手段１１の別の入力部に、一定の値が供給される。この値は、例えば１であってよい。従って上記回路構造は、第３の動作モードでは制御なしに動作、すなわちオープンループ制御され、電力増幅器２３の制御入力部２３を介して制御が供給される。これは例えば、ＧＳＭ規格に対するＧＭＳＫデータ変調方式に用いることができる。

第４の動作モードでは、ランプ信号Ｓｒは比較手段６５の非反転入力部に送られ、そして制御ループ設定手段６６、サンプルホールド回路７５、および追加の乗算手段６７を介して、別の切り替えスイッチ７７の第２の入力部に比較結果が送られる。従ってデジタル調整信号Ｓｄｒは、別の切り替えスイッチ７７の出力部において生成され、そして切り替えスイッチ８１、補間手段７８、およびデジタル／アナログ変換器６９を介して、電力増幅器２３に送られる。乗算手段１１の別の入力部に、一定の値が供給される。この値は、例えば１であってよい。従って上記回路構造は、第４の動作モードでは調整されながら動作、すなわちクローズドループ制御され、電力増幅器２３の制御入力部を介して調整が供給される。これもまた同様に、例えば、ＧＳＭ規格に対するＧＭＳＫデータ変調方式に用いることができる。

制御信号Ｓ４は、レジスタ８０の出力側において生成され、そして増幅器１６の制御入力部に送られる。増幅器１６は、利得のための一セットの離散値（discrete value）を有している。利得値は、制御信号Ｓ４に基づいて、増幅器１６内において設定される。制御信号Ｓ４は、増幅器１６の利得がタイムスロット中に一定であるように設定される。従って信号処理部５の全利得は、増幅器１６を用いて大まかに設定される;第１および第２の動作モードでは乗算手段１１によって、そして第３および第４の動作モードでは電力増幅器２３によって、良好な設定が行われる。

回路構造１''の本実施形態は、伝送される電力を、タッピングを切り替えて設定するために、切り替えスイッチ８１を用いることができるという利点がある。切り替えスイッチ８１が或る位置にあるときは、デジタル調整信号は乗算手段１１に送られ、また切り替えスイッチ８１が別の位置にあるときは、デジタル調整信号は電力増幅器２３の制御入力部に送られる。従って回路構造１''は、様々な種類の伝送および規格に対して用いることができる。回路構造１''の本実施形態は、別の切り替えスイッチ７７を用いて、調整される動作から調整されない動作へと切り替えることができるという別の利点を有している。

図３Ａに示されている回路構造は、ＧＳＭ規格に対して用いられるＧＭＳＫデータ変調方式、さらにＥＤＧＥ規格に対して用いられる８ＰＳＫデータ変調方式において電力調整できるため有利である。

図示されていない別の一実施形態では、信号送信機およびスイッチが備えられている。このスイッチは、乗算手段１１の別の入力部に結合されている。切り替えスイッチ７７が或る位置にあるときに、デジタル調整信号Ｓｄｒが乗算手段の上記別の入力部に送られないときは、この別の入力部に一定の値が供給される。この一定の値は、１であってよい。別の信号送信機および別のスイッチも同様に備えられている。このスイッチは、補間手段７８に結合されており、切り替えスイッチ７７が別の位置にあるときにデジタル調整信号Ｓｄｒが補間手段７８に送られない場合は、補間手段７８に可変値を供給する。この可変値はタイムスロット前に第１の値をもつため、タイムスロット中において伝送される電力は０ワットおよび第２の値であり、これは一定である。

図示されていない別の一実施形態では、デジタル調整信号Ｓｄｒがデジタル／アナログ変換器６９に直接送られるように、補間手段７８は備えられていない。

別の一実施形態では、制御ループ設定手段６６は、増幅器、積分器、および微分器を備えており、ＰＩＤ調整器を形成するためにデジタル技術が用いられている。

図示されていない別の一実施形態では、アナログ／デジタル変換器５３の後段ではなくて前段に、第４のフィルタ７３が配置されている。

図示されていない別の一実施形態では、アナログ出力信号Ｓｏｕｔへの妨害影響を低減するために、デジタル／アナログ変換器６９の後段に第３のフィルタ７０が接続されている。

図３Ｂは、提案された原理に基づいた回路構造１'''の典型的な別の実施形態を示している。この実施形態は、図３Ａに示されている回路構造１''の一態様である。

信号処理部５は、同相信号Ｉを処理するための１つの経路、および直交信号Ｑを処理するための別の経路を有している。乗算手段１１および別の乗算手段１１'は、信号処理部５の信号入力部６に接続されている。別の乗算手段１１'の別の入力部は、乗算手段１１の別の入力部に接続されている。別の乗算手段１１'の出力側は、別のデジタル／アナログ変換器１２'に接続されている。別のデジタル／アナログ変換器１２'は、別のフィルタ１３'を介して、別の変調器１５'に接続されている。別のフィルタ１３'は、低域通過フィルタである。別の変調器１５'は、搬送周波数発生器１９の出力部の１つに直接接続されている。変調器１５は、９０度位相器２０を介して、搬送周波数発生器１９の上記出力部に接続されている。変調器１５および別の変調器１５'の出力側は、加算回路２１に接続されており、加算回路２１の出力側は、増幅器１６に接続されている。増幅器１６は、電力増幅器２３に接続されている。

調整部５０は、図３Ａに示されている調整部５０と対応している。さらに、乗算手段１１の別の入力部に接続された切り替えスイッチ８１の第１の出力部もまた、デジタル調整信号Ｓｄｒを供給するために、別の乗算手段１１'の別の入力部に接続されている。

信号処理部５は、信号処理部５の信号入力部６に供給される同相信号Ｉおよび直交信号Ｑを別々に処理するようになっている。

第１および第２の動作モードでは、２つの信号ＩおよびＱは、同一のデジタル調整信号Ｓｄｒによって乗算されて各アナログ信号に変換され、そして第１のフィルタ１３または別のフィルタ１３'を用いてフィルタリングされる。搬送周波数発生器３６を用いて生成されたキャリア信号は、９０度の位相シフトを伴って、変調器１５および別の変調器１５'に供給される。変調器１５の出力部における信号および別の変調器１５'の出力部における信号は、加算回路２１を用いて組み合わされて、増幅器の入力部１６に送られる。

第３および第４の動作モードでは、アナログ出力信号Ｓｏｕｔの電力は、電力増幅器２３の制御入力部を介して設定される。

同相信号Ｉおよび直交信号Ｑを同一のデジタル調整信号Ｓｄｒによって別々に乗算して処理するために、伝送される電力をも正確に設定することができ、あるいは電力増幅器２３内に伝送される電力をも正確に設定できるため有利である。

図３Ｂに示されている回路構造１'''は、ＧＳＭ規格に対して用いられるＧＭＳＫデータ変調方式、およびＥＤＧＥ規格に対して用いられる８ＰＳＫデータ変調方式における電力調整に用いることができる。

図４Ａおよび図４Ｂは、提案された原理に従って回路構造１および電力増幅器２３を備えた、それぞれ１つの半導体基材および２つの半導体基材の典型的な実施形態を示している。

図４Ａは、回路構造１、電力増幅器２３、および検出器２５を備えた第１の半導体基材１００の典型的な実施形態を示している。回路構造１は、デジタルゲートおよびアナログ回路を備えている。回路構造１は、電力増幅器２３および検出器２５に結合されている。電力増幅器２３の出力側は端子１０５を備えており、この端子１０５にアンテナ２４（図示せず）を結合することができる。回路構造１、電力増幅器２３、および検出器は、半導体集積技術を用いて形成される。半導体基材１００は、シリコン基板から形成されている。

半導体基材１００上における集積化によって、接続経路を短く維持し、外部接続を低減し、また半導体基材１００上の領域を微細化できるため有利である。

別の一実施形態では、回路構造１は、図４Ａにおいて破線で示されているマイクロコントローラ１０４を備えている。

あるいは、半導体基材１００は、ガリウムヒ素（ＧａＡｓ）またはシリコンゲルマニウム（ＳｉＧｅ）からなる基板を有している。

図示されていない別の一実施形態では、検出器２５は、アンテナ２４に結合されており、半導体基材１００には備えられていない。

図４Ｂは、第１の半導体基材１０１および第２の半導体基材１０２を有する別の典型的な実施形態を示している。第１の半導体基材１０１は、回路構造１を有している。この回路構造１は、アナログ回路、デジタルゲート、および端子１０９、１１０を備えている。第２の半導体基材１０２は、電力増幅器２３、検出器２５、および端子１０５、１０６、１０７を備えている。電力増幅器２３の入力側は、第２の半導体基材１０２上に配置された端子１０６を介して、第１の半導体基材１０１上に配置された端子１０９に接続されており、回路構造１との接点（contact）を形成するために用いられる。接続する目的のためにボンディングワイヤが用いられている。電力増幅器の出力側２３は、端子１０５を介してアンテナ２４（図示せず）に結合することができる。検出器２５は、第２の半導体基材１０２上の端子１０７を介して、第１の半導体基材１０１上の端子１１０に接続されている。端子１０７および１１０は、２つのボンディングワイヤ１１１および配線１０８を用いて、互いに接続されている。第１の半導体基材１０１および第２の半導体基材１０２は、マウント１１２上に形成されている。

マイクロコントローラ１０４を有する回路構造１は、ＣＭＯＳ集積技術を用いて第１の半導体基材１０１上に形成されている。電力増幅器２３および検出器２５は、パワートランジスタ技術を用いて第２の半導体基材１０２上に形成されている。

第１の半導体基材１０１および第２の半導体基材１０２に分離することによって、回路部品に対してそれぞれ特化した製造技術を用いることができるため有利である。

別の一実施形態では、回路構造１は、図４Ｂにおいて破線で示されているマイクロコントローラ１０４を有している。

図示されていない別の一実施形態では、検出器２５はアンテナ２４に結合されており、第２の半導体基材１０２上には形成されていない。

図示されていない別の一実施形態では、２つの半導体基材１０１および１０２を形成および接続する技術として、フリップチップ技術を用いることができる。

回路構造の典型的な一実施形態を示している。 提案された原理に従って、信号処理部に乗算手段を備えた回路構造の別の典型的な実施形態を示している。 提案された原理に従って、異なる動作モード間において切り替えるための切り替えスイッチを備えた回路構造の別の典型的な実施形態を示している。 提案された原理に従って、異なる動作モード間において切り替えるための切り替えスイッチを備えた回路構造の別の典型的な実施形態を示している。 提案された原理に従って、回路構造および電力増幅器を備えた１つの半導体基材の典型的な実施形態を示している。 提案された原理に従って、回路構造および電力増幅器を備えた２つの半導体基材の典型的な実施形態を示している。

符号の説明

１、１'、１''、１''' 回路構造
５ 信号処理部
６ 信号入力部
７ 座標変換手段
８ 値乗算手段
９ サンプリングレート上昇器
１０ 遅延手段
１１、１１' 乗算手段
１２、１２' 別のデジタル／アナログ変換器
１３、１３' 第１のフィルタ
１４ ベースバンド増幅器
１５、１５' 変調器
１６ 増幅器
１７ 増幅度制御部
１８ 位相同期ループ
１９ 電流周波数発生器
２０ 位相器
２１ 加算回路
２２ 端子
２３ 電力増幅器
２４ アンテナ
２５ 検出器
５０ 調整部
５１ 第２のフィルタ
５２ 検出信号入力部
５３ アナログ／デジタル変換器
５４ 別の切り替えスイッチ手段
５５ サンプルホールド回路
５６ プリセット値入力部
５７ 別の比較手段
５８ 別の乗算手段
５９ ランプ信号生成手段
６０ 信号出力手段
６１ メモリ
６２ 制御部
６３ 加算手段
６４ サンプリングレート上昇器
６５ 比較手段
６６ 制御ループ設定手段
６７ 追加の乗算手段
６８ 下降ランプ信号生成手段
６９ デジタル／アナログ変換器
７０ 第３のフィルタ
７１ 出力
７２ 基準値送信機
７３ 第４のフィルタ
７５ サンプルホールド回路
７７ 別の切り替えスイッチ
７８ 補間手段
７９ メモリ
８０ レジスタ
８１ 切り替えスイッチ
８２ スイッチ
１００ 半導体基材
１０１ 第１の半導体基材
１０２ 第２の半導体基材
１０４ マイクロコントローラ
１０５〜１０７ 端子
１０８ 配線
１０９、１１０ 端子
１１１ ボンディングワイヤ
１１２ マウント
Ｉ 同相信号
Ｑ 直交信号
Ｓａｄ アナログ検出信号
Ｓａｒ、Ｓａｒ’ アナログ調整信号
Ｓｄｄ デジタル検出信号
Ｓｄｒ デジタル調整信号
Ｓｉｎ 入力信号
Ｓｏｕｔ アナログ出力信号
Ｓｒ ランプ信号
Ｓｒｎｏｍ 基準値
Ｓ１ 乗算された信号
Ｓ２ アナログ信号
Ｓ３ 変調された信号
Ｓ４ 制御信号
Ｖｂｉａｓ バイアス電圧

Claims (37)

1. アナログ出力信号（Ｓout）を生成するために入力信号（Ｓin）を処理する信号処理部（５）であって、乗算手段（１１）を含む信号処理部（５）と、
   上記信号処理部（５）に接続された調整部（５０）であって、上記アナログ出力信号（Ｓout）を調整するために、上記アナログ出力信号（Ｓout）に応じたデジタル調整信号（Ｓdr）を生成するとともに、該デジタル調整信号（Ｓdr）を上記乗算手段（１１）の制御入力部に供給する調整部（５０）と、を備えている、
   回路構造。
2. 上記調整部（５０）に接続されたデジタル／アナログ変換器（６９）であって、上記デジタル調整信号（Ｓdr）をアナログ調整信号（Ｓar）に変換するデジタル／アナログ変換器（６９）を更に備えている、
   請求項１に記載の回路構造。
3. 上記入力信号（Ｓin）に応じた上記アナログ出力信号（Ｓout）と、上記デジタル調整信号（Ｓdr）とを生成するために、上記信号処理部（５）と上記調整部（５０）とが接続されている、
   請求項１または２に記載の回路構造。
4. 上記調整部（５０）は、ランプ信号（Ｓr）を生成するランプ信号生成手段（５９）を含み、該ランプ信号（Ｓｒ）に基づいて上記デジタル調整信号（Ｓdr）を生成する、
   請求項１から３までの何れか１項に記載の回路構造。
5. 上記ランプ信号生成手段（５９）は、ランプ信号（Ｓr）の波形を設定するための値（Ｓm）が格納されたメモリを含んでいる、
   請求項４に記載の回路構造。
6. 上記調整部（５０）は、入力部のうちのひとつが上記ランプ信号生成手段（５９）に接続された比較手段（６５）を含んでいる、
   請求項４または５に記載の回路構造。
7. 上記信号処理部（５）は、
   上記入力信号（Ｓin）を供給する信号入力部（６）と、
   入力側が上記信号入力部（６）に接続された他のデジタル／アナログ変換器（１２）と、
   上記他のデジタル／アナログ変換器（１２）の後段に接続された第１のフィルタ（１３）と、
   入力側が上記第１のフィルタ（１３）に接続された変調器（１５）と、
   入力側が上記変調器（１５）に接続され、かつ、出力側がアンテナ（２４）に接続された電力増幅器（２３）であって、上記アナログ出力信号（Ｓout）を出力する電力増幅器（２３）と、を含んでいる、
   請求項１から６までの何れか１項に記載の回路構造。
8. 上記信号処理部（５）は、上記変調器（１５）と上記電力増幅器（２３）との間に接続された他の増幅器（１６）を含んでいる、
   請求項７に記載の回路構造。
9. 上記電力増幅器（２３）は、検出器（２５）を含んでおり、
   上記調整部（５０）は、上記検出器（２５）の出力側に接続され、上記検出器（２５）からアナログ検出信号（Ｓad）の供給を受けるアナログ／デジタル変換器（５３）であって、出力側が上記比較手段（６５）の他の入力部に接続されているアナログ／デジタル変換器（５３）を含んでいる、
   請求項６を引用した請求項７または８に記載の回路構造。
10. 上記乗算手段（１１）は、上記信号入力部（６）と上記他のデジタル／アナログ変換器（１２）との間に配置されており、
    上記比較手段（６５）は、上記デジタル調整信号（Ｓdr）を上記乗算手段（１１）に供給するために、上記乗算手段（１１）の上記制御入力部に接続されている、
    請求項９に記載の回路構造。
11. 上記比較手段（６５）は、上記デジタル調整信号（Ｓdr、Ｓdr’）を上記デジタル／アナログ変換器（６９）に供給するために、上記デジタル／アナログ変換器（６５）に接続されており、
    上記デジタル／アナログ変換器（６９）は、上記電力増幅器（２３）に上記アナログ調整信号（Ｓar、Ｓar’）を供給するために、上記電力増幅器（２３）に接続されている、
    請求項２を引用した請求項９または１０に記載の回路構造。
12. 上記調整部（５０）は、上記デジタル調整信号（Ｓdr、Ｓdr’）を、上記乗算手段（１１）の上記制御入力部、または上記デジタル／アナログ変換器（６９）の何れか一方に供給するための切り替え手段（８１）であって、入力部が上記比較手段（６５）に接続され、第１の出力部が上記乗算手段（１１）の上記制御入力部に接続され、かつ、第２の出力部が上記デジタル／アナログ変換器（６９）に接続された切り替え手段（８１）を含んでいる、
    請求項１０または１１に記載の回路構造。
13. 入力信号（Ｓin）を処理することによってアナログ出力信号（Ｓout）を生成する信号処理部（５）であって、乗算手段（１１）を含む信号処理部（５）と、
    上記信号処理部（５）に接続された調整部（５０）であって、ランプ信号（Ｓr）を生成するランプ信号生成手段（５９）を含み、上記アナログ出力信号（Ｓour）を調整するためのデジタル制御信号（Ｓdr）を、上記ランプ信号に基づいて生成する調整部（５０）と、を備えており、
    上記ランプ波生成手段（５９）は、上記乗算手段（１１）の制御入力部に接続されている、
    回路構造。
14. 上記ランプ信号生成手段（５９）は、ランプ信号（Ｓr）の波形を設定するための値（Ｓm）が格納されたメモリを含んでいる、
    請求項１３に記載の回路構造。
15. 入力信号（Ｓin）を供給する信号入力部（６）と、
    入力側が上記ランプ信号生成手段（５９）に接続されたデジタル／アナログ変換器（６９）と、
    一方の入力部が上記信号入力部（６）に接続され、他方の入力部が上記デジタル／アナログ変換器（６９）に接続された電力増幅器（２５）であって、上記アナログ信号（Ｓout）を出力する電力増幅器（２３）と、を更に備えている、
    請求項１３または１４に記載の回路構造。
16. 上記信号処理部（５）は、
    入力信号（Ｓin）を供給する信号入力部（６）と、
    上記制御入力部が上記ランプ波生成手段（５９）に接続され、他の入力部が上記信号入力部（６）に接続された上記乗算手段（１１）と、
    入力側が上記乗算手段（１１）に接続された他のデジタル／アナログ変換器（１２）と、
    入力部が上記他のデジタル／アナログ変換器（１２）に接続された電力増幅器（２３）であって、上記アナログ信号（Ｓout）を出力する電力増幅器（２３）と、を含んでいる、
    請求項１３または１４に記載の回路構造。
17. 請求項１から１６までの何れか１項に記載の回路構造の製造方法であって、
    上記電力増幅器（２３）を含む上記回路構造（１）を半導体（１００）が備えるように、半導体集積化技術によって半導体（１００）を処理する工程、を含んでいる、
    製造方法。
18. 請求項１から１６までの何れか１項に記載の回路構造の製造方法であって、
    第１の半導体（１０１）を半導体集積化技術によって処理する工程と、
    少なくとも一つの他の半導体（１０２）を半導体集積化技術によって処理する工程であって、上記回路構造（１）と上記電力増幅器（２３）とを構成する回路部品を、上記第１の半導体（１０１）と当該他の半導体（１０２）との間に配置する工程と、
    上記第１の半導体と上記他の半導体（１０２）とを接合する工程と、を含んでいる、
    製造方法。
19. 請求項１から１６までの何れか１項に記載の回路構造の携帯電話装置における使用。
20. アナログ出力信号の設定方法であって、
    上記アナログ出力信号（Ｓout）に応じたデジタル調整信号（Ｓdr）を生成する工程と、
    入力信号（Ｓin）を処理することによって上記アナログ出力信号（Ｓout）を生成する工程であって、上記入力信号（Ｓin）、または、上記入力信号（Ｓin）から導出された信号に上記デジタル調整信号（Ｓdr）を乗ずる工程を含んでいる、
    設定方法。
21. 上記入力信号（Ｓin）を処理することによって上記アナログ出力信号（Ｓout）を生成する上記工程は、
    上記入力信号（Ｓin）、または、上記入力信号（Ｓin）から導出された信号に上記デジタル調整信号（Ｓdr）を乗ずることによって、乗算された信号（Ｓ１）を生成する工程と、
    上記乗算された信号（Ｓ１）をアナログ信号（Ｓ２）に変換する工程と、
    上記アナログ信号（Ｓ２）に対してフィルタリングと変調とを行うことによって、変調信号（Ｓ３）を生成する工程と、
    上記変調信号（Ｓ３）を増幅することによって、上記アナログ出力信号（Ｓout）を生成する工程と、を含んでいる、
    請求項２０に記載の設定方法。
22. 上記アナログ出力信号（Ｓout）に応じた上記デジタル調整信号（Ｓdr）を生成する上記工程は、
    上記アナログ出力信号（Ｓout）に応じて、アナログ検出信号（Ｓad）を生成する工程と、
    上記アナログ検出信号（Ｓad）をデジタル化された検出信号（Ｓdd）に変換する工程と、
    基準信号（Ｓrnom）を生成する工程と、
    上記デジタル化された検出信号（Ｓdd）、または、上記デジタル化された検出信号（Ｓdd）から導出された信号（Ｓdd’）を上記基準信号（Ｓrnom）と比較する工程と、
    上記比較の結果に応じて上記デジタル調整信号（Ｓdr）を生成する工程と、を含んでいる、
    請求項２０または２１に記載の設定方法。
23. 上記基準信号（Ｓrnom）を生成する上記工程は、ランプ信号（Ｓr）を生成する工程を含んでいる、
    請求項２２に記載の設定方法。
24. 上記ランプ信号（Ｓr）を生成する上記工程は、格納されている値（Ｓm）を読み出す工程を含んでいる、
    請求項２３に記載の設定方法。
25. アナログ出力信号の設定方法であって、
    上記アナログ出力信号（Ｓout）に応じたデジタル調整信号（Ｓdr）を生成する工程と、
    第１の動作モードと他の動作モードとのうちのから動作モードを決め、決められた動作モードにおいて入力信号（Ｓin）を処理することによって、上記アナログ出力信号（Ｓout）を生成する工程であって、
    上記第１の動作モードにおいて、上記入力信号（Ｓin）、または、上記入力信号（Ｓin）から導出されたデジタル信号に上記デジタル調整信号（Ｓdr）を乗じ、
    上記他の動作モードにおいて、上記入力信号（Ｓin）から導出されたアナログ信号を、上記デジタル調整信号（Ｓdr）を変換して得られたアナログ調整信号（Ｓar）に応じて増幅する工程と、を含んでいる、
    設定方法。
26. 上他の動作モードは、
    上記入力信号（Ｓin）、または、上記入力信号（Ｓin）から導出された信号を、アナログ信号（Ｓ２）に変換する工程と、
    上記アナログ信号（Ｓ２）に対してフィルタリングと変調とを行うことによって、変調信号（Ｓ３）を生成する工程と、
    上記変調信号（Ｓ３）を上記アナログ調整信号（Ｓar）に応じて増幅することによって、上記アナログ出力信号（Ｓout）を生成する工程と、を含んでいる、
    請求項２５に記載の設定方法。
27. 上記第１の動作モードは、
    上記入力信号（Ｓin）、または、上記入力信号（Ｓin）から導出された信号に上記デジタル調整信号（Ｓdr）を乗ずることによって、乗算された信号（Ｓ１）を生成する工程と、
    上記乗算された信号（Ｓ１）をアナログ信号（Ｓ２）に変換する工程と、
    上記アナログ信号（Ｓ２）に対してフィルタリングと変調とを行うことによって、変調信号（Ｓ３）を生成する工程と、
    上記変調信号を増幅することによって、上記アナログ出力信号（Ｓout）を生成する工程と、を含んでいる、
    請求項２５または２６に記載の設定方法。
28. 上記アナログ出力信号（Ｓout）に応じたデジタル調整信号（Ｓdr）を生成する工程は、
    上記アナログ出力信号（Ｓout）に応じて、アナログ検出信号（Ｓad）を生成する工程と、
    上記アナログ検出信号（Ｓad）をデジタル化された検出信号（Ｓdd）に変換する工程と、
    基準信号（Ｓrnom）を生成する工程と、
    上記デジタル化された検出信号（Ｓdd）、または、上記デジタル化された検出信号（Ｓdd）から導出された信号（Ｓdd’）を上記基準信号（Ｓrnom）と比較する工程と、
    上記比較の結果に応じて上記デジタル調整信号（Ｓdr）を生成する工程と、を含んでいる、
    請求項２５から２７までのの何れか１項に記載の設定方法。
29. 上記基準信号（Ｓrnom）を生成する上記工程は、ランプ信号（Ｓr）を生成する工程を含んでいる、
    請求項２８に記載の設定方法。
30. 上記ランプ信号（Ｓr）を生成する上記工程は、格納されている値（Ｓm）を読み出す工程を含んでいる、
    請求項２９に記載の設定方法。
31. 請求項２０から３０までの何れか１項に記載の設定方法を実行するよう設計された構造であって、半導体（１００）を含む集積回路を備えている構造。
32. 上記半導体（１００）は、アナログ回路、デジタルゲート、および電力増幅器（２３）を含む回路構造（１）を備えている、
    請求項３１に記載の構造。
33. 上記回路構造（１）は、マイクロコントローラ（１０４）を備えている、
    請求項３２に記載の構造。
34. 請求項２０から３０までの何れか１項に記載の設定方法を実行するよう設計された構造であって、
    第１の半導体（１０１）を含む集積回路と、第２の半導体（１０２）を含む他の回路と、を備えており、
    ランプ信号（Ｓr）を生成する工程は上記第１の半導体（１０１）において実行され、上記アナログ出力信号（Ｓout）を得るための増幅は、上記第２の半導体（１０２）において実行される、
    構造。
35. 上記第１の半導体（１０１）は、回路構造（１）を構成する少なくとも１つのアナログ回路、または、デジタルゲートを備えており、上記第２の半導体（１０２）は、電力増幅器（２３）を備えている、
    請求項３４に記載の構造。
36. 上記第１の半導体（１０１）は、マイクロコントローラを備えている、
    請求項３４に記載の構造。
37. 請求項２０から３０までの何れか１項に記載の設定方法を実行するために、マイクロコントローラ（１０４）を制御するプログラムを含む、プログラムプロダクト。

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