JP2008046639A

JP2008046639A - イメージ表示システム

Info

Publication number: JP2008046639A
Application number: JP2007211347A
Authority: JP
Inventors: Fu-Yuan Hsueh; 富元薛; Keiichi Sano; 景一佐野; Cheng-Ho Yu; 承和余; Wei-Cheng Lin; 韋丞林
Original assignee: Toppoly Optoelectronics Corp
Current assignee: TPO Displays Corp
Priority date: 2006-08-14
Filing date: 2007-08-14
Publication date: 2008-02-28
Also published as: CN101127184B; TWI365432B; US7286071B1; TW200809735A; CN101127184A

Abstract

【課題】イメージ表示システムを提供する。
【解決手段】本発明のイメージ表示システムは、デジタルアナログコンバータを使用して、第一変換段階は、ｋビット入力信号のｍ個の最大有効ビットに従って、複数の参考電圧の第一、第二電圧を選択する。第二変換段階は、ｋビット入力信号のｎ個の最小有効ビットを、第一、第二電圧間の電圧に転換する。第二変換段階において、最小有効ビットの第一、及び、第二ビットに従って、第一スイッチキャパシタユニットは、第一期間中、第一キャパシタを充電し、その後、第二スイッチキャパシタユニットは、第一キャパシタと第二キャパシタ間で第一電荷共有を実行する。第一スイッチキャパシタユニットは第一キャパシタを再度充電し、その後、第二スイッチキャパシタユニットは、第一キャパシタと第二キャパシタ間で第二電荷共有を実行する。
【選択図】図１

Description

本発明は、イメージ表示システムに関するものである。

液晶ディスプレイ（LCD）は、計算機、腕時計、カラーテレビ、コンピュータモニター、及び、その他の多くの電子装置など、様々な応用に用いられている。アクティブマトリクスLCDはLCDの型として知られている。公知のアクティブマトリクスLCDにおいて、各画素素子（或いは、画素）は薄膜トランジスタ（TFT）、及び、一つ、或いは、それ以上のキャパシタのマトリクスによりアドレスされる。画素は複数の列と行を有するアレイに排列、及び、配線される。

特定の画素をアドレスするため、特定の列のスイッチTFTがスイッチ“オン”になり（即ち、電圧が充電される）、その後、データ電圧が対応する行に送られる。他の交差する列がオフなので、特定の画素のキャパシタだけがデータ電圧充電を受信する。印加電圧に対応し、画素の液晶セルはその極性を変化させ、よって、画素から反射する、或いは、画素を通過する光の量が変化する。画素の液晶セルにおいて、印加電圧の大きさは、画素から反射する、或いは、画素を通過する光の量を決定する。

更に、“システムオングラス”LCDは、様々なLCD駆動回路と機能を統合し、外部の集積回路が不要で、低コストで、コンパクト、高信頼性のディスプレイを提供する。このようなLCDの集積駆動回路は、画素の列を選択するスキャンドライバと、選択された列で、ディスプレイデータを各画素に書き込むデータドライバと、からなる。一般に、データドライバは、デジタルアナログコンバータ（DAC）を必要とし、アナログ電圧を生成して、データを表示し、対応画素を駆動する。しかし、データドライバ中のDACは、高解像度のために、大きい配置領域が必要とされる。

本発明は、イメージ表示システムを提供することを目的とする。

本発明はイメージ表示システムを提供し、デジタルアナログコンバータは、第一、及び、第二変換段階を実行する。第一変換段階は、ｋビット入力信号のｍ個の最大有効ビットに従って、複数の参考電圧の第一、第二電圧を選択する。第二変換段階は、第一変換段階により選択される第一電圧に出力負荷をプレチャージし、ｋビット入力信号のｎ個の最小有効ビットを、第一、第二電圧間の電圧に転換する。第二変換段階は、直列された第一、及び、第二スイッチキャパシタユニットを使用して、第一スイッチキャパシタユニットは、ｎ個の最小有効ビットの第一ビットに従って、選択的に、第一電圧、或いは、第二電圧に第一キャパシタを充電し、その後、第二スイッチキャパシタユニットは、第一キャパシタと第二キャパシタ間で第一電荷共有を実行する。第一スイッチキャパシタユニットは、ｎ個の最小有効ビットの第二ビットに従って、選択的に、第一キャパシタを、第一電圧、或いは、第二電圧に再度充電し、その後、第二スイッチキャパシタユニットは、第一キャパシタと第二キャパシタ間で第二電荷共有を実行する。

本発明は、イメージ表示システムのもう一つの具体例を提供し、デジタルアナログコンバータは、第一、及び、第二変換段階を実行する。第一変換段階は、ｋビット入力信号のｍ個の最小有効ビットに従って、複数の参考電圧の第一、及び、第二電圧を選択し、第一電圧は第二電圧より小さい。第二変換段階は、ｋビット入力信号のｎ個の最小有効ビットを、第一、第二電圧間の電圧に変換し、第二変換段階は、第一ノードと第一電圧、及び、第二ノードと第一電圧間にそれぞれ結合される第一、及び、第二キャパシタと、第一電圧と第一ノード間に結合される第一スイッチと、第二電圧と第一ノード間に結合される第三スイッチと、第一ノードと第二ノード間に結合される第三スイッチと、第一電圧と第二ノード間に結合される第四スイッチを使用する。第一期間中、第一、及び、第四スイッチがオンになり、第一、及び、第二キャパシタが第一電圧にプレチャージされる。第二期間中、第一、及び、第二スイッチは、ｎ個の最小有効ビットの第一ビットに従って、選択的にオンになり、第一キャパシタを充電し、その後、第三スイッチがオンになり、第一電荷共有が、第一、第二キャパシタ間で実行される。第三期間中、ｎ個の最小有効ビットの第二ビットに従って、第一、及び、第二スイッチが、選択的にオンになり、第一キャパシタを再度充填して、その後、第三スイッチがオンになり、第二電荷共有が第一、第二キャパシタ間で実行される。

本発明は、イメージ表示システムのもう一つの実施例を提供し、デジタルアナログコンバータは、第一、及び、第二変換段階を実行する。第一変換段階は、ｋビット入力信号のｍ個の最大有効ビットに従って、複数の参考電圧の第一、及び、第二電圧を選択する。第二変換段階は、ｋビット入力信号のｎ個の最小有効ビットを、第一、第二電圧間の電圧に変換し、第二変換段階は、第一、及び、第二スイッチキャパシタユニットとコントローラーを使用する。第一スイッチキャパシタユニットは、第一、及び、第二スイッチと第一キャパシタからなり、第二スイッチキャパシタユニットは、第一スイッチキャパシタユニットに直列され、第三スイッチと第二キャパシタとからなり、第一、及び、第二キャパシタユニットは、第一期間中、出力負荷を第一電圧にプレチャージする。コントローラーは、ｎ個の最小有効ビットに従って、選択的に第一、及び、第二電圧を第一スイッチキャパシタユニットに出力する。第二期間中、コントローラーは、ｎ個の最小有効ビットの第一ビットに従って、第一電圧、或いは、第二電圧を選択的に出力し、第一スイッチキャパシタユニットは、第一キャパシタを充電し、第二スイッチキャパシタユニットは、第一キャパシタと第二キャパシタ間で第一電荷共有を実行する。第二期間中、ｎ個の最小有効ビットの第二ビットに従って、コントローラーは、第一電圧、或いは、第二電圧を再度選択的に出力し、第一スイッチキャパシタユニットは、第一キャパシタを充電し、第二スイッチキャパシタユニットは、第一キャパシタと第二キャパシタ間で第二電荷共有を実行する。

本発明により、配置領域が節約できる。

図１はイメージ表示システム中のデータドライバのデジタルアナログコンバータを示す図である。図のように、デジタルアナログコンバータ（DAC）１００は、参考電圧生成ユニット１０と二つの縦列された変換段階２０、３０からなる。参考電圧生成ユニット１０は、複数の参考電圧V1, V2, …, V2^mを生成する。例えば、参考電圧生成ユニット１０は、複数のレジスタRからなるレジスタ文字列を有する。

第一変換段階２０は、入力信号に平行なｋビットのｍ個の最大有効ビット（MSB）を受信し、参考電圧生成ユニット１０により提供される参考電圧V1, V2, …, V2^mから一対の電圧を選択し、電圧VHとVLとし、第二変換段階２０に供給する。例えば、第一変換段階２０は、図２で示されるようなRマトリクスのデジタルアナログコンバータで、RマトリクスDACは、マトリクスに排列された複数のトランジスタからなり、ｍ個の最大有効ビット（MSB）に従って、トランジスタの二つの近接する行をオンにし、参考電圧生成ユニット１０により提供される参考電圧V1, V2, …, V2^mが選択されて、電圧VHとVLとなる。例えば、第一変換段階２０により選択される二つの参考電圧は連続値を有する。

図１で示されるように、第二変換段階３０は、ｋビット入力信号のｎ個の最小有効ビット（LBS）を受信し、参考電圧VHとVLにより定義される電圧幅でｎビットの線的変換を実行し、出力電圧VOUTを得る。例えば、ｍ＋ｎ＝ｋで、第二変換段階３０の出力は、例えば、キャパシティブ負荷C_LOAD等の負荷に結合される。第二変換段階３０は、プレチャージ期間中、第一変換段階により提供される電圧VLに負荷C_LOADをプレチャージし、参考電圧VHとVL、及び、ｎ個の最小の有効ビット（LSB）に従って、プレチャージ期間後、電荷共有を実行する。

図３は、第二変換段階を示す図である。図のように、第二変換段階３０は、線的DAC変換を実行するスイッチキャパシタデジタルアナログコンバータである。第二変換段階３０は、直列される二つのスイッチキャパシタユニットSCU１とSCU2を有するが、これに制限されず、また、三つ、或いは、それ以上のスイッチキャパシタユニットを有してもよい。本具体例において、各スイッチキャパシタユニットSCU1とSCU２は、二つのスイッチとキャパシタを有する。例えば、スイッチキャパシタユニットSCU1において、スイッチS１は参考電圧VLとノードN１間に結合され、スイッチS２は参考電圧VHとノードN１間に結合され、キャパシタC１はノードN１と電源GND間に結合される。スイッチキャパシタユニットSCU２において、スイッチS４は参考電圧VLとノードN２間に結合され、スイッチS３はノードN１とノードN２間に結合され、キャパシタC２はノードN２と電源GND間に結合される。本具体例において、スイッチS１〜S４は、図７で示されるタイミングコントローラー１１０により制御される。

ｎ＝２の場合、最小有効ビットの第一ビットに従って、スイッチキャパシタユニットSCU１は選択的にキャパシタC１を電圧VL、或いは、電圧VHに充電し、その後、スイッチキャパシタユニットSCU2は、キャパシタC１とC２間で第一電荷共有を実行する。スイッチキャパシタユニットSCU1は、最小有効ビットの第二ビットに従って、選択的にキャパシタC１を電圧VL、或いは、電圧VHに再度充電して、その後、スイッチキャパシタユニットSCU2は、キャパシタC1とC２間で、第二電荷共有を実行する。電圧VC２は、出力電圧VOUTとなる。

第二変換段階の操作は、図４A〜図４Dで示される。以下の例において、第一変換段階２０からの参考電圧VLとVHは、それぞれ、２２ｍVと２３ｍVと仮定される。

最小有効ビット＝００である。

ｔ０〜ｔ１期間、スイッチS１とS４はオンになり、キャパシタC１とC２を参考電圧VL(２２ｍV)にプレチャージする。ｔ１〜ｔ２期間中、スイッチS１がオンになり、最小有効ビットの第一ビットが０なので、キャパシタC１は参考電圧VL（２２ｍV）に結合される。よって、ノードN１の電圧VC１は２２ｍVに維持される。ｔ２〜ｔ３期間中、スイッチS３がオンになり、第一電荷共有がキャパシタC１とC２間で実行される。よって、ノードN２の電圧VC２は、電圧VC１とVC２が共に２２ｍVなので、２２ｍVで維持される。

ｔ３〜ｔ４期間、スイッチS１は再度オンになり、最小有効ビットの第二ビットが０なので、キャパシタC１は再度参考電圧VL（２２ｍV）に結合される。よって、ノードN１の電圧VC１はそのまま２２ｍＶに維持される。ｔ４〜ｔ５期間中、スイッチＳ３が再度オンになり、第二電荷共有がキャパシタＣ１とＣ２間で実行される。よって、電圧VC１と電圧VC２が共に２２ｍＶなので、ノードＮ２の電圧VC２はそのまま２２ｍＶに維持される。

最小有効ビット＝０１である。

ｔ０〜ｔ１期間中、スイッチＳ１とＳ４がオンになり、キャパシタＣ１とＣ２を参考電圧VL（２２ｍＶ）にプレチャージする。ｔ１〜ｔ２期間中、スイッチＳ１はオンになり、最小有効ビットの第一ビットが１なので、キャパシタＣ１は参考電圧VH（２３ｍＶ）に結合される。よって、ノードＮ１の電圧VC１は２３ｍＶに充電される。ｔ２〜ｔ３期間中、スイッチＳ３はオンになり、第一重電荷共有がキャパシタＣ１とＣ２間で実行される。よって、電圧VC１が２３ｍVで、電圧VC２が２２ｍＶなので、ノードＮ２の電圧VC２は２２．５ｍＶに増加する。

ｔ３〜ｔ４期間中、スイッチ１が再度オンになり、最小有効ビットの第二ビットが０なので、キャパシタＣ１は参考電圧VL（２２ｍＶ）に再度結合される。よって、ノードＮ１の電圧VC１は２２ｍＶに減少する。ｔ４〜ｔ５期間中、スイッチＳ３が再度オンになり、第二電荷共有がキャパシタＣ１とＣ２間で実行される。電圧VC１が２２ｍＶで、電圧VC２が２２．５ｍＶなので、ノードＮ２の電圧VC２は２２．２５ｍＶに維持される。

最小有効ビット＝１０である。

ｔ０〜ｔ１期間中、スイッチＳ１とＳ４がオンになり、キャパシタＣ１とＣ２を参考電圧VL（２２ｍＶ）にプレチャージする。ｔ１〜ｔ２期間中、スイッチＳ１はオンになり、最小有効ビットの第一ビットが０なので、キャパシタＣ１は参考電圧VL（２２ｍＶ）に結合される。よって、ノードＮ１の電圧VC１は２２ｍＶに維持される。ｔ２〜ｔ３期間中、スイッチＳ３はオンになり、第一重電荷共有がキャパシタＣ１とＣ２間で実行される。電圧VC１と電圧VC２が共に２２ｍＶなので、ノードＮ２の電圧VC２は２２ｍＶに維持される。

ｔ３〜ｔ４期間中、スイッチ２がオンになり、最小有効ビットの第二ビットが１なので、キャパシタＣ１は参考電圧VH（２３ｍＶ）に結合される。よって、ノードＮ１の電圧VC１は２３ｍＶに増加する。ｔ４〜ｔ５期間中、スイッチＳ３がオンになり、第二電荷共有がキャパシタＣ１とＣ２間で実行される。電圧VC１が２３ｍＶで、電圧VC２が２２ｍＶなので、ノードＮ２の電圧VC２は２２．５ｍＶに増加する。

最小有効ビット＝１１である。

ｔ０〜ｔ１期間中、スイッチＳ１とＳ４はオンになり、キャパシタＣ１とＣ２を参考電圧VL（２２ｍＶ）にプレチャージする。ｔ１〜ｔ２期間中、スイッチＳ２はオンになり、最小有効ビットの第一ビットが１なので、キャパシタＣ１は参考電圧VH（２３ｍＶ）に結合される。よって、ノードＮ１の電圧VC１は２３ｍＶに充電される。ｔ２〜ｔ３期間中、スイッチＳ３がオンになり、第一電荷共有がキャパシタＣ１とＣ２間で実行される。電圧VC１が２３ｍVで、電圧VC２が２２ｍＶなので、ノードＮ２の電圧VC２は２２．５ｍＶに増加する。

ｔ３〜ｔ４期間中、スイッチＳ２が再度オンになり、最小有効ビットの第二ビットが１なので、キャパシタＣ１は参考電圧VH（２３ｍＶ）に結合される。よって、ノードＮ１の電圧VC１は２３ｍＶで維持される。ｔ４〜ｔ５期間中、スイッチＳ３は再度オンになり、第二電荷共有はキャパシタＣ１とＣ２間で実行される。電圧VC１が２３ｍＶで、電圧VC２が２２．５ｍＶなので、ノードＮ２の電圧VC２は２２．７５ｍＶに増加する。

従って、最小有効ビットが００，０１，１０、及び、１１の時、第二変換段階３０は、それぞれ、２２ｍＶ、２２．２５ｍＶ、２２．５ｍＶ、２２．７５ｍＶを出力する。即ち、第二変換段階３０は、２ｎ種の電圧VC２を生成し、出力電圧VOUTとして、ｎ個の最小有効ビットに従って、負荷C_LOADに出力する。

図５は、デジタルアナログコンバータの解像度と高さの関係図である。図のように、曲線CV１は、公知のＲデジタルアナログコンバータの解像度と高さ間の関係を示し、曲線CV２は、本発明の二段階のデジタルアナログコンバータの解像度と高さ間の関係を示す図である。

本具体例において、解像度は、ｋビット入力信号のビット数が、ｍ個の最大有効ビットとｎ個の最小有効ビットからなることを意味する。例えば、ｋ＝４の時、ｎとｍは共に２で、ｋ＝６の時、ｍは４で、ｎは２で、ｋ＝８の時、ｍは６で、ｎは２であるか、或いは、ｋ＝８の時、ｎとｍは共に４である。ｋビット入力信号のビット数が８の時（ｋ＝８）、公知のＲマトリクスDACの高さは、本発明の二段階DACのほぼ８倍である。よって、ｋビット入力信号のビット数が増加する時、デジタルアナログコンバータは、多くの配置領域を節約することができる。

図６は、第二変換段階のもう一つの具体例を示す図である。図のように、第二変換段階３０’’は、コントローラー３２を除いて、図３の変換段階３０と同様である。コントローラー３２は、第一変換段階２０からの参考電圧VLとVH、及び、スイッチキャパシタｙニットSCU１間に結合され、ｎ個の最小有効ビット（LSB）に従って、選択的に参考電圧VLとVHをスイッチキャパシタユニットSCU１に出力する。

第二変換段階３０’’の操作は、図４Dで示される。例えば、ｔ０〜ｔ１期間中、スイッチＳ１とＳ４がオンになり、ｔ１〜ｔ２期間中、スイッチＳ２がオンになり、ｔ２〜ｔ３期間中、スイッチＳ３がオンになり、ｔ３〜ｔ４期間中、スイッチＳ２が再度オンになり、ｔ４〜ｔ５期間中、スイッチＳ３が再度オンになる。続く例において、第一変換段階２０からの参考電圧VLとVHが、それぞれ、２２ｍＶと２３ｍＶであると仮定する。

最小有効ビット＝００である。

ｔ０〜ｔ１期間中、スイッチＳ１とＳ４はオンになり、キャパシタＣ１とＣ２を参考電圧VL（２２ｍＶ）にプレチャージする。ｔ１〜ｔ２期間中、スイッチＳ１はオンになり、最小有効ビットの第一ビットが０なので、コントローラー３２が参考電圧VLを出力し、キャパシタＣ１は参考電圧VL（２２ｍＶ）に結合される。よって、ノードＮ１の電圧VC１は２２ｍＶに充電される。ｔ２〜ｔ３期間中、スイッチＳ３がオンになり、第一電荷共有がキャパシタＣ１とＣ２間で実行される。電圧VC１とVC２が共に２２ｍＶなので、ノードＮ２の電圧VC２は２２ｍＶで維持される。

ｔ３〜ｔ４期間中、スイッチＳ２が再度オンになり、最小有効ビットの第二ビットが１なので、コントローラーは参考電圧VLを出力し、キャパシタＣ１は、参考電圧VL（２２ｍＶ）により再度充電される。よって、ノードＮ１の電圧VC１はそのまま２２ｍＶで維持される。ｔ４〜ｔ５期間中、スイッチＳ３は再度オンになり、第二電荷共有はキャパシタＣ１とＣ２間で実行される。よって、電圧VC１とVC２が共に２２ｍＶなので、ノードＮ２の電圧VC２は２２ｍＶに維持される。

最小有効ビット＝０１である。

ｔ０〜ｔ１期間中、スイッチＳ１とＳ４はオンになり、キャパシタＣ１とＣ２を参考電圧VL（２２ｍＶ）にプレチャージする。ｔ１〜ｔ２期間中、スイッチＳ２はオンになり、最小有効ビットの第一ビットが１なので、コントローラー３２は参考電圧VHを出力し、キャパシタＣ１は参考電圧VH（２３ｍＶ）に結合される。よって、ノードＮ１の電圧VC１は２３ｍＶに充電される。ｔ２〜ｔ３期間中、スイッチＳ３がオンになり、第一電荷共有がキャパシタＣ１とＣ２間で実行される。よって、電圧VC１が２３ｍＶで、電圧VC２が２２ｍＶなので、ノードＮ２の電圧VC２は２２．５ｍＶに増加する。

ｔ３〜ｔ４期間中、スイッチＳ２が再度オンになり、最小有効ビットの第二ビットが１なので、コントローラーは参考電圧VLを出力し、キャパシタＣ１は、参考電圧VL（２２ｍＶ）に結合される。よって、ノードＮ１の電圧VC１は２２ｍＶに減少する。ｔ４〜ｔ５期間中、スイッチＳ３は再度オンになり、第二電荷共有はキャパシタＣ１とＣ２間で実行される。よって、電圧VC１が２２ｍＶで、VC２が２２．５ｍＶなので、ノードＮ２の電圧VC２は２２．２５ｍＶに減少する。

最小有効ビット＝１０である。

ｔ０〜ｔ１期間中、スイッチＳ１とＳ４はオンになり、キャパシタＣ１とＣ２を参考電圧VL（２２ｍＶ）にプレチャージする。ｔ１〜ｔ２期間中、スイッチＳ２はオンになり、最小有効ビットの第一ビットが０なので、コントローラー３２は参考電圧VLを出力し、キャパシタＣ１は参考電圧VL（２２ｍＶ）に結合される。よって、ノードＮ１の電圧VC１は２２ｍＶに充電される。ｔ２〜ｔ３期間中、スイッチＳ３がオンになり、第一電荷共有がキャパシタＣ１とＣ２間で実行される。よって、電圧VC１とVC２が共に２２ｍＶなので、ノードＮ２の電圧VC２は２２ｍＶで維持される。

ｔ３〜ｔ４期間中、スイッチＳ２が再度オンになり、最小有効ビットの第二ビットが１なので、コントローラーは参考電圧VHを出力し、キャパシタＣ１は、参考電圧VH（２３ｍＶ）に結合される。よって、ノードＮ１の電圧VC１は２３ｍＶに増加する。ｔ４〜ｔ５期間中、スイッチＳ３は再度オンになり、第二電荷共有はキャパシタＣ１とＣ２間で実行される。よって、電圧VC１が２３ｍＶで、VC２が２２ｍＶなので、ノードＮ２の電圧VC２は２２．５ｍＶに増加する。

最小有効ビット＝１１である。

ｔ３〜ｔ４期間中、スイッチＳ２が再度オンになり、最小有効ビットの第二ビットが１なので、コントローラーは参考電圧VHを出力し、キャパシタＣ１は、参考電圧VH（２３ｍＶ）に結合される。よって、ノードＮ１の電圧VC１は２３ｍＶで維持される。ｔ４〜ｔ５期間中、スイッチＳ３は再度オンになり、第二電荷共有はキャパシタＣ１とＣ２間で実行される。よって、電圧VC１が２３ｍＶで、VC２が２２．５ｍＶなので、ノードＮ２の電圧VC２は２２．７５ｍＶに増加する。

図７は、ディスプレイパネルとして実行されるイメージ表示システムの具体例を示す図である。図１で示されるように、ディスプレイパネル２００は、ゲートドライバ１２０、データドライバ１３０、画素アレイ１４０、及び、タイミングコントローラー４２０、からなり、データドライバ１３０は、信号駆動回路１００等、複数のデジタルアナログコンバータからなる。ディスプレイパネル２００中、画素アレイ１４０は動作可能なように、スキャンドライバ１２０とデータドライバ１３０に結合される。ゲートドライバ１２０は複数の駆動パルスを出力し、順に、ディスプレイアレイ１４０をスキャンし、データドライバ１３０はデータ信号を提供して、ディスプレイアレイ１４０を駆動する。タイミングコントローラー１２０は、クロック信号とデータ信号を、ゲートドライバ１２０とデータドライバ１３０に提供する。例えば、図３と図６で示されるスイッチＳ１〜Ｓ４とコントローラー３２は、タイミングコントローラー１１０により制御される。

図８は、イメージ表示システムのもう一つの具体例を示す図で、電子装置３００として実行され、ディスプレイパネル２００等のディスプレイパネルからなり、その他の実施例において、プラズマディスプレイパネル、有機発光ディスプレイパネル、或いは、陰極線管ディスプレイパネルであるが、これに限定されない。電子装置３００は、デジタルカメラ、携帯式ＤＶＤ、テレビ、カーディスプレイ、ＰＤＡ、ノート型パソコン、タブレット型コンピュータ、携帯電話、或いは、ディスプレイ装置等である。一般に、電子装置３００は、ハウジング２１０、ディスプレイパネル２００、及び、ＤＣ／ＤＣコンバータ２２０からなる。ＤＣ／ＤＣコンバータ２２０は動作可能なようにディスプレイパネル２００に結合され、出力電圧を提供して、ディスプレイパネル２００を駆動し、イメージを表示する。

本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。

デジタルアナログコンバータを示す図である。第一変換段階を示す図である。第二変換段階を示す図である。異なる最小の有効ビット下の第二変換段階の制御タイミングチャートである。異なる最小の有効ビット下の第二変換段階の制御タイミングチャートである。異なる最小の有効ビット下の第二変換段階の制御タイミングチャートである。異なる最小の有効ビット下の第二変換段階の制御タイミングチャートである。デジタルアナログコンバータの解像度と高さの関係図である。もう一つの第二変換段階を示す図である。イメージ表示システムの具体例を示す図である。イメージ表示システムのもう一つの具体例を示す図である。

符号の説明

１０参考電圧生成ユニット
２０第一変換段階
３０第二変換段階
１００信号駆動回路
１１０タイミングコントローラー
１２０ゲートドライバ
１３０データドライバ
１４０画素アレイ
２００ディスプレイパネル
２１０ハウジング
２２０ＤＣ／ＤＣコンバータ
３００電子装置

Claims

デジタルアナログコンバータを用いたイメージ表示システムであって、
前記デジタルアナログコンバータは、
ｋビット入力信号のｍ個の最大有効ビットに従って、複数の参考電圧の第一、第二電圧を選択する第一変換段階と、
第一変換段階により選択される前記第一電圧に出力負荷をプレチャージし、前記ｋビット入力信号のｎ個の最小有効ビットを、前記第一、第二電圧間の電圧に転換する第二変換段階と、を実行し、
前記第二変換段階は、直列された第一、及び、第二スイッチキャパシタユニットを使用して、前記第一スイッチキャパシタユニットは、ｎ個の最小有効ビットの第一ビットに従って、選択的に、第一電圧、或いは、第二電圧に第一キャパシタを充電し、その後、前記第二スイッチキャパシタユニットは、前記第一キャパシタと前記第二キャパシタ間で第一電荷共有を実行し、前記第一スイッチキャパシタユニットは、ｎ個の最小有効ビットの第二ビットに従って、選択的に、前記第一キャパシタを、第一電圧、或いは、第二電圧に再度充電し、その後、前記第二スイッチキャパシタユニットは、前記第一キャパシタと前記第二キャパシタ間で第二電荷共有を実行することを特徴とするシステム。
ｍ＋ｎ＝ｋであることを特徴とする請求項１に記載のシステム。
更に、データドライバを使用して、前記デジタルアナログコンバータは、前記データドライバの一部を形成することを特徴とする請求項１に記載のシステム。
更に、タイミングコントローラーを使用して、前記デジタルアナログコンバータ中の前記第一、及び、第二スイッチキャパシタユニットを制御することを特徴とする請求項３に記載のシステム。
更に、ディスプレイパネルを使用して、前記デジタルアナログコンバータと前記タイミングコントローラーは、前記ディスプレイパネルの一部を形成することを特徴とする請求項４に記載のシステム。
前記ディスプレイパネルは、液晶ディスプレイパネル、有機発光ディスプレイパネル、或いは、プラズマディスプレイパネルであることを特徴とする請求項５に記載のシステム。
更に、電子装置を使用して、前記電子装置は、
前記ディスプレイパネルと、
前記ディスプレイパネルに結合され、前記ディスプレイを駆動するDC／DCコンバータと、
からなることを特徴とする請求項６に記載のシステム。
前記電子装置は、デジタルカメラ、携帯式ＤＶＤ、テレビ、カーディスプレイ、ＰＤＡ、ノート型パソコン、タブレット型コンピュータ、携帯電話、或いは、ディスプレイ装置であることを特徴とする請求項７に記載のシステム。
デジタルアナログコンバータ使用したイメージ表示システムであって、前記デジタルアナログコンバータは、
ｋビット入力信号のｍ個の最小有効ビットに従って、複数の参考電圧の第一、及び、第二電圧を選択し、第一電圧は第二電圧より小さい第一変換段階と、
前記ｋビット入力信号のｎ個の最小有効ビットを、前記第一、第二電圧間の電圧に変換する第二変換段階と、を実行し、前記第二変換段階は、
第一ノードと第一電圧、及び、第二ノードと前記第一電圧間にそれぞれ結合される第一、及び、第二キャパシタと、
前記第一電圧と前記第一ノード間に結合される第一スイッチと、
前記第二電圧と前記第一ノード間に結合される第三スイッチと、
前記第一ノードと前記第二ノード間に結合される第三スイッチと、
前記第一電圧と前記第二ノード間に結合される第四スイッチと、を使用して、
第一期間中、前記第一、及び、第四スイッチがオンになり、前記第一、及び、第二キャパシタが前記第一電圧にプレチャージされ、第二期間中、前記第一、及び、第二スイッチは、前記ｎ個の最小有効ビットの第一ビットに従って、選択的にオンになり、前記第一キャパシタを充電し、その後、前記第三スイッチがオンになり、第一電荷共有が、前記第一、第二キャパシタ間で実行され、第三期間中、前記ｎ個の最小有効ビットの第二ビットに従って、前記第一、及び、第二スイッチが、選択的にオンになり、前記第一キャパシタを再度充填して、その後、前記第三スイッチがオンになり、第二電荷共有が前記第一、第二キャパシタ間で実行されることを特徴とするシステム。
前記第一、或いは、前記第二ビットが０の時、前記第一キャパシタは、前記第一スイッチにより前記第一電圧に結合され、前記第一ビットが１の時、前記第一キャパシタは、前記第二スイッチにより前記第二電圧に結合されることを特徴とする請求項９に記載のシステム。