JP2008021917A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】強誘電体膜を用いたキャパシタ型の不揮発性メモリにおいて、リーク電流を低減する。
【解決手段】半導体記憶装置は、基板(11)上に形成された第1の導電膜(12)と、第1の導電膜(12)の上に順に形成された第1の絶縁膜(13)、強誘電体膜(14)及び第2の絶縁膜(15)よりなる積層膜と、第2の絶縁膜(15)の上に選択的に形成された第2の導電膜(16)と、強誘電体膜(14)の上又は下に、第1の導電膜(12)と第2の導電膜(16)との間の領域の少なくとも一部を挟むように配置され、且つ、第1の絶縁膜(12)又は第2の絶縁膜(15)と接する第1のソース電極(17)及び第1のドレイン電極(18)とを備えている。
【選択図】図1
【解決手段】半導体記憶装置は、基板(11)上に形成された第1の導電膜(12)と、第1の導電膜(12)の上に順に形成された第1の絶縁膜(13)、強誘電体膜(14)及び第2の絶縁膜(15)よりなる積層膜と、第2の絶縁膜(15)の上に選択的に形成された第2の導電膜(16)と、強誘電体膜(14)の上又は下に、第1の導電膜(12)と第2の導電膜(16)との間の領域の少なくとも一部を挟むように配置され、且つ、第1の絶縁膜(12)又は第2の絶縁膜(15)と接する第1のソース電極(17)及び第1のドレイン電極(18)とを備えている。
【選択図】図1
Description
本発明は、強誘電体膜と絶縁膜との界面の電流伝導を用いた強誘電体メモリ素子及びその製造方法に関する。
強誘電体膜を用いた不揮発性メモリには、大きく分けてキャパシタ型とMFSFET(Metal-Ferroelectric-Semiconductor Field Effect Transistor)型との2種類がある。
キャパシタ型の不揮発性メモリの場合では、情報を読み出す際に、記憶されていた情報を破壊してしまうので、情報を書き込む動作が再度必要となる。このため、情報を読み出す毎に強誘電体膜の分極を反転させることになるので、強誘電体膜の分極反転疲労が問題となる。また、1T1C型を量産するためには課題が多く、微細化する際においても問題が多く存在している。
一方、MFSFET型の不揮発性メモリの場合では、情報の読み出しは、強誘電体膜の分極の向きによって変化するチャネルの導通状態を検出することによって行われるので、分極の反転を伴うことなく情報の読み出しができる、つまり、非破壊で情報を読み出すことができる。また、キャパシタ型の不揮発性メモリの場合と比べて、メモリセル領域の微細化が可能であり、古くから研究されている。しかしながら、MFSFET型の不揮発性メモリの場合には、シリコン基板の上に強誘電体膜を形成する必要があるが、シリコン基板の上に強誘電体膜を形成することは容易ではなく、この問題を回避するために提案されているMFISFET(Metal-Ferroelectric-Insulator-Semiconductor Field Effect Transistor)型の不揮発性メモリであっても、フラットバンドシフト又はメモリ保持などに関する問題がある。
以上のような問題を解決するために、従来から、強誘電体膜と絶縁膜との界面にキャリアを伝導させることにより、情報の読み出しを可能とする構造を有する界面伝導素子が提案されている(例えば、特許文献1参照)
特開2003−332538号公報
しかしながら、上記特許文献1に開示された強誘電体メモリでは、ソース電極及びドレイン電極から強誘電体膜を通して、ゲート電極又はバックゲート電極へのリーク電流が大きく、強誘電体膜と絶縁膜との界面を流れる伝導電流を検出することが困難であった。
前記に鑑み、本発明の目的は、強誘電体膜を用いたキャパシタ型の不揮発性メモリにおいて、リーク電流を低減することである。
前記の目的を達成するために、本件発明者らは、強誘電体膜を用いたキャパシタ型の不揮発性メモリにおいて、絶縁膜によって強誘電体膜の上下を挟んだ積層構造を提案することにより、リーク電流を低減するものである。
具体的には、本発明の第1の側面に係る半導体記憶装置は、基板上に形成された第1の導電膜と、第1の導電膜の上に順に形成された第1の絶縁膜、強誘電体膜及び第2の絶縁膜よりなる積層膜と、第2の絶縁膜の上に選択的に形成された第2の導電膜と、強誘電体膜の上又は下に、第1の導電膜と第2の導電膜との間の領域の少なくとも一部を挟むように配置され、且つ、第1の絶縁膜又は第2の絶縁膜と接する第1のソース電極及び第1のドレイン電極とを備えている。
本発明の第1の側面に係る半導体記憶装置によると、第1のソース電極及び第1のドレイン電極の各々は第1の絶縁膜又は第2の絶縁膜によって分離されているので、リーク電流を低減することができる。
本発明の第1の側面に係る半導体記憶装置において、強誘電体膜の上又は下に、強誘電体膜を挟んで第1のソース電極及び第1のドレイン電極と対向する位置に配置され、且つ、第1の絶縁膜又は第2の絶縁膜と接する第3の導電膜及び第4の導電膜をさらに備えていることが好ましい。
このようにすると、第3の導電膜及び第4の導電膜に適切な電位を与えることにより、強誘電体膜を通してのリーク電流をより低減することが可能になる。
本発明の第1の側面に係る半導体記憶装置において、第1のソース電極と第3の導電膜との組み合わせ、及び、第1のドレイン電極と第4の導電膜との組み合わせのうちの少なくとも一方の組み合わせに対して、同時に同電位の電圧が印加されることにより、データの検出を行うことが好ましい。
このようにすると、データの読み出し時に、第1のソース電極と第1のドレイン電極との間の強誘電体膜内には電界がかからないので、第1の絶縁膜又は第2の絶縁膜と強誘電体膜との界面の伝導電流のみを検出することができる。
本発明の第1の側面に係る半導体記憶装置において、強誘電体膜の上又は下に、強誘電体膜を挟んでソース電極及びドレイン電極と対向する位置に配置され、且つ、第1の絶縁膜又は第2の絶縁膜と接する第2のソース電極と第2のドレイン電極をさらに備えており、第1のソース電極と第1のドレイン電極との間に流れる電流と、第2のソース電極と第2のドレイン電極との間に流れる電流との差に基づいて、データの検出を行うことが好ましい。
このようにすると、第1のソース電極と第1のドレイン電極との間に流れる電流のON/OFF比を一つのキャパシタで比較することができると共に、回路としてリファレンスとなるキャパシタを設ける必要がない。
本発明の第2の側面に係る半導体記憶装置は、基板上に形成された第1の導電膜と、第1の導電膜の上方又は下方に形成された強誘電体膜と、第1の導電膜と強誘電体膜との間に形成された第1の絶縁膜と、強誘電体膜及び第1の絶縁膜よりなる積層膜を挟んで第1の導電膜と対向する位置に配置され、且つ、互いに間隔を置いて配置された第1のソース電極及び第1のドレイン電極と、第1のソース電極と第1のドレイン電極との間に形成された第2の絶縁膜とを備えている。
このようにすると、第1のソース電極及び第2のソース電極の各々は、第1の絶縁膜又は第2の絶縁膜によって分離されているので、3端子型の構造において、リーク電流を低減することができる。
本発明の第2の側面に係る半導体記憶装置において、強誘電体膜を挟んで第1のソース電極と対向する位置に配置された第2のソース電極と、第2のソース電極と間隔を置いて配置され、且つ、強誘電体膜を挟んで第1のドレイン電極と対向する位置に配置された第2のドレイン電極とをさらに備えており、第1のソース電極と第1のドレイン電極との間に流れる電流と、第2のソース電極と第2のドレイン電極との間に流れる電流との差に基づいて、データの検出を行うことが好ましい。
このようにすると、強誘電体膜を通してのリーク電流を大幅に低減することができる。さらに、第1のソース電極と第1のドレイン電極との間に流れる電流IのON/OFF比を一つのキャパシタで比較することができると共に、回路としてリファレンスとなるキャパシタを設ける必要がない。
本発明の第1及び第2の側面に係る半導体記憶装置において、強誘電体膜と、第1の絶縁膜又は第2の絶縁膜との界面に接する電極の界面との接触抵抗は、積層膜を挟み込んで配置された電極、又は、積層膜に隣接した電極の積層膜との接触抵抗よりも低いことが好ましい。
このようにすると、強誘電体膜と第1の絶縁膜及び第2の絶縁膜との界面を流れる微細な電流が流れ易くなるので、データの読み出しが容易となる。
本発明の一側面に係る半導体記憶装置の製造方法は、基板上に第1の導電膜を形成する工程と、第1の導電膜の上に第1の絶縁膜を形成する工程と、エッチングにより、第1の絶縁膜に複数の開口部を形成する工程と、複数の開口部に第2の導電膜を形成する工程と、第1の絶縁膜及び第2の導電膜の上に強誘電体膜を形成する工程と、強誘電体膜の上に、強誘電体膜を挟んで第2の導電膜と対向する位置に選択的に第3の導電膜を形成する工程と、強誘電体膜及び第3の導電膜の上に第2の絶縁膜を形成する工程とを備える。
本発明の一側面に係る半導体記憶装置の製造方法によると、ソース電極又はドレイン電極として機能する複数の開口部に形成された第2の導電膜に起因する段差の発生を抑制し、強誘電体膜と第1の絶縁膜及び第2の絶縁膜との界面部分の平滑性を保持することができる。
本発明の一側面に係る半導体記憶装置の製造方法において、複数の開口部を形成した際のマスクを用いて、リフトオフ法により、複数の開口部に第2の導電膜を形成することが好ましい。
このようにすると、1つのマスクで複数の開口部に第2の導電膜を形成することができる。
本発明の半導体記憶装置によると、強誘電体膜と絶縁膜との界面の伝導変化を検出する構造の不揮発メモリにおいて、強誘電体膜を通してのリーク電流を低減することができる。
以下、本発明の各実施形態について、図面を参照しながら説明する。
(第1の実施形態)
以下、本発明の第1の実施形態に係る半導体記憶装置について、図1〜図3を参照しながら説明する。
以下、本発明の第1の実施形態に係る半導体記憶装置について、図1〜図3を参照しながら説明する。
図1は、本発明の第1の実施形態に係る半導体記憶装置の構成を示す概念図である。
図1に示すように、基板11の上には、第1の導電膜(バックゲート電極)12が形成されており、該第1の導電膜12の上には、下から順に第1の絶縁膜13及び強誘電体膜14が形成されている。強誘電体膜14の上には、互いに間隔を置いて配置されるように、ソース電極(第1のソース電極)17及びドレイン電極18(第2のソース電極)が形成されている。また、強誘電体膜14の上には、ソース電極17及びドレイン電極18を覆うように、第2の絶縁膜15が形成されており、該第2の絶縁膜15には、ソース電極17及びドレイン電極18を露出するコンタクトホールがそれぞれ形成されている。第2の絶縁膜15の上には、ゲート電極16が形成されている。
このように、図1に示す半導体記憶装置は、強誘電体膜14が第1の絶縁膜13と第2の絶縁膜15とによって挟まれた積層構造を有しており、また、ソース電極17とドレイン電極18とは、ゲート電極16と第1の導電膜12との間に領域を挟むように形成されていると共に、強誘電体膜14と第1の絶縁膜13との界面に接合している。
このような構造によれば、ソース電極17及びドレイン電極18の各々は第2の絶縁膜15によって分離されているので、リーク電流を低減することができる。
以上において、基板11の材料は特に限定されるものではなく、例えば、Si、SiO2 、又はSrTiO3 が一般的であるが、絶縁性物質であればよい。
また、第1の導電膜12、ソース電極17、ドレイン電極18、及びゲート電極16を構成する導電膜を堆積する方法としては、スパッタリング法、EB蒸着法、MOCVD法、レーザーアブレーション法、又はPLD法などを用いるとよい。
また、第1の導電膜12及びゲート電極16の材料としては、それぞれ、接触する第1の絶縁膜13及び第2の絶縁膜15との間のショットキー障壁が高くなるものを選択することが好ましく、例えば、Pt、Ir、IrOx 、Au、又はRuOx などを用いるとよい。
また、第1の絶縁膜13、強誘電体膜14、及び第2の絶縁膜15は、例えば、スパッタリング法、MOCVD法、レーザーアブレーション法、PLD法、MOD法、又はゾルゲル法などによって成膜するとよい。
また、第1の絶縁膜13、強誘電体膜14、及び第2の絶縁膜15よりなる積層膜の各々の界面は清浄であることが好ましい。また、該積層膜は、ヘテロエピタキシャル成長させることが好ましく、例えばPLD法又はMOCVD法を用いるとよい。
また、強誘電体膜14におけるソース電極17とドレイン電極18とに挟まれた領域は、単結晶よりなることが好ましい。このようにすると、結晶粒界での電子のトラップの影響などを排除することができるので、強誘電体膜14と第1の絶縁膜13及び第2の絶縁膜15との各々の界面におけるキャリアの伝導変化の挙動が安定する。
また、強誘電体膜14における読み出しに使用されるチャネル領域となる部分は、電界が印加される方向と強誘電体の結晶粒の方位が一致することが好ましい。このようにすると、最小限の電界により、強誘電体膜14の分極を反転させることができる。
また、強誘電体膜14としては、例えば、SBT(SrBi2Ta2O9)、SBTN(SrBi2(Ta,Nb)2O9 )、BLT((Bi,La)4Ti3O12)、BiFeO3 、PbTiO3 、PZT(Pb(Zr,Ti)O3 )、PLZT((Pb,La)(Zr,Ti)O3 )、BaTiO3 、LiNbO3 、又はSrTiO3 などの材料を用いるとよい。
また、第1の絶縁膜13及び第2の絶縁膜15としては、第1の導電膜12とゲート電極16のリーク電流を防止するために、高絶縁性の材料を用いることが好ましく、例えば、SiO2 、SiON、PGS(Phospho-Silicate-Glass)、BPGS(Boro-Phospho-Silicate-Glass)、HfOx 、又はSrTiO3 などを用いるとよい。特に、Hf化合物又はSrTiO3 は、高誘電率であって且つ高融点であるので好ましい。
また、ソース電極17及びドレイン電極18は、接触する界面との接触抵抗が低く、ショットキー障壁が小さくなることが好ましい。また、堆積方法としては、強誘電体膜14と第2の絶縁膜15との界面を清浄に保つことができるものが好ましい。さらに、ソース電極17及びドレイン電極18のパターンニング方法としては、例えば、シャドーマスク法、ドライエッチング法、ウェットエッチング法を利用したリフトオフ法などの方法を用いるとよい。
次に、図1に示した半導体記憶装置を用いた情報の読み出し動作は、上記の特許文献1に示された方法と同様にして行う。つまり、強誘電体膜14の分極の向きによってチャネルの導通状態が変わるので、これを検出することにより非破壊で情報を読み出すことができる。具体的には、まず、第1の導電膜12とゲート電極16との間に正又は負の電圧を印加することにより正又は負の電界を印加して、強誘電体膜14中に自発分極を誘起させるが、強誘電体膜14が分極された時(情報が入力された時)、強誘電体膜14と第2の絶縁膜15との界面には電子又は正孔の自由電荷が発生する。その自由電荷は強誘電体膜14の分極の向きにより大きく変化する。分極が上を向いているときは、強誘電体膜14と第2の絶縁膜15との界面には電子が少ないので、チャネルの電気伝導度は小さくなる。逆に、分極が下を向いているときは、強誘電体膜14と第2の絶縁膜15との界面には電子が多いので、チャネルの電気伝導度は大きくなり、第2の絶縁膜15と強誘電体膜14との間に界面電流が流れる。この界面電流をソース電極17とドレイン電極18との間に接続された電流計を用いて情報を読み出すことができる。このように、界面電流の有無の検出によって情報の読み出しが行われる。
−変形例−
図2及び図3は、本発明の第1の実施形態の変形例に係る半導体記憶装置の構成を示す概念図である。
図2及び図3は、本発明の第1の実施形態の変形例に係る半導体記憶装置の構成を示す概念図である。
図2及び図3に示すように、本変形例に係る半導体記憶装置は、強誘電体膜14を挟んでソース電極17及びドレイン電極18と対向する位置に第2のソース電極17aと第2のドレイン電極18aを形成している点で、図1に示した第1の実施形態の変形例に係る半導体記憶装置と異なっている。
このような構造においても、ソース電極17及びドレイン電極18の各々は第2の絶縁膜15によって分離されており、また、第2のソース電極17a及び第2のドレイン電極18aの各々は、第1の絶縁膜13によって分離されているので、リーク電流を低減することができる。
ここで、第2のソース電極17a及び第2のドレイン電極18aの形成方法としては、第1の絶縁膜13と強誘電体膜14との界面の凹凸を減らすために、まず、第1の絶縁膜13をエッチングして開口部を設け、該開口部内に第2のソース電極17a及び第2のドレイン電極18aを形成するようにすることが好ましい。具体的には、まず、第1の絶縁膜13上にレジストを堆積し、第2のソース電極17a及び第2のドレイン電極18aを形成する箇所に対応する箇所をパターンニングしてレジストパターンを形成する。その後、該レジストパターンをマスクとして第1の絶縁膜13をエッチングして開口部を形成し、さらに、このレジストパターンを残存させたままで、開口部に第2のソース電極17a及び第2のドレイン電極18aを堆積し、レジストパターンを除去する。また、ここで用いるレジストは、互いに異なる材料の2層のレジストで形成し、現像後に下層のレジストが上層のレジストよりも多く現像されていることが好ましい。
また、図2及び図3に示す構造を有する半導体記憶装置において、情報を読み出す際の動作としては、例えば図2に示すように、まず、図1を用いて説明したのと同様にして情報が書き込まれた状態から、強誘電体膜14を挟んで互いに対向する位置に配置されたソース電極17及び第2のソース電極17aよりなる電極対とドレイン電極18及び第2のドレイン電極18aよりなる電極対とのそれぞれに(少なくとも一方の電極対に対するものであってもよい)同時に同電位を印加して、第1の絶縁膜13又は第2の絶縁膜15と強誘電体膜14との界面の伝導電流を検出することで行うことが好ましい。このようにすると、ソース電極17とドレイン電極18との間の強誘電体膜14内には電界がかからないので、第1の絶縁膜13又は第2の絶縁膜15と強誘電体膜14との界面の伝導電流のみを検出することができる。このとき、第1の絶縁膜13と第2の絶縁膜15とは同じ材料からなることが好ましい。
また、図2及び図3に示す構造を有する半導体装置において、例えば図3に示すように、ソース電極17とドレイン電極18との間に流れる伝導電流と、第2のソース電極17aと第2のドレイン電極18aとの間に流れる界面電流とをそれぞれ読み出して、読み出した伝導電流の差に基づいて、情報を検出することが好ましい。このようにすると、ソース電極17とドレイン電極18との間に流れる伝導電流のON/OFF比を一つのキャパシタで比較することができると共に、回路としてリファレンスとなるキャパシタを設ける必要がない。
なお、図2及び図3に示したように、電極対を2つ設ける構造だけを考えれば、第1の強誘電体膜/絶縁膜/第2の強誘電体膜よりなる積層構造を設け、絶縁膜の上下に2組のソース・ドレイン電極の対を設ける構造とすることも可能である。このとき、2つの強誘電体膜は同じ材料よりなることが望ましい。
(第2の実施形態)
以下、本発明の第2の実施形態に係る半導体記憶装置について、図4〜図6を参照しながら説明する。
以下、本発明の第2の実施形態に係る半導体記憶装置について、図4〜図6を参照しながら説明する。
図4は、本発明の第2の実施形態に係る半導体記憶装置の構成を示す概念図である。
図4に示すように、基板21の上には、第1の導電膜(バックゲート電極)22が形成されており、該第1の導電膜22の上には、下から順に第1の絶縁膜23及び強誘電体膜24が形成されている。強誘電体膜24の上には、互いに間隔を置いて配置されるように、ソース電極(第1のソース電極)26及びドレイン電極27(第1のドレイン電極)が形成されている。また、強誘電体膜24の上には、ソース電極26及びドレイン電極27を覆うように、第2の絶縁膜25が形成されており、該第2の絶縁膜25には、ソース電極26及びドレイン電極27を露出するコンタクトホールがそれぞれ形成されている。
このように、図4に示す本実施形態の半導体記憶装置は、3端子型の構造であって、第2の絶縁膜25の上にゲート電極が形成されていない点で、前述した図1に示す半導体記憶装置の構造は異なっているが、その他の構造は図1に示した対応する構造と同様である。このような3端子型の構造においても、ソース電極26及びドレイン電極27の各々は第2の絶縁膜25によって分離されているので、リーク電流を低減することができる。
ここで、情報の書き込みは、ソース電極26とドレイン電極27の両方又はいずれか一方とバックゲート電極となる第1の導電膜22との間に電圧を印加することによって行う。この場合、ソース電極26及びドレイン電極27の少なくとも一方と第1の導電膜22との間に電圧を印加すると、強誘電体膜24におけるソース電極26とドレイン電極27とに挟まれた領域に、ソース電極26及びドレイン電極27の少なくとも一方の端部などから生じる電界が形成されることにより、当該領域に分極反転が生じることを利用して情報の書き込みを行うことができる。
また、情報の読み出しは、当該領域に分極反転が生じる電圧以下の電圧をドレイン電極27に印加して、ソース電極26との間の電流の大きさによって情報のON/OFFを検出する。
−変形例−
図5及び図6は、本発明の第2の実施形態の変形例に係る半導体記憶装置の構成を示す概念図である。図5及び図6に示す本変形例に係る半導体記憶装置は、前述の図2及び図3に示した半導体記憶装置に対応する変形例であり、具体的には、ゲート電極が第2の絶縁膜25上に形成されていない3端子構造の場合の変形例である。
図5及び図6は、本発明の第2の実施形態の変形例に係る半導体記憶装置の構成を示す概念図である。図5及び図6に示す本変形例に係る半導体記憶装置は、前述の図2及び図3に示した半導体記憶装置に対応する変形例であり、具体的には、ゲート電極が第2の絶縁膜25上に形成されていない3端子構造の場合の変形例である。
図5及び図6に示す本変形例に係る半導体記憶装置によると、図2及び図3を用いた説明と同様に、ソース電極26及びドレイン電極27の各々は第2の絶縁膜25によって分離されており、また、第2のソース電極26a及び第2のドレイン電極27aの各々は、第1の絶縁膜23によって分離されているので、3端子構造の場合においても、リーク電流を低減することができる。
また、同様に、例えば図5に示すように、2つの電極対の少なくとも一方の電極対に対して同時に同電位を印加して、第1の絶縁膜23又は第2の絶縁膜25と強誘電体膜24との界面の伝導電流を検出することにより、3端子構造の場合においても、第1の絶縁膜23又は第2の絶縁膜25と強誘電体膜24との界面の伝導電流のみを検出することができる。
また、同様に、例えば図6に示すように、ソース電極26とドレイン電極27との間に流れる伝導電流と、第2のソース電極26aと第2のドレイン電極27aとの間に流れる界面電流とをそれぞれ読み出して、読み出した伝導電流の差に基づいて、情報を検出することにより、ソース電極26とドレイン電極27との間に流れる伝導電流のON/OFF比を一つのキャパシタで比較することができると共に、回路としてリファレンスとなるキャパシタを設ける必要がない。
本発明は、強誘電体を用いた不揮発性のメモリにとって有用であり、Siを用いないことから、次世代のプロセス、及び、ロジック上に積層したメモリデバイスとしての応用に期待される。
11 基板
12 第1の導電膜(バックゲート電極)
13 第1の絶縁膜
14 強誘電体膜
15 第2の絶縁膜
16 ゲート電極
17 ソース電極(第1のソース電極)
18 ドレイン電極(第1のドレイン電極)
17a 第2のソース電極
18a 第2のドレイン電極
21 基板
22 第1の導電膜(バックゲート電極)
23 第1の絶縁膜
24 強誘電体膜
25 第2の絶縁膜
26 ソース電極(第1のソース電極)
27 ドレイン電極(第1のドレイン電極)
26a 第2のソース電極
27a 第2のドレイン電極
12 第1の導電膜(バックゲート電極)
13 第1の絶縁膜
14 強誘電体膜
15 第2の絶縁膜
16 ゲート電極
17 ソース電極(第1のソース電極)
18 ドレイン電極(第1のドレイン電極)
17a 第2のソース電極
18a 第2のドレイン電極
21 基板
22 第1の導電膜(バックゲート電極)
23 第1の絶縁膜
24 強誘電体膜
25 第2の絶縁膜
26 ソース電極(第1のソース電極)
27 ドレイン電極(第1のドレイン電極)
26a 第2のソース電極
27a 第2のドレイン電極
Claims (9)
- 基板上に形成された第1の導電膜と、
前記第1の導電膜の上に順に形成された第1の絶縁膜、強誘電体膜及び第2の絶縁膜よりなる積層膜と、
前記第2の絶縁膜の上に選択的に形成された第2の導電膜と、
前記強誘電体膜の上又は下に、前記第1の導電膜と前記第2の導電膜との間の領域の少なくとも一部を挟むように配置され、且つ、前記第1の絶縁膜又は前記第2の絶縁膜と接する第1のソース電極及び第1のドレイン電極とを備えていることを特徴とする半導体記憶装置。 - 前記強誘電体膜の上又は下に、前記強誘電体膜を挟んで前記第1のソース電極及び前記第1のドレイン電極と対向する位置に配置され、且つ、前記第1の絶縁膜又は前記第2の絶縁膜と接する第3の導電膜及び第4の導電膜をさらに備えていることを特徴とする請求項1に記載の半導体記憶装置。
- 前記第1のソース電極と前記第3の導電膜との組み合わせ、及び、前記第1のドレイン電極と前記第4の導電膜との組み合わせのうちの少なくとも一方の組み合わせに対して、同時に同電位の電圧が印加されることにより、データの検出を行うことを特徴とする請求項2に記載の半導体記憶装置。
- 前記強誘電体膜の上又は下に、前記強誘電体膜を挟んで前記ソース電極及び前記ドレイン電極と対向する位置に配置され、且つ、前記第1の絶縁膜又は前記第2の絶縁膜と接する第2のソース電極と第2のドレイン電極をさらに備えており、
前記第1のソース電極と前記第1のドレイン電極との間に流れる電流と、前記第2のソース電極と前記第2のドレイン電極との間に流れる電流との差に基づいて、データの検出を行うことを特徴とする請求項1に記載の半導体記憶装置。 - 基板上に形成された第1の導電膜と、
前記第1の導電膜の上方又は下方に形成された強誘電体膜と、
前記第1の導電膜と前記強誘電体膜との間に形成された第1の絶縁膜と、
前記強誘電体膜及び前記第1の絶縁膜よりなる積層膜を挟んで前記第1の導電膜と対向する位置に配置され、且つ、互いに間隔を置いて配置された第1のソース電極及び第1のドレイン電極と、
前記第1のソース電極と前記第1のドレイン電極との間に形成された第2の絶縁膜とを備えていることを特徴とする半導体記憶装置。 - 前記強誘電体膜を挟んで前記第1のソース電極と対向する位置に配置された第2のソース電極と、
前記第2のソース電極と間隔を置いて配置され、且つ、前記強誘電体膜を挟んで前記第1のドレイン電極と対向する位置に配置された第2のドレイン電極とをさらに備えており、
前記第1のソース電極と前記第1のドレイン電極との間に流れる電流と、前記第2のソース電極と前記第2のドレイン電極との間に流れる電流との差に基づいて、データの検出を行うことを特徴とする請求項5に記載の半導体記憶装置。 - 前記強誘電体膜と、前記第1の絶縁膜又は前記第2の絶縁膜との界面に接する電極の前記界面との接触抵抗は、前記積層膜を挟み込んで配置された電極、又は、前記積層膜に隣接した電極の前記積層膜との接触抵抗よりも低いことを特徴とする請求項1〜6に記載の半導体記憶装置。
- 基板上に第1の導電膜を形成する工程と、
前記第1の導電膜の上に第1の絶縁膜を形成する工程と、
エッチングにより、前記第1の絶縁膜に複数の開口部を形成する工程と、
前記複数の開口部に第2の導電膜を形成する工程と、
前記第1の絶縁膜及び前記第2の導電膜の上に強誘電体膜を形成する工程と、
前記強誘電体膜の上に、前記強誘電体膜を挟んで前記第2の導電膜と対向する位置に選択的に第3の導電膜を形成する工程と、
前記強誘電体膜及び前記第3の導電膜の上に第2の絶縁膜を形成する工程とを備えることを特徴とする半導体記憶装置の製造方法。 - 前記複数の開口部を形成した際のマスクを用いて、リフトオフ法により、前記複数の開口部に前記第2の導電膜を形成することを特徴とする請求項8に記載の半導体記憶装置の製造方法。
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JP2006194267A JP2008021917A (ja) | 2006-07-14 | 2006-07-14 | 半導体記憶装置及びその製造方法 |
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