JP2008012040A - 遊技機 - Google Patents

Abstract

【課題】 打ち込み器接続不正を適切な手法で検出するとともに、その検出を準備段階で行って不正な打ち込みを未然に阻止し、かつ、リセットするだけで何ら実質的な被害なく復旧ができる遊技機を提供する。
【解決手段】 二以上の制御基板にわたり、各制御基板のコネクタＣＯを介して配されたループ回路４４と、このループ回路４４が切断されたことを検出する省電力の切断検出回路４１ｂとを備えた。ここで、バックアップ用電源は、ループ回路４４のみを通って制御基板上のＣＰＵ４１ａへ供給される。また、切断検出回路４１ｂは、ＣＰＵ４１ａの電源のＯＮ／ＯＦＦを検出する第一トランジスタＴＲ１と、ＣＰＵ電源のＯＮ／ＯＦＦにもとづきエラー信号の出力／非出力を制御する第二トランジスタＴＲ２とを有した。
【選択図】 図３

Description

本発明は、主基板や周辺基板等の制御基板を備えた遊技機に関し、特に、制御基板に打ち込み器を接続して行う不正を、有効に防止するのに好適な遊技機に関する。

一般に、遊技場に設置される遊技機として回胴式遊技機（スロットマシン）が知られている。
スロットマシンは、遊技者が遊技媒体を投入して回胴回転開始装置（スタートレバー）を操作（押下）することにより、所定の絵柄や文字，数字等の図柄（以下「図柄」と総称する）を表示した複数（通常は３個）のリール（回胴）が回転を開始し、各リールに対応した複数（通常は３個）の停止ボタンを任意のタイミングで押下することで回転停止装置が作動して回転するリールが停止し、停止したリールの図柄の配列に応じて所定数の遊技媒体が払い出されるという遊技機である。

ところで、このスロットマシンにおいては、打ち込み器あるいはモーニング機などと呼ばれる非合法の装置を接続する不正改造が行われることがあり、問題となっている。
打ち込み器は、制御基板に接続することで、無人のままで自動的にゲームを何度も繰り返し、大当り直前の状態にまで設定すると停止するようになっている。そして、この打ち込みを閉店後の深夜に行うことで、朝の回転直後から大当りが続出可能な状態となるため、集客数の増加を見込めるといった遊技ホール側の利点がある。

ところが、この打ち込み器を接続する不正改造は、遊技の公正を害し、著しく遊技客の射幸心をそそるおそれがあるとして規則上禁止されている。このため、その不正（打ち込み器接続不正）を有効に阻止する対策が必要となる。

ここで、制御基板に不正回路が接続されたことを検出する従来技術の一例を挙げる。
これは、信号送信部を有する基板Ａと、信号受信部を有する基板Ｂと、これらを接続するハーネスと、信号送信部からハーネスへ送出される送信信号と信号受信部で受信される前の受信信号とを入力してこれらの一致不一致を検出する検出回路とを備えたものである（例えば、特許文献１参照。）。
この構成によれば、検出回路で送信信号と受信信号との不一致が検出されると、不正回路が接続されたものと判定できる。
特開２００５−０５８６３７号公報

しかしながら、この従来技術は、出玉の獲得割合の重みを制御する基板Ｂ（サブ基板）にＡＴコマンドを常時出力して常に容易に出玉を得るという不正行為を対象に検出するものであった。つまり、正常時には基板Ａ（主基板）の送信信号と基板Ｂの受信信号とが一致するものの、不正時にはそれらが必ず相違することを前提としていた。
これに対し、打ち込み器接続不正の場合は、メダル投入等の擬似信号を主基板に送るとともに、主基板からのモード信号にもとづきサブ基板に所定の信号を送っているため、打ち込み器が接続されたからといって主基板の出力信号とサブ基板の入力信号とは必ずしも相違するものではない。このため、打ち込み器接続不正の検出に上記従来技術を用いるのは適切ではなかった。

また、上記従来技術は、不正改造の前後の信号を比較するものであって、不正か否かにかかわらず介入があれば動作を阻止するものではなかった。
すなわち、上記従来技術は、不正改造の前後の信号を比較していたため、その信号が送受信されているとき、つまり、実際に不正が行われているときでなければ、不正改造を検出できなかった。これでは、その発生した不正を事後的に知り得るだけであり、その不正自体を阻止することはできなかった。

本発明は、上記の事情にかんがみなされたものであり、打ち込み器接続不正を適切な手法で検出するとともに、リセットするだけで何ら実質的な被害なく復旧ができるものであり、その不正を準備段階で発見して、不正自体の阻止を可能とする遊技機の提供を目的とする。

この目的を達成するため、本発明の遊技機は、複数の制御基板を備えた遊技機であって、二以上の制御基板にわたり、各制御基板のコネクタを介して配されたループ回路と、このループ回路が切断されたことを検出する切断検出回路とを備え、バックアップ用電源が、ループ回路のみを通って制御基板上のＣＰＵへ供給される構成としてある。

遊技機をこのような構成とすると、適切な手法で打ち込み器接続不正を検出できる。
打ち込み器接続不正は、打ち込み器を制御基板に接続することによって行われるが、このときに必ずコネクタが外される。そこで、このコネクタを介して配されたループ回路が切断されたことを検出すれば、打ち込み器接続不正が発生したものと判定できる。このように、打ち込み器を接続する際に必ず行われるコネクタ外しを検出対象とする本発明は、打ち込み器接続不正の検出に適した手法である。

さらに、本発明は、バックアップ用電源の供給ルートをループ回路のみとしたため、そのループ回路が切断されることでバックアップ用電源の供給が遮断される。ここで、ＣＰＵ電源のＯＦＦのときには、ＣＰＵの内部メモリに格納されていたバックアップデータが消滅する。この場合、ＣＰＵは、初期状態となり、再起動が必要となるため、打ち込み器接続不正を阻止できる。

また、本発明の遊技機は、切断検出回路が、ループ回路の切断を検出すると、エラー信号をＣＰＵへ送出する構成とすることができる。
遊技機をこのような構成とすると、ＣＰＵがループ回路の切断を認識してエラーを発生することができる。なお、エラー発生の具体例としては、例えば、獲得枚数表示部にエラー表示をさせるものなどがある。

また、本発明の遊技機は、切断検出回路が、ＣＰＵに供給される電源がＯＦＦのときは、ＣＰＵに対するエラー信号の送出を停止する構成とすることができる。
遊技機をこのような構成とすれば、電源が供給されていないＣＰＵにエラー信号が入力されるといった不都合を回避できる。また、エラー信号の送出に要する電力が不要となるため、切断検出回路における電力消費を低減できる。

また、本発明の遊技機は、ＣＰＵに供給される電源がＯＦＦであってループ回路が切断されたときは、ＣＰＵの内部メモリに格納されていたバックアップデータが消滅する構成とすることができる。
遊技機をこのような構成とすると、そのバックアップデータが消滅して、ＣＰＵが初期状態となり、再起動が必要となることから、実質的な被害を受けることなく、打ち込み器接続不正を阻止できる。

また、本発明の遊技機は、切断検出回路が、第一トランジスタと、第二トランジスタとを有し、第一トランジスタは、ベースがＣＰＵの電源に接続され、エミッタが接地され、コレクタが第二トランジスタのベースに接続され、第二トランジスタは、エミッタがループ回路に接続され、コレクタがエラー信号を入力するＣＰＵの端子に接続された構成とすることができる。

遊技機をこのような構成とすれば、第一トランジスタが、ＣＰＵ電源のＯＮ／ＯＦＦを検出し、第二トランジスタが、そのＣＰＵ電源のＯＮ／ＯＦＦにもとづいてエラー信号の出力／非出力を制御することができる。これにより、電源が供給されていないＣＰＵに信号が送られるという不都合を阻止できる。
しかも、ＣＰＵ電源がＯＦＦのときは、第一トランジスタが動作しないため、第二トランジスタも動作しない。このため、この切断検出回路における電力消費を低減できる。

また、本発明の遊技機は、切断検出回路が、ＣＰＵ電源がＯＮ状態か又はＯＦＦ状態かを示す制御信号を入力し、この制御信号にもとづき、エラー信号を出力するか否かを制御するアナログスイッチを有した構成とすることができる。
遊技機をこのような構成とすれば、２つのトランジスタなどで切断検出回路を構成した場合と同様に、ＣＰＵ電源のＯＮ／ＯＦＦにもとづきエラー信号の出力／非出力を制御できる。これにより、電源が供給されていないＣＰＵに信号が送られるという不都合を回避できる。

また、本発明の遊技機は、ループ回路が、投入、スタート、停止、セレクタ、ホッパ等の自動打ち込みに必要な操作スイッチのうちの少なくとも一つを含む構成とすることができる。
遊技機をこのような構成とすれば、打ち込み器が接続されたことを確実に検出できる。すなわち、打ち込み器は、擬似信号として投入信号，スタート信号，停止信号等を主基板へ送るものであり、このために投入等の操作スイッチから出力された信号を入力するコネクタに接続される。そこで、それら自動打ち込みに必要な操作スイッチのうちの少なくとも一つ以上にループ回路を配線しておくことで、このループ回路の切断を打ち込み器の接続とすることが判断できる。

以上のように、本発明によれば、コネクタを介して配線されたループ回路の切断の有無を検出することで、打ち込み器接続不正を確実に検出できる。
また、コネクタを外す行為は、打ち込み器を接続しようとする段階で行われるものであるため、打ち込み器接続不正をその準備段階で発見できる。

さらに、ＣＰＵ電源のＯＦＦ時にループ回路の切断によりＣＰＵの内部メモリに格納されていたバックアップデータが消滅すると、初期状態となって再起動が必要となる。これにより、打ち込み器の接続による不正な動作を未然に阻止して、実害を防止できる。
しかも、切断検出回路がＣＰＵ電源のＯＮ状態／ＯＦＦ状態にもとづいて、エラー信号の出力／非出力を制御するため、ＣＰＵ電源のＯＦＦ時にＣＰＵに信号が入力されるといった事態を回避できる。
加えて、ＣＰＵ電源のＯＦＦ時にエラー信号を出力しない構成とすることで、切断検出回路における消費電力を低減できる。

以下、本発明に係る遊技機の好ましい実施形態について、図面を参照して説明する。

［遊技機］
まず、遊技機の代表例であるスロットマシンの概略構成について、図１及び図２を参照して説明する。
図１は、本実施形態のスロットマシンの前面構成を示す正面図、図２は、その内部構造を示す斜視図である。

図１及び図２に示すように、スロットマシン１は、複数のリール２１ａ〜２１ｃを備えるドラムユニット２０、メダル（遊技媒体）を払い出すメダル払出装置３０、マイクロコンピュータ等で構成される制御装置４０等を収納可能な筐体状に構成されており、筐体の前面側が前扉１１によって開閉可能に覆われている。
前扉１１は、スロットマシン１の筐体にヒンジ等を介して開閉自在に取り付けられる扉体であり、この前扉１１に前面パネル１２とその他各部が備えられてスロットマシン１の正面部を構成している。
前扉１１の最上部には、表示器Ｌ及びスピーカＳＰが備えられている。
表示器Ｌは、液晶パネルやランプからなる表示手段であり、主に、スロットマシン１の遊技性を高めるための演出表示を行い、スピーカＳＰは、演出表示に対応したサウンドや効果音を出力するようになっている。

前面パネル１２は、ほぼ中央部分に表示窓１３が設けられ、筐体内の各リール２１ａ〜２１ｃが外部から視認可能となっている。
表示窓１３は、スロットマシン１の内部に配設された三つのリール（左）２１ａ，リール（中）２１ｂ，リール（右）２１ｃの視認用窓部であり、通常、無色透明又は有色透明な樹脂製パネル等からなり、三つの各リール２１の周囲に描かれた複数の図柄のうち、縦方向に連続して隣接する複数（通常三つ）の図柄をそれぞれ視認，識別できるようになっている。
この表示窓１３には、所定の入賞ラインが設定されており、入賞ラインに沿って停止，配列されたリール２１ａ〜２１ｃの図柄の組合せによって、ゲームの入賞が決定されるようになっている。

前面パネル１２の表示窓１３の下側には、内部当たり告知部１２ａ、貯留枚数表示部１２ｂ、状態表示部１２ｃ、獲得枚数表示部１２ｄ等の表示器類が備えられている。
内部当たり告知部１２ａは、内部当たり（内部抽せんの大当り入賞）を告知するための表示部であり、ここで内部当たりが告知された状態では、各リール２１ａ〜２１ｃ上の図柄を特定の入賞配列（「７−７−７」，「ＢＡＲ−ＢＡＲ−ＢＡＲ」等）で停止させることが可能になる。
表示部２ｂ〜２ｄは、それぞれ複数桁の７セグメントＬＥＤで構成されており、貯留枚数表示部１２ｂは、クレジットとして内部貯留されたメダルの枚数を表示し、状態表示部１２ｃは、ボーナスゲームにおけるメダルの払い出し総数や消化ゲーム数を表示し、獲得枚数表示部１２ｄは、各入賞払い出し時のメダル払い出し枚数を表示するようになっている。

前扉１１の上下方向中央部分には、スタートレバー１４，停止ボタン１５，メダル投入口１６，精算ボタン１６ｂ，投入ボタン１７等が備えられている。
スタートレバー１４は、三つの各リール２１の回転を開始させるゲームスタート手段であり、このスタートレバー１４が遊技者の操作によって押下されることで、制御手段４０にスタート信号が出力され、本体内部の各リール２１ａ〜２１ｃが一斉に（又は順次）回転するようになっている。
また、このスタートレバー１４の押下によりスタート信号が入力されることで、制御手段４０において内部抽せんが行われる。

停止ボタン１５は、回転するリール２１を停止させる停止手段であり、三つのリール（左）２１ａ，リール（中）２１ｂ，リール（右）２１ｃに対応して設けられた三つの停止ボタン（左）１５ａ，停止ボタン（中）１５ｂ，停止ボタン（右）１５ｃが備えられている。この各停止ボタン１５ａ，１５ｂ，１５ｃが遊技者の任意のタイミングで押下されることで、制御手段４０にストップ信号が出力され、対応する各リール２１ａ，２１ｂ，２１ｃの回転が停止されるようになっている。
従って、遊技者がこれらスタートレバー１４及び停止ボタン１５を操作することにより、三つのリール２１ａ〜２１ｃを回転及び停止させて、各リール２１ａ〜２１ｃに付された図柄を所定の入賞配列となるよう揃えるスロットマシン遊技を行うことができる。

メダル投入口１６は、ゲームに使用されるメダルの受け入れ口であり、このメダル投入口１６から投入されたメダル数に応じてゲームが行えるようになっている。メダル投入口１６の本体内部側には、メダルセレクタ１６ａが備えられており、ここで投入されたメダル数がカウントされ、そのメダル数を示すメダル信号が、制御手段４０に出力されるようになっている。
また、メダル投入口１６から投入されるメダルや、入賞に応じて払い出すべきメダルは、クレジットとして内部貯留でき、この場合、内部貯留されたクレジットメダルの数が制御手段４０内に記憶されるようになっている。
精算ボタン１６ｂは、遊技の終了時等にクレジットメダルを精算するためのスイッチであり、この精算ボタン１６ｂが押下されることで、内部貯留されたクレジットメダルがメダル払出装置３０から払い戻されるとともに、制御手段４０に記憶されたクレジットメダル数のデータも消去されるようになっている。

投入ボタン１７は、内部貯留されたクレジットメダルがある場合に、そのクレジットメダルをゲームに投入するためのスイッチであり、一回の押下によって一ゲームに投入可能な最大数のメダル（通常３枚）をクレジットメダルから投入するＭＡＸ投入ボタン１７ａと、一回の押下で１枚のメダルをクレジットメダルから投入する１枚投入ボタン１７ｂとが設けられている。
なお、前扉１１の最下部には、メダル払出装置３０から払い出されたメダルを受け皿１８へ導くメダル払出口１８ａが設けられている。
また、制御装置４０については、後記の「制御装置」にて詳述する。

以上のような構成からなる従来例に係るスロットマシン１では、以下のようにして遊技（操作手順）が行われる。
遊技者は、まず、メダル投入操作を行う。メダル投入には、メダル投入口１６からメダルを投入する方法と、内部貯留されたクレジットメダルを投入ボタン１７の操作で投入する方法とがあり、いずれかを任意に選択することができる。
遊技者は、次に、ゲームのスタート操作を行う。この操作は、スタートレバー１４を押下することにより行われ、この操作に応じてゲームがスタートすると、各リール２１ａ〜２１ｃが回転を開始し、リール２１ａ〜２１ｃ上の図柄が変動状態となる。

遊技者は、次に、リール２１ａ〜２１ｃの停止操作を行う。この操作は、各リール２１ａ〜２１ｃに対応して設けられる停止ボタン１５ａ〜１５ｃを任意の順番で押下することにより行われる。そして、全てのリール２１ａ〜２１ｃが停止すると、その停止図柄の配列に応じて入賞が決定され、入賞内容に応じたメダルが払い出される。
以上の操作は、一ゲームにおける遊技者の操作手順であり、通常は、これらの操作が数十回〜数百回にわたって繰り返されてスロットマシン遊技が行われることになる。

［制御装置］
次に、本実施形態における制御装置の構成について、図３を参照して説明する。
同図は、制御装置の回路構成を示す電気回路図である。
制御装置４０は、主基板４１と、周辺基板４２と、中継及び周辺基板４３とを備えており、これらは、コネクタＣＯを介してハーネスＨにより接続されている。
なお、本実施形態においては、主基板４１，周辺基板４２，中継及び周辺基板４３を総称して「制御基板」という。

主基板４１は、スロットマシン１の動作全般を統括制御する基板である。この主基板４１は、周辺基板４２や中継及び周辺基板４３から所定の信号を入力する。それら周辺基板４２等から送られてくる所定の信号には、例えば、投入されたメダルが検知されたときに送られてくるメダル検知信号、スタートレバー１６が押下されたときに送られてくるスタート信号、停止ボタン１５が押下されたときに送られてくる停止信号、払い出される遊技媒体が検知されたときに送られてくる遊技媒体払出信号などがある。

この主基板４１は、コネクタＣＯ１と、コネクタＣＯ２と、ＣＰＵ４１ａと、検出回路４１ｂとを有している。
コネクタＣＯ１にはループ回路４４が接続されており、外部から供給されてきた断電時バックアップ用電源がそのループ回路４４に供給される。
コネクタＣＯ２には、ハーネスＨ１が接続されている。ハーネスＨ１は、複数の配線を平行に並べて結合させた配線部分と、制御基板上に配置されたコネクタＣＯに接続されるコネクタ部分とを有している。このハーネスＨ１の配線部分には、少なくともループ回路４４の一部をなす配線が含まれている。

ＣＰＵ４１ａは、遊技機１が遊技動作を行うために所定のプログラムを実行する制御手段である。
このＣＰＵ４１ａは、内部メモリ（記憶手段）を有しており、この内部メモリにはバックアップデータが格納される。

また、ＣＰＵ４１ａは、ＣＰＵ電源端子、バックアップ用電源端子（ＶＢＢｉｎ）、ＶＢＢ監視用端子（ＶＢＢ監視ポート、ＩＮＴ）、操作信号入出力端子（Ｉ／Ｏ）を有している。
ＣＰＵ電源端子は、電源の供給を受けるための端子である。
バックアップ用電源端子は、ループ回路４４を介してバックアップ用電源（ＶＢＢ）が供給される端子である。バックアップ用電源は、ループ回路４４の正常時（切断されていないとき）は、ＣＰＵ電源がＯＮであるかＯＦＦであるかにかかわらずバックアップ用電源端子に供給される。一方、ループ回路４４が切断されると、バックアップ用電源はバックアップ用電源端子に供給されなくなる。

ＶＢＢ監視用端子は、検出回路４１ｂから信号を入力するための端子である。その入力信号は、ＣＰＵ電源のＯＮ時であってループ回路４４の正常時ではＨレベルを示し、ループ回路４４の切断時あるいはＣＰＵ電源のＯＦＦ時ではＬレベルを示す。このＬレベルの信号を、エラー信号という。ＣＰＵ電源のＯＮ時にエラー信号を入力すると、ＣＰＵ４１ａは、エラーを発生する。
操作信号入出力端子は、周辺基板４２との間で、各種信号を入出力するための端子である。

検出回路（切断検出回路）４１ｂは、ループ回路４４の切断の検出，ＣＰＵ電源のＯＮ／ＯＦＦの検出，エラー信号の送出などを行う回路であって、同図に示すように、トランジスタＴＲ１，ＴＲ２と、抵抗Ｒ１〜Ｒ５と、ダイオードＤ１とを有している。
トランジスタ（第一トランジスタ）ＴＲ１は、ベースが抵抗Ｒ２を介してＣＰＵ電源に接続され、エミッタが接地され、コレクタが抵抗Ｒ３を介してトランジスタＴＲ２のベースに接続されており、ＣＰＵ４１ａの電源のＯＮ／ＯＦＦを検出する機能を有している。
トランジスタ（第二トランジスタ）ＴＲ２は、エミッタがループ回路４４に接続され、コレクタがＣＰＵ４１ａのＶＢＢ監視用端子に接続されており、ＣＰＵ電源のＯＮ／ＯＦＦにもとづきエラー信号の出力／非出力を制御する。

抵抗Ｒ１は、一方がトランジスタＴＲ１のベースと抵抗Ｒ２との間に接続され、他方がトランジスタＴＲ１のエミッタに接続されている。
抵抗Ｒ２は、一方がトランジスタＴＲ１のベースに接続され、他方がＣＰＵ電源に接続されている。
抵抗Ｒ３は、一方がトランジスタＴＲ１のコレクタに接続され、他方がトランジスタＴＲ２のベースに接続されている。

抵抗Ｒ４は、一方がトランジスタＴＲ２のベースに接続され、他方がトランジスタＴＲ２のエミッタに接続されている。
抵抗Ｒ５は、一方がトランジスタＴＲ２のコレクタとＶＢＢ監視用端子との間に接続され、他方が接地されている。この抵抗Ｒ５は、トランジスタＴＲ２がＯＦＦのときにＶＢＢ監視用端子が不定となるのを防ぐためにある。トランジスタＴＲ２がＯＦＦのときは、ＶＢＢ監視用端子は抵抗Ｒ５を介してＧＮＤに接続されＬレベルとなる。
トランジスタＴＲ１，ＴＲ２及び抵抗Ｒ１〜Ｒ５をこのような構成とすることで、ループ回路４４の切断の検出等を行うことができる。この検出動作については、後記の「検出回路の動作」で詳述する。

ダイオードＤ１は、ループ回路４４によりバックアップ用電源を供給する方向（図３中の「ＶＢＢ供給方向」）を順方向として、ループ回路４４上に接続されている。
このダイオードＤ１を接続することにより、ＣＰＵ電源のＯＮ時において、ＣＰＵ４１ａのバックアップ用電源端子よりＣＰＵ電源がＶＢＢ監視ポートに漏れるのを防止できる。
なお、検出回路４１ｂは、本実施形態においては、主基板４１上に配置してあるが、主基板４１に限るものではなく、例えば、主基板４１とは別の基板上に配置することもできる。

また、主基板４１は、ダイオードＤ２と、キャパシタ（コンデンサ）Ｃ１と、抵抗Ｒ６とを有している。
ダイオードＤ２は、電源部に配置されるバックアップ用キャパシタＣ２への充電を行うためのものである。このダイオードＤ２は、主基板４１又は電源部に配置される。
キャパシタＣ１は、ＣＰＵ４１ａに供給されるバックアップ電源ＶＢＢの安定化を図るためのものである。
抵抗Ｒ６は、ループ回路４４の遮断時に、キャパシタＣ１に蓄えられた電荷をすみやかに放電させるものである。

周辺基板４２は、スロットマシン１に備えられた各構成（例えば、メダル投入口１６，精算ボタン１６ａ，ＭＡＸ投入ボタン１７ａ，１枚投入ボタン１７ｂ，スタートレバー１４，停止ボタン１５など）において、それら構成各部の動作等を検出し信号として主基板４１へ伝えるための基板である。
この周辺基板４２には、例えば、ＭＡＸ投入ボタンユニット、１枚投入ボタンユニット、スタートレバーユニット、停止ボタンユニットなどに代表される制御基板、操作スイッチ類の制御ユニット、各種端子盤などが含まれる（図示せず）。また、周辺基板４２には、遊技媒体払出装置やメダルセレクタにおいて所定の信号を出力する部分（基板や電子素子など）を含む。

そして、この周辺基板４２には、図３に示すように、コネクタＣＯ５が取り付けられており、ハーネスＨ２が接続されている。
ハーネスＨ２は、ハーネスＨ１と同様、配線部分とコネクタ部分とを有しており、配線部分には、少なくともループ回路４４の一部をなす配線が含まれている。

中継及び周辺基板４３は、周辺基板としての役割を有するとともに、主基板４１と周辺基板４２とを接続する配線を中継するための基板である。
この中継及び周辺基板４３には、コネクタＣＯ３が取り付けられており、ハーネスＨ１が接続されている。また、中継及び周辺基板４３には、コネクタＣＯ４が取り付けられており、ハーネスＨ２が接続されている。
なお、この中継及び周辺基板４３は、周辺基板４２の取り付け位置により、省略することができる。例えば、主基板４１のコネクタＣＯ２と周辺基板４２のコネクタＣＯ５とが至近距離にあって一つのハーネスＨにより直接接続可能な場合は、中継及び周辺基板４３を省略できる。

ループ回路４４は、主基板４１，中継及び周辺基板４３，周辺基板４２にわたって配された回路である。
図３に示す回路構成においては、ループ回路４４は、次の経路を通る。
主基板４１のコネクタＣＯ１→主基板４１上→主基板４１のコネクタＣＯ２→ハーネスＨ１→中継及び周辺基板４３のコネクタＣＯ３→中継及び周辺基板４３上→中継及び周辺基板４３のコネクタＣＯ４→ハーネスＨ２→周辺基板４２のコネクタＣＯ５→周辺基板４２上→周辺基板４２のコネクタＣＯ５→ハーネスＨ２→コネクタＣＯ４→中継及び周辺基板４３上→コネクタＣＯ３→ハーネスＨ１→コネクタＣＯ２→主基板４１上→検出回路４１ｂ→ダイオードＤ１→ＣＰＵ４１ａのバックアップ用電源端子（ＶＢＢｉｎ）

また、ループ回路４４は、投入，スタート，停止，セレクタ，ホッパ等、自動打ち込みに必要な信号を出力する操作スイッチに設けられた周辺基板４２を通るように配置される。
これは、打ち込み器の接続時には、それら投入等の操作スイッチが主基板から外されるからである。
なお、自動打ち込みに必要な操作スイッチには投入やスタートなど複数あるが、ループ回路４４は、それら複数の操作スイッチのすべてにわたって配されることを要せず、少なくとも一つ以上に配されていればよい。これは、打ち込み器の接続時には、投入，スタート，停止等、自動打ち込みに必要な操作スイッチがすべて主基板から外されてしまうからである。

さらに、ループ回路４４は、コネクタＣＯ１にて供給されたバックアップ用電源をＣＰＵ４１ａへ送る。
ループ回路４４が上記の経路を通ることにより、コネクタＣＯが切断されたことを検出回路４１ｂで検出できる。つまり、正常な状態ではループ回路４４がバックアップ用電源をＣＰＵ４１ａに供給する。一方、コネクタＣＯが切断されると、ループ回路４４はバックアップ用電源を供給できなくなる。この相違にもとづき検出回路４１ｂは、エラー信号の出力／非出力を制御できる。

このループ回路４４の上流にはキャパシタ（コンデンサ）Ｃ２が接続されている。
キャパシタＣ２は、バックアップ用電源として供給される電力を蓄電し、このバックアップ用電源をループ回路４４へ供給する。このキャパシタＣ２への蓄電は、ダイオードＤ２やコネクタＣＯ１を介して、ＣＰＵ電源から供給される。

［検出回路の動作］
次に、検出回路の動作について、図４〜図８を参照して説明する。

（電源ＯＮ、ループ回路正常）
図４に示すように、ＣＰＵ４１ａのＣＰＵ電源端子には、電源が供給されている（電源ＯＮ状態）。また、ループ回路４４は、切断されておらず、バックアップ用電源がＣＰＵ４１ａのバックアップ用電源端子に供給されている。
この場合、ＣＰＵ４１ａは、正常に動作しており、内部メモリに格納されているバックアップデータは保持される。また、ＶＢＢ監視用端子には、Ｈレベルの信号が入力されている。

（電源ＯＮ、ループ回路切断）
図５に示すように、ＣＰＵ４１ａのＣＰＵ電源端子には、電源が供給されている（電源ＯＮ状態）。この状態で、コネクタＣＯ２〜コネクタＣＯ５又はハーネスＨ１、Ｈ２のいずれかが抜かれたとする。
この場合は、ループ回路４４が切断されるため、バックアップ用電源がＣＰＵ４１ａのバックアップ用電源端子に供給されなくなり、抵抗Ｒ５を介してＶＢＢ監視用端子にＬレベルの信号が入力される。この場合、図６に示すように、ＣＰＵ４１ａはエラーを発生する。

（電源ＯＦＦ、ループ回路正常）
図７に示すように、ＣＰＵ電源がＯＦＦの場合、ＣＰＵ電源端子には電源が供給されないため、ＣＰＵ４１ａは動作しない。また、トランジスタＴＲ１及びＴＲ２も動作しないため、ＶＢＢ監視用端子は遮断される。
一方、ループ回路４４は、切断されておらず、バックアップ用電源が正常にＣＰＵ４１ａのバックアップ用電源端子に供給される。これにより、ＣＰＵ電源がＯＦＦとなっても、内部メモリに格納されたバックアップデータは消滅せず保持される。

（電源ＯＦＦ、ループ回路切断）
図８に示すように、ＣＰＵ電源がＯＦＦの場合、ＣＰＵ４１ａは動作しない。また、トランジスタＴＲ１及びＴＲ２も動作しないため、ＶＢＢ監視用端子は遮断される。
ここで、コネクタＣＯ２〜コネクタＣＯ５又はハーネスＨ１、Ｈ２のいずれかが抜かれると、ループ回路４４が切断される。そして、ループ回路４４を介してＣＰＵ４１ａに供給されていたバックアップ電源ＶＢＢが遮断され、ＣＰＵ４１ａの内部メモリに格納されていたバックアップデータが消滅する。そのため、ＣＰＵ４１ａは、初期状態となり、再起動が必要となる。これにより、打ち込み器接続不正を未然に阻止できる。

以上説明したように、本実施形態の遊技機によれば、ループ回路の切断を検出することで、打ち込み器の接続の有無を検出する構成としたため、打ち込みが実行される前の準備段階でその不正を検出できる。
さらに、ループ回路がＣＰＵにバックアップ用電源を供給しており、切断されるとその供給が遮断されるため、ＣＰＵの内部メモリに格納されていたバックアップデータが消滅する。したがって、ＣＰＵは初期状態となり、再起動が必要となるため、打ち込み器接続不正を未然に阻止できる。

以上、本発明の遊技機の好ましい実施形態について説明したが、本発明に係る遊技機は上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、上述した実施形態では、検出回路として２つのトランジスタ等を用いた構成を示したが、検出回路は、この構成に限定されるものではなく、例えば、図９に示すようにアナログスイッチＳ１を用いた構成とすることもできる。

同図の回路構成において、「ＣＰＵ電源ＯＮ時、ループ回路正常」の場合には、アナログスイッチＳ１はＯＮ状態となり、Ｈレベルの信号がＣＰＵ４１ａのＶＢＢ監視用端子へ送られる。
また、「ＣＰＵ電源ＯＮ時、ループ回路切断」の場合には、アナログスイッチＳ１はＯＮ状態であるが、ループ回路４４の切断によりバックアップ用電源が遮断されるため、ＶＢＢ監視用端子には抵抗Ｒ５を介してＬレベルの信号が送られる。

さらに、「ＣＰＵ電源ＯＦＦ時、ループ回路正常」の場合には、アナログスイッチＳ１はＯＦＦ状態となり、抵抗Ｒ５を介してＬレベルのエラー信号がＣＰＵ４１ａのＶＢＢ監視用端子へ送られる。
そして、「ＣＰＵ電源ＯＦＦ時、ループ回路切断」の場合には、アナログスイッチＳ１はＯＦＦ状態であり、しかもループ回路４４の切断によりバックアップ用電源が遮断されるため、抵抗Ｒ５を介してＬレベルのエラー信号がＣＰＵ４１ａのＶＢＢ監視用端子へ送られる。
このように、ＣＰＵ電源のＯＮ／ＯＦＦにもとづきエラー信号の出力／非出力を制御できる。

また、上述した実施形態のスロットマシンでは、使用する遊技媒体がメダル（コイン）の場合を示したが、本発明に係るスロットマシンに使用可能な遊技媒体はメダルに限られず、例えば、パチンコ球と同様の遊技球を遊技媒体として使用することもできる。このような遊技球を使用して遊技可能なスロットマシンは、パチロット等とも呼ばれ、本発明のスロットマシンとして適用可能である。
さらに、上述した実施形態においては、スロットマシンを遊技機の代表例として説明したが、本実施形態の遊技機は、スロットマシンに限るものではなく、例えば、パチンコ機、雀球機、アレンジボールなどが含まれる。

本発明は、打ち込み器接続不正を防止するための発明であるため、打ち込み器接続不正が行われる可能性のある機器や装置に利用可能である。

本発明の遊技機（スロットマシン）の前面構成を示す正面図である。 本発明の遊技機の内部構造を示す斜視図である。 制御装置の構成を示す電気回路図である。 ＣＰＵ電源がＯＮ、ループ回路が正常な場合の制御装置の動作を示す電気回路図である。 ＣＰＵ電源がＯＮ、ループ回路が切断した場合の制御装置の動作を示す電気回路図である。 図５の制御装置における動作手順を示すフローチャートである。 ＣＰＵ電源がＯＦＦ、ループ回路が正常な場合の制御装置の動作を示す電気回路図である。 ＣＰＵ電源がＯＦＦ、ループ回路が切断した場合の制御装置の動作を示す電気回路図である。 検出回路にアナログスイッチを用いた回路構成を示す電気回路図である。

符号の説明

１ 遊技機（スロットマシン）
４０ 制御装置
４１ 主基板
４１ａ ＣＰＵ
４１ｂ 検出回路
４２ 周辺基板
４３ 中継及び周辺基板
４４ ループ回路
ＣＯ１〜ＣＯ５ コネクタ
Ｈ１，Ｈ２ ハーネス
ＴＲ１，ＴＲ２ トランジスタ
Ｒ１〜Ｒ６ 抵抗
Ｄ１，Ｄ２ ダイオード
Ｃ１，Ｃ２ キャパシタ（コンデンサ）
Ｓ１ アナログスイッチ

Claims (7)

1. 複数の制御基板を備えた遊技機であって、
   二以上の制御基板にわたり、各制御基板のコネクタを介して配されたループ回路と、
   このループ回路が切断されたことを検出する切断検出回路とを備え、
   バックアップ用電源が、前記ループ回路のみを通って前記制御基板上のＣＰＵへ供給される
   ことを特徴とする遊技機。
2. 前記切断検出回路は、前記ループ回路の切断を検出すると、エラー信号を前記ＣＰＵへ送出する
   ことを特徴とする請求項１記載の遊技機。
3. 前記切断検出回路は、前記ＣＰＵに供給される電源がＯＦＦのときは、前記ＣＰＵに対する前記エラー信号の送出を停止する
   ことを特徴とする請求項２記載の遊技機。
4. 前記ＣＰＵに供給される電源がＯＦＦであって前記ループ回路が切断されたときは、前記ＣＰＵの内部メモリに格納されていたバックアップデータが消滅する
   ことを特徴とする請求項１〜３のいずれかに記載の遊技機。
5. 前記切断検出回路は、第一トランジスタと、第二トランジスタとを有し、
   前記第一トランジスタは、ベースが前記ＣＰＵの電源に接続され、エミッタが接地され、コレクタが前記第二トランジスタのベースに接続され、
   前記第二トランジスタは、エミッタが前記ループ回路に接続され、コレクタが前記エラー信号を入力する前記ＣＰＵの端子に接続された
   ことを特徴とする請求項２〜４のいずれかに記載の遊技機。
6. 前記切断検出回路は、
   前記ＣＰＵ電源がＯＮ状態か又はＯＦＦ状態かを示す制御信号を入力し、この制御信号にもとづき、前記エラー信号を出力するか否かを制御するアナログスイッチを有した
   ことを特徴とする請求項２〜５のいずれかに記載の遊技機。
7. 前記ループ回路は、
   投入、スタート、停止、セレクタ、ホッパ等の自動打ち込みに必要な操作スイッチのうちの少なくとも一つを含む
   ことを特徴とする請求項１〜６のいずれかに記載の遊技機。

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