JP2008010605A - 積層型セラミック電子部品およびその製造方法 - Google Patents

Abstract

【課題】複数のセラミック層からなる積層構造を有する積層体と、特定のセラミック層を厚み方向に貫通するように設けられるビア導体とを備える積層型セラミック電子部品において、焼成時の寸法変化度合いの違いに起因する、ビア導体とセラミック層との間の隙間を生じにくくするため、ビア導体の形成に用いる導電性ペーストにセラミック粉末を含有させると、ビア導体の電気抵抗が増す。
【解決手段】セラミック粉末を含有する第１の導電性ペースト６と、第１の導電性ペースト６よりセラミック粉末の含有量が少ない第２の導電性ペースト４とを用意し、内周面に沿って第２の導電性ペースト４を付着させたビアホール２に、第１の導電性ペースト６を充填する。焼結後のビア導体７では、セラミック粉末は中心部９から外周部８に向かって減少する濃度勾配をもって存在するため、外周部８での電気抵抗を低くできかつ内部導体膜２との接触抵抗も低減できる。
【選択図】図１

Description

この発明は、積層型セラミック電子部品およびその製造方法に関するもので、特に、ビア導体を備える積層型セラミック電子部品およびその製造方法に関するものである。

積層型セラミック電子部品は、積層された複数のセラミック層からなる積層構造を有する積層体を備えている。積層体には、通常、複数のセラミック層間の特定の界面に沿って内部導体膜が形成され、また、外表面上には、外部導体膜が形成される。積層体には、また、特定のセラミック層を厚み方向に貫通するようにビア導体が設けられることがある。ビア導体は、セラミック層間の異なる界面に沿ってそれぞれ形成された複数の内部導体膜間を電気的に接続したり、内部導体膜と外部導体膜とを互いに電気的に接続したり、積層体の相対向する主面上にそれぞれ形成された外部導体膜間を電気的に接続したりする。

上述したビア導体を備える積層型セラミック電子部品は、一般に、次のように製造される。金属粉末を含有する導電性ペーストが用意される。他方、セラミック層となるべき複数のセラミックグリーンシートが用意され、特定のセラミックグリーンシートには、それを厚み方向に貫通するように、ビアホールが設けられる。ビアホールには、上述した導電性ペーストが充填されるとともに、複数のセラミックグリーンシートが積層され、それによって生の積層体が得られ、この生の積層体を焼成する工程を経て、積層型セラミック電子部品が得られる。

しかしながら、上述のようにして得られた積層型セラミック電子部品において、セラミックグリーンシート中のセラミック粉末と導電性ペースト中の金属粉末との焼成時における寸法変化の度合いの違いが起因して、ビア導体とビアホールの内周面との間に隙間が生じるといった構造欠陥がもたらされることがある。このような構造欠陥の発生は、ビア導体を含む配線導体の電気抵抗の増大や断線を引き起こす。

上述の問題を解決するため、ビア導体を形成するために用いられる導電性ペーストにセラミック粉末を含有させることが、たとえば特開平３−２１２９９３号公報（特許文献１）に提案されている。これによれば、導電性ペースト中の金属粉末の焼結が抑制され、前述したような構造欠陥を生じさせにくくすることができる。

しかしながら、導電性ペースト中へのセラミック粉末の含有は、別の問題を引き起こす。すなわち、セラミック粉末は、通常、電気絶縁物であるため、ビア導体の電気抵抗を増加させる。そのため、ビア導体に比較的大きな電流を流す用途では、ビア導体の発熱による製品の温度上昇を無視できなくなり、たとえば、多層セラミック基板、積層セラミックインダクタ、積層セラミックコンデンサなどのビア導体を有する積層型セラミック電子部品の用途を拡大する上で支障が生じている。
特開平３−２１２９９３号公報

そこで、この発明の目的は、上述のような問題を解決し得る積層型セラミック電子部品およびその製造方法を提供しようとすることである。

この発明は、積層された複数のセラミック層からなる積層構造を有する、積層体と、特定のセラミック層上に形成される、内部導体膜と、特定のセラミック層を厚み方向に貫通するように設けられかつ特定の内部導体膜に接する、ビア導体とを備える、積層型セラミック電子部品に向けられるものであって、上述した技術的課題を解決するため、次のような構成を備えることを特徴としている。

すなわち、この発明に係る積層型セラミック電子部品において、ビア導体は、金属粉末およびセラミック粉末を含有するが、ビア導体中のセラミック粉末は、ビア導体の径方向に関して、ビア導体の中心から外周側に向かって減少するような濃度勾配をもって存在していることを特徴としている。

この発明に係る積層型セラミック電子部品において、好ましくは、ビア導体の外周部に、セラミック粉末が存在しない領域が形成される。

また、ビア導体中のセラミック粉末を構成するセラミックは、セラミック層を構成するセラミックと同じ材料系のものであることが好ましい。

ビア導体は、その外周面において、特定の内部導体膜と接することが好ましいが、その端面において、特定の前記内部導体膜と接するようにされてもよい。

この発明は、また、上述のような積層型セラミック電子部品を製造する方法にも向けられる。

この発明に係る積層型セラミック電子部品の製造方法は、複数のセラミックグリーンシートを用意する工程と、特定のセラミックグリーンシート上に内部導体膜を形成する工程と、複数のセラミックグリーンシートを積層することによって、生の積層体を得る工程と、生の積層体を焼成する工程とを備えていて、前述した技術的課題を解決するため、次のような構成を備えることを特徴としている。

すなわち、金属粉末およびセラミック粉末を含有する、第１の導電性ペーストと、金属粉末を含有するとともに、第１の導電性ペースト中のセラミック粉末より少ない量のセラミック粉末を含有するかセラミック粉末を含有しない、第２の導電性ペーストが用意される。他方、特定のセラミックグリーンシートを厚み方向に貫通するように、ビアホールが設けられる。

そして、ビアホールに第２の導電性ペーストを注入し、それによって、ビアホールの内周面に沿って第２の導電性ペーストを付着させる工程と、第２の導電性ペーストが内周面に付着したビアホールに第１の導電性ペーストを充填する工程とが実施される。

この発明に係る積層型セラミック電子部品の製造方法において、積層体を貫通するビアホールを設ける場合、ビアホールを設ける工程は、生の積層体を得る工程の前に実施されてもよいが、好ましくは、生の積層体を得る工程の後に実施される。そして、ビアホールを設ける工程が、生の積層体を得る工程の後に実施されるとき、ビアホールは、特定の内部導体膜を貫通するように設けられることが好ましい。

また、ビアホールの内周面に沿って第２の導電性ペーストを付着させる工程は、ビアホールに第２の導電性ペーストを注入した後、ビアホールの内周面に付着した部分のみを残して余分な第２の導電性ペーストをビアホールから除去する工程を備えることが好ましい。この場合、第２の導電性ペーストは、第１の導電性ペーストの粘度より低い粘度を有していることが好ましい。

この発明によれば、焼成工程において、ビアホールの中心部に位置する少なくとも第１の導電性ペーストがセラミック粉末を含んでいるので、少なくとも第１の導電性ペースト中の金属粉末の焼結による収縮が抑制され、ビア導体とビアホールの内周面との間に隙間が生じるといった構造欠陥がもたらされにくくなるばかりでなく、ビアホールの内周面に沿って位置する第２の導電性ペーストがセラミック粉末を比較的少なく含むか、含まないので、焼成後において、ビア導体の外周部とこれに接する内部導体膜との接触抵抗を低くすることができ、積層型セラミック電子部品の信頼性を向上させることができる。

また、積層型セラミック電子部品において、ビア導体中のセラミック粉末は、ビア導体の径方向に関して、ビア導体の中心から外周側に向かって減少するような濃度勾配をもって存在しているので、ビア導体の外周部では、比較的良好な電気的導通状態が確保される。

これらのことから、ビア導体および内部導体膜を含む配線導体において断線が生じにくくなるばかりでなく、ビア導体および内部導体を含む配線導体の電気抵抗を低くすることができる。そのため、ビア導体および内部導体に比較的大きな電流を流す用途にも問題なく向けることができ、積層型セラミック電子部品の用途を拡大することが可能になる。

また、積層型セラミック電子部品がビア導体に高周波信号が流れる用途に向けられる場合、表皮効果により、ビア導体の外周側に電流が集中するが、この発明によれば、この電流が集中する部位において、電気抵抗を低くすることができるので、良好な伝送特性を得ることができる。

この発明に係る積層型セラミック電子部品において、ビア導体の外周部に、セラミック粉末が存在しない領域があると、ビア導体自体の電気抵抗をより確実に低くすることができるとともに、内部導体膜との接触抵抗をより確実に低くすることができる。

ビア導体に含有されるセラミック粉末を構成するセラミックが、セラミック層を構成するセラミックと同じ材料系のものであると、ビア導体中のセラミック粉末がセラミック層の特性に悪影響を及ぼすことがなく、また、ビア導体とセラミック層との間で良好な接合状態を得ることができる。

ビア導体は、その外周面において、特定の内部導体膜と接するようにされると、ビア導体の、内部導体膜と接する面のすべてにおいて、内部導体膜との接触抵抗を低くすることができる。

この発明に係る積層型セラミック電子部品の製造方法において、生の積層体を得た後、ビアホールを設ける工程を実施するようにしながら、ビアホールが、特定の内部導体膜を貫通するように設けられると、整列精度の高いビアホールを能率的に形成することができ、電気的導通に対する信頼性の高いビア導体を形成することができるとともに、ビア導体が、その外周面において、内部導体膜と接する構造を容易に得ることができる。

この発明に係る積層型セラミック電子部品の製造方法において、ビアホールの内周面に沿って第２の導電性ペーストを付着させるにあたって、ビアホールに第２の導電性ペーストを注入した後、ビアホールの内周面に付着した部分のみを残して余分な第２の導電性ペーストをビアホールから除去するようにすれば、当初から、ビアホールの内周面に沿って第２の導電性ペーストを付着させるように量的な制御をしながら第２の導電性ペーストを付与する場合に比べて、能率的に第２の導電性ペーストをビアホールの内周面に沿って付着させた状態を得ることができる。この場合、第２の導電性ペーストとして、第１の導電性ペーストの粘度より低い粘度を有するものを用いると、余分な第２の導電性ペーストをビアホールから除去することがより容易になる。

図１は、この発明の一実施形態を説明するための図であり、積層型セラミック電子部品に備える、互いに隣り合う２つのセラミック層１またはセラミック層１となるべき２つのセラミックグリーンシート１ａならびにそれらの間に位置する内部導体膜２の各一部を拡大して断面図で示している。なお、図１において、単に２つのセラミック層１または単に２つのセラミックグリーンシート１ａを図示したのは、それらの間に位置する内部導体膜２をも含めての説明を容易にするためのものである。

図１において、（５）には、積層型セラミック電子部品に備えるセラミック層１が示され、（１）〜（４）には、積層型セラミック電子部品を得るために実施されるいくつかの工程が順次示されている。

まず、図１（１）に示すように、セラミック層１となるべきセラミックグリーンシート１ａが用意され、次いで、特定のセラミックグリーンシート１ａ上に内部導体膜２が導電性ペーストの印刷によって形成される。次に、図示した２つのセラミックグリーンシート１ａを含む複数のセラミックグリーンシートが積層され、積層方向にプレスされ、それによって、生の積層体１０ａが得られる。

次に、同じく図１（１）を参照して、生の積層体１０ａにおいて、セラミックグリーンシート１ａを厚み方向に貫通するように、ビアホール３が設けられる。ビアホール３の形成には、たとえば、ドリル、パンチング、レーザなどが適用される。ビアホール３は、内部導体膜２をも貫通するように設けられ、ビアホール３の内周面上に内部導体膜２の切断面が露出している。

他方、金属粉末およびセラミック粉末を含有する、第１の導電性ペーストと、金属粉末を含有するとともに、第１の導電性ペースト中のセラミック粉末より少ない量のセラミック粉末を含有するかセラミック粉末を含有しない、第２の導電性ペーストとが用意される。

ここで、第１の導電性ペースト中のセラミック粉末の含有量は、１０〜２０重量％であることが好ましい。１０重量％未満であると、後述する焼成工程において、焼結収縮を十分抑制できない場合があり、２０重量％を超えると、電気抵抗が高くなりすぎる場合があるためである。第２の導電性ペースト中のセラミック粉末の含有量は、０〜１５重量％であることが好ましい。１５重量％を超えると電気抵抗の観点から好ましくない場合がある。できるだけ小さい電気抵抗を得るためには、セラミック粉末を含有しないことが最も好ましい。

第１および第２の導電性ペーストに含有されるセラミック粉末を構成するセラミックとしては、次のようなものを用いることができる。第１および第２の導電性ペーストに含有される金属粉末を構成する金属として、Ｎｉ、Ａｇ−Ｐｄなどの融点の比較的高い金属を用いる場合には、ＢａＴｉＯ_３、ＣａＴｉＯ_３、ＳｒＴｉＯ_３、ＣａＺｒＯ_３などを主成分とする焼結温度が比較的高い誘電体セラミックを用いることができる。なお、これらの主成分に、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分を添加したものを用いてもよい。他方、導電性ペーストに含有される金属粉末を構成する金属として、Ｃｕ、Ａｇなどの融点の比較的低い金属を用いる場合には、Ａｌ_２Ｏ_３とホウケイ酸系ガラスとを混合したガラスセラミックや、Ｂａ−Ａｌ−Ｓｉ−Ｏ系セラミックなどを主成分とするものを用いることができる。

なお、導電性ペースト中のセラミック粉末を構成するセラミックは、セラミック層１を構成するセラミック、すなわちセラミックグリーンシート１ａに含まれるセラミック成分と同じ材料系のもの、言い換えると主成分を共通とするものであることが好ましく、より好ましくは、同一のセラミックである。導電性ペースト中のセラミック粉末が、焼成後において、セラミック層１の特性に悪影響を及ぼすことがないばかりでなく、焼成後において、セラミック層１との間で良好な接合性が得られるからである。なお、本明細書において、主成分とは、全成分の５０重量％を超える成分を意味する。

第１および第２の導電性ペースト中のセラミック粉末の平均粒径は、０．１〜０．５μｍの範囲に選ばれることが好ましい。また、セラミック粉末の平均粒径は、内部導体膜２の厚みより小さいことが好ましい。

次に、図１（２）に示すように、セラミックグリーンシート１ａに設けられたビアホール３に第２の導電性ペースト４が注入され、引き続き、図１（３）に示すように、第２の導電性ペースト４がビアホール３の内周面に沿って付着した状態とされる。第２の導電性ペースト４の注入には、たとえば圧入、スキージなどが適用される。なお、図１（２）ならびに後述する図１（３）および（４）においては、第２の導電性ペースト４の形態または挙動が、２つのセラミックグリーンシート１ａを貫通するビアホール３に適合するように図示されているが、これは、図解上の便宜にすぎないことを指摘しておく。

図１（３）に示すように、ビアホール３の内周面に沿って第２の導電性ペースト４が付着した状態を能率的に得るためには、ビアホール３に第２の導電性ペースト４を注入した後、ビアホール３の内周面に付着した部分のみを残して余分な第２の導電性ペースト４をビアホール３から除去するようにすることが好ましい。

この場合、上述の余分な第２の導電性ペースト４の除去を容易に行なえるようにするためには、第２の導電性ペースト４の粘度を、第１の導電性ペーストの粘度より低く、より具体的には、１０〜２０Ｐａ・ｓ（ブルックフィールド粘度計における２０ｒｐｍの値）の粘度範囲に選ぶことが好ましい。ここで、粘度の好ましい範囲が１０〜２０Ｐａ・ｓに選ばれるのは、１０Ｐａ・ｓ未満であると、第２の導電性ペースト４がビアホール３の内周面上に十分に付着しない場合があり、他方、２０Ｐａ・ｓを超えると、余分な第２の導電性ペースト４がビアホール３から抜けにくくなり、後述する第１の導電性ペーストを充填するためのスペース５を十分に形成できない場合があるためである。

第２の導電性ペースト４の粘度を上述のように低くすれば、ビアホール３の径にもよるが、注入された第２の導電性ペースト４のすべてがビアホール３内に留まることができず、その一部がビアホール３から自然に漏れ出し、結果として、図１（３）に示すように、ビアホール３の内周面に沿って付着した状態を実現することができる。

なお、第２の導電性ペースト４の粘度が比較的高いことなどが原因となって、図１（２）の状態から図２（３）の状態が順調に得られない場合には、圧縮空気をビアホール３に向かって吹き込んだり、吸い取り紙を接触させたりして、余分な第２の導電性ペースト４を強制的に除去するようにしてもよい。

次に、第２の導電性ペースト４が乾燥される。この乾燥は、室温で行なっても、加熱下で行なってもよいが、セラミックグリーンシート１ａに含まれる樹脂のガラス転移点（Ｔｇ）以下の温度下であることが好ましい。

次に、図１（４）に示すように、第２の導電性ペースト４が内周面に付着したビアホール３に第１の導電性ペースト６が充填される。この第１の導電性ペースト６の充填にも、たとえば圧入、スキージなどが適用される。

第１の導電性ペースト６の粘度は、１００〜２００Ｐａ・ｓの範囲に選ばれることが好ましい。１００Ｐａ・ｓ未満であると、ビアホール３の内部に第１の導電性ペースト６が残留しにくくなり、後述する焼成によって得られたビア導体の密度が低下する場合がある。他方、２００Ｐａ・ｓを超えると、ビアホール３の軸線方向長さによっては、すなわち、この実施形態では、生の積層体１０ａの厚みによっては、ビアホール３の内部に第１の導電性ペースト６を十分に充填できない場合がある。なお、第１の導電性ペースト６がビアホール３の内部に円滑に充填されるようにするため、ビアホール３の一方開口側から真空吸引等により負圧を及ぼしながら、他方開口側から第１の導電性ペースト６を導入する方法が有効である。

次に、ビアホール３内の第１の導電性ペースト６が乾燥される。この乾燥のための好ましい条件は、前述した第２の導電性ペースト４の場合と同様である。

なお、ビアホール３に占める第１および第２の導電性ペースト６および４の体積割合については、第２の導電性ペースト４の体積に比べて、第１の導電性ペースト６の体積の方が小さいことが好ましい。

次に、生の積層体１０ａが焼成される。この焼成には、たとえば、９００〜１３００℃の温度が適用される。なお、導電性ペースト４および６に含有される金属粉末を構成する金属として、Ｃｕなどの低融点金属が用いられる場合には、１０００℃以下の焼成温度が適用される。

上述した焼成の結果、図１（５）に示すように、焼結した積層体１０が得られる。この積層体１０において、セラミックグリーンシート１ａが焼結してセラミック層１となり、また、内部導体膜２が焼結するとともに、導電性ペースト４および６においても焼結が生じ、ビア導体７となる。ビア導体７は、互いの間に明確な境界が存在するわけではないが、外周部８と中心部９とを有する。外周部８は、第２の導電性ペースト４に由来し、中心部９は、第１の導電性ペースト６に由来する。したがって、外周部８に比べて中心部９の方がセラミック粉末の含有量が多く、その結果、ビア導体７中のセラミック粉末は、ビア導体７の径方向に関して、ビア導体７の中心から外周側に向かって減少するような濃度勾配をもって存在している。

上述のようなセラミック粉末の存在状態により、ビア導体７の外周部８において比較的良好な電気的導通状態が得られるので、ビア導体７の外周面に接する内部導体膜２との接触抵抗を低減することができる。また、表皮効果により、外周部８に集中する高周波信号が流れやすくなり、良好な伝送特性を得ることができる。特に、第２の導電性ペースト４がセラミック粉末を含有しない場合には、上記効果が顕著に現れる。

また、少なくとも第１の導電性ペースト６中に存在するセラミック粉末により、ビア導体７の内部の金属粉末の焼結が抑制され、ビア導体７とセラミック層１との間に隙間が生じにくくなる。

ビア導体７の径は、５０〜１５０μｍの範囲に選ばれることが好ましい。５０μｍ未満の場合には、導電性ペースト４および６のビアホール３への導入が困難になることがある。また、ビア導体７と内部導体膜２との接触面積が小さくなり、良好な電気的導通状態が得られないことがある。他方、ビア導体７の径が１５０μｍを超えると、耐湿性が低下することがある。

ビア導体７の軸線方向長さは、特に限定されるものではなく、用途に応じて様々な長さをとり得る。なお、積層型セラミック電子部品に備える積層体１０の全厚みを貫通するようにビア導体７が設けられる場合には、ビア導体７の長さとしては、１００μｍ〜１ｍｍが実用的な範囲である。

上述した実施形態において、導電性ペーストとして、セラミック粉末の含有量が互いに異なる第１および第２の導電性ペースト６および４というように、２種類の導電性ペーストを用いたが、セラミック粉末の含有量が３段階以上で異ならせた３種類以上の導電性ペーストが用いられ、セラミック粉末の濃度について、３段階以上の濃度分布が与えられるようにしてもよい。

図２は、この発明が適用され得る積層型セラミック電子部品の一例としての積層セラミックコンデンサ１１を示す断面図である。この積層セラミックコンデンサ１１は、等価直列インダクタンスの低減を目的として提案されたものである。

積層セラミックコンデンサ１１は、積層体１２を備えている。積層体１２は、積層された複数のセラミック層１３からなる積層構造を有している。

積層体１２の内部には、複数のセラミック層１３間の特定の界面に沿って、内部導体膜としての各々複数の第１および第２の内部電極１４および１５が形成されている。第１および第２の内部電極１４および１５は積層方向に交互に配置される。

また、積層体１２には、各々複数の第１および第２のビア導体１６および１７が設けられる。第１の内部電極１４は、第２のビア導体１７に対しては電気的に絶縁されながら、第１のビア導体１６に電気的に接続される。第２の内部電極１５は、第１のビア導体１６に対しては電気的に絶縁されながら、第２のビア導体１７に電気的に接続される。

上記の第１の内部電極１４と第１のビア導体１６との接続では、第１のビア導体１６の外周面が第１の内部電極１４と接している。また、第２の内部電極１５と第２のビア導体１７との接続では、第２のビア導体１７の外周面が第２の内部電極１５と接している。

第１および第２のビア導体１６および１７は、交互に配列されながら、積層体１２を厚み方向に貫通するように、すなわち、すべてのセラミック層１３を厚み方向に貫通するように設けられ、積層体１２の両主面上には、第１のビア導体１６に電気的に接続される第１の外部電極１８、および第２のビア導体１７に電気的に接続される第２の外部導体１９が形成される。

このような積層セラミックコンデンサ１１において、第１および第２のビア導体１６および１７は、図１（５）に示したビア導体７の場合と実質的に同様の方法によって形成される。したがって、図２には図示されないが、ビア導体１６および１７は、図１（５）に示したビア導体７と実質的に同様の構造を有していて、セラミック粉末が、ビア導体１６および１７の径方向に関して、ビア導体１６および１７の中心から外周側に向かって減少するような濃度勾配をもって存在している。

なお、ビア導体１６および１７を形成するにあたって、ビアホールを有する複数のセラミックグリーンシートを、各ビアホールが同一軸線上に整列しかつ互いに連通するようにして積層し、整列したビアホールに導電性ペーストを充填する、といった第１の方法、あるいは、図１を参照して説明したように、複数のセラミックグリーンシートを積層し、すべてのセラミックグリーンシートを貫通するビアホールを一挙に形成し、このビアホールに導電性ペーストを充填する、といった第２の方法を採用することができる。これらの方法のうち、第２の方法、言い換えると、生の積層体を得た後にビアホールを設ける方法の方が、複数のセラミックグリーンシートの各々のビアホールを互いに位置合わせする必要がなく、高い精度をもって貫通するビア導体１６および１７を形成することができる。

図３は、この発明が適用され得る積層型セラミック電子部品の他の例としての多層セラミック基板２１を示す断面図である。

多層セラミック基板２１は、積層体２２を備えている。積層体２２は、積層された複数のセラミック層２３からなる積層構造を有している。

積層体２２の内部には、複数のセラミック層２３間の界面に沿って、いくつかの内部導体膜２４が形成されている。また、特定の内部導体膜２４に電気的に接続されるいくつかのビア導体２５が、特定のセラミック層２３を厚み方向に貫通するように設けられている。また、積層体２２の外表面上には、いくつかの外部導体膜２６が形成されている。

このような多層セラミック基板２１において、ビア導体２５は、図１（５）に示したビア導体７と実質的に同様の構造を有していて、セラミック粉末が、ビア導体２５の径方向に関して、ビア導体２５の中心から外周側に向かって減少するような濃度勾配をもって存在している。

この多層セラミック基板２１においては、ビア導体２５は、その端面において、特定の内部導体膜２４あるいは特定の外部導体膜２６と接している。この場合であっても、ビア導体２５の、電気抵抗が比較的低い外周部を、内部導体膜２４または外部導体膜２６に接触させることができる。

なお、図３に示した多層セラミック基板２１のように、ビア導体２５の位置が各セラミック層２３ごとに異なる場合には、複数のセラミックグリーンシートにそれぞれビアホールを形成し、各ビアホールに、図１（２）〜（４）に示す工程と実質的に同様の工程に従って、導電性ペーストを充填した上で、複数のセラミックグリーンシートを積層する方法を採用することができる。

次に、この発明による効果を確認するために実施した実験例について説明する。この実験例では、図２に示すような構造を有する積層セラミックコンデンサ１１を試料として作製した。

まず、この発明の範囲内にある実施例に係る試料を、次のような条件の下で作製した。

試料としての積層セラミックコンデンサ１１に備える積層体１２の寸法を３ｍｍ×３ｍｍ×０．８５ｍｍとした。セラミック層１３は、ＢａＴｉＯ_３を主成分とするセラミックから構成し、その厚みを３μｍとした。ビア導体１６および１７の各々の径を１００μｍとした。また、内部電極１４および１５の導電成分として、Ｎｉを用いた。

また、ビア導体１６および１７の形成のため、第２の導電性ペーストとして、Ｎｉ粉末、イソプロピルアルコールおよびポリビニルブチラールを含有するものを用いた。すなわち、セラミック粉末を含有しない組成とした。第２の導電性ペーストの粘度を１０Ｐａ・ｓとし、ビアホールへの注入後の乾燥において、６０℃の温度を適用した。

他方、第１の導電性ペーストとしては、Ｎｉ粉末、セラミック粉末、イソプロピルアルコールおよびポリビニルブチラールを含有するものを用いた。ここで、セラミック粉末としては、ＢａＴｉＯ_３を主成分とするセラミックからなるもので、平均粒径０．２μｍのものを用い、第１の導電性ペースト中での含有率を１０重量％とした。また、第１の導電性ペーストの粘度を１５０Ｐａ・ｓとし、ビアホールへの充填後の乾燥工程において、６０℃の温度を適用した。

さらに、積層体１２を得るための生の積層体を焼成する工程において、中性雰囲気で１２５０℃の温度を適用した。また、外部電極１８および１９の導電成分としてＣｕを用い、これを焼付けにより形成するため、還元性雰囲気中において８００℃の温度を適用した。

他方、この発明の範囲外にある比較例１に係る試料として、ビア導体１６および１７を形成するため、ビアホールに第２の導電性ペーストのみを充填したものを作製した。また、比較例２に係る試料として、ビア導体１６および１７を形成するため、ビアホールに第１の導電性ペーストのみを充填したものを作製した。比較例１および２のいずれについても、他の条件は、実施例の場合と同じとした。

これら実施例ならびに比較例１および２を比較すると、任意のビア導体１６または１７と接続される１対の外部電極１８または１９間に直流電圧を印加し、比抵抗を測定したところ、比較例２の比抵抗が実施例および比較例１のものに比べて高かった。

また、任意のビア導体１６または１７の断面をＳＥＭで観察したところ、実施例および比較例２では、セラミック層１３との境界に、１μｍを超える隙間がなかったのに対し、比較例１ではそのような隙間が存在していることが確認された。

この発明の一実施形態を説明するための図であり、積層型セラミック電子部品に備える、互いに隣り合う２つのセラミック層１またはセラミック層１となるべき２つのセラミックグリーンシート１ａならびにそれらの間に位置する内部導体膜２の各一部を拡大して断面図で示すものであり、積層型セラミック電子部品の製造方法において実施されるいくつかの工程を順次示している。 この発明が適用され得る積層型セラミック電子部品の一例としての積層セラミックコンデンサ１１を示す断面図である。 この発明が適用され得る積層型セラミック電子部品の他の例としての多層セラミック基板２１を示す断面図である。

符号の説明

１，１３，２３ セラミック層
１ａ セラミックグリーンシート
２ 内部導体膜
３ ビアホール
４ 第２の導電性ペースト
６ 第１の導電性ペースト
７，１６，１７，２５ ビア導体
８ 外周部
９ 中心部
１０，１２，２２ 積層体
１０ａ 生の積層体
１１ 積層セラミックコンデンサ
２１ 多層セラミック基板

Claims (9)

1. 積層された複数のセラミック層からなる積層構造を有する、積層体と、
   特定の前記セラミック層上に形成される、内部導体膜と、
   特定の前記セラミック層を厚み方向に貫通するように設けられかつ特定の前記内部導体膜に接する、ビア導体と
   を備え、
   前記ビア導体は、金属粉末およびセラミック粉末を含有し、
   前記ビア導体中の前記セラミック粉末は、前記ビア導体の径方向に関して、前記ビア導体の中心から外周側に向かって減少するような濃度勾配をもって存在している、
   積層型セラミック電子部品。
2. 前記ビア導体の外周部に、前記セラミック粉末が存在しない領域がある、請求項１に記載の積層型セラミック電子部品。
3. 前記セラミック粉末を構成するセラミックは、前記セラミック層を構成するセラミックと同じ材料系のものである、請求項１または２に記載の積層型セラミック電子部品。
4. 前記ビア導体は、その外周面において、特定の前記内部導体膜と接する、請求項１ないし３のいずれかに記載の積層型セラミック電子部品。
5. 前記ビア導体は、その端面において、特定の前記内部導体膜と接する、請求項１ないし４のいずれかに記載の積層型セラミック電子部品。
6. 複数のセラミックグリーンシートを用意する工程と、特定の前記セラミックグリーンシート上に内部導体膜を形成する工程と、複数の前記セラミックグリーンシートを積層することによって、生の積層体を得る工程と、前記生の積層体を焼成する工程とを備える、積層型セラミック電子部品の製造方法であって、
   金属粉末およびセラミック粉末を含有する、第１の導電性ペーストと、金属粉末を含有するとともに、前記第１の導電性ペースト中の前記セラミック粉末より少ない量のセラミック粉末を含有するかセラミック粉末を含有しない、第２の導電性ペーストとをそれぞれ用意する工程と、
   特定の前記セラミックグリーンシートを厚み方向に貫通するように、ビアホールを設ける工程と、
   前記ビアホールに前記第２の導電性ペーストを注入し、それによって、前記ビアホールの内周面に沿って前記第２の導電性ペーストを付着させる工程と、
   前記第２の導電性ペーストが内周面に付着した前記ビアホールに前記第１の導電性ペーストを充填する工程と
   をさらに備え、
   前記生の積層体の状態にあるとき、少なくとも前記第２の導電性ペーストは、特定の前記内部導体膜に接する、
   積層型セラミック電子部品の製造方法。
7. 前記ビアホールを設ける工程は、前記生の積層体を得る工程の後に実施され、前記ビアホールは、特定の前記内部導体膜を貫通するように設けられる、請求項６に記載の積層型セラミック電子部品の製造方法。
8. 前記ビアホールの内周面に沿って第２の導電性ペーストを付着させる工程は、前記ビアホールに前記第２の導電性ペーストを注入した後、前記ビアホールの内周面に付着した部分のみを残して余分な前記第２の導電性ペーストを前記ビアホールから除去する工程を備える、請求項６または７に記載の積層型セラミック電子部品の製造方法。
9. 前記第２の導電性ペーストは、前記第１の導電性ペーストの粘度より低い粘度を有する、請求項８に記載の積層型セラミック電子部品の製造方法。

Images