JP2007525678A

JP2007525678A - 直列ブリッジ回路

Info

Publication number: JP2007525678A
Application number: JP2007501046A
Authority: JP
Inventors: キリアン，ウェイン・ティー; チルコウト，ジェイソン・エム
Original assignee: Honeywell International Inc
Current assignee: Honeywell International Inc
Priority date: 2004-02-27
Filing date: 2005-02-25
Publication date: 2007-09-06
Anticipated expiration: 2025-02-25
Also published as: US7005915B2; WO2005085764A2; WO2005085764A3; EP1718932B1; DE602005026256D1; CN100529673C; EP1718932A2; US20050189988A1; JP4498414B2; CN1922466A

Abstract

２つのブリッジ型トランスデューサは直列に結合され、それらの各出力はそれぞれ、出力がプッシュプル構成で互いに結びつけられた１対の差動増幅器の１つを駆動する。他の実施形態では、増幅器利得構成部品を整合させ、電流ミラーを用いることによってプッシュプル動作が得られる。トランスデューサ出力の簡単なダイオードレベルシフトによって、低電圧動作を得ることができる。一実施形態では各トランスデューサは、ホール効果センサを含む。

Description

本発明は回路に関し、特に相補型プッシュプル構成の直列ブリッジ回路に関する。

ホール効果は、電流が流れている導体が磁界中に置かれたときに生じる。磁界と電流の流れのベクトル積に応じて電圧が発生する。ホール効果で動作するセンサは、ホイートストンブリッジのようにモデル化することができる。複数のセンサを並列に用いることができ、通常、発生する電圧を測定するために差動増幅器に結合される。

電流を低減するために、薄い導電層、単一ブリッジの整流、またはブリッジのデューティサイクル変更などを含めて、ブリッジの異なるいくつかの実装形態が用いられてきた。こうした構成は複雑になり、センサのコストが高くなる。

２つのブリッジ型トランスデューサは直列に結合され、それらの増幅器の出力は互いに結びつけられる。一実施形態では、各出力はプッシュプル構成で互いに結びつけられる。他の実施形態では、増幅器利得構成部品を整合させ、電流ミラーを用いることにより、プッシュプル動作が得られる。トランスデューサ出力の簡単なダイオードレベルシフトにより、低電圧動作を得ることができる。一実施形態では、トランスデューサはホール効果センサを含む。

以下の説明では、本明細書の一部を形成し、本発明を実施することができる特定の実施形態を図によって示す添付の図面を参照する。これらの実施形態は当業者が本発明を実施できるように十分に詳細に説明され、他の実施形態を利用することができること、ならびに本発明の範囲を逸脱せずに構造的、論理的、および電気的変更を加えることができることを理解されたい。したがって以下の説明は限定的なものととられるべきでなく、本発明の範囲は、添付の特許請求の範囲によって定義される。

図１においてブリッジ増幅器回路の全体が１００として示される。ブリッジ増幅器回路１００は、第２のブリッジ回路１１５と直列に結合され、かつブリッジを通って流れる電流を供給するための安定化電圧１２０に結合された、第１のブリッジ回路１１０を含む。一実施形態ではブリッジ回路は、ダイヤモンド形に結合された４つの抵抗を有するホイートストンブリッジとして表すことができるホール効果トランスデューサを含む。ブリッジ１１０はポイント１２５、１２６、１２７、および１２８の間に結合された４つの抵抗を含み、ブリッジ１１５はポイント１３０、１３１、１３２、および１３３の間に結合された４つの抵抗を含む。

図１において安定化電圧１２０はポイント１３０に結合され、抵抗を介してポイント１３１および１３３に、次いでさらに抵抗を介してポイント１３２に結合される。ポイント１３２はポイント１２５に結合され、抵抗を介してポイント１２６および１２８に、さらに抵抗を介してポイント１２７そしてグラウンドに結合される。

第１の差動増幅器は第１のブリッジ回路１１０に結合され、各ベースすなわち入力がそれぞれポイント１２８および１２６に結合された、１対のトランジスタ１４０および１４１を含む。一実施形態ではトランジスタ１４０および１４１は、ｎｐｎトランジスタである。第２の差動増幅器は第２のブリッジ回路１１５に結合され、各ベースすなわち入力がそれぞれポイント１３３および１３１に結合された、１対のトランジスタ１４５および１４６を含む。一実施形態では、トランジスタ１４５および１４６は、ｐｎｐトランジスタである。トランジスタ１４０と１４５のコレクタは、第１の出力１５０に結合される。トランジスタ１４１と１４６のコレクタは、第２の出力１５５に結合される。出力１５０および１５５は、直列結合されたブリッジの間のポイント１２５および１３２に、それぞれ負荷１６０および１６５によって結合される。一実施形態では、負荷は抵抗を含む。各トランジスタのエミッタを通って流れる電流は、１７０および１７５にてＩ_Ｅとして示される。電流１７０は実効的に電源から供給され、電流１７５はグラウンドに吸い込まれる。回路の利得は、負荷全体の抵抗値とＩ_Ｅに比例する。

一実施形態では、差動増幅器はプッシュプル構成で結合され、ポイント１２８および１３３は負、ポイント１２６および１３１は正となる。プッシュプル構成によって回路の利得は、それぞれ半分の回路に比べて実効的に２倍になり、出力における大きなダイナミックレンジが可能となる。電圧源に対してブリッジを直列に配置することにより、ブリッジを通って流れる電流が低減され、低電流センサが得られる。回路はまたかなり簡単であり、複雑さおよび製造コストが低減される。

一実施形態では、回路１００は半導体基板上に形成され、ブリッジ１１０とブリッジ１１５の間隔は、同相磁界を検出する必要があるか、それとも差動磁界を検出する必要があるかどうかに応じて大幅に変わり得る。

図２は、改善された利得／同相オフセット特性を得るために変更された回路２００である。同じ要素には図１と同様に番号が付けられている。この実施形態では、ｎｐｎトランジスタ差動対２４５と２４６のそれぞれに、電流ミラー２１０、２１５、および２２０、２２５が追加されている。トランジスタ２４５と２４６のエミッタは、グラウンドへのバイアス電流２３０を有する。各電流ミラーは、ベースが互いに結合され、かつそれぞれの差動トランジスタ２４５および２４６のコレクタに結合された１対のトランジスタを含む。電流ミラートランジスタ２１５のコレクタはまた、トランジスタ２１０および２１５のベースに結合される。トランジスタ２１０のコレクタは出力１５０に結合され、トランジスタ２１０と２１５の両方のエミッタは結合されて、図１の回路のエミッタ電流１７０の約２倍の電流を生じる。この実施形態では、頂部トランジスタ差動対２４５および２４６は、ｎｐｎトランジスタであり、頂部ブリッジの極性は逆になる。回路１００の頂部および底部の相互コンダクタンスは、ほぼバランスがとれている。

図３は変更された回路３００であり、ブリッジは図２と同じ極性を有する。回路３００は、頂部ブリッジ１１５に対しては同じ電流ミラー構成を有するが、差動増幅器を適切な動作範囲内に置くため必要なＶ_ＢＥ降下の数を減らすことによって回路３００の低電圧動作を得るための、１対のレベルシフトデバイス３１０および３１５を有する。一実施形態では、レベルシフトデバイス３１０および３１５はｐｎｐトランジスタを含み、それぞれのベースは底部ブリッジ１１０の向かい合う隅に結合される。それらのコレクタはグラウンドに結合され、それらのエミッタはそれぞれの電流源３２０および３２５に結合され、かつ差動トランジスタ１４０および１４１のそれぞれのベースに結合される。他の実施形態では、レベルシフトを得るためにダイオードまたはその他のデバイスを用いることができ、本発明を実施するためにＣＭＯＳまたはＢｉＣＭＯＳなどの代替のプロセス技術を用いることができる。当業者には、個々のブリッジ１１０および１１５、ならびに個々のトランジスタは、ノイズまたはオフセットを低減するために、複数のブリッジまたはトランジスタを表すことができることが理解されよう。
結論
２つのトランスデューサは、レギュレータまたは電源の両端間に、直列に配置される。トランスデューサは、ホール効果デバイスまたは一般のホイートストンブリッジトランスデューサ構成とすることができる。各トランスデューサは、差動型入力型ステージへ給電し、下側ステージからはグラウンドへ電流が吸い込まれ、他方へは電源から電流が供給される。差動入力ステージは、簡単なトランジスタとして表されているが、このようなステージの多くの異なる実装形態を用いることができる。出力は、プッシュプル構成で互いに結びつけられる。トランスデューサの入力極性は、差動トランスデューサ構成において、各トランスデューサが一緒に置かれるか、それとも分離されるかに依存する。各出力から基準電圧への抵抗など適切な負荷を配置することにより、ならびにテール電流および関連する温度係数を調整することによって、ゲインを制限または温度補償することができる。プッシュプル動作を得るために、増幅器利得構成部品を整合させ、電流ミラーを用いることにより、同相モードが改善される。トランスデューサ出力に対して簡単なダイオードレベルシフトを用いることによって、低電圧動作が得られる。他の実施形態では、バイポーラ技術を用いて、ホール効果、磁気抵抗、またはピエゾ抵抗検出素子と共にシリコンモノリシック集積回路内に回路を実装することができる。

本発明の一実施形態による直列接続された１対のブリッジ型トランスデューサの回路図である。本発明の一実施形態による代替の直列接続された１対のブリッジ型トランスデューサの回路図である。本発明の一実施形態によるもう１つの代替の直列接続された１対のブリッジ型トランスデューサの回路図である。

Claims

第１のブリッジトランスデューサと、
前記第１のブリッジトランスデューサと直列に結合され、電源に結合された第２のブリッジトランスデューサと、
前記第１のブリッジトランスデューサに結合された入力を有する、第１の差動増幅器と、
前記第２のブリッジトランスデューサに結合された入力を有する、第２の差動増幅器と、
を備え、
前記第１および第２の差動増幅器はそれぞれ１対の出力を有し、それぞれの出力が、検出されたパラメータを表す２つの回路出力をもたらすように結合されている、
回路。
前記第１および第２のブリッジトランスデューサはホール効果センサを含む、請求項１に記載の回路。
前記電源は安定化電圧を含む、請求項１に記載の回路。
前記第１および第２の差動増幅器はプッシュプルの関係に結合される、請求項１に記載の回路。
前記第１の差動増幅器が１対のｎｐｎトランジスタを含み、前記第２の差動増幅器は１対のｐｎｐトランジスタを含む、請求項１に記載の回路。
前記出力は、前記各出力の間に結合された負荷を含む、請求項１に記載の回路。
第１のブリッジトランスデューサと、
前記第１のブリッジトランスデューサと直列に結合され、電源に結合された第２のブリッジトランスデューサと、
前記第１のブリッジトランスデューサに結合された入力を有する、第１の差動増幅器と、
前記第２のブリッジトランスデューサに結合された入力を有する、第２の差動増幅器と、を備え、
前記第１および第２の差動増幅器はそれぞれ１対の出力を有し、それぞれの出力が、検出されたパラメータを表す２つの回路出力をもたらすように結合される、
回路。
第１のブリッジトランスデューサと、
前記第１のブリッジトランスデューサと直列に結合され、電源に結合された第２のブリッジトランスデューサと、
プッシュプル構成で互いに結びつけられた出力を有する１対の差動増幅器と、
を含む回路。
前記各出力と、前記第１および第２のブリッジトランスデューサ間のポイントとの間の負荷をさらに含む、請求項８に記載の回路。
前記差動増幅器の１つに結合された１対の電流ミラーをさらに含む、請求項８に記載の回路。
前記差動増幅器の１つに結合された１対のダイオードレベルシフト回路をさらに含む、請求項８に記載の回路。
底部ブリッジトランスデューサと、
前記底部ブリッジトランスデューサと直列に結合され、電源に結合された頂部ブリッジトランスデューサと、
前記底部ブリッジトランスデューサに結合された入力を有する、底部差動増幅器と、
前記頂部ブリッジトランスデューサに結合された入力を有する、頂部差動増幅器であって、前記底部および頂部差動増幅器はそれぞれ１対の出力を有し、それぞれの出力が、検出されたパラメータを表す２つの回路出力をもたらすように結合された、頂部差動増幅器と、
前記２つの出力と、前記底部および頂部のブリッジトランスデューサが結合されるポイントとの間に結合された負荷と、
前記頂部差動増幅器に結合された１対の電流ミラーと、
前記底部差動増幅器と前記底部ブリッジトランスデューサの間に結合された、１対のレベルシフトトランジスタと、
を含む回路。
前記差動増幅器のそれぞれが１対のｎｐｎトランジスタを含む、請求項１２に記載の回路。
前記頂部差動増幅器のｎｐｎトランジスタのそれぞれが、ベースは前記ブリッジトランスデューサの向かい合う隅に結合され、コレクタは前記電流ミラーに結合され、エミッタはグラウンドへ電流を吸い込む電源に結合された、請求項１３に記載の回路。
前記底部差動増幅器のｎｐｎトランジスタのそれぞれが、ベースは前記レベルシフトトランジスタを介して前記ブリッジトランスデューサの向かい合う隅に結合され、エミッタは電流源３２０および３２５に結合された、請求項１３に記載の回路。
前記レベルシフトトランスデューサがｐｎｐトランジスタを含み、それぞれのベースが前記ブリッジトランスデューサの向かい合う隅に結合された、請求項１５に記載の回路。
前記第１および第２のブリッジトランスデューサは、ホール効果センサを含む、請求項１２に記載の回路。
前記ホール効果センサは、前記差動増幅器の向かい合う隅に結合され、このような隅での極性が互いに反対である、請求項１７に記載の回路。
第１のホール効果トランスデューサによって磁界を検出するステップと、
前記第１のブリッジトランスデューサと直列に結合され、電源に結合された第２のホール効果トランスデューサによって磁界を検出するステップと、
プッシュプル構成で互いに結びつけられた出力を有する１対の差動増幅器によって、検出された磁界を増幅するステップと、
を含む方法。
磁界を検出する手段と、
プッシュプル構成で互いに結びつけられた出力を有する１対の差動増幅器により、検出された磁界を増幅する手段と、
を含む回路。