JP2007500966A - 可変利得増幅器システム - Google Patents

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Abstract

ポーラーループ（５５０）で利得を制御するためのシステム（６５０、６９０）が開示されている。本発明の実施形態は、供給電圧、周囲温度及び／又は製造プロセスの変化を許容する、ほぼ一定の利得を提供する。

Description

本発明は一般に、トランスミッタアーキテクチャに関する。より具体的には、本発明は可変利得増幅器システムに関する。
可変利得増幅器（ＶＧＡ）は、その利得を変動させることができる制御入力を有するデバイスである。ＶＧＡは、ポータブルトランシーバーとも呼ばれる、多くのハンドヘルド式の電話のような通信ハンドセットに利用される。ＶＧＡは、ポータブルトランシーバーの利得を制御する。ＶＧＡによって提供される利得量にわたって正確な制御を行うニーズがある。このことは、製造プロセス、周囲温度及び／又は電圧源の変動を補償する自動利得調節を持たないシステム、又はポーラーループトランスミッタアーキテクチャ（例えば、送信の際に位相情報と振幅情報の両方を伝達する送信アーキテクチャ）などのフィードバックパスにＶＧＡを伴うフィードバックループを有するシステムに特に当てはまる。
フィードバックパスに１つ又はそれより多くのＶＧＡを有するフィードバックループの場合、フィードフォワードパスには典型的に、１つ又はそれより多くの追加のＶＧＡが存在する。例えばベースバンド（ＢＢ）で実行されるＶＧＡの１つ又はそれより多くのステージと、中間周波数（ＩＦ）で実行される１つ又はそれより多くのＶＧＡが存在し得る。ループ利得を比較的一定に維持しようとするために、ＩＦＶＧＡにはＢＢＶＧＡと逆方向の利得変動が生じる。そうでなければ、システムは不安定になるであろう。
ＶＧＡ設計のための２つの基本的な方法、即ち一般的に言うとＶＧＡを使用するシステムの設計には、信号加算ＶＧＡ（例えば、２本の異なる電流路と２つの異なる利得を加算するＶＧＡの特定のトポロジー）とソフトスイッチング縮退（例えばこの縮退は、増幅器のエミッタ端末にある、並列に構成された可変抵抗を含む縮退要素であり、ソフトスイッチングは離散的な（デジタル）制御電圧値に対して連続的な電圧値の範囲（アナログ）にわたって作動する制御電圧回路を使用した可変抵抗の制御を含む）が含まれる。こういったことは非特許文献１と非特許文献２で説明されており、この文献は参照として本明細書中に援用される。
"A low power low noise accurate linear-in-dB variable gain amplifier with 500 MHz bandwidth," S. Otaka, et al., IEEE J. Solid State Circuits, pp. 1942-1947, Dec. 2000 "Adaptive analog IF signal processor for a wide band CMOS wireless receiver," F. Behbahani et al., IEEE J. Solid State Circuits, pp. 1205-1217, Aug. 2001
第１の方法（即ち、非特許文献１）では、主に縮退は利得と共に変化しない理由から、直線性とノイズとのトレードオフがある。第２の方法では、ソフトスイッチング縮退構造によって生じる縮退は利得と共に変化し（例えば大きな信号の場合は縮退も大きく、小さな信号の場合は縮退も小さい）、このことによって入力信号に対する直線性と低ノイズの両方を実現しやすくなる。しかしながら、供給電圧、温度及び製造プロセスの変動に対して利得変動が生じる（例えば、利得が一定ではない）。さらに、利得変動を相殺するために２つのカスケードＶＧＡ（例えば、各ＶＧＡの間に配置される介在構成要素があってもなくても同じ回路ループに配置されるＶＧＡ）を合わせにくい。
図１Ａ〜３は、従来のＶＧＡシステムが経験する問題の幾つかを強調したポーラーループトランスミッタアーキテクチャにおけるＶＧＡシステムの外観を示す概略図とブロック図である。典型的なポータブルトランシーバーデバイスでは、ＩＦＶＧＡの利得が調節されて（以下に説明するように）電力増幅器の出力電力を制御し、ＢＢＶＧＡは典型的に、ＩＦＶＧＡの利得の変化を補償するために使用される。このＩＦＶＧＡとＢＢＶＧＡとの組み合わせは、一定の利得（そしてフィードバックループの安定性）をもたらし、スペクトル再生を回避しようとするために実行される。スペクトル再生は無線通信の幾つかの標準では許容されないことに注目されたい。
図１Ａは、振幅情報を運搬する部分的なポーラーループシステム１００の簡略化したブロック図である。１本の直線を種々の構成要素への結線として示しているが、この結線は種々の入力を含むことができることが当業者には理解されるであろう。このような部分的なポーラーループシステム１００は、ポータブルトランシーバーのトランスミッタ部分の一部であってもよい。示されているように、部分的なポーラーループシステム１００は、誤差増幅器１０２、ＢＢＶＧＡ１０４、電力増幅器（ＰＡ）１０６、ＩＦミキサ１０８、そしてＩＦＶＧＡ１１０を含む。誤差増幅器１０２は、ノード１１２で電圧Ｖrefを受信する。Ｖrefは、同相−直交（Ｉ／Ｑ）変調器（図示せず）などの変調器や以下に説明する他の処理構成要素から受け取った可変振幅情報を含む。誤差増幅器１０２はまた、結線１２２でＩＦＶＧＡ１１０からＶfbも受信する。誤差増幅器１０２はＶrefからＶfbを減算し、その結果得られた（利得あり又はなしの）信号を結線１１４でＢＢＶＧＡ１０４に出力する。ＢＢＶＧＡ１０４の出力は結線１１６でＰＡ１０６に入力され、このＰＡはノード１１８で出力Ｖoutを生成する。ＰＡ１０６のＶoutをＩＦミキサ１０８にフィードバックすることができる。結線１２０のＩＦ信号出力はＩＦＶＧＡ１１０に入力され、このＩＦＡＶＧＡは結線１２２で誤差増幅器１０２へと信号を出力してループを閉じる。
閉ループ利得は、Ｖout＝（Ｖref−Ｖfb）ＡerrＡBBVGAＡPAＡmix（１）で与えられる。式中、Ａerr、ＡBBVGA、Ａmix、ＡPAはそれぞれ、誤差増幅器１０２、ＢＢＶＧＡ１０４、ＩＦミキサ１０８、そしてＰＡ１０６の利得である。換言すると、（Ｖref−Ｖfb）をフィードフォワードパスで増幅する。さらにＶfbは、出力電圧（Ｖout）とフィードバックパスの利得（Ａmixで表されるＩＦミキサ１０８の利得と、ＡIFVGAで表されるＩＦＶＧＡ１１０の利得を含む）を乗算した積である。したがって、次のようになる。Ｖfb＝ＶoutＡIFVGAＡmix（２）
Figure 2007500966
分母の「１」を無視できるとすると、開ループ利得Ｔは、Ｔ＝ＡBBVGAＡPAＡmixＡerrＡIFVGAと概算できる。ＩＦＶＧＡ１１０とＢＢＶＧＡ１０４の利得は互いに反比例するため、開ループ利得はＶＧＡ利得に対して一定である。もしもＴ＞＞１ならば、閉ループ利得は、以下の通り減少する。
Figure 2007500966
したがってフィードフォワードパスの利得が大きいならば、出力（Ｖout）はフィードバックパスの利得によって制御される。ＰＡ１０６の出力は、ＩＦＶＧＡ１１０の利得（と振幅変動）に直接関連する。例えば、ＩＦＶＧＡの利得が大きいならば、ＰＡの出力電力は小さい。もしもＩＦＶＧＡの利得が小さいならば、ＰＡの出力電力は大きい。
システムを安定にするためには、開ループの利得変動を制限するのが望ましい。この目的を達成するために、ＢＢＶＧＡ１０４の相補動作によってＩＦＶＧＡの利得変化の補償を行うことができる。例えばＩＦＶＧＡ利得の増大はＢＢＶＧＡの利得の減少で相補することができ、その逆もいえる。
図１Ｂ及び１Ｃは、ＩＦＶＧＡ１１０ａとこれに関連して作動するＢＢＶＧＡ１０４ａの概略図とブロック概略図を組み合わせたものである。「ａ」は、図１Ａに示すＩＦＶＧＡ１１０とＢＢＶＧＡ１０４それぞれの１実施形態であることを示す。図１ＢのＩＦＶＧＡ１１０ａは、ベース端末１２５と１２７のそれぞれで結線１２０（図１Ａ）を介して差動入力を受信する差動対トランジスタ１２４、１２６を含む。差動対トランジスタ１２４、１２６のエミッタ端末は、可変抵抗として機能する１つ又はそれより多くのｎ−チャンネルＭＯＳＦＥＴ（又はＮＭＯＳトランジスタ）を含むエミッタ縮退要素１２８である。縮退要素は、増幅器の入力ステージを含むトランジスタのエミッタ又はソース端末に抵抗を含む。この抵抗は、トランジスタ及び／又は抵抗器（全体で抵抗性のある要素）からの抵抗を含むことができる。縮退要素は通常、利得とノイズの若干の減少を伴って直線性を改善する。エミッタ縮退要素１２８のＮＭＯＳトランジスタの等価抵抗は、制御電圧ＶC1を制御端末１３２に印加することによって、（制御電圧回路からの電圧値の連続的な範囲（０−１００％）を使用して利得の平滑な変化を生成するソフトスイッチング、又は利得の「階段状の」変化を生成するディスクリート（０又は１００％、即ちデジタル）スイッチングによって）変化（変動）する。ＶC1は抵抗ネットワーク（図示せず）につなげられ、増大又は減少してスタガード（staggered）電圧を出力し、１つ又はそれより多くのＮＭＯＳトランジスタの等価抵抗を変化させることができる。ＮＭＯＳトランジスタの数が増えると、結果として得られるエミッタ縮退要素１２８の等価抵抗が減少し、利得の変動が生じる。
ＩＦＶＧＡ１１０ａはまた、差動対トランジスタ１２４、１２６のコレクタ端末にコレクタ負荷１３０も含む。このコレクタ負荷１３０は、可変抵抗として機能する１つ又はそれより多くのｐ−チャンネルＭＯＳＦＥＴ（又はＰＭＯＳトランジスタ）を含む。コレクタ負荷１３０の出力は、結線１２２（図１Ａ）で与えられる。コレクタ負荷１３０のＰＭＯＳトランジスタの等価抵抗もまた、制御電圧ＶC2を制御端末１３４に印加することによって変動する。電力は直流（ＤＣ）電源（図示せず）によって供給され、この電源が電圧ＶCCを電力端末１３６に与え、以下に説明するように他の構成要素の中から差動対トランジスタ１２４、１２６に供給電圧を与える。
図１Ｃを参照すると、ＢＢＶＧＡ１０４ａはＩＦＶＧＡ１１０ａに関連して作動して安定した利得制御を試みる。ＢＢＶＧＡ１０４ａはＩＦＶＧＡ１１０ａと同様に構成されており、ベース端末１３９、１４１のそれぞれで結線１１４（図１Ａ）を介して差動入力を受信する差動対トランジスタ１３８、１４０と、１つ又はそれより多くのＮＭＯＳトランジスタを含むエミッタ縮退要素１４２と、１つ又はそれより多くのＰＭＯＳトランジスタを含むコレクタ負荷１４６とを有する。エミッタ縮退要素１４２の制御は、制御電圧ＶC3を制御端末１４８に印加することによって行われる。コレクタ負荷１４６の制御は、制御電圧ＶC4を制御端末１５０に印加することによって行われる。電力はＤＣ電源（図示せず）によって供給され、この電源が他の構成要素の中から電力端末１５２に電圧ＶCCを与える。
制御電圧ＶC1とＶC2は同じ方向に移動する（例えば、ＶC1が増大するならばＶC2も増大する）。制御電圧ＶC3とＶC4も同じ方向ではあるが制御電圧ＶC1とＶC2とは逆の方向に移動する。その理由は、安定した利得制御をもたらすためには逆の利得応答が望ましいからである。
図２Ａ及び２Ｂは、ＩＦＶＧＡ１１０ｂとＢＢＶＧＡ１０４ｂを含むＶＧＡシステムを構築する別の方法を示す概略図とブロック概略図を組み合わせたものである。「ｂ」は、図１Ａに示すＩＦＶＧＡ１１０とＢＢＶＧＡ１０４それぞれの別の実施形態であることを示す。ＩＦＶＧＡ１１０ｂは、ベース端末２２５と２２７のそれぞれで結線１２０を介して差動入力を受信する差動対トランジスタ２２４、２２６を含む。抵抗器２５４及び２５６は、供給電圧ＶCCを受信する電力端末１３６と差動対トランジスタ２２４、２２６それぞれのコレクタ端末との間につなげられている。これらの抵抗器２５４及び２５６はコレクタ負荷を含む。ＩＦＶＧＡ１１０ｂもまた、１つ又はそれより多くのＮＭＯＳトランジスタを備えるエミッタ縮退要素２２８を含む。このエミッタ縮退要素２２８は、制御電圧ＶC1の制御端末１３２への印加によって制御される。
図２Ｂでは、ＢＢＶＧＡ１０４ｂは同様に構成されたＩＦＶＧＡ１１０ｂに関連して作動する。ＢＢＶＧＡ１０４ｂは、ベース端末２３９と２４１のそれぞれで結線１１４（図１Ａ）を介して入力を受信する差動対トランジスタ２３８、２４０と、電力端末１５２を介して供給電圧ＶCCにつながっているコレクタ抵抗器２５８、２６０と、制御端末１４８での制御電圧ＶC3の印加によって制御される、１つ又はそれより多くのＮＭＯＳトランジスタを備えるエミッタ縮退要素２４２と、を含む。この例では、ＶC1とＶC3は逆の方向に移動する（即ち、ＶC1が増大するとＶC3が減少し、その逆もある）。
図３は、ＩＦＶＧＡ１１０ａの概略図である。ＢＢＶＧＡ１０４ａ（図１Ｃ）に対しても同様の構造を使用できる。典型的なポータブルトランシーバーシステムでは、ＩＦＶＧＡ及び／又はＢＢＶＧＡの１つ又はそれより多くのステージが実行されてより広い利得の範囲を提供する（例えば、カスケードされて同じ又は異なる利得をもたらす）。入力信号が結線１２０（図１Ａ）で差動入力端末３０２及び３１４に与えられる。入力端末３０２は、結線３０４を介して差動対トランジスタ１２４のベース端末１２５に接続されている。入力端末３１４は、結線３１６を介して差動対トランジスタ１２６のベース端末１２７に接続されている。ベース端末１２５以外に、差動対トランジスタ１２４はコレクタ端末３０８とエミッタ端末３１２を含む。同様に差動対トランジスタ１２６は、ベース端末１２７以外にコレクタ端末３２０とエミッタ端末３２４を含む。
直流（ＤＣ）電源（図示せず）などのエネルギー源が、電源端末１３６を介して電流源３２９を含むバイアス回路３２８に電圧（ＶCC）を供給する。バイアス回路３２８の電流源３２９によって、電流が抵抗器３３０、抵抗器３３２、３３４を通り（電流源３２９からの電流をミラーする）電流源トランジスタ３１９及び３２１を介して流れて、ベース端末１２５及び１２７にバイアス印加する。ベース端末１２５、１２７と、エミッタ端末３１２、３２４に接続するバイアス回路３２８の電流源トランジスタ３１９、３２１は、ＶCCを基準とする電圧レベルである。電流源トランジスタ３１９及び３２１によって、適切にバイアス印加された差動対トランジスタ１２４、１２６を通って電流が流れ、ベース端末１２５及び１２７に生じる電圧がＶCCの変動にならうことができる。
電源端末１３６で印加されるＤＣ電力は、バイアス回路３３６、コレクタ抵抗３３８及び３４０、そしてエミッタフォロワ構造に設けられた出力トランジスタ３４２及び３４８のコレクタ端末にも電圧を供給する。出力トランジスタ３４２及び３４８は出力端末３４６及び３５０に接続されており、この出力端末が結線１２２（図１Ａ）で信号を出力する。一例としてＰＭＯＳ電流ミラー構造を使用して示されているバイアス回路３３６は、コレクタ負荷１３０に対して電流を供給する。この電流の供給によって、コレクタ負荷１３０のコレクタ抵抗器３３８及び３４０による過度の電圧降下を回避できる。
コレクタ負荷１３０は、差動対トランジスタ１２４及び１２６のコレクタ端末３０８及び３２０のそれぞれに可変抵抗負荷を与える、１つ又はそれより多くの並列ＰＭＯＳトランジスタ３５３を含む。コレクタ負荷１３０はまた、差動対トランジスタ１２４及び１２６のコレクタ端末３０８及び３２０にコレクタ抵抗器３３８及び３４０も含む。コレクタ負荷１３０の抵抗は、制御端末１３４で印加される変動するＶC2に基づいて変動する。ＶC2は、抵抗ネットワーク３５４を介してコレクタ負荷１３０につながっている。コレクタ負荷１３０の等価抵抗は、コレクタ負荷１３０のＰＭＯＳトランジスタ３５３を（ソフトスイッチング又はディスクリート（デジタル）のいずれかで）オンオフ作動することで変化する。例えばコレクタ負荷１３０の全てのＰＭＯＳトランジスタ３５３をオフにした場合、差動対トランジスタ１２４、１２６のコレクタ側の抵抗はコレクタ抵抗器３３８及び３４０による。ＰＭＯＳトランジスタ３５３をオンにすることで、コレクタ抵抗器３３８、３４０の組み合わせとコレクタ負荷１３０の残りの等価抵抗が減少する。
エミッタ縮退要素１２８は、エミッタ端末３１２、３２４に含められている。エミッタ縮退要素は、１つ又はそれより多くのＮＭＯＳトランジスタ３５９に並列に接続する抵抗器３６０を含む。エミッタ縮退要素１２８のＮＭＯＳトランジスタ３５９は、各ＮＭＯＳトランジスタ３５９のソース及びドレイン端末にあるもう２つの抵抗器３６１及び３６３に直列に接続されて示されている。抵抗器３６１及び３６３は、ＮＭＯＳトランジスタ３５９の可変抵抗の変化によって生じる総抵抗の効果を低減させる。コレクタ負荷１３０のＰＭＯＳトランジスタ３５３と同様に、エミッタ縮退要素１２８のＮＭＯＳトランジスタ３５９の等価抵抗も、制御端末１３２で印加されるＶC1を抵抗ネットワーク３６２を介してエミッタ縮退要素１２８につなげることによって変動する。例えば制御端末１３２に印加されたＶC1が低い場合、エミッタ縮退要素１２８のＮＭＯＳトランジスタ３５９は全てオフになり、エミッタ端末３１２及び３２４の抵抗は主に抵抗器３６０によって与えられることになる。制御端末１３２に印加されるＶC1が高いならば、ＮＭＯＳトランジスタ３５９の１つ又はそれより多くがオンになり、抵抗器３６０と、作動したＮＭＯＳトランジスタ３５９とこれに関連する抵抗器３６１、３６３との並列の組み合わせが生じて、エミッタ端末３１２及び３２４の総抵抗負荷が低減する。
コレクタ負荷１３０とエミッタ縮退要素１２８の等価抵抗を変動させる上述の制御動作は、ｄＢ直線性利得制御（例えば、差動対トランジスタ１２４及び１２６の電圧利得（デジベル）＝２０ｌｏｇ｜電圧利得となり、電圧｜ｄＢに対する電圧の割合で表される）を提供するために実行される。ＩＦＶＧＡ１１０ａの利得は、差動対トランジスタ１２４及び１２６のコレクタの総抵抗負荷を差動対トランジスタ１２４及び１２６のエミッタの総抵抗負荷で割った商によって決定される。一般に差動対トランジスタ１２４及び１２６の固有のエミッタ抵抗を無視すると、ＩＦＶＧＡ１１０ａの利得はほぼ、コレクタ抵抗器３３８及び３４０に並列なＰＭＯＳトランジスタ３５３を含むコレクタ負荷１３０を（ＮＭＯＳトランジスタ３５９と直列抵抗器３６１、３６３との組み合わせに並列な抵抗器３６０を含む）エミッタ縮退要素１２８で割った商になる。したがって利得の増大を所望するならば、総コレクタ抵抗負荷を増大させ、且つ／又は総エミッタ抵抗負荷を低減させる。ＩＦＶＧＡ１１０ａの利得を減少させるためには、総コレクタ抵抗負荷を低減させ、且つ／又は総エミッタ抵抗負荷を増大させる。
エミッタ縮退要素１２８のＮＭＯＳトランジスタ３５９は抵抗器３６１及び３６３に直列に示されており、コレクタ負荷１３０のＰＭＯＳトランジスタ３５３には各ＰＭＯＳトランジスタ３５３のソース及びドレイン端末にそのような組み合わせはないが、当業者ならＰＭＯＳトランジスタ３５３やＮＭＯＳトランジスタ３５９の有無にかかわらず直列抵抗器を使用できることを理解するであろう。例えば設計者が、トランジスタ自体の抵抗に対する依存の少ない可変抵抗を得るために、コレクタ負荷１３０のＰＭＯＳトランジスタ３５３に対する直列抵抗器を含むように選択することができる。
上述のＩＦＶＧＡ１１０ａ単独、又はこの構造と同様に構成された他のＶＧＡ（例えば、ＢＢＶＧＡ（単数又は複数）、ＩＦＶＧＡ（単数又は複数））とＩＦＶＧＡ１１０ａとの組み合わせに関する１つの問題は、供給電圧、周囲温度及び／又は製造プロセスの変化の結果として回路の特徴が動的に変化すると、全体的な利得を制御しにくいことである。したがって多くの設計者の目的は、（例えば、狭い変動幅の内で）比較的一定の（例えば、ＩＦＶＧＡ１１０ａとＢＢＶＧＡ１０４ａとの組み合わせから生じる）総利得を提供することである。
図４Ａ及び４Ｂは、図３に示すＶＧＡシステム１１０ａなどの従来のＶＧＡシステムの問題の幾つかを示すグラフである。図４Ａは、図３に示すＶＧＡ１１０ａと同様に構成されたＩＦＶＧＡとＢＢＶＧＡを使用した組み合わせ回路の供給電圧の変化（例えば、２．７Ｖ〜３.３Ｖで０．１Ｖずつの増分）による利得の擬似変動を示す。図４Ｂは、図４Ａのグラフに対応する、ＩＦＶＧＡとＢＢＶＧＡとの組み合わせによって生じる総利得変動を示す。図４Ａでは、グラフは差動入力制御電圧に対応するｘ軸とデシベル（ｄＢ）単位の利得に対応するｙ軸とを含む。約５０ｄＢで始まり−１０ｄＢで終わる曲線４０２は、ＩＦＶＧＡの利得に対応する。ＩＦＶＧＡの曲線４０２はそれぞれ、記号表４０５に示す対応するＶCC値の記号で示されるように、電源供給電圧の変動による利得の変化に対応する。ＩＦＶＧＡの出力レベルは、差動入力制御電圧（例えば、ＶC1及びＶC2（図１Ｂ）を生成するために使用する電圧）が増大すると減少し、供給電圧の変動によって変動するが、周囲温度及び／又は製造プロセスの変化によってさらにひどくなるおそれのある供給電圧の変動のために、各曲線をはっきりと区別できる。このことは、供給電圧の低減に伴い、一定の電力レベルの出力を維持するためには差動入力制御電圧を低減させなければならないという点で問題である。
曲線４０４は差動入力制御電圧の増大に伴って増大する利得を示し、電源供給電圧の変化（ＢＢＶＧＡが製造プロセス及び／又は周囲温度の変動をうけるとひどくなる）にそれぞれ対応する。ＢＢＶＧＡ曲線４０４は、差動入力制御電圧の範囲にわたって、約３０ｄＢから下は−３０〜−３５ｄＢの範囲を有する。ＶＧＡシステムの設計における１つの目的は、ＩＦＶＧＡとＢＢＶＧＡの合成利得変動を限定された範囲内に維持することである。図４Ｂは、図４Ａに示す曲線４０２及び４０４を発現させるために使用するＩＦＶＧＡとＢＢＶＧＡの、模擬の合成利得変動曲線４０６を示す。合成利得変動曲線４０６は、３１ｄＢから下は１６ｄＢまでの範囲をとる。点Ａと点Ｂとの間に示す所望の直線動作範囲内でも、与えられた差動入力制御電圧に対する供給電圧（例えば、ＶCC）の変化によって生じる出力電力の変動は著しい。
したがって、供給電圧、周囲温度及び／又は製造プロセスの変化を許容しつつ利得の変動を制限した、電力増幅器の制御のためのＶＧＡシステムを提供するのが望ましい。
本発明の実施形態は、ポーラーループで利得を制御するための可変利得増幅器（ＶＧＡ）システムを含む。本発明の実施形態は、供給電圧、周囲温度及び／又は製造プロセスの変化にもかかわらずほぼ一定の利得を有するＶＧＡを提供する。１実施形態で可変利得増幅器は、差動対トランジスタと、この差動対トランジスタにつながっている縮退要素と、縮退要素と同様のタイプ（例えば、縮退負荷におけるｎチャンネル金属酸化膜半導体（ＮＭＯＳ）デバイスとコレクタ負荷におけるＮＭＯＳデバイスのように、同様の要素について同様のタイプ）のものを含み、コレクタ負荷は差動対トランジスタにつながっており、可変利得増幅器の利得が、０に等しい差動入力制御電圧のときに、コレクタ負荷の縮退要素に対する物理的寸法比（例えば、長さ及び／又は幅）によって決定される。
関連する動作の方法も提供する。本発明の他のシステム、方法、特徴及び利点は、以下の図面や詳細な記述を検討することで当業者に明らかになるであろう。こういったさらなるシステム、方法、特徴及び利点全てを本記述内に含め、本発明の範囲内とし、添付の特許請求の範囲によって保護することを意図する。
本発明の多くの態様は、以下の図面を参照してよりよく理解することができる。図面の構成要素は必ずしも実物大ではなく、本発明の原理を明確に示すために強調をしている。さらに図面では、同一参照番号は幾つかの図面を通して一貫して対応する部分を示す。
ポータブルトランシーバーを特に参照して説明するが、（ベースバンド（ＢＢ）周波数、無線周波数及び／又は中間周波数（ＩＦ）の１つ又はそれより多くのＶＧＡを含む）可変利得増幅器（ＶＧＡ）システムは、位相及び／又は振幅変動を実行する変調方式を使用して情報を運搬するあらゆるシステムで、且つ／又はフィードバック制御ループを使用するシステムで実行することができる。以下の記述は、特定の差動入力制御電圧でほぼ一定の利得を提供するＶＧＡトポロジーの幾つかの実施形態を説明する。さらに、ほぼ一定の利得の総和を提供するためには、どのようにして２つ又はそれより多くのＶＧＡを相補的に構成できるかを示す、幾つかの実施形態について説明する。例えば、２つ又はそれより多くのＶＧＡの相補的な関係を示すポーラーループアーキテクチャを説明する。
図５は、簡略化したポータブルトランシーバー５００を示すブロック図である。このポータブルトランシーバー５００は、スピーカ５０２、ディスプレイ５０４、キーボード５０６、マイクロフォン５０８を含み、これら全てはベースバンドサブシステム５３０に接続されている。特定の実施形態では、ポータブルトランシーバー５００は、例えば、モバイル／セルラータイプの電話などのポータブルテレコミュニケーションハンドセットでもよいが、これに限定されない。スピーカ５０２とディスプレイ５０４は、当業者に知られているように、結線５１０と５１２のそれぞれを介してベースバンドサブシステム５３０から信号を受信する。同様にキーボード５０６とマイクロフォン５０８も、結線５１４と５１６のそれぞれを介してベースバンドサブシステム５３０に信号を与える。ベースバンドサブシステム５３０は、マイクロプロセッサ（μＰ）５１８、メモリ５２０、アナログ回路５２２、デジタル信号プロセッサ（ＤＳＰ）５２４を含み、これらはバス５２８を介して通信する。バス５２８はシングルバスとして示されているが、ベースバンドサブシステム５３０内のサブシステム間を必要に応じて接続するマルチバスを使用して実行してもよい。マイクロプロセッサ５１８とメモリ５２０は、信号のタイミング、処理、保存の機能をポータブルトランシーバー５００に提供する。アナログ回路５２２は、ベースバンドサブシステム５３０内の信号に対するアナログ処理機能を提供する。ベースバンドサブシステム５３０は、結線５３４を介して無線周波数（ＲＦ）サブシステム５４４に制御信号を出力する。単一の結線５３４として示されているが、制御信号はＤＳＰ５２４及び／又はマイクロプロセッサ５１８から発生してもよく、ＲＦサブシステム５４４内の種々のポイントに与えられる。簡単にするために、本明細書中ではポータブルトランシーバー５００の基本的な構成要素のみを示していることに注目されたい。
ベースバンドサブシステム５３０は、アナログ−デジタルコンバータ（ＡＤＣ）５３２とデジタル−アナログコンバータ（ＤＡＣ）５３６、５３８も含む。ＤＡＣ５３６、５３８は２つの別個のデバイスとして示されているが、ＤＡＣ５３６と５３８の機能を実行する単一のデジタル−アナログコンバータを使用できることが理解される。ＡＤＣ５３２、ＤＡＣ５３６、ＤＡＣ５３８もバス５２８を介してマイクロプロセッサ５１８、メモリ５２０、アナログ回路５２２そしてＤＳＰ５２４と通信する。ＤＡＣ５３６は、ベースバンドサブシステム５３０内のデジタル通信情報をアナログ信号に変換し、結線５４２を介してＲＦサブシステム５４４へと送信する。ＤＡＣ５３８は、結線５４６を介して、利得制御（例えば、シングルエンド電圧又は差動入力制御電圧）をポーラーループ回路５５０の１つ又はそれより多くのＩＦＶＧＡやＢＢＶＧＡ（図示せず）に出力する。結線５４２は同相（「Ｉ」）と直交（「Ｑ」）の情報を含み、この情報はポーラーループ回路５５０の変調器（図示せず）に入力される。
ＲＦサブシステム５４４は、このＲＦサブシステム５４４に対して変調、増幅、送信機能を提供するポーラーループ回路５５０を含む。このポーラーループ回路５５０は、結線５６２とスイッチ５７４を介してアンテナ５７２に増幅信号を出力する。具体的には、スイッチ５７４は、結線５６２の増幅信号がアンテナ５７２に転送されたかどうか、又はアンテナ５７２からの受信信号がフィルタ５７６に与えられたかどうかを制御する。スイッチ５７４の動作は、結線５３４を介したベースバンドサブシステム５３０からの制御信号によって制御される。或いはスイッチ５７４を、当業界で知られているように、送信信号と受信信号の両方を同時に通過させることができるフィルタ対（例えば、デュプレクサ）に置き換えてもよい。結線５６２上の増幅された送信信号エネルギーの一部は、ポーラーループ回路５５０のミキサ（図示せず）に与えられる。
アンテナ５７２が受信した信号は、受信フィルタ５７６に向けられる。受信フィルタ５７６は受信信号をフィルタ処理し、フィルタ処理した信号を結線５７８で低ノイズ増幅器（ＬＮＡ）５８０に与える。受信フィルタ５７６はバンドパスフィルタであり、ポータブルトランシーバー５００が作動する特定のセルラーシステムの全てのチャンネルを通過させる。一例として、９００ＭＨｚのＧＳＭ（グローバルシステムフォーモバイルコミュニケーション:Global System for Mobile Communication）システムの場合、受信フィルタ５７６は、それぞれが２００ｋＨｚの１７４個の隣接チャンネル全てをカバーする、９２５ＭＨｚ〜９６０ＭＨｚの全ての周波数を通過させる。このフィルタの目的は、所望の領域外の全ての周波数を拒否することである。ＬＮＡ５８０は、結線５７８の非常に弱い信号を、ダウンコンバータ５８４がその信号を送信された周波数からＩＦ周波数へと変換できるレベルへと増幅する。或いはＬＮＡ５８０とダウンコンバータ５８４の機能を、例えば、限定はしないが低ノイズブロックダウンコンバータ（ＬＮＢ）などの他の要素を使用して実現することができる。
ダウンコンバータ５８４は、結線５７０を介してポーラーループ回路５５０のＵＨＦＶＣＯ（図示せず）から周波数基準信号（「ローカル発振」信号、即ち「ＬＯ」とも呼ばれる）を受信し、この信号は、結線５８２を介してＬＮＡ５８０から受信した信号をダウンコンバートするのに適当な周波数に関してダウンコンバータ５８４に命令する。ダウンコンバートされた周波数は、中間周波数、即ちＩＦと呼ばれる。ダウンコンバータ５８４は、ダウンコンバート信号を結線５８６を介してチャンネルフィルタ５８８（「ＩＦフィルタ」とも呼ばれる）へと送信する。チャンネルフィルタ５８８はダウンコンバート信号をフィルタ処理し、これを結線５９０を介して増幅器５９２へと送る。チャンネルフィルタ５８８は、所望のチャンネルを１つ選択し、他全てを拒否する。一例としてＧＳＭシステムを使用すると、１７４の隣接チャンネルのうちの１つだけが実際に受信される。全てのチャンネルが受信フィルタ５７６を通過しダウンコンバータ５８４によって周波数がダウンコンバートされた後には、１つの所望のチャンネルだけがチャンネルフィルタ５８８の中心周波数に現れる。結線５７０でダウンコンバータ５８４に与えられたローカル発振周波数を制御することによって、シンセサイザー（図示せず）が選択したチャンネルを決定する。増幅器５９２は受信信号を増幅し、この増幅信号を結線５９４を介して復調器５９６へと与える。この復調器５９６は送信されたアナログ情報を再生し、この情報を表す信号を結線５９８を介してＡＤＣ５３２へと与える。ＡＤＣ５３２はこういったアナログ信号をベースバンドのデジタル信号に変換し、その信号をバス５２８を介して次の処理のためにＤＳＰ５２４に転送する。或いは結線５８６のダウンコンバートキャリア周波数（ＲＦ周波数）は０Ｈｚでもよく、その場合レシーバーは「直接変換レシーバー」と称される。こういった場合では、チャンネルフィルタ５８８はローパスフィルタとして実行され、復調器５９６を省くことができる。
図６は、図５に示すポータブルトランシーバー５００のトランスミッタ部分を含むポーラーループ回路５５０のブロック図である。ポーラーループ回路５５０は、位相ループと振幅ループにわたって運搬される位相情報と振幅情報からなる。ポーラーループ回路５５０を使用する変調方式の電力増幅器は、別々に与えられた振幅情報と位相情報を有する。位相情報は電力増幅器の入力ポートに与えられ、そこで増幅されて出力結線によって出力される。振幅情報は電力増幅器の利得を制御するために使用されるため、電力増幅器の利得制御ポートに与えられる。電力増幅器は、位相や周波数は変化するが振幅は一定の入力を受信する。電力増幅器の制御は、電力増幅器の利得制御ポートへと与えられる可変振幅信号を介して行われ、電力増幅器に対して変動する振幅信号を出力する。位相ループは、以下の構成要素を有するパスを含む。つまり、ＵＨＦ電圧制御発振器（ＶＣＯ）６０２、ディバイダ６０６、６１０、位相周波数検出器（ＰＦＤ）６１４、チャージポンプ６１８、ローパスフィルタ（ＬＰＦ）６２２、トランスミッタＶＣＯ６２６、バッファ６３０、電力増幅器６３４、カプラー６３８、ミキサ６４０、ＩＦ可変利得増幅器（ＶＧＡ）６５０、リミッター６５６、６７４、フィルタ６６１、ＩＦバッファ６６４、そしてベースバンド（ＢＢ）変調器６６８である。
振幅ループは、位相ループで示した上の構成要素（リミッター６７４は除く）と、フィルタ６７６、６９２、増幅器６７８、エンベロープ検出器６８２、６８７、減算器６８５、ＢＢＶＧＡ６９０、そしてバッファ６９４を含む。幾つかの実施形態では、より少ないか又は異なる、振幅ループ又は位相ループの構成要素を有してもよいことに注目されたい。
ポーラーループ回路５５０の位相ループから始めると、ＵＨＦＶＣＯ６０２は、周波数基準信号（「ローカル発振」信号、即ち「ＬＯ」とも呼ばれる）を結線６０４で出力する。結線６０４の周波数基準信号は、ディバイダ６０６で所定の数Ｍで分割される。ノード６０８の信号は、ディバイダ６１０で所定の数Ｎでさらに分割される。ノード６０８の信号はまた、以下に説明するように、「ＬＯ」バッファ６４４にも出力される。ディバイダ６０６と６１０はＵＨＦＶＣＯ６０２からの周波数値を画定して、ポータブルトランシーバー５００の特定のユーザために送信チャンネルを作成する。ＵＨＦＶＣＯ６０２はまた、結線５７０を介して図５のダウンコンバータ５８４に制御信号も出力する。
ディバイダ６１０は、基準ポート結線６１２でＰＦＤ６１４に信号を出力する。そして検出された信号は、結線６１６でチャージポンプ６１８に与えられる。チャージポンプ６１８は、結線６２０でローパスフィルタ６２２に信号を出力し、そこでフィルタ処理された信号は、結線６２４を介して送信ＶＣＯ６２６に与えられる。送信ＶＣＯ６２６は、結線６２４の信号の位相又は周波数を変調する。結線６２８上の送信ＶＣＯ６２６からの信号出力はバッファ６３０でバッファ処理されて、バッファ信号が結線６３２で電力増幅器６３４の入力に与えられる。
電力増幅器６３４の出力は、結線６３６を介してカプラー６３８へと与えられる。カプラー６３８の信号からの位相情報又は周波数の情報の一部は、結線６６０を介してミキサ６４０にフィードバックされる。カプラー６３８の信号からのエネルギーの残りは、結線５６２を介してスイッチ５７４（図５）へと与えられる。スイッチ５７４からの信号は、アンテナ５７２（図５）へと与えられて送信される。
ミキサ６４０は、Ｍ個に分割されバッファ処理された、ミキサ６４０のローカル発振器として作用するＵＨＦＶＣＯ６０２からの信号も受信し、電力増幅器出力のＲＦ信号とＩＦ信号とを混合する。即ち、ノード６０８のＭ個に分割された信号の一部は、結線６４２で「ＬＯ」バッファ６４４に与えられる。そして結線６４７のバッファ信号が、ミキサ６４０に与えられる。結線６６０のＲＦ信号は、ミキサ６４０でＩＦと混合され、結線６４８を介してＩＦＶＧＡ６５０に与えられる。結線５４６は、ＩＦＶＧＡ６５０とＢＢＶＧＡ６９０に可変制御入力を与える。ＩＦＶＧＡ６５０とＢＢＶＧＡ６９０の利得は、結線５４６に与えられる利得制御信号を変動させることによって調節することができる。
結線６５２のＩＦＶＧＡ６５０の出力は、ノード６５４からの２つの異なるパスに与えられる。第１のパスをたどると、ノード６５４から出発する信号はリミッター６５６に入力される。このリミッターは、ＩＦＶＧＡ６５０からのＩＦ信号出力から振幅情報を取り出す。そしてリミッター６５６の出力は、結線６５８で、バンドパスとローパスのフィルタ処理機能を提供するフィルタ６６１に与えられる。フィルタ６６１から出力された、フィルタ処理された信号は結線６６２でＩＦバッファ６６４に与えられてバッファ処理される。ＩＦバッファ６６４は、結線６６６でバッファ信号をＢＢ変調器６６８へと出力する。ＢＢ変調器６６８は、入力されたベースバンドＩ及びＱ信号を変調し、ベースバンド情報を保持する変調信号をアップコンバートする。例えばＥＤＧＥ（Enhanced Data Rates for GSM Evolution）標準にならうシステムでは、位相情報と振幅情報はπ／８差動位相偏移変調（ＤＰＳＫ）方法にしたがって変動するため、電力増幅の直線性に対する厳しい要求を課す。ベースバンドＩ及びＱ情報は、ＤＡＣ５３６（図５）から結線５４２（図５）で与えられる。変調信号は結線６７１でノード６７２に与えられ、そこで２本の信号経路が利用可能になる。位相ループを続けると、ノード６７２の変調信号はリミッター６７４に与えられて、結線６７５を介してＰＦＤ６１４へと戻り、位相ループを閉じる。
振幅ループについていうと、ノード６７２の信号はバンドパスフィルタ６７６に与えられ、振幅情報と位相情報の両方を含む。バンドパスフィルタ６７６の出力は、結線６７７で増幅器６７８に与えられる。増幅器６７８は結線６７７の信号を増幅し、結線６８０でエンベロープ検出器６８２に出力する。エンベロープ検出器６８２は、結線６８０に存在する振幅情報のエンベロープを検出する。エンベロープ検出器６８２は、結線６８４を介して減算器６８５へと基準信号を出力する。同様に、ノード６５４にあるＩＦＶＧＡ６５０出力は、結線６８６でエンベロープ検出器６８７に与えられる。エンベロープ検出器６８２と６８７は、結線６８０と６８６ぞれぞれの信号から位相情報又は周波数情報を取り出し、振幅情報のみを残す。エンベロープ検出器６８７からのこのような振幅情報を保持する、結線６８８のフィードバック信号は、結線６８８を介して減算器６８５へと入力される。したがって、ＩＦＶＧＡ６５０の出力からのフィードバック信号（フィードバックパス）を結線６８４の基準信号（基準パス）と比較して結線６８９のエラー信号を生成する。結線６８９のエラー信号はＢＢＶＧＡ６９０に入力され、このＢＢＶＧＡが結線６８９のエラー信号を増幅する。結線６９１の増幅信号はフィルタ６９２でフィルタ処理されて、結線６９３でバッファ６９４に与えられる。バッファ６９４は利得制御結線６９５を介して電力増幅器６３４にバッファ信号を出力し、そうすることで電力増幅器６３４の利得に変化を生じさせる。
したがって電力増幅器６３４は、振幅情報は一定であるが、主にトランスミッタＶＣＯ６２６によって位相情報又は周波数情報が変化する信号を結線６３２を介して受信する。しかしながら電力増幅器６３４の出力は可変振幅を有し、この変動は、ＢＢＶＧＡ６９０の出力の可変振幅情報に対応する、利得制御結線６９５に存在する変動によるものである。結線５４６はＤＡＣ５３８（図５）で生成された制御信号を保持して、ＩＦＶＧＡ６５０とＢＢＶＧＡ６９０を制御する。
図７Ａと７Ｂは、図６に示す送信セクションのＩＦＶＧＡ６５０ａとＢＢＶＧＡ６９０ａの１実施形態を示す、概略図とブロック図の組み合わせである。図７Ａには、ＩＦＶＧＡ６５０ａが示されている。ＩＦＶＧＡ６５０ａは、各々のベース端末の結線６４８（図６）で差動入力を受信する差動対トランジスタ７０４、７０６を含む。ＮＰＮバイポーラ接合トランジスタ（ＢＪＴ）として示されているが、他の実施形態では、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）、接合型電界効果トランジスタ（ＪＦＥＴ）、金属酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ）などの他のトランジスタと同様にＰＮＰＢＪＴを使用することができる。差動対トランジスタ７０４、７０６は、各々のエミッタ端末に連結されたエミッタ縮退要素７０８を含む。このエミッタ縮退要素７０８は、制御端末７１０に印加される制御電圧ＶC1によって制御される。エミッタ縮退要素７０８は、１つ又はそれより多くのＮＭＯＳトランジスタなどの第１のタイプの可変抵抗（例えば、又は他の３つの端末デバイス若しくは抵抗器などのような他の抵抗要素）を含む。ＩＦＶＧＡ６５０ａはまた電流ミラー７１２も含み、この電流ミラーは１実施形態では１対のＰＭＯＳトランジスタ７１２ａ、７１２ｂを含む。電流ミラー７１２は、差動対トランジスタ７０４の電流ｉ1をコレクタ負荷７１６にミラーする。同様に電流ミラー７１４（１対のＰＭＯＳトランジスタ７１４ａ、７１４ｂを含む）は、差動対トランジスタ７０６の電流ｉ2をコレクタ負荷７１６にミラーする。他の実施形態では、電流をミラーする機能を、（例えば、ＰＭＯＳトランジスタの代わりに電流源を使用して）当業界では知られている用語である電流の「フォールド（folding）」に置き換えることができる。さらに他の実施形態では、（本明細書中で説明するＶCCに対して）接地の電流をミラーする電流ミラーを利用することができる。例えばＰＭＯＳトランジスタを差動入力トランジスタとして構成でき、電流ミラーがＮＭＯＳトランジスタを含むことができる。他のバリエーションも同様に使用できる。コレクタ負荷７１６の抵抗の変動は、制御端末７１８で印加される制御電圧ＶC2によって制御される。コレクタ負荷７１６の出力は、結線６５２（図６）で与えられる。ＤＣ電源（図示せず）が電力端末７１９に供給電圧ＶCCを与える。
コレクタ負荷７１６は、図１Ｂ及び１Ｃに示すような従来のシステムとは異なり、エミッタ縮退要素７０８と類似するタイプの抵抗要素（例えば、ＮＭＯＳトランジスタ）を含む。例えば図１Ｂに示す従来のシステムは、コレクタ負荷１３０で使用するもの（例えば、ＰＭＯＳ）とは異なるタイプのトランジスタ（例えば、ＮＭＯＳ）を使用するエミッタ縮退要素１２８を提供している。回路に供給電圧、周囲温度及び／又は製造プロセスの変動が生じた場合、コレクタ負荷１３０とエミッタ縮退要素１２８で異なるトランジスタ（したがって、異なる寸法の幅及び／若しくは長さ並びに／又は異なる閾値電圧）を使用することによって抵抗に大きな差異が生じ、これが利得の大きな変動へと転換される。コレクタ負荷７１６は、エミッタ縮退要素７０８と類似のタイプの可変抵抗を使用するが、異なるサイズ（したがって異なる抵抗値）の抵抗を使用することができる。例えばエミッタ縮退要素７０８が１キロオームの公称抵抗値で、コレクタ負荷７１６が３キロオームの公称抵抗値とすることができる。以下に説明するように、ＶC1がＶC2にほぼ等しい場合、ＩＦＶＧＡ６５０ａの利得は３（即ち、３ｋ÷１ｋ）である。したがってコレクタ負荷７１６とエミッタ縮退要素７０８のＮＭＯＳトランジスタは同じタイプであるが、長さ及び／又は幅が異なる（例えば、抵抗値が３キロオームのコレクタ負荷７１６のＮＭＯＳトランジスタは長さが３００ミクロンで、一方抵抗値が１キロオームのエミッタ縮退要素７０８のＮＭＯＳトランジスタは長さが１００ミクロンとすることができる）。したがってＩＦＶＧＡ６５０ａの利得は、コレクタ負荷７１６の抵抗要素（例えば、抵抗器及び／又はトランジスタ）の長さ及び／又は幅を、エミッタ縮退要素７０８の抵抗要素（例えば、抵抗器及び／又はトランジスタ）の長さ及び／又は幅で割った割合によって決定される。制御電圧ＶC1及びＶC2がほぼ同じ値（例えば、０ボルトの差動入力制御電圧）で、同じタイプの可変抵抗を含むエミッタ縮退要素７０８とコレクタ負荷７１６を使用する場合、ＩＦＶＧＡ６５０ａの利得は、電圧源、周囲温度及び／又は製造プロセスに変化が生じても、抵抗要素が非常に近いためほぼ一定である。
また、図１Ａ及び１Ｂに示す従来の方法と異なるのは、制御電圧ＶC1及びＶC2が印加されてそれぞれ反対に作用させることである（即ち、ＶC1が増大するとＶC2は減少する）。即ち単一ステージのＩＦＶＧＡ６５０ａ内では、制御電圧ＶC1とＶC2は反対方向に作用する。本発明の実施形態のアーキテクチャによって、この異極性制御電圧法を行うことができる。
図７Ｂは、図７ＡのＩＦＶＧＡ６５０ａと連動して作動するＢＢＶＧＡ６９０aのブロック図を示す。示されているように、ＢＢＶＧＡ６９０ａはＩＦＶＧＡ６５０ａと同様に構成されているため、同様の構成要素については以下に示すものを除いては説明しない。エミッタ縮退要素７２８とコレクタ負荷７３６は、制御端末７３０及び７３８への結線を介して制御電圧ＶC3及びＶC4によって制御される。ＩＦＶＧＡ６５０ａについて説明した制御電圧の動作と同様に、制御電圧ＶC3とＶC4は単一のＢＢＶＧＡステージ内で反対方向に移動する。さらに安定した利得制御を行うために、ＶC1とＶC4は同じ方向に移動し、ＶC2はＶC3と同じ方向に移動する。
図８Ａは、１つ又はそれより多くのステージで実行可能なＩＦＶＧＡ６５０ａの概略図である。結線６４８（図６）で運搬された入力信号は、差動入力端末８０２及び８１４に与えられる。入力端末８０２は、結線８０４を介して差動対トランジスタ７０４のベース端末８１０に接続されている。入力端末８１４は、結線８１６を介して差動対トランジスタ７０６のベース端末８２２に接続されている。ベース端末８１０の他に、差動対トランジスタ７０４はコレクタ端末８０８とエミッタ端末８１２を含む。同様に差動対トランジスタ７０６は、ベース端末８２２以外にコレクタ端末８２０とエミッタ端末８２４を含む。
電源端末７１９は、直流（ＤＣ）電源（図示せず）からの電圧（ＶCC）を結線８２７を介してバイアス回路８２８につなげる。バイアス回路８２８は、電流源８２９と抵抗器８１９、８２１を含む。抵抗器８１９と８２１は、ベース端末８１０と８２２が接地を基準にできるバイアス印加構造の一部を表す。図８Ｂで説明するように、他のバイアス印加方式も使用可能である。電源端末７１９は、電源からの電圧を結線８２３を介してバイアス回路８９９にもつなげ、ＤＣ電圧を抵抗器８３０、８３１、８３２に与える。電圧は、ＤＣ電源（電源端末７１９で印加される）から電流ミラー７１２及び７１４へも与えられる。電流ミラー７１２及び７１４は、図７Ａ及び７Ｂに関連して説明したようにＰＭＯＳトランジスタを含む。差動対トランジスタ７０４、７０６のコレクタ電流が電流ミラー７１２及び７１４のＰＭＯＳトランジスタによってミラーされることで、コレクタ負荷７１６で使用しているのと同じ又は類似の負荷をエミッタ縮退要素７０８で使用することができる。電流ミラー７１２及び７１４のＰＭＯＳトランジスタは、差動対トランジスタ７０４及び７０６の電流を、ダイオード接続トランジスタ８３８、８４４と抵抗器８４０、８４６を介してコレクタ負荷７１６へとミラーする。
コレクタ負荷７１６は、１つ又はそれより多くの並列構造のＮＭＯＳトランジスタ８４９を含む。コレクタ負荷７１６はまた、ダイオード接続トランジスタ８３８、８４４と抵抗器８４０、８４６も含む。ダイオード接続トランジスタ８３８及び８４４は、差動対トランジスタ７０４及び７０６の固有のベース−エミッタ抵抗を合わせるために使用する。コレクタ負荷７１６のＮＭＯＳトランジスタ８４９は、ＮＭＯＳトランジスタ８４９それぞれのソースとドレインの２つの抵抗器８５１と８５３に直列に接続されている。コレクタ負荷７１６は、差動対トランジスタ７０４及び７０６のエミッタ端末８１２及び８２４に接続するエミッタ縮退要素７０８で使用するものに類似するタイプの抵抗要素を含む。
コレクタ負荷７１６の抵抗は、制御端末７１８で印加される、変動する制御電圧ＶC2に基づいて変動し、この電圧は抵抗ネットワーク８５２を介してコレクタ負荷７１６につなげられる。コレクタ負荷７１６の可変抵抗は、（例えば、ソフトスイッチング法又はディスクリートスイッチング法のいずれかを使用して）コレクタ負荷７１６のＮＭＯＳトランジスタ８４９を連続的にオンオフすることで変化する。
出力トランジスタ８５８及び８６２はＩＦＶＧＡ６５０ａのコレクタ側にあり、出力端末８６０及び８６４で結線６５２（図６）を介して出力電圧を与えるエミッタフォロワ構造をもたらす。以下に説明するように、差動コレクタ電圧ＶCP（「Ｃ」がコレクタを表し、「Ｐ」が正の極性を表す）やＶCM（「Ｍ」が負の、即ちマイナスの極性を表す）が端末８０３で利用可能なことに注目されたい。
エミッタ縮退要素７０８は、差動対トランジスタ７０４、７０６のエミッタ端末８１２、８２４に含まれる。エミッタ縮退要素７０８は、１つ又はそれより多くのＮＭＯＳトランジスタ８６１に並列な抵抗器８６８を含む。エミッタ縮退要素７０８は抵抗器８１９及び８２１も含み、これらの抵抗器も抵抗器８６８に並列につなげられている。エミッタ縮退要素７０８のＮＭＯＳトランジスタ８６１は、他の２つの抵抗器８６３及び８６５に直列に接続されて、並列に接続された（例えば、エミッタ端末８１２及び８２４に並列に接続された）各ブランチに示されており、このことはコレクタ負荷７１６の抵抗器−ＮＭＯＳトランジスタ−抵抗器構造にも同じことが言える。他の実施形態では、エミッタ縮退要素７０８やコレクタ負荷７１６にＰＭＯＳトランジスタを使用できることに注目されたい。コレクタ負荷７１６のＮＭＯＳトランジスタ８４９と同様に、エミッタ縮退要素７０８のＮＭＯＳトランジスタ８６１も、制御端末７１０で印加したＶC1を抵抗ネットワーク８７０を介してエミッタ縮退要素７０８につなげることによってオンオフされる。例えばＶC1が低い場合はエミッタ縮退要素７０８の全てのＮＭＯＳトランジスタ８６１がオフになり、その結果エミッタ端末８１２及び８２４の抵抗は主に抵抗器８６８の値によって与えられる。ＶC1が高い場合は１つ又はそれより多くのＮＭＯＳトランジスタ８６１が（オンにさせられた閾値電圧に応じて）オンになり、その結果活性ＮＭＯＳトランジスタ８６１と抵抗器８６３、８６５との直列接続と抵抗器８６８との並列の組み合わせが生じ、エミッタ端末８１２及び８２４の等価抵抗が低くなる。以下に説明するように、差動エミッタ電圧ＶEP（「Ｅ」がエミッタを表し、「Ｐ」が正の極性を表す）やＶEM（「Ｍ」が負の、即ちマイナスの極性を表す）が端末８０１で利用可能なことに注目されたい。
１実施形態では、エミッタ縮退要素７０８をコレクタ負荷７１６と物理的に類似するタイプとなるように製造した結果、ＩＦＶＧＡ６５０ａによってもたらされる利得が、０ボルトに等しい差動入力制御電圧での、コレクタ負荷７１６の抵抗要素の長さ及び／又は幅をエミッタ縮退要素７１６の抵抗要素の長さ及び／又は幅で割った割合に依存することになる。この割合に対する依存によって、製造プロセス、電圧源及び／又は周囲温度の変動にもかかわらず許容可能な範囲内でほぼ一定の利得動作が可能になる。エミッタ縮退要素とコレクタ負荷にＮＭＯＳデバイスとＰＭＯＳデバイスの組み合わせを有する従来のＶＧＡシステムは、トランジスタに独立した挙動をさせるような特徴を有する。
エミッタ縮退要素７０８とコレクタ負荷７１６のＮＭＯＳトランジスタや電流ミラー７１２、７１４のＰＭＯＳトランジスタに関連して、差動対トランジスタ７０４、７０６のＮＰＮトランジスタを示してきたことに注目されたい。他の実施形態では、エミッタ縮退要素７０８やコレクタ負荷７１６で使用するＰＭＯＳトランジスタや電流ミラー７１２及び７１４のＮＭＯＳトランジスタと共に、ＰＮＰトランジスタを差動対トランジスタ７０４、７０６で使用可能である。さらに、エミッタ縮退要素７０８及びコレクタ負荷７１６のＮＭＯＳトランジスタのソース及びドレイン端末と直列で抵抗器を使用するが、他の実施形態では、エミッタ縮退要素で行った変更がコレクタ負荷にミラーされるならば、エミッタ縮退要素の各ブランチ（例えば、各並列電流路）は異なる抵抗負荷構造（例えば、直列抵抗器なしのＮＭＯＳトランジスタ）を利用することができる。
さらに、ＮＭＯＳ、ＰＭＯＳそしてバイポーラトランジスタと共に示したが、ＶＧＡシステムの他の実施形態は、他の３つの端末デバイスの中からＣＭＯＳトランジスタやＪＦＥＴを含むことができる。
図８Ｂは、ＩＦＶＧＡ６５０ａと同様の構成要素を有するＩＦＶＧＡ６５０ｂの概略図であり、エミッタ縮退要素の別のバイアス印加構造を示す。バイアス回路８３３の電流源８２９によって、電流が抵抗器８７０及び抵抗器８７２、８７５を通り、電流源８２９からの電流をミラーする電流源トランジスタ８１５及び８１７を介して流れ、差動対トランジスタ７０４及び７０６のベース端末８１０及び８２２それぞれにバイアス印加する。ベース端末８１０、８２２と、エミッタ端末８１２、８２４に接続するバイアス回路８３３の電流源トランジスタ８１５、８１７は、ＶCCを基準とする電圧レベルである。電流源トランジスタ８１５、８１７によって電流が差動対トランジスタ７０４、７０６を通って流れ、ベース端末８１０と８２２がＶCCの変動にしたがうことができる。電流源トランジスタ８１５、８１７は、１つにはトランジスタ８１５、８１７の入力インピーダンスが高いせいでエミッタ縮退要素に含まれない。
ＢＢＶＧＡの１つ又はそれより多くのステージの構造は、上述したＩＦＶＧＡ６５０ａ及び６５０ｂと同様に構成されている。
ＶＧＡシステムによくあるように、所望の利得に応じて複数のＩＦＶＧＡ（そして複数のＢＢＶＧＡ）を使用する。図９はマルチステージＩＦＶＧＡ構造の実施形態を示す概略図であり、これはマルチステージＢＢＶＧＡ構造にも同様に当てはまる。一例として、２つのカスケードされ容量結合（結合容量は図示しない）されたＩＦＶＧＡ６５０ａ及び６５０cを想定し、ＩＦＶＧＡ６５０cは図８Ａにも示したＩＦＶＧＡ６５０ａと同様に構成されているものとする。ＩＦＶＧＡステージは容量結合されており、各ステージ内で個別のバイアスを保持していることに注目されたい。多数のＢＢＶＧＡステージが直接結合されることで、第２のステージの入力バイアス印加構成要素（例えば、図８Ｂの抵抗器８７０、８７２及び８７５）を省いた第２のステージを得ることができる。他の実施形態が、図８Ｂに示したＩＦＶＧＡ６５０ｂと同様に構成されたＩＦＶＧＡ又はＢＢＶＧＡを含むことができることに注目されたい。ＩＦＶＧＡ６５０ａと６５０ｃの利得はほぼ同一でもよいし、同じ利得変動を維持しつつも利得は異なってもよい（この場合ＶＧＡ６５０ａと６５０cの制御回路が異なる）。
アナログ加算器回路９０２及び９０４が、局所的に配置されたバンドギャップ回路（図示せず）からＤＣシフトを受信する。このＤＣシフトは、縮退要素（例えば、図８Ａの縮退要素７０８）やコレクタ負荷（例えば、図８Ａのコレクタ負荷７１６）に含まれるタイプのトランジスタデバイス（例えば、ＮＭＯＳ）の閾値電圧に少なくとも等しい電圧値を有するように選択される。閾値電圧に相当するＤＣシフト値を選択することによって、着目している特定のＶＧＡの動作基準点を提供することができる。
アナログ加算器回路９０２には、端末９０７でエミッタコモンモード電圧（ＥＣＭＶ）も与えられる。端末８０１の差動エミッタ電圧ＶEP−ＶEM（図８Ａ）が抵抗器９９２、９９４とコンデンサ９８８で平均化されて端末９０７でＥＣＭＶを出力する。アナログ加算器回路９０２と同様の構造を有するアナログ加算器回路９０４には、端末９０９からコレクタコモンモード電圧（ＣＣＭＶ）が与えられる。端末８０３の差動コレクタ電圧ＶCP−ＶCM（図８Ａ）が抵抗器９９６、９９８及びコンデンサ９９０で平均化されて、端末９０９でＣＣＭＶを出力する。端末９０７のＥＣＭＶと端末９０９のＣＣＭＶはアナログ加算器回路９０２及び９０４によってＤＣシフトと加算されて、結線９０６と９０８の基準電圧を生成する。
ベースバンドサブシステム５３０のＤＡＣ５３８（図５）などの構成要素からの差動入力制御電圧は（例えば、結線５４６（図５）で）制御端末９１０及び９１２に印加され、その結果制御端末９１０で印加された電圧は、差動増幅器９１６の非反転端末と差動増幅器９１４反転端末に印加される。差動入力制御電圧は、ＩＦＶＧＡ６５０ａの利得を制御するために使用される。同様に制御端末９１２に印加された電圧は、差動増幅器９１６の反転端末と差動増幅器９１４の非反転端末に印加される。差動増幅器９１４では、信号９１２と９０６が加算され、９１２と９０６の信号の和から９１０の信号が減算されて制御端末７１０でＤＣ電圧ＶC1が生成される。同様に差動増幅器９１６では、結線９１０と９０８の信号が加算され、その和から９１２の信号を減算して制御端末７１８でＤＣ電圧ＶC2を与える。したがって制御電圧ＶC1及びＶC2は、制御端末９１０と９１２で印加された差動入力制御電圧をＤＣシフトしたバージョンである。
差動増幅器９１４と９１６の＋／−及び−／＋「スワッピング」構成によって、制御端末７１０に出力される増大する制御電圧が制御端末７１８に出力される減少する制御電圧と確実に一致する（即ち、エミッタ縮退要素とコレクタ負荷への制御信号が反対方向に移動する）。さらにスワッピング構造と、エミッタ縮退要素のコレクタ負荷に対する物理的寸法（例えば、長さ及び／又は幅）の比に対する利得の依存によって、エミッタ縮退要素とコレクタ負荷が０ボルトの作動制御電圧でほぼ同じ電圧を有することができる。したがって供給電圧、周囲温度及び／又は製造プロセスの変動によって、エミッタ縮退要素とコレクタ負荷の同じ構成要素の間で同じ割合の変化が生じる。「スワッピング」構造はまた、カスケードＩＦＶＧＡ６５０ａと６５０cで一定の利得を維持するのを助けもする。このトポロジーは、ＩＦとＢＢのＶＧＡステージの間で極性をスワップ又は交換する従来のシステム（例えば、ＩＦＶＧＡエミッタ縮退要素とコレクタ負荷に印加された制御電圧は、ＢＢＶＧＡエミッタ縮退要素とコレクタ負荷に印加された制御電圧と逆の極性を有する）の限界を越える。
ＩＦＶＧＡ及び／又はＢＢＶＧＡを含むＶＧＡシステムの利得は、供給電圧、製造プロセス及び／又は周囲温度の変化にもかかわらずほぼ一定である。ＶＧＡシステムの利得は、エミッタ縮退要素やコレクタ負荷に存在する抵抗負荷を含む構成要素の物理的寸法（例えば、長さ及び／又は幅）の比によって決定される。即ち利得は物理的寸法比によって決定され、種々のタイプのトランジスタデバイスの特徴の変動（例えば、縮退要素やコレクタ負荷のＰＭＯＳとＮＭＯＳのＶGSと閾値電圧の差）の影響を受けない。印加される制御電圧は極性が逆のため、利得を決定する基準は０ボルトの差動制御電圧に相当する（端末９１０及び９１２の入力に印加される差動信号であるため）。
端末９１０に印加される電圧が端末９１２に印加される電圧に等しいならば、差動入力制御電圧はゼロである。コモンモード電圧（ＥＣＭＶとＣＣＭＶ）が等しいならば、ＶC1はＶC2に等しい。０ボルトの差動入力制御電圧で、ＩＦＶＧＡ６５０ａ内のエミッタ縮退要素７０８（図８Ａ）及びコレクタ負荷７１６（図８Ａ）に対して同じゲート−ソース電圧（そして同じ可変抵抗）を維持するのが望ましい。換言すると、抵抗デバイスが同じタイプならば、０ボルトに等しい差動入力制御電圧で、エミッタ縮退要素７０８のトランジスタ８６１（図８Ａ）にわたるゲート−ソース電圧は、コレクタ負荷７１６のトランジスタ８４９（図８Ａ）にわたるゲートソース電圧にほぼ等しい。そして０の差動入力制御電圧で得られるＶＧＡの利得は、これら２つの抵抗要素（即ち、コレクタ負荷７１６とエミッタ縮退要素７０８）の物理的サイズ比である。
ＥＣＭＶがＣＣＭＶに等しくないならば、ＶC1とＶC2は、（端末９１０の電圧が端末９１２の電圧と等しいと想定して）ＥＣＭＶとＣＣＭＶの値の差を補償するように調節される。同じＶＧＡ内でＶC1の増加分がＶC2の減少分と一致し、その逆もいえる。
他の実施形態では、（上述の差動入力アーキテクチャとは対照的な）シングルエンドアーキテクチャを利用可能なことに注目されたい。例えば、固定基準電圧（例えば、製造プロセス、周囲温度及び／又は供給電圧の変動とは無関係のバンドギャップ電圧）を内部で生成可能である。ＤＡＣ５３８（図５）によって与えられるシングルエンド電圧をバンドギャップ電圧と比較することができる。シングルエンド電圧が０〜２Ｖの範囲を含むならば、１Ｖのバンドギャップ電圧と比較を行う。制御端末９１０に印加される１Ｖのシングルエンド電圧によって、１Ｖのバンドギャップ電圧が制御端末９１２に印加された場合に０の差動電圧が生じる。こうしてＤＡＣ５３８からのシングルエンド入力を差動入力制御電圧に変える。
制御端末７１０から、制御電圧がＩＦＶＧＡ６５０ａと結線９２４を介して６５０cに印加される。制御端末７１８の制御電圧がＩＦＶＧＡ６５０ａと結線９２８を介して６５０ｃに印加される。他の実施形態では、図９に示すものと同様の回路を使用して、第２のステージのために制御電圧を生成することができる。差動入力がＩＦＶＧＡ６５０ａの差動入力端末８０２及び８１４に印加され、これらの端末は図８Ａの同じ参照番号の端末に対応する。ＩＦＶＧＡ６５０ａは結線８６４ａ、８８０ａで差動信号を出力し、この結線は図８Ａに示す同じ番号の構成要素に対応しており、第１のステージの出力と第２のステージの出力８６４ｂ、８８０ｂとを区別するために「ａ」が付いている。結線８６４ａ、８８０ａの差動信号は、（図示されない直列コンデンサを通って）ＩＦＶＧＡ６５０cの差動入力端末８０２ｂ、８１４ｂに出力され、その結果、所望の利得に応じたカスケード構造を得る。ＩＦＶＧＡ６５０ｃは結線８６４ｂ、８８０ｂで差動出力信号を出力し、この信号は第３のＩＦＶＧＡステージに与えられてもよいし、図６で説明した方法と同様の方法で最終的にＢＢＶＧＡに与えらてもよい。例えばバイアスポイントがＩＦＶＧＡ６５０ａとＩＦＶＧＡ６５０cとで異なる場合に、ＩＦＶＧＡ６５０cは、幾つかの実施形態におけるＩＦＶＧＡ６５０ａのＥＣＭＶ及びＣＣＭＶに関するものと同様の抵抗器−コンデンサ回路（例えば、９９２、９９４、９８８）を含むことができることに注目されたい。
図１０Ａ及び１０Ｂは、図６に示す送信セクションのＩＦＶＧＡ及びＢＢＶＧＡの別の実施形態を示すブロック図である。図１０ＡはＩＦＶＧＡ６５０ｄを示し、図１０ＢはＢＢＶＧＡ６９０ｂを示す。この組み合わせでは、２つの可変抵抗要素に対して１つの可変抵抗要素が単一のＶＧＡで使用される。例えば、ＩＦＶＧＡ６５０ｄはエミッタ縮退要素１００８を含み、ＢＢＶＧＡ６９０ｂはコレクタ負荷１０１６を含む。これは、単一の可変抵抗が各ＶＧＡの差動対トランジスタのエミッタ端末で使用される組み合わせを示す、図２Ａ及び２Ｂに示すような従来のシステムと対照的である。図１０ＡのＩＦＶＧＡ６５０ｄは、各々定義された抵抗値「Ｒ」で表される抵抗器１００４及び１００６を含む一定のコレクタ負荷と、制御端末７１０の制御電圧ＶC1によって制御される可変抵抗（例えば、ＮＭＯＳトランジスタ）を含むエミッタ縮退要素１００８とで構成される。
ＩＦＶＧＡ６５０ｄ（図１０Ａ）に関連して使用される図１０ＢのＢＢＶＧＡ６９０ｂは、一定のエミッタ縮退要素１０２２（値２Ｒ、Ｒは定義された抵抗値を有する抵抗器を表し、２ＲはＲ×２の抵抗値を表す）と、エミッタ縮退要素１００８（図１０Ａ）で使用するものとほぼ同じタイプの可変抵抗（例えば、ＮＭＯＳトランジスタ）からなるコレクタ負荷１０１６とで構成される。したがってＩＦＶＧＡ６５０ｄの抵抗器１００４と１００６を含む総コレクタ抵抗値は、ＢＢＶＧＡ６９０ｂの総エミッタ抵抗値（２Ｒ）に等しい。差動対トランジスタ１０３０の電流ｉ1は、ＰＭＯＳトランジスタ１０１２ａ及び１０１２ｂを含む電流ミラーによってコレクタ負荷１０１６へとミラーされる。同様に差動対トランジスタ１０３２の電流ｉ2は、ＰＭＯＳトランジスタ１０１４ａ及び１０１４ｂを含む電流ミラーによってコレクタ負荷１０１６へとミラーされる。コレクタ負荷１０１６は、制御端末７３８で与えられる制御電圧ＶC4の制御下にある。ＶC1とＶC4は、図７Ａ及び７Ｂに示す制御電圧動作と同様に、同じ方向に移動する。
ＩＦＶＧＡ６５０ｄのエミッタ縮退要素１００８はＢＢＶＧＡ６９０ｂのコレクタ負荷１０１６と同様のタイプで、量は互いに同じであるが反対方向に変化する各ＶＧＡの利得応答を出力するため、一定の総利得を得ることができる。各ＶＧＡ（即ち、ＩＦＶＧＡ６５０ｄとＢＢＶＧＡ６９０ｂ）の利得は、図７Ａ〜８Ｂに示す実施形態にも当てはまるが、制御電圧がほぼ同一の場合には、エミッタ縮退要素とコレクタ負荷の物理的寸法比によって決定される。
図１１Ａ及び１１Ｂは、図８Ａ又は８Ｂで説明した実施形態と同様に構成されたＩＦＶＧＡ及びＢＢＶＧＡの性能特徴を強調した、グラフによる表示である。図１１Ａ及び１１Ｂに示すグラフは、性能特徴の差や電圧のステップがより大きいこと（例えば図４Ａ及び４Ｂの増分が０．１Ｖであるのに対して、２．７Ｖ、３．０Ｖ、３．３Ｖ）を除けば、図４Ａ及び４Ｂに示すグラフと同様の情報を伝達することに注目されたい。
図１１Ａは、異なる供給電圧の範囲に対する、差動入力制御電圧と利得（ｄＢ）との関係を示す。示されるようにＩＦＶＧＡ曲線１１０２は３本の（視覚的に識別可能なものに対して）ほぼ一致する曲線からなり、これらの曲線は３つの異なる供給電圧レベル（記号表１１０５に示す記号で示されるように３．３Ｖ、３．０Ｖ、２．７Ｖ）を示し、差動入力制御電圧が増大すると利得が減少することを表している。特にＡ点とＢ点とで区切られた注目すべき直線範囲では、供給電圧の変化に対して目に見える利得の変動はほとんどない。ＩＦＶＧＡ曲線１１０２の両極端では、供給電圧の変動やトランジスタデバイスを有する抵抗負荷のこういった両極端での固有の性質によると思われる若干の変動が見られる。
ＢＢＶＧＡ曲線１１０４もまた、異なる供給電圧の範囲に対する差動入力制御電圧と利得（ｄＢ）との関係を表す一致する曲線からなり、実質的にはＩＦＶＧＡ曲線１１０２のミラーイメージである。
ＩＦＶＧＡ曲線１１０２とＢＢＶＧＡ曲線１１０４の傾きは、同様の範囲（例えば、−２５〜４０ｄＢ）ではほぼ同一である。したがって電圧源、製造プロセス及び／又は周囲温度の変化は、ＩＦＶＧＡとＢＢＶＧＡとに等しく分配される。とりわけ曲線のシフトが殆どなく（例えば、図４Ａ及び４Ｂの異なる電圧に対応する視覚的に識別可能な曲線に対して、３つの電圧のバリエーションの曲線はほぼ一致しているように見える）、このことは電圧源の変化にもかかわらず利得がほぼ一定であることの証明である。図１１Ｂにも示されているように、ＩＦＶＧＡとＢＢＶＧＡそれぞれの利得の合計は図４Ｂに示す総利得よりも少ない。これは、供給電圧の変動の中で利得がほぼ一定であることの結果である。例えば図８Ａ又は８Ｂで説明した実施形態の利得変動は、従来のシステム（図４Ｂ）の±６ｄＢに対して約±２．７ｄＢ小さい。
さらに、０ボルトの差動入力制御電圧に対するＩＦＶＧＡ曲線１１０２とＢＢＶＧＡ曲線１１０４が対称であることに注目されたい。換言すると、ＩＦＶＧＡ曲線１１０２とＢＢＶＧＡ曲線１１０４はそれぞれ、周囲温度、製造プロセス及び／又は電圧源の変動にもかかわらず０の差動入力制御電圧を通過するため、制御電圧がスワップされた場合にも一定の利得が得られる。この結果は、各ＶＧＡステージの利得が、０ボルトの差動入力制御電圧でのエミッタ縮退要素とコレクタ負荷の物理的寸法（例えば、長さ及び／又は幅）の比によって定式化されるという事実に一部よるものである。例えばエミッタ縮退要素の３倍の物理的長さを有するコレクタ負荷には、電圧源、周囲温度及び／又は製造プロセスの変化にもかかわらず「３」の利得が生じる。換言すると、電圧源、周囲温度及び／又は製造プロセスの変化はコレクタやエミッタ側の構成要素にほぼ等しく影響を及ぼす。
さらにエミッタ縮退要素とコレクタ負荷は、０の制御電圧で同じ電圧値を有する。即ち、制御端末７１０（図８Ａ）の電圧の大きさは、差動入力制御電圧が０ボルトのとき、制御端末７１８（図８Ａ）の電圧の大きさに等しい。例えば０ボルトの電圧を差動増幅器９１４（図９）と差動増幅器９１６（図９）に印加すると、制御端末７１０の制御電圧ＶC1は２．０Ｖで、制御端末７１８の制御電圧ＶC2も２．０Ｖである。したがって図８Ａ又は８Ｂで説明した実施形態の構造は、電圧源、製造プロセス及び／又は周囲温度の変化の差によってさらにひどくなる性能の差がある、３つの端末デバイスの特徴への依存を実質的に回避する。
図１２Ａ及び１２Ｂは、供給電圧の変化に加えて製造プロセスと周囲温度に変動がある場合の、ＩＦＶＧＡとＢＢＶＧＡの曲線の別の例を示す。供給電圧の変化は２．７Ｖ〜３．３Ｖの間で０．３Ｖの増分で生じ、プロセスの変動は標準、高速、低速のプロセスで表され、３つの温度−２０℃、２７℃、８０℃が表される。例えば当業者に理解されるように、プロセスの変動が標準の場合、構成要素は仕様通りに作動する。プロセスが高速に指定されると、抵抗器又はコンデンサなどの構成要素は仕様よりも小さくなり、トランジスタの利得は大きくなる。低速のプロセスの場合、抵抗器及びコンデンサは仕様よりも大きくなり、利得は仕様よりも小さくなる。図１２Ａでは、曲線１２０２はＩＦＶＧＡ６５０ａ（図８Ａ）と同様に構成したＩＦＶＧＡの利得の変動を示す。曲線１２０４は、ＩＦＶＧＡ６５０ａと同様に構成したＢＢＶＧＡの利得の変動を示す。曲線１２０２の別個の曲線それぞれは、製造プロセスの変動、周囲温度及び／又は供給電圧の異なる条件に対応する。これと対称的な、対応する条件の曲線を曲線１２０４に示す。したがって、こういった条件の組み合わせの変動が、ＩＦＶＧＡとＢＢＶＧＡに同じように利得を生じさせる。
図１２Ｂは、各条件に対する総利得の変化を示す曲線１２０６を含む。例えば図１２Ｂの一番上の曲線は、ＢＢＶＧＡと組み合わせられたＩＦＶＧＡの比較的小さな利得変動（約０．６ｄＢ）を示す。点ＡとＢはそれぞれ最低と最高の利得変動を示し、利得変動がよく制御されていることを表している。
本発明の種々の実施形態を説明してきたが、本発明の範囲内のより多くの実施形態や実施例が可能なことが当業者には明らかであろう。したがって本発明は、以下の特許請求の範囲とこれと同等の物に照らす以外に制限されることがない。
振幅情報を運搬するポーラーループシステムの一部の簡略化したブロック図である。 中間周波数（ＩＦ）可変利得増幅器（ＶＧＡ）とベースバンド（ＢＢ）ＶＧＡの例示的な構造を示す概略図とブロック図の組み合わせである。 中間周波数（ＩＦ）可変利得増幅器（ＶＧＡ）とベースバンド（ＢＢ）ＶＧＡの例示的な構造を示す概略図とブロック図の組み合わせである。 ＩＦＶＧＡとＢＢＶＧＡの別の例示的な構造を示す概略図とブロック図の組み合わせである。 ＩＦＶＧＡとＢＢＶＧＡの別の例示的な構造を示す概略図とブロック図の組み合わせである。 図１Ｂに示すＩＦＶＧＡと同様に構成された、一般化した可変利得増幅器（ＶＧＡ）の概略図である。 供給電圧の変動の結果としての、利得（デシベル（ｄＢ））と差動入力制御電圧との関係を示す、グラフによる表示である。 供給電圧の変動と、差動入力制御電圧の関数としての、図４Ａに関連する組み合わせられたＶＧＡシステムの利得との関係を示す、グラフによる表示である。 簡略化したポータブルトランシーバーを示すブロック図である。 図５に示すポータブルトランシーバーの送信セクションのブロック図である。 図６に示す送信セクションのＩＦＶＧＡとＢＢＶＧＡの１実施形態を示すブロック図である。 図６に示す送信セクションのＩＦＶＧＡとＢＢＶＧＡの１実施形態を示すブロック図である。 図７Ａに示すＩＦＶＧＡの実施形態と同様に構成されたＩＦＶＧＡの第１のバイアス印加方式の実施形態の概略図である。 図７Ａに示すＩＦＶＧＡの実施形態と同様に構成されたＩＦＶＧＡの第２のバイアス印加方式の実施形態の概略図である。 マルチステージＩＦＶＧＡ制御構造の実施形態を示す概略図とブロック図の組み合わせである。 図６に示す送信セクションのＩＦＶＧＡとＢＢＶＧＡの別の実施形態を示す概略図とブロック図の組み合わせである。 図６に示す送信セクションのＩＦＶＧＡとＢＢＶＧＡの別の実施形態を示す概略図とブロック図の組み合わせである。 供給電圧の変動と、差動入力制御電圧の関数としての、ＩＦＶＧＡとＢＢＶＧＡを含むＶＧＡシステムの利得との関係を示すグラフによる表示である。 供給電圧の変動と、差動入力制御電圧の関数としての、図１１Ａに関連するＶＧＡシステムの利得との関係を示すグラフによる表示である。 ＩＦＶＧＡとＢＢＶＧＡを含む別の例示的なＶＧＡシステムの、供給電圧の変動に加えて製造プロセスの変動と周囲温度の変動との関係を示すグラフによる表示である。 ＩＦＶＧＡとＢＢＶＧＡを含む別の例示的なＶＧＡシステムの、供給電圧の変動に加えて製造プロセスの変動と周囲温度の変動との関係を示すグラフによる表示である。
符号の説明
６５０ ＩＦＶＧＡ
６９０ ＢＢＶＧＡ
７０４、７０６ 差動対トランジスタ
７１０ 制御端末
７１６ コレクタ負荷
７１８ 制御端末

Claims (10)

  1. 可変利得増幅器（６５０）を含む増幅器システム（６５０、６９０）であって、前記可変利得増幅器が、
    差動対トランジスタ（７０４、７０６）と、
    前記差動対トランジスタに連結した縮退要素（７０８）と、
    前記縮退要素と同様のタイプで、前記差動対トランジスタに連結するコレクタ負荷（７１６）と、を有し、前記可変利得増幅器の利得が、ゼロボルトに等しい差動入力制御電圧での前記縮退要素に対する前記コレクタ負荷の物理的寸法比によって決定される、増幅器システム。
  2. 前記縮退要素（７０８）の抵抗を変動させる第１の制御電圧（７１０）と、前記コレクタ負荷（７１６）の抵抗を変動させる第２の制御電圧（７１８）をさらに含み、前記第１の制御電圧と前記第２の制御電圧が前記差動入力制御電圧から得られる、請求項１記載のシステム。
  3. 前記第１の制御電圧（７１０）が前記第２の制御電圧（７１８）と逆の極性である、請求項２記載のシステム。
  4. 前記第１の制御電圧（７１０）がゼロに等しく前記第２の制御電圧（７１８）がゼロボルトに等しい場合、前記可変利得増幅器（６５０）の利得はほぼ一定である、請求項２記載のシステム。
  5. 第２の差動対トランジスタ（図７Ｂ）と、
    前記第２の差動対トランジスタに連結する第２の縮退要素（７２８）と、
    前記第２の差動対トランジスタに連結する第２のコレクタ負荷（７３６）と、
    を有する第２の可変利得増幅器（６９０）をさらに含み、
    前記第２の可変利得増幅器の利得が、ゼロボルトに等しい第２の差動入力制御電圧での前記第２の縮退要素に対する前記第２のコレクタ負荷の物理的寸法比によって決定される、請求項１記載のシステム。
  6. 前記可変利得増幅器（６５０）と前記第２の可変利得増幅器（６９０）の利得の合計が、ゼロボルトの前記第２の差動入力制御電圧でほぼ一定である、請求項５記載のシステム。
  7. 差動対回路（７０４、７０６）に入力信号を与えるステップと、
    前記差動対回路に縮退抵抗要素（７０８）とコレクタ負荷抵抗要素（７１６）を装てんするステップと、
    第１の制御電圧（７１０）を前記縮退抵抗要素に印加するステップと、
    前記第１の制御電圧とは逆の極性の第２の制御電圧（７１８）を前記コレクタ負荷抵抗要素に印加するステップと、
    前記コレクタ負荷抵抗要素とほぼ同じタイプになるように前記縮退抵抗要素を構成するステップと、を含む可変利得増幅器（６５０、６９０）の作動方法であって、
    前記可変利得増幅器の利得が、ゼロボルトに等しい差動入力制御電圧での前記コレクタ負荷抵抗要素の前記縮退抵抗要素に対する物理的寸法比によって決定される、可変利得増幅器の作動方法。
  8. 第２の可変利得増幅器（６９０）に対する提供、装てん、印加および構成のステップをさらに含む、請求項７記載の方法。
  9. 前記第２の可変利得増幅器（６９０）の利得が前記可変利得増幅器（６５０）の利得に反比例するようにするステップをさらに含む、請求項８記載の方法。
  10. 前記第２の可変利得増幅器（６９０）を前記可変利得増幅器（６５０）のフィードバックループに配置するステップをさらに含む、請求項８記載の方法。
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