JP7306218B2 - 利得可変差動増幅回路 - Google Patents

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Description

本開示の例示的実施形態は、利得可変差動増幅回路に関する。
特許文献１には、可変利得型差動増幅器に係る技術が開示されている。可変利得型差動増幅器において、一対のトランジスタのそれぞれのコレクタは、抵抗を介して電源端子に接続されている。一対のトランジスタのそれぞれのエミッタは、抵抗を介して接地端子に接続されている。一対のトランジスタのそれぞれのエミッタの間には、シャント抵抗、ＦＥＴ、シャント抵抗が直列に接続されている。ＦＥＴのゲートは、抵抗を介して制御端子に接続されている。二つのシャント抵抗およびＦＥＴは、可変抵抗回路を構成する。
特開２００４－３０４７７５号公報 特開昭５８－２０４６１４号公報 特開平１１－５０９７１１号公報 特開２００３－１６８９３７号公報 特開２００３－１６８９３８号公報 特開２００３－２４３９５１号公報 特開２０１１－２０５４７０号公報 特開昭６３－１７５５１０号公報
特許文献１の可変利得型差動増幅器等の利得可変差動増幅回路は、一対の相補信号（差動入力信号）の入力に応じて、一対の相補信号（差動出力信号）の出力を行い得る。差動入力信号に対する差動出力信号の増幅率（利得）は、利得調整信号に応じて調整され得る。このような利得可変差動増幅回路の場合、入力信号に対する出力信号の線形性が要求され得る。しかしながら、差動入力の一方にのみ単一の入力信号が入力され、差動入力の他方に一定電圧の基準信号が入力されるときには、差動入力信号が入力されるときと回路動作が異なることにより線形性が劣化する場合がある。本開示は、利得可変差動増幅回路において、単一の入力に対する差動出力の線形性を向上し得る技術を提供する。
一つの例示的実施形態において、利得可変差動増幅回路が開示されている。利得可変差動増幅回路は、差動対トランジスタと、電界効果トランジスタと、第１電流源と、第２電流源と、制御回路とを備える。差動対トランジスタは、それぞれ、制御端子と第１電流端子と第２電流端子とを有する。電界効果トランジスタは、ゲートと、一対の差動対トランジスタの一方の第１電流端子に接続された第１端子と、一対の差動対トランジスタの他方の第１電流端子に接続された第２端子と、を有する。第１電流源は、一対の差動対トランジスタの一方の第１電流端子に第１電流を供給する。第２電流源は、一対の差動対トランジスタの他方の第１電流端子に第２電流を供給する。制御回路は、電界効果トランジスタのゲートに入力されるゲート電位を調整して電界効果トランジスタの第１端子と電界効果トランジスタの第２端子との間の抵抗値を制御する。一対の差動対トランジスタの一方の制御端子は、単一の入力信号を受ける。一対の差動対トランジスタの他方の制御端子は、基準信号を受ける。一対の差動対トランジスタの一方の第２電流端子と一対の差動対トランジスタの他方の第２電流端子は、単一の入力信号に応じて差動出力信号を生成する。制御回路は、第１抵抗素子と、第２抵抗素子と、第３抵抗素子と、利得制御電流源と、を備える。第１抵抗素子の一端は、電界効果トランジスタの第１端子に接続される。第２抵抗素子の一端は、電界効果トランジスタの第２端子に接続される。第１抵抗素子の他端は、第２抵抗素子の他端に接続される。第３抵抗素子は、第１抵抗素子の他端と第２抵抗素子の他端との接続点と、電界効果トランジスタのゲートと、の間に接続される。利得制御電流源は、利得調整信号を受けて、利得調整信号に応じた利得制御電流を第３抵抗素子に供給する。第１抵抗素子の抵抗値は、第２抵抗素子の抵抗値と同じ値に設定されている。
本開示によれば、利得可変差動増幅回路において、単一の入力に対する差動出力の線形性を向上し得る。
一つの例示的実施形態に係る利得可変差動増幅回路の構成を示す図である。 図１に示す利得可変差動増幅回路の具体的な構成を例示する図である。 図１に示す利得可変差動増幅回路の具体的な構成を例示する図である。 図１に示す利得可変差動増幅回路の具体的な構成を例示する図である。 図１に示す利得可変差動増幅回路の具体的な構成を例示する図である。 図１に示す利得可変差動増幅回路の具体的な構成を例示する図である。 図２～図６のそれぞれに示す制御回路の電流源の具体的な構成を例示する図である。 図１～図６のそれぞれに示す利得可変回路の動作を説明するための図である。
［例示的実施形態の説明］
以下、種々の例示的実施形態について説明する。一つの例示的実施形態において、利得可変回路が開示されている。利得可変差動増幅回路は、差動対トランジスタと、電界効果トランジスタと、第１電流源と、第２電流源と、制御回路とを備える。差動対トランジスタは、それぞれ、制御端子と第１電流端子と第２電流端子とを有する。電界効果トランジスタは、ゲートと、一対の差動対トランジスタの一方の第１電流端子に接続された第１端子と、一対の差動対トランジスタの他方の第１電流端子に接続された第２端子と、を有する。第１電流源は、一対の差動対トランジスタの一方の第１電流端子に第１電流を供給する。第２電流源は、一対の差動対トランジスタの他方の第１電流端子に第２電流を供給する。制御回路は、電界効果トランジスタのゲートに入力されるゲート電位を調整して電界効果トランジスタの第１端子と電界効果トランジスタの第２端子との間の抵抗値を制御する。一対の差動対トランジスタの一方の制御端子は、単一の入力信号を受ける。一対の差動対トランジスタの他方の制御端子は、基準信号を受ける。一対の差動対トランジスタの一方の第２電流端子と一対の差動対トランジスタの他方の第２電流端子は、単一の入力信号に応じて差動出力信号を生成する。制御回路は、第１抵抗素子と、第２抵抗素子と、第３抵抗素子と、利得制御電流源と、を備える。第１抵抗素子の一端は、電界効果トランジスタの第１端子に接続される。第２抵抗素子の一端は、電界効果トランジスタの第２端子に接続される。第１抵抗素子の他端は、第２抵抗素子の他端に接続される。第３抵抗素子は、第１抵抗素子の他端と第２抵抗素子の他端との接続点と、電界効果トランジスタのゲートと、の間に接続される。利得制御電流源は、利得調整信号を受けて、利得調整信号に応じた利得制御電流を第３抵抗素子に供給する。第１抵抗素子の抵抗値は、第２抵抗素子の抵抗値と同じ値に設定されている。
一つの例示的実施形態において、制御回路は、キャパシタをさらに備える。キャパシタは、第３抵抗素子に並列に接続されている。
一つの例示的実施形態において、制御回路は、第４抵抗素子をさらに備える。第４抵抗素子は、第３抵抗素子、キャパシタ、および利得制御電流源の接続点と、電界効果トランジスタのゲートとの間に接続される。
一つの例示的実施形態において、制御回路は、第４抵抗素子をさらに備える。第４抵抗素子は、第３抵抗素子と利得制御電流源との接続点と、電界効果トランジスタのゲートとの間に接続される。
一つの例示的実施形態において、制御回路は、キャパシタをさらに備える。キャパシタは、第３抵抗素子と第４抵抗素子との直列回路に並列に接続されている。
一つの例示的実施形態において、第１電流の大きさは、第２電流の大きさと同じ値に設定されている。
一つの例示的実施形態において、一対の差動対トランジスタの一方の電気的特性は、一対の差動対トランジスタの他方の電気的特性と同じとなるように設定されている。
一つの例示的実施形態において、利得制御電流源は、第１電界効果トランジスタ、第２電界効果トランジスタ、第３電界効果トランジスタ、第４電界効果トランジスタ、および第５電界効果トランジスタと、第３電流源とを備える。第１電界効果トランジスタのゲートは、一定の電圧信号が入力される。第２電界効果トランジスタのゲートには、利得調整信号を受ける。第１電界効果トランジスタおよび第２電界効果トランジスタのそれぞれのソースは、第３電流源に電気的に接続される。第３電界効果トランジスタおよび第１電界効果トランジスタのそれぞれのドレインは、互いに電気的に接続される。第４電界効果トランジスタおよび第２電界効果トランジスタのそれぞれのドレインは、互いに電気的に接続される。第３電界効果トランジスタ、第４電界効果トランジスタ、および第５電界効果トランジスタのそれぞれのソースは、互いに電気的に接続される。第３電界効果トランジスタのゲートおよびドレインは、互いに電気的に接続される。第４電界効果トランジスタのゲートおよびドレインは、互いに電気的に接続される。第５電界効果トランジスタおよび第３電界効果トランジスタのそれぞれのゲートは、互いに電気的に接続される。第５電界効果トランジスタのドレインは、利得制御電流を生成する。
［例示的実施形態の詳細］
以下、図面を参照して種々の例示的実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
図１を参照して、一つの例示的実施形態に係る利得可変差動増幅回路１の構成を説明する。利得可変差動増幅回路１は、入力端子ＩＮ１、ＩＮ２と出力端子ＯＵＴ１、ＯＵＴ２と差動回路ＤＳと電流源ＣＳ１（第１電流源）と電流源ＣＳ２（第２電流源）と制御回路ＣＮＴと抵抗素子Ｒｃ１と抵抗素子Ｒｃ２とを備える。差動回路ＤＳは、トランジスタＴａ１とトランジスタＴａ２とトランジスタＴ（電界効果トランジスタ）とを備える。
トランジスタＴａ１のベース（制御端子）は、入力端子ＩＮ１に電気的に接続される。トランジスタＴａ２のベースは、入力端子ＩＮ２に電気的に接続される。一実施形態において、例えばトランジスタＴａ１のベースには単一の入力信号Ｖｉｎが入力端子ＩＮ１を介して入力され、トランジスタＴａ２のベースには一定の電圧値に設定された基準信号Ｖｒｅｆ（基準電圧）が入力端子ＩＮ２を介して入力される。
トランジスタＴａ１のコレクタ（第２電流端子）は、抵抗素子Ｒｃ１を介して電源Ｖｃｃに電気的に接続される。トランジスタＴａ２のコレクタは、抵抗素子Ｒｃ２を介して電源Ｖｃｃに電気的に接続される。電源Ｖｃｃは、トランジスタＴａ１およびトランジスタＴａ２にトランジスタ動作に必要な電圧（例えばエミッタ・コレクタ間電圧）を供給する。
トランジスタＴａ１のコレクタは、出力端子ＯＵＴ１に電気的に接続される。トランジスタＴａ２のコレクタは、出力端子ＯＵＴ２に電気的に接続される。トランジスタＴａ１のコレクタおよびトランジスタＴａ２のコレクタからは、単一の入力信号である入力信号Ｖｉｎに応じて差動出力信号Ｖｄｉｆｆが出力される。差動出力信号Ｖｄｉｆｆの電圧は、例えば出力端子ＯＵＴ１における電圧と出力端子ＯＵＴ２における電圧との差に等しい。トランジスタＴａ１とトランジスタＴａ２は、一対の差動対トランジスタとして同じ電気的特性を有することが好ましい。
トランジスタＴのドレイン（第２端子）は、例えばトランジスタＴａ１のエミッタ（第１電流端子）に電気的に接続される。その場合、トランジスタＴのソース（第１端子）は、トランジスタＴａ２のエミッタに電気的に接続される。
なお、それとは反対に、トランジスタＴのソースがトランジスタＴａ１のエミッタ（第１電流端子）に電気的に接続され、トランジスタＴのドレインが、トランジスタＴａ２のエミッタに電気的に接続されてもよい。トランジスタＴは、可変抵抗素子として使用されるため、ドレインとソースを入れ替えても電気的特性は変わらないことが好ましい。例えば、トランジスタＴの構造において、ゲートを中心としてドレインとソースの形状が左右対称であることが好ましい。
制御回路ＣＮＴは、トランジスタＴのゲートに電気的に接続される。制御回路ＣＮＴは、トランジスタＴのドレインとソースとに電気的に接続される。制御回路ＣＮＴは、トランジスタＴのドレインの電位とソースの電位との中間電位を基準電位（調整電圧基準電位）として、トランジスタＴのゲートに抵抗値調整電圧を印加する。
制御回路ＣＮＴは、利得調整信号Ｖａｍｐを受ける。利得調整信号Ｖａｍｐは、例えば、入力信号Ｖｉｎの振幅または差動出力信号Ｖｄｉｆｆの振幅に応じて調整される電圧信号である。制御回路ＣＮＴは、利得調整信号Ｖａｍｐの大きさに応じてトランジスタＴのゲートに印加する抵抗値調整電圧（ゲート電位）を調整する。制御回路ＣＮＴは、抵抗値調整電圧を調整してトランジスタＴのドレインとソースの間の抵抗値を制御する。抵抗値調整電圧を所定の電圧値（例えばトランジスタＴの閾値電圧）よりも大きい値に設定し抵抗値調整電圧を増減することで、トランジスタＴのソース・ドレイン間の抵抗（オン抵抗）が増減する。トランジスタＴのオン抵抗が変化することによって利得可変差動増幅回路１の利得が変化する。制御回路ＣＮＴは、抵抗値調整電圧を調節しつつ、トランジスタＴのゲートに印加する抵抗値調整電圧の基準電位となる調整電圧基準電位を、トランジスタＴのドレインにおける電位（ドレイン電位）とトランジスタＴのソースにおける電位（ソース電位）との平均値となるように生成する。
調整電圧基準電位は、トランジスタＴのドレイン電位とソース電位の変動に応じて変動し得る。調整電圧基準電位が変動しても抵抗値調整電圧は調整電圧基準電位を基準として一定電圧としてトランジスタＴのゲートに印加される。抵抗値調整電圧が変動するとトランジスタＴのオン抵抗が変動し、利得可変差動増幅回路１の利得が変動するため、抵抗値調整電圧は利得調整信号Ｖａｍｐによって調整された値に一定に保たれることが好ましい。
電流源ＣＳ１は、トランジスタＴａ１のエミッタに電気的に接続される。電流源ＣＳ２は、トランジスタＴａ２のエミッタに電気的に接続される。電流源ＣＳ１、ＣＳ２は、トランジスタＴａ１、Ｔａ２にそれぞれ一定値の電流を供給する。例えば、電流源ＣＳ１は、一定値の電流（第１電流）をトランジスタＴａ１のエミッタからグランドに向けて流し、電流源ＣＳ２は、一定値の電流（第２電流）をトランジスタＴａ２のエミッタからグランドに向けて流す。電流源ＣＳ１およびＣＳ２は、同じ大きさの電流を供給してもよい。
トランジスタＴａ１およびトランジスタＴａ２は、例えば、ＮＰＮ型バイポーラトランジスタであり得る。トランジスタＴは、例えば、ＭＯＳトランジスタ（MOS：Metal Oxide Semiconductor）であり得る。
このように、利得可変差動増幅回路１では、利得調整信号Ｖａｍｐの大きさに応じた抵抗値調整電圧の調節が行われる。抵抗値調整電圧が調節されることによって、トランジスタＴａ１とトランジスタＴａ２とのそれぞれのエミッタ間に接続されたトランジスタＴの抵抗（オン抵抗）が調節される。従って、利得可変差動増幅回路１では、入力信号Ｖｉｎまたは差動出力信号Ｖｄｉｆｆの大きさに応じた利得の変更調整が可能となる。また、利得可変差動増幅回路１では、トランジスタＴのゲートに印加される抵抗値調整電圧の基準電位（調整電圧基準電位）がドレイン電位とソース電位との平均値となるように生成され得る。この場合、単一の入力信号Ｖｉｎの変化に応じてトランジスタＴのドレイン電位とソース電位とが変化するが、トランジスタＴにおいてゲートとドレインとの間の電圧の振幅とゲートとソースとの間の電圧の振幅とが概ね等しくなる。従って、単一の入力に対して差動出力信号Ｖｄｉｆｆの歪が低減され得る。トランジスタＴのゲートに印加される抵抗値調整電圧は、調整電圧基準電位に対して一定電圧となるように設定されている。従って、入力信号Ｖｉｎが変化してもトランジスタＴのオン抵抗は一定値に保たれる。なお、調整電圧基準電位は、入力信号Ｖｉｎの変化に応じてトランジスタＴのドレイン電位およびソース電位が変化するため時間とともに変動する。従って、トランジスタＴのゲートに印加される抵抗値調整電圧は、グランドを基準電位としたときには入力信号Ｖｉｎの変化に応じて時間とともに変動する。すなわち、トランジスタＴのゲートに印加されるゲート電圧は、グランドを基準電位としたとき、調整電圧基準電位が上下に変動するのと共に同様に上下に変動し、ゲート電位と調整電圧基準電位との差は一定の抵抗値調整電圧となるように保たれる。
図１に示す制御回路ＣＮＴは、例えば、図２示す制御回路ＣＮＴ１、図３に示す制御回路ＣＮＴ２、図４に示す制御回路ＣＮＴ３、図５に示す制御回路ＣＮＴ４、図６に示す制御回路ＣＮＴ５の何れかであり得る。
まず、図２に示す制御回路ＣＮＴ１の構成を説明する。制御回路ＣＮＴ１は、抵抗素子Ｒｅ１（第１抵抗素子）、抵抗素子Ｒｅ２（第２抵抗素子）、抵抗素子Ｒｃｎｔ（第３抵抗素子）、および抵抗素子Ｒｇ（第４抵抗素子）を備える。制御回路ＣＮＴ１は、キャパシタＣｃｎｔと、利得制御電流源Ｓｃｎｔとを備える。
抵抗素子Ｒｅ１と抵抗素子Ｒｅ２とは、トランジスタＴのドレインとソースとの間に、互いに直列に電気的に接続される。例えば、トランジスタＴのドレインと抵抗素子Ｒｅ１の一端とが接続され、トランジスタＴのソースと抵抗素子Ｒｅ２の一端とが接続され、抵抗素子Ｒｅ１の他端と抵抗素子Ｒｅ２の他端とが接続される。抵抗素子Ｒｅ１の抵抗値および抵抗素子Ｒｅ２の抵抗値は、同一となるように設定される。抵抗素子Ｒｅ１および抵抗素子Ｒｅ２の接続点は、調整電圧基準電位を生成する。
抵抗素子ＲｃｎｔとキャパシタＣｃｎｔとは、抵抗素子Ｒｅ１および抵抗素子Ｒｅ２の接続点と利得制御電流源Ｓｃｎｔとの間、さらに、抵抗素子Ｒｅ１および抵抗素子Ｒｅ２の接続点とトランジスタＴのゲートとの間において、互いに並列に電気的に接続される。抵抗素子Ｒｇは、利得制御電流源Ｓｃｎｔ、抵抗素子Ｒｃｎｔ、およびキャパシタＣｃｎｔの接続点と、トランジスタＴのゲートとの間に、電気的に接続される。利得制御電流源Ｓｃｎｔは、利得調整信号Ｖａｍｐを受けて、抵抗素子Ｒｃｎｔに利得調整信号Ｖａｍｐに応じた利得制御電流Ｉｃｎｔを供給する。抵抗素子Ｒｃｎｔに利得制御電流Ｉｃｎｔが流れることによって、抵抗素子Ｒｃｎｔの両端に抵抗値調整電圧が生成される。抵抗値調整電圧は、抵抗素子Ｒｅ１および抵抗素子Ｒｅ２の接続点に生成された調整電圧基準電位を基準としてトランジスタＴのゲートに抵抗素子Ｒｇを介して印加される。トランジスタＴはＭＯＳトランジスタなので、入力インピーダンスが高いためにトランジスタＴのゲートには直流電流はほとんど流れ込まず、抵抗素子Ｒｇには直流電圧は発生しない。従って、抵抗素子Ｒｃｎｔによって生成された抵抗値調整電圧は、そのままトランジスタＴのゲートに印加される。
図３に示す制御回路ＣＮＴ２の構成を説明する。制御回路ＣＮＴ２は、制御回路ＣＮＴ１を構成する回路素子のうちキャパシタＣｃｎｔが除かれている点において、制御回路ＣＮＴ１と異なる。制御回路ＣＮＴ２は、抵抗素子Ｒｅ１、抵抗素子Ｒｅ２、抵抗素子Ｒｃｎｔ、および抵抗素子Ｒｇと、利得制御電流源Ｓｃｎｔとを備える。
抵抗素子Ｒｅ１と抵抗素子Ｒｅ２とは、トランジスタＴドレインとソースとの間に、互いに直列に電気的に接続される。例えば、トランジスタＴのドレインと抵抗素子Ｒｅ１の一端とが接続され、トランジスタＴのソースと抵抗素子Ｒｅ２の一端とが接続され、抵抗素子Ｒｅ１の他端と抵抗素子Ｒｅ２の他端とが接続される。抵抗素子Ｒｅ１の抵抗値および抵抗素子Ｒｅ２の抵抗値は、同一となるように設定される。抵抗素子Ｒｅ１および抵抗素子Ｒｅ２の接続点は、調整電圧基準電位を生成する。
抵抗素子Ｒｃｎｔは、抵抗素子Ｒｅ１および抵抗素子Ｒｅ２の接続点と利得制御電流源Ｓｃｎｔとの間、さらに、抵抗素子Ｒｅ１および抵抗素子Ｒｅ２の接続点とトランジスタＴのゲートとの間において、電気的に接続される。抵抗素子Ｒｇは、利得制御電流源Ｓｃｎｔおよび抵抗素子Ｒｃｎｔの接続点と、トランジスタＴのゲートとの間に、電気的に接続される。利得制御電流源Ｓｃｎｔは、利得調整信号Ｖａｍｐを受けて、抵抗素子Ｒｃｎｔに利得調整信号Ｖａｍｐに応じた利得制御電流Ｉｃｎｔを供給する。抵抗素子Ｒｃｎｔに利得制御電流Ｉｃｎｔが流れることによって、抵抗素子Ｒｃｎｔの両端に抵抗値調整電圧が生成される。抵抗値調整電圧は、抵抗素子Ｒｅ１および抵抗素子Ｒｅ２の接続点に生成された調整電圧基準電位を基準としてトランジスタＴのゲートに抵抗素子Ｒｇを介して印加される。
図４に示す制御回路ＣＮＴ３の構成を説明する。制御回路ＣＮＴ３は、制御回路ＣＮＴ１を構成する回路素子のうち抵抗素子Ｒｇが除かれている点において、制御回路ＣＮＴ１と異なる。制御回路ＣＮＴ３は、抵抗素子Ｒｅ１、抵抗素子Ｒｅ２、および抵抗素子Ｒｃｎｔと、キャパシタＣｃｎｔと、利得制御電流源Ｓｃｎｔとを備える。
抵抗素子Ｒｅ１と抵抗素子Ｒｅ２とは、トランジスタＴドレインとソースとの間に、互いに直列に電気的に接続される。例えば、トランジスタＴのドレインと抵抗素子Ｒｅ１の一端とが接続され、トランジスタＴのソースと抵抗素子Ｒｅ２の一端とが接続され、抵抗素子Ｒｅ１の他端と抵抗素子Ｒｅ２の他端とが接続される。抵抗素子Ｒｅ１の抵抗値および抵抗素子Ｒｅ２の抵抗値は、同一となるように設定される。抵抗素子Ｒｅ１および抵抗素子Ｒｅ２の接続点は、調整電圧基準電位を生成する。
抵抗素子ＲｃｎｔとキャパシタＣｃｎｔとは、抵抗素子Ｒｅ１および抵抗素子Ｒｅ２の接続点と利得制御電流源Ｓｃｎｔとの間、さらに、抵抗素子Ｒｅ１および抵抗素子Ｒｅ２の接続点とトランジスタＴのゲートとの間において、、互いに並列に電気的に接続される。トランジスタＴのゲートは、利得制御電流源Ｓｃｎｔ、抵抗素子Ｒｃｎｔ、およびキャパシタＣｃｎｔの接続点に電気的に接続される。
利得制御電流源Ｓｃｎｔは、利得調整信号Ｖａｍｐを受けて、抵抗素子Ｒｃｎｔに利得調整信号Ｖａｍｐに応じた利得制御電流Ｉｃｎｔを供給する。抵抗素子Ｒｃｎｔに利得制御電流Ｉｃｎｔが流れることによって、抵抗素子Ｒｃｎｔの両端に抵抗値調整電圧が生成される。抵抗値調整電圧は、抵抗素子Ｒｅ１および抵抗素子Ｒｅ２の接続点に生成された調整電圧基準電位を基準としてトランジスタＴのゲートに印加される。
図５に示す制御回路ＣＮＴ４の構成を説明する。制御回路ＣＮＴ４は、制御回路ＣＮＴ１を構成する回路素子のうちキャパシタＣｃｎｔおよび抵抗素子Ｒｇが除かれている点において、制御回路ＣＮＴ１と異なる。制御回路ＣＮＴ４は、抵抗素子Ｒｅ１、抵抗素子Ｒｅ２、および抵抗素子Ｒｃｎｔと、利得制御電流源Ｓｃｎｔとを備える。
抵抗素子Ｒｅ１と抵抗素子Ｒｅ２とは、トランジスタＴドレインとソースとの間に、互いに直列に電気的に接続される。例えば、トランジスタＴのドレインと抵抗素子Ｒｅ１の一端とが接続され、トランジスタＴのソースと抵抗素子Ｒｅ２の一端とが接続され、抵抗素子Ｒｅ１の他端と抵抗素子Ｒｅ２の他端とが接続される。抵抗素子Ｒｅ１の抵抗値および抵抗素子Ｒｅ２の抵抗値は、同一となるように設定される。抵抗素子Ｒｅ１および抵抗素子Ｒｅ２の接続点は、調整電圧基準電位を生成する。
抵抗素子Ｒｃｎｔは、抵抗素子Ｒｅ１および抵抗素子Ｒｅ２の接続点と利得制御電流源Ｓｃｎｔとの間、さらに、抵抗素子Ｒｅ１および抵抗素子Ｒｅ２の接続点とトランジスタＴのゲートとの間において、電気的に接続される。トランジスタＴのゲートは、利得制御電流源Ｓｃｎｔおよび抵抗素子Ｒｃｎｔの接続点に電気的に接続される。利得制御電流源Ｓｃｎｔは、利得調整信号Ｖａｍｐを受けて、抵抗素子Ｒｃｎｔに利得調整信号Ｖａｍｐに応じた利得制御電流Ｉｃｎｔを供給する。抵抗素子Ｒｃｎｔに利得制御電流Ｉｃｎｔが流れることによって、抵抗素子Ｒｃｎｔの両端に抵抗値調整電圧が生成される。抵抗値調整電圧は、抵抗素子Ｒｅ１および抵抗素子Ｒｅ２の接続点に生成された調整電圧基準電位を基準としてトランジスタＴのゲートに印加される。
図６に示す制御回路ＣＮＴ５の構成を説明する。制御回路ＣＮＴ５は、制御回路ＣＮＴ１を構成する回路素子のうちキャパシタＣｃｎｔの接続先が異なっている。制御回路ＣＮＴ５は、抵抗素子Ｒｅ１、抵抗素子Ｒｅ２、抵抗素子Ｒｃｎｔ、および抵抗素子Ｒｇと、キャパシタＣｃｎｔと、利得制御電流源Ｓｃｎｔとを備える。
抵抗素子Ｒｅ１と抵抗素子Ｒｅ２とは、トランジスタＴドレインとソースとの間に、互いに直列に電気的に接続される。例えば、トランジスタＴのドレインと抵抗素子Ｒｅ１の一端とが接続され、トランジスタＴのソースと抵抗素子Ｒｅ２の一端とが接続され、抵抗素子Ｒｅ１の他端と抵抗素子Ｒｅ２の他端とが接続される。抵抗素子Ｒｅ１の抵抗値および抵抗素子Ｒｅ２の抵抗値は、同一となるように設定される。抵抗素子Ｒｅ１および抵抗素子Ｒｅ２の接続点は、調整電圧基準電位を生成する。
抵抗素子Ｒｃｎｔは、抵抗素子Ｒｅ１および抵抗素子Ｒｅ２の接続点と利得制御電流源Ｓｃｎｔとの間、さらに、抵抗素子Ｒｅ１および抵抗素子Ｒｅ２の接続点とトランジスタＴのゲートとの間において、電気的に接続される。抵抗素子Ｒｇは、利得制御電流源Ｓｃｎｔおよび抵抗素子Ｒｃｎｔの接続点と、トランジスタＴのゲートとの間に、電気的に接続される。利得制御電流源Ｓｃｎｔは、利得調整信号Ｖａｍｐを受けて、抵抗素子Ｒｃｎｔに利得調整信号Ｖａｍｐに応じた利得制御電流Ｉｃｎｔを供給する。抵抗素子Ｒｃｎｔに利得制御電流Ｉｃｎｔが流れることによって、抵抗素子Ｒｃｎｔの両端に抵抗値調整電圧が生成される。抵抗値調整電圧は、抵抗素子Ｒｅ１および抵抗素子Ｒｅ２の接続点に生成された調整電圧基準電位を基準としてトランジスタＴのゲートに抵抗素子Ｒｇを介して印加される。
キャパシタＣｃｎｔは、抵抗素子Ｒｅ１および抵抗素子Ｒｅ２の接続点と、トランジスタＴのゲートとの間に、電気的に接続される。
図７を参照して、利得制御電流源Ｓｃｎｔの構成について説明する。利得制御電流源Ｓｃｎｔは、抵抗素子Ｒｃｎｔに供給する電流の増減を、例えば、単一の入力信号Ｖｉｎまたは差動出力信号Ｖｄｉｆｆの振幅の増減の逆になるように調節する。入力信号Ｖｉｎは、トランジスタＴａ１およびトランジスタＴａ２の何れかのベースに入力される信号である。図１には、一例として、単一の入力信号ＶｉｎがトランジスタＴａ１のベースに入力される場合が示されている。差動出力信号Ｖｄｉｆｆは、トランジスタＴａ１のコレクタおよびトランジスタＴａ２のコレクタから出力される差動信号である。
利得制御電流源Ｓｃｎｔは、トランジスタＴ１（第１電界効果トランジスタ）、トランジスタＴ２（第２電界効果トランジスタ）を備える。利得制御電流源Ｓｃｎｔは、さらに、例えば、トランジスタＴ３（第３電界効果トランジスタ）、トランジスタＴ４（第４電界効果トランジスタ）、およびトランジスタＴ５（第５電界効果トランジスタ）を備える。利得制御電流源Ｓｃｎｔは、さらに電流源ＣＳ３（第３電流源）を備える。
トランジスタＴ１およびトランジスタＴ２は、例えば、Ｎ型ＭＯＳトランジスタであり得る。トランジスタＴ１とトランジスタＴ２は、一対の差動対トランジスタとして同一の電気的特性を有することが好ましい。トランジスタＴ３、トランジスタＴ４、およびトランジスタＴ５は、例えば、Ｐ型ＭＯＳトランジスタであり得る。トランジスタＴ３とトランジスタＴ４は、一対の負荷素子として同一の電気的特性を有することが好ましい。
トランジスタＴ１のゲートには、外部から供給される一定電位Ｖｓｔ（一定の電圧信号）が入力される。一定電位Ｖｓｔは、外部から供給されても利得制御電流源Ｓｃｎｔ内で生成されてもよい。トランジスタＴ２のゲートには、利得調整信号Ｖａｍｐが入力される。トランジスタＴ１およびトランジスタＴ２のそれぞれのソースは、電流源ＣＳ３に電気的に接続される。電流源ＣＳ３は、一定の大きさの電流をトランジスタＴ１、Ｔ２に供給する。
トランジスタＴ３およびトランジスタＴ１のそれぞれのドレインは、互いに電気的に接続される。トランジスタＴ４およびトランジスタＴ２のそれぞれのドレインは、互いに電気的に接続される。トランジスタＴ３、トランジスタＴ４、およびトランジスタＴ５のそれぞれのソースは、互いに電気的に接続され、電源Ｖｃｃに電気的に接続される。電源Ｖｃｃは、トランジスタＴ３、トランジスタＴ４、トランジスタＴ５にトランジスタ動作に必要な電圧（例えば、ドレイン・ソース間電圧）を供給する。
トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４および電流源ＣＳ３は、差動増幅回路を構成する。利得調整信号Ｖａｍｐが一定電位Ｖｓｔよりも大きくなると、電流源ＣＳ３の供給する電流は、トランジスタＴ１、Ｔ３よりもトランジスタＴ２、Ｔ４に多く流れるようになり、トランジスタＴ３を流れる電流が減少するため、トランジスタＴ５から出力される利得制御電流Ｉｃｎｔは減少する。反対に、利得調整信号Ｖａｍｐが一定電位Ｖｓｔよりも小さくなると、電流源ＣＳ３の供給する電流は、トランジスタＴ２、Ｔ４よりもトランジスタＴ１、Ｔ３に多く流れるようになり、トランジスタＴ３を流れる電流が増加するため、トランジスタＴ５から出力される利得制御電流Ｉｃｎｔは増加する。従って、利得調整信号Ｖａｍｐが増加すると利得制御電流Ｉｃｎｔは減少し、利得調整信号Ｖａｍｐが減少すると利得制御電流Ｉｃｎｔは増加する。
トランジスタＴ３のゲートおよびドレインは、互いに電気的に接続される。トランジスタＴ４のゲートおよびドレインは、互いに電気的に接続される。トランジスタＴ５およびトランジスタＴ３のそれぞれのゲートは、互いに電気的に接続される。トランジスタＴ３およびトランジスタＴ５は、カレントミラー回路を構成する。第５電界効果トランジスタのドレインは、利得制御電流源Ｓｃｎｔの出力として利得制御電流Ｉｃｎｔを出力する。利得制御電流源Ｓｃｎｔの出力は、例えば抵抗素子Ｒｃｎｔを介して、抵抗素子Ｒｅ１および抵抗素子Ｒｅ２の接続点に電気的に接続される。
上述したように、抵抗素子Ｒｃｎｔに利得制御電流Ｉｃｎｔが流れることによって抵抗値調整電圧が生成される。抵抗値調整電圧は、抵抗素子Ｒｅ１および抵抗素子Ｒｅ２の接続点に生成される調整電圧基準電位を基準にしてトランジスタＴのゲートに印加される。例えば、図７に図示される利得制御電流源Ｓｃｎｔによると、利得調整信号Ｖａｍｐが大きくなると、利得制御電流Ｉｃｎｔは小さくなり、抵抗値調整電圧は小さくなってトランジスタＴのオン抵抗は大きくなる。それにより利得可変差動増幅回路１の利得は小さくなる。また、利得調整信号Ｖａｍｐが小さくなると、利得制御電流Ｉｃｎｔは大きくなり、抵抗値調整電圧は大きくなってトランジスタＴのオン抵抗は小さくなる。それにより利得可変差動増幅回路１の利得は大きくなる。例えば、単一の入力信号Ｖｉｎの振幅または差動出力信号Ｖｄｉｆｆの振幅の増加に対して利得調整信号Ｖａｍｐを増加するように設定すると、利得可変差動増幅回路１の利得を小さくするよう制御が働く。また、単一の入力信号Ｖｉｎの振幅または差動出力信号Ｖｄｉｆｆの振幅の減少に対して利得調整信号Ｖａｍｐを減少するように設定すると、利得可変差動増幅回路１の利得を大きくするよう制御が働く。従って、単一の入力信号Ｖｉｎの振幅または差動出力信号Ｖｄｉｆｆの振幅の増減と利得調整信号Ｖａｍｐの増減の関係を一致させておくことで、差動出力信号Ｖｄｉｆｆの振幅を一定の値に保つように自動的な利得の制御（自動利得制御）を行うことができる。
図８を参照して、図２に示す制御回路ＣＮＴ１、図３に示す制御回路ＣＮＴ２、図４に示す制御回路ＣＮＴ３がそれぞれ用いられた場合の利得可変差動増幅回路１の動作について説明する。図８に示す結果は、入力信号Ｖｉｎの強度（振幅）を基準にして得られた結果である。図８において、横軸は単一の入力信号Ｖｉｎの周波数［Ｈｚ］を表し、縦軸はトランジスタＴのゲートに印加されるゲート電位の強度（振幅）［ｄＢ］を表している。上述したように、単一の入力信号Ｖｉｎが変化したときに、調整電圧基準電位は変動し、それによってトランジスタＴのゲート電位も変動する。
図８において、曲線Ｇ１は、図２に示す制御回路ＣＮＴ１が用いられた場合に得られた結果である。図８において、曲線Ｇ２は、図３に示す制御回路ＣＮＴ２が用いられた場合に得られた結果である。図８において、曲線Ｇ３は、図４に示す制御回路ＣＮＴ３が用いられた場合に得られた結果である。
曲線Ｇ１に示すように、図２に示す制御回路ＣＮＴ１が用いられた場合には、比較的に広い周波数帯域（例えば、１０［ＧＨｚ］以上）にわたって、ゲート電位の振幅（強度）は、単一の入力信号Ｖｉｎの振幅（強度）０［ｄＢ］の概ね１／２の大きさの－６［ｄＢ］程度に維持され得る。これは、単一の入力信号Ｖｉｎの変化に応じて生じる調整電圧基準電位の変化が、単一の入力信号Ｖｉｎの強度（振幅）に対してほぼ１／２であり、それがそのままグランドを基準電位としたときのゲート電位の変化として現れることを表している。従って、図２に示す制御回路ＣＮＴ１が用いられた場合には、比較的に広い周波数帯域にわたって、調整電圧基準電位がトランジスタＴのドレイン電位およびソース電位の平均値として保たれ、トランジスタＴのオン抵抗が抵抗値調整電圧によって調整された抵抗値に維持される。それにより、利得可変差動増幅回路１から出力される差動出力信号Ｖｄｉｆｆの歪が十分に低減され、入力に対する出力の線形性が向上され得る。
また、曲線Ｇ２に示すように、図３に示す制御回路ＣＮＴ２が用いられた場合には、０．１［ＧＨｚ］以下の周波数帯域、および、１０［ＧＨｚ］以上の周波数帯域において、ゲート電圧の振幅（強度）は、入力信号Ｖｉｎの振幅（強度）０［ｄＢ］の概ね１／２の大きさの－６［ｄＢ］程度に維持され得る。従って、図３に示す制御回路ＣＮＴ２が用いられた場合には、例えば単一の入力信号Ｖｉｎの基本周波数が０．１［ＧＨｚ］以下の周波数帯域、および、１０［ＧＨｚ］以上の周波数帯域において制限されるとき、利得可変差動増幅回路１から出力される差動出力信号Ｖｄｉｆｆの歪が十分に低減され、入力に対する出力の線形性が向上され得る。
曲線Ｇ１と曲線Ｇ２とでこのような周波数特性の差が現れるのは、抵抗素子Ｒｅ１および抵抗素子Ｒｅ２の接続点に抵抗素子Ｒｃｎｔを接続しているが、それに伴って寄生容量が付加されることに起因する。例えば、図８の結果において、抵抗素子Ｒｃｎｔの抵抗値を５［ＫΩ］としたときに、抵抗素子Ｒｅ１および抵抗素子Ｒｅ２の接続点と抵抗素子Ｒｃｎｔとの接続に容量値１［ｐＦ］程度の寄生容量Ｃｐが発生し得る。寄生容量Ｃｐによって、入力信号Ｖｉｎの周波数が高くなると、寄生容量Ｃｐの充放電の影響によってトランジスタＴのゲート電位の変化が調整電圧基準電位の変化に追いつかなくなり、抵抗値調整電圧が所定の値からずれてしまう。曲線Ｇ２は、そのような劣化が０．１［ＧＨｚ］以上で起きていることを示している。曲線Ｇ２は、１.５［ＧＨｚ］辺りから再び大きくなるが、それはトランジスタＴのドレイン電位とソース電位の変動がトランジスタＴのゲート・ドレイン間容量Ｃｇｄとゲート・ソース間容量Ｃｇｓを介してゲートに伝達されることによる。制御回路ＣＮＴ１は、抵抗素子Ｒｃｎｔに並列にキャパシタＣｃｎｔが接続されている。このキャパシタＣｃｎｔによって調整電圧基準電位の変動がゲート電位に伝達されることにより、曲線Ｇ１は１０［ＧＨｚ］以上まで抵抗値調整電圧を所定の値に保つことができる。
また、曲線Ｇ３に示すように、図４に示す制御回路ＣＮＴ３が用いられた場合には、１０［ＧＨｚ］以下の周波数帯域において、ゲート電位の振幅（強度）は、入力信号Ｖｉｎの振幅（強度）の概ね１／２の大きさの－６［ｄＢ］程度に維持され得る。従って、図４に示す制御回路ＣＮＴ３が用いられた場合には、１０［ＧＨｚ］以下の周波数帯域において、利得可変差動増幅回路１から出力される差動出力信号Ｖｄｉｆｆの歪が十分に低減され、入力に対する出力の線形性が向上され得る。
なお、曲線Ｇ３は、周波数が２０［ＧＨｚ］を超えると急激にゲート電位の振幅（強度）が低下することを示している。これは、制御回路ＣＮＴ３では、制御回路ＣＮＴ２と同様にゲート・ドレイン間容量Ｃｇｄとゲート・ソース間容量Ｃｇｓを介してトランジスタＴのドレイン電位とソース電位の変動がゲートに伝達されているのが、上述の寄生容量Ｃｐを介してグランドに向けてリーク電流が流れてそのようなゲート電位の変動が抑制されてしまうことによる。制御回路ＣＮＴ１は、抵抗素子ＲｃｎｔとキャパシタＣｃｎｔとの接続点とトランジスタＴのゲートとの間に抵抗素子Ｒｇを備えているため、リーク電流が抑えられ、周波数１０［ＧＨｚ］を超えてもゲート電位の振幅（強度）の急激な減少が抑えられる。例えば、単一の入力信号Ｖｉｎの周波数が１０［ＧＨｚ］未満であれば、制御回路ＣＮＴ３のように抵抗素子Ｒｇは省いてもよく、単一の入力信号Ｖｉｎの周波数が１０［ＧＨｚ］を超える場合は、制御回路ＣＮＴ１のように抵抗素子Ｒｇを備えていた方が好ましい。
図５に示す制御回路ＣＮＴ４が用いられた場合には、制御回路ＣＮＴ１に対して上述のキャパシタＣｃｎｔおよび抵抗素子Ｒｃｎｔが除かれており、制御回路ＣＮＴ２と同様に、例えば単一の入力信号Ｖｉｎの基本周波数が０．１［ＧＨｚ］以下の周波数帯域のとき、利得可変差動増幅回路１から出力される差動出力信号Ｖｄｉｆｆの歪が十分に低減され、入力に対する出力の線形性が向上され得る。上述したように、抵抗素子Ｒｇは周波数１０［ＧＨｚ］以上で作用するため、省くことができる。
図６に示す制御回路ＣＮＴ５が用いられた場合には、抵抗素子Ｒｇを介さずに、抵抗素子Ｒｅ１および抵抗素子Ｒｅ２の接続点とトランジスタＴのゲートとがキャパシタＣｃｎｔによって電気的に結合される。それにより、調整電圧基準電位の変動を直接、ゲート電位に伝達することができ、抵抗値調整電圧について制御回路ＣＮＴ１と同様の周波数以上まで一定値に維持されることが期待できる。
以上、種々の例示的実施形態について説明してきたが、上述した例示的実施形態に限定されることなく、様々な省略、置換、及び変更がなされてもよい。また、異なる実施形態における要素を組み合わせて他の実施形態を形成することが可能である。
以上の説明から、本開示の種々の実施形態は、説明の目的で本明細書で説明されており、本開示の範囲及び主旨から逸脱することなく種々の変更をなし得ることが、理解されるであろう。したがって、本明細書に開示した種々の実施形態は限定することを意図しておらず、真の範囲と主旨は、添付の特許請求の範囲によって示される。
１…利得可変差動増幅回路、Ｃｃｎｔ…キャパシタ、ＣＮＴ，ＣＮＴ１，ＣＮＴ２，ＣＮＴ３，ＣＮＴ４，ＣＮＴ５…制御回路、ＣＳ１，ＣＳ２，ＣＳ３…電流源、ＤＳ…差動回路、Ｇ１，Ｇ２，Ｇ３…曲線、Ｉｃｎｔ…利得制御電流、ＩＮ１，ＩＮ２…入力端子、ＯＵＴ１，ＯＵＴ２…出力端子、Ｒｃ１，Ｒｃ２，Ｒｅ１，Ｒｅ２，Ｒｇ，Ｒｃｎｔ…抵抗素子、Ｓｃｎｔ…利得制御電流源、Ｔ，Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔａ１，Ｔａ２…トランジスタ、Ｖａｍｐ…利得調整信号、Ｖｃｃ…電源、Ｖｄｉｆｆ…差動出力信号、Ｖｉｎ…入力信号、Ｖｒｅｆ…基準信号。

Claims (8)

  1. それぞれ、制御端子と第１電流端子と第２電流端子とを有する一対の差動対トランジスタと、
    ゲートと、前記一対の差動対トランジスタの一方の第１電流端子に接続された第１端子と、前記一対の差動対トランジスタの他方の第１電流端子に接続された第２端子と、を有する電界効果トランジスタと、
    前記一対の差動対トランジスタの一方の第１電流端子に第１電流を供給する第１電流源と、
    前記一対の差動対トランジスタの他方の第１電流端子に第２電流を供給する第２電流源と、
    前記電界効果トランジスタのゲートに入力されるゲート電位を調整して前記電界効果トランジスタの第１端子と前記電界効果トランジスタの第２端子との間の抵抗値を制御する制御回路と、
    を備え、
    前記一対の差動対トランジスタの一方の制御端子は、単一の入力信号を受け、
    前記一対の差動対トランジスタの他方の制御端子は、基準信号を受け、
    前記一対の差動対トランジスタの一方の第２電流端子と前記一対の差動対トランジスタの他方の第２電流端子は、前記単一の入力信号に応じて差動出力信号を生成し、
    前記制御回路は、第１抵抗素子と、第２抵抗素子と、第３抵抗素子と、利得制御電流源と、を備え、
    前記第１抵抗素子の一端は、前記電界効果トランジスタの第１端子に接続され、
    前記第２抵抗素子の一端は、前記電界効果トランジスタの第２端子に接続され、
    前記第１抵抗素子の他端は、前記第２抵抗素子の他端に接続され、
    前記第３抵抗素子は、前記第１抵抗素子の他端と前記第２抵抗素子の他端との接続点と、前記電界効果トランジスタのゲートと、の間に接続され、
    前記利得制御電流源は、利得調整信号を受けて、前記利得調整信号に応じた利得制御電流を前記第３抵抗素子に供給し、
    前記第１抵抗素子の抵抗値は、前記第２抵抗素子の抵抗値と同じ値に設定されている、
    利得可変差動増幅回路。
  2. 前記制御回路は、キャパシタをさらに備え、
    前記キャパシタは、前記第３抵抗素子に並列に接続されている、
    請求項１に記載の利得可変差動増幅回路。
  3. 前記制御回路は、第４抵抗素子をさらに備え、
    前記第４抵抗素子は、前記第３抵抗素子、前記キャパシタ、および前記利得制御電流源の接続点と、前記電界効果トランジスタのゲートとの間に接続される、
    請求項２に記載の利得可変差動増幅回路。
  4. 前記制御回路は、第４抵抗素子をさらに備え、
    前記第４抵抗素子は、前記第３抵抗素子と前記利得制御電流源との接続点と、前記電界効果トランジスタのゲートとの間に接続される、
    請求項１に記載の利得可変差動増幅回路。
  5. 前記制御回路は、キャパシタをさらに備え、
    前記キャパシタは、前記第３抵抗素子と前記第４抵抗素子との直列回路に並列に接続されている、
    請求項４に記載の利得可変差動増幅回路。
  6. 前記第１電流の大きさは、前記第２電流の大きさと同じ値に設定されている、
    請求項１から請求項５のいずれか一項に記載の利得可変差動増幅回路。
  7. 前記一対の差動対トランジスタの一方の電気的特性は、前記一対の差動対トランジスタの他方の電気的特性と同じとなるように設定されている、
    請求項６に記載の利得可変差動増幅回路。
  8. 前記利得制御電流源は、第１電界効果トランジスタ、第２電界効果トランジスタ、第３電界効果トランジスタ、第４電界効果トランジスタ、および第５電界効果トランジスタと、第３電流源とを備え、
    前記第１電界効果トランジスタのゲートは、一定の電圧信号が入力され、
    前記第２電界効果トランジスタのゲートには、前記利得調整信号を受け、
    前記第１電界効果トランジスタおよび前記第２電界効果トランジスタのそれぞれのソースは、前記第３電流源に電気的に接続され、
    前記第３電界効果トランジスタおよび前記第１電界効果トランジスタのそれぞれのドレインは、互いに電気的に接続され、
    前記第４電界効果トランジスタおよび前記第２電界効果トランジスタのそれぞれのドレインは、互いに電気的に接続され、
    前記第３電界効果トランジスタ、前記第４電界効果トランジスタ、および前記第５電界効果トランジスタのそれぞれのソースは、互いに電気的に接続され、
    前記第３電界効果トランジスタのゲートおよびドレインは、互いに電気的に接続され、
    前記第４電界効果トランジスタのゲートおよびドレインは、互いに電気的に接続され、
    前記第５電界効果トランジスタおよび前記第３電界効果トランジスタのそれぞれのゲートは、互いに電気的に接続され、
    前記第５電界効果トランジスタのドレインは、前記利得制御電流を生成する、
    請求項１から請求項７のいずれか一項に記載の利得可変差動増幅回路。

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