KR100755255B1 - Ｉｆ/ｒｆ 피드백 루프에서 엔벨로프 에러 추출 방법 및시스템 - Google Patents

Ｉｆ/ｒｆ 피드백 루프에서 엔벨로프 에러 추출 방법 및시스템 Download PDF

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Abstract

신호 엔벨로프를 검출 및 추출하기 위한 시스템(300a; 300b)이 개시된다. 본 발명의 실시예들은 차동 레지스터(464, 472; 578, 580)의 부정합에 의해 일반적으로 야기되는 DC 오프셋의 저감을 위해 그리고 실질적으로 선형 동작을 위해 제공된다.

Description

ＩＦ/ＲＦ 피드백 루프에서 엔벨로프 에러 추출 방법 및 시스템{ENVELOPE ERROR EXTRACTION IN IF/RF FEEDBACK LOOPS}
본 발명은 개괄적으로 송신기 구조에 관한 것이다. 보다 구체적으로 본 발명은 피드백 시스템에서 엔벨로프 검출 및 에러 추출 시스템에 관한 것이다.
휴대형 송수신기라고도 칭해지는 핸드헬드, 전화기형 통신 핸드세트가 널리 보급되고 있다. 이러한 인기의 이유 가운데는 휴대용 송수신기가 사용자에게 전통적인 전화기 기능뿐만 아니라 인터넷 액세스, 카메라 내장 기능 등의 다양한 능력 및 특징을 제공하기 때문인 점도 있다. 특징 및 기능이 많이 추가됨에 따라, 휴대용 송수신기는 만족할 만할 성능을 유지하면서 보다 효율적으로 전력을 이용할 필요가 있다.
만족스러운 성능 및 효율적인 전력 이용의 한가지 방해물이 직접 전류(DC) 오프셋이다. 이 DC 오프셋은 입력에 인가된 전압 입력이 제로일 때, 즉 차동 입력인 경우에 인가된 2개의 입력 신호가 동일할 때 시스템의 출력에서 발생할 수 있는 DC 전압을 나타낸다. 차동 입력을 갖는 이상적인 시스템에 있어서, 입력 단자에 제로 전압이 인가되면, 즉 차동 입력 단자에 인가된 신호들이 동일하다면 출력 신호는 제로 볼트가 된다. 예컨대, EDGE 변조에 있어서, 루프 내에서의 DC 오프셋은 휴 대용 송수신기의 성능을 저감시킬 수 있다. DC 오프셋 때문에 인접한 채널 주파수에 원하지 않은 신호가 나타날 수 있기 때문에, 소정의 영역 내에서 휴대용 송수신기를 이용하는 사용자의 수를 제한하거나 및/또는 어떤 상황에서는 사용자가 전화를 수신하는 것조차 금지시킨다. 또한 DC 오프셋은 사용자가 송신하고 있는 채널(예컨대, 신호 전달 주파수 또는 대역폭)을 손상시키기 때문에, 신호를 정확하게 수신하는데 필요한 휴대용 송수신기에서의 처리 시간을 증가시킬 수 있다.
보다 구체적으로 설명해서, DC 오프셋은 수신된 신호, 특히 저 신호 레벨의 신호를 모호하게 할 수 있어, 종종 검출된 신호 레벨과 DC 오프셋 간에 정해진 임계차를 필요로 하는 다른 시스템들 가운데 EDGE PAC(Enhanced Data Rates for GSM Evolution Power Amplifier Controller) 시스템에 기본적인 제한이 있게 된다. 또한, DC 오프셋에 대한 솔류션은 종종 저 신호 레벨에 비선형성을 야기하고, 구성요소를 추가해야 하며(그렇기 때문에 공간 및 전력이 더 많이 소비된다), 시스템의 복잡성(및 비용)이 더해질 수 있다.
휴대용 송수신기 시스템 상에서의 DC 오프셋의 영향을 설명하기 위해 도 1의 개략적인 블록도를 살펴보기로 한다. 도 1은 폴라 루프(polar-loop) 송신기 구조의 일부일 수 있는 진폭 피드백 시스템(100)을 나타내는 블록도이다. 통상의 휴대용 송수신 장치에서는, 중간 주파수(IF)의 가변 이득 증폭기(VGA : Variable Gain Amplifier)의 이득을 조정하여 전력 증폭기의 출력 전력을 (전술한 바와 같이) 제어하며, 기저대역(BB)의 VGA은 통상 IF VGA의 이득 변화를 보상하기 위해 이용된다. 이 IF VGA와 BB VGA의 조합은 일정한 이득(및 그에 따라 피드백 루프 안정성) 을 제공하면서 또한 스펙트럼 재성장을 방지하려는 시도에서 구현된다. 스펙트럼 재성장은 무선 통신의 소정의 표준에서는 허용되지 않음을 주의해야 한다.
도 1에서는 단일 선들을 다양한 구성요소에 대한 접속부로서 도시하고 있지만, 그 접속부가 차동 입력을 포함할 수도 있음을 당업자라면 이해할 것이다. 진폭 피드백 시스템(100)은 휴대용 송수신기의 송신기 부분의 일부일 수 있다. 도 1에 도시하는 바와 같이, 진폭 피드백 시스템(100)은 검출 시스템(101), 감산 시스템(102), BB VGA(103), 전력 증폭기(PA)(105), IF 믹서(107) 및 IF VGA(109)를 포함한다. 검출 시스템(101)은 노드(111)에서 전압 Vref를 수신한다. Vref는 I/Q(In-Phase-Quadrature) 변조기(도시 생략) 등의 변조기로부터 그리고 후술하는 다른 처리 구성요소로부터 수신한 가변 진폭 정보를 포함한다. 또한, 검출 시스템(101)은 IF VGA(109)로부터 접속부(121)를 통해 피드백 신호 Vfb를 수신한다. 감산 시스템(102)은 Vref로부터 Vfb의 검출 신호(예컨대, 엔벨로프에 해당하는 전압)을 공제하여 (이득이 있거나 없는)그 결과 신호를 접속부(113)를 통해 BB VGA(103)에 제공한다. BB VGA(103)의 출력 신호는 접속부(115)를 통해 PA(105)에 입력되고, PA는 노드(117)에 출력 Vout을 생성한다. PA(105)의 Vout은 IF 믹서(107)에 피드백될 수 있다.
접속부(119)를 통한 IF 신호 출력은 IF VGA(109)에 입력되고, 이 IF VGA는 그 신호를 접속부(121)를 통해 다시 검출 시스템(101)에 출력하여 루프를 폐쇄한다. IF VGA(109)와 BB VGA(103)의 이득은 서로 반비례하기 때문에, 개방 루프 이득은 VGA 이득에 대해 일정하다. IF VGA(109)는 루프 이득을 상대적으로 일정하게 유 지하려는 시도에서 BB VGA(103)의 이득 변화에 대해 반대 방향의 이득 변화를 갖는다. 그렇지 않으면 시스템은 불안정할 것이다. 그렇기 때문에, 피드포워드 경로의 이득이 크다면, 출력(Vout)은 피드백 경로의 이득에 의해 제어된다. PA(105)의 출력 신호는 IF VGA(109)의 이득(및 진폭 변화)에 직접 관련된다. 예컨대, IF VGA 이득이 크다면, PA 출력 전력은 작다. IF VGA 이득이 작다면, PA 출력 전력을 클 것이다.
검출 시스템(101)의 구조 및 대응하는 기능성은 IF 신호(Vif)의 엔벨로프를 검출하는 2개의 검출기를 포함한다. 감산 시스템(102)은 IF 신호의 검출 엔벨로프를 기준 신호(Vref)의 검출 엔벨로프와 비교한다. 다이오드 정류[전(全)파 정류나 반파 정류 중 하나]에 이어서 전압 또는 전류 공제가 이루어진다. 예컨대, EDGE PAC 시스템에서, IF 출력의 엔벨로프와 기준 신호의 엔벨로프를 비교한다. 그리고, 전파 정류에 이어서 선형 전압 공제가 이루어진다.
간단하게 전술한 바와 같이, 이러한 방법에서 종종 발생하는 2가지 문제는 DC 오프셋이 비교적 크다는 것과, 주로 다이오드 동작의 지수적인 특성으로 인해 저신호 레벨에서 비선형적이라는 것이다.
DC 오프셋은 검출 시스템(101)과 감산 시스템(102)의 구성요소에서의 부정합 때문에 발생할 수 있으며, 일반적으로 수퍼센트(예컨대, 1/2 내지 2 %)에 이른다. 종종 설계자는 구성요소들 간의 부정합의 통계적 확률을 결정하여 부정합을 고려한 다음, 필요한다면 DC 오프셋 보정 회로를 사용한다. DC 오프셋 보정은 당업계 에 잘 알려져 있는 바와 같이, 아날로그 및/또는 디지털 회로로 구현될 수 있다. DC 오프셋 보정과 관련된 문제는 필요한 회로가 정해진 영역 내에 설치되어야 한다는 것인데, 복수의 기능을 가진 소형의 휴대용 송수신기를 원한다면, 설계자는 공간 사용 문제를 갖게 된다. 또한, 응답성도 휴대용 송수신기의 바람직한 특징인데, 종종 DC 오프셋 보정에는 과도한 처리 시간이 소비된다.
이에 따라, DC 오프셋을 최소화하고 선형성을 향상시키면서, 피드백 루프에서 진폭 변화를 검출하여 신호 에러(예컨대, 진폭 에러)를 추출하는 구조 또는 시스템을 구비하는 것이 바람직하다.
본 발명의 실시예들은 엔벨로프 검출 및 에러 추출 시스템을 포함한다. 일실시예에서, 엔벨로프 검출 및 에러 추출 시스템은 제1 신호부터 도출된 제1 쵸핑 신호를 제공하고, 제1 신호와 제1 쵸핑 신호 간의 위상 관계를 실질적으로 교란시키는 일없이 제1 신호로부터 진폭 변화를 제거하며, 제1 신호와 제1 쵸핑 신호를 곱하여 제1 정류 신호를 생성하고, 이러한 제공 처리, 삭제 처리 및 곱셈 처리에 대응하는 부정합으로부터 직류 오프셋을 주파수 상향변환하는 기능을 포함한다.
관련 동작 방법도 제공된다. 본 발명의 다른 시스템, 방법, 특징 및 이점은 다음의 도면 및 상세한 설명으로부터 당업자에게 분명해질 것이다. 그러한 모든 부가 시스템, 방법, 및 특징과 이점은 본 명세서 내에 포함되고, 본 발명의 범주 내에 있는 것이며, 첨부하는 청구범위에 의해 보호되는 것이다.
본 발명의 많은 양태들은 첨부하는 도면을 참조하여 보다 잘 이해될 수 있다. 도면 내의 구성요소들은 실척으로 도시되지 않았으며, 본 발명의 원리를 분명하게 나타내기 위해 강조하여 도시한 것이다. 더욱이, 도면에서 동일한 도면 부호는 여러 도면들을 통해 대응하는 부분을 나타낸다.
도 1은 종래의 진폭 피드백 시스템의 블록도이다.
도 2는 휴대용 송수신기의 실시예를 나타내는 블록도이다.
도 3은 도 2에 도시한 휴대용 송수신기의 송신측의 실시예의 블록도이다.
도 4는 도 2에 도시한 검출/에러 추출 시스템의 일 실시예를 도시하는 개략도이다.
도 5는 도 2에 도시한 검출/에러 추출 시스템의 다른 실시예를 도시하는 개략도이다.
도 6은 도 5에 도시한 검출/에러 검출 시스템의 구성요소의 직류(DC) 오프셋 기여를 나타내는 도면이다.
이하, 검출/에러 추출 시스템의 실시예들을 개시한다. 구체적으로 휴대용 송수신기를 참조하여 설명하지만, 검출/에러 추출 시스템은 위상 및/또는 진폭 변화를 구현하는 변조 방식을 이용하여 정보를 전달하는 실제 임의의 시스템에서 및/또는 피드백 제어 루프를 이용하는 시스템에서 구현될 수 있다. 이하의 설명은 검출/에러 추출 시스템의 구현예에 관한 것이다. 그리고, 추가 실시예들은 에러 추출과 병합된 개선된 동기 검출을 제공하는 검출/에러 추출 시스템에 관한 것이다. 검출/ 에러 검출 시스템의 동기 검출은 낮은 AM-PM(진폭 변조에서 위상 변조로) 왜곡(예컨대, 2도 미만) 및/또는 지연 정합을 위해 제공된다. 에러 추출은 2개의 RF(고주파수) 또는 IF(중간 주파수) 신호의 엔벨로프 간의 신호(예컨대, 진폭) 에러를 추출하는 것을 포함한다.
종래의 시스템에서, 전파 정류는 변조 신호에 기초하여 통상 이용된다. 예컨대, 진폭 변조에서는 반송파가 아니라 진폭 변화를 연구한다. 동기 검출에서는 전술한 실시예에서 이용된 바와 같이, 입력 신호가 그 자신과 곱해진다(그리고 이론적으로 동위상이다). 알고 있는 바와 같이, 예컨대 sinωt x sinωt(여기서 ω는 정현 곡선의 주파수를 나타내고, t는 시간을 나타내는 변수이다)은 sin2ωt + 상수와 같고, 이 상수는 직류(DC) 성분을 나타낸다. 본 명세서에 설명하는 실시예에 있어서, 믹서의 동작과 다소 유사하게, 입력 신호를 그 자신과 곱하면 입력 신호의 주파수 값의 2배의 주파수를 갖는 신호와 DC 성분이 얻어진다. 곱하는 2개의 신호가 동위상이 되게 하면, 원하는 출력 신호가 달성된다. 위상이 어긋나면 원하는 출력 신호를 달성하지 못한다.
개시하는 실시예들 중 하나 이상에는 진폭 변화(엔벨로프)를 제거하고, 사각파에 뚜렷한(예컨대, 뽀족한) 전이 엣지를 제공하며 낮은 AM-PM 왜곡을 위해 제공되는 제한기 요소가 포함된다(예컨대, 이 제한기 요소는 위상을 실질적으로 교란시키는 일없이 진폭 변화를 제거한다). 또한, 제한기 요소의 경로에서 발생하는 지연을 보상하는 선형 버퍼/지연 요소가 포함된다. 제한기 요소 및 선형 버퍼/지연 요소는 시스템의 높은 선형성과 낮은 직류(DC) 오프셋을 위해 제공된다. 에러 추출은 입력 신호 및 기준 신호를 위해 이용된 스위칭 코어 요소로부터 발생된 전류를 공제함으로써 전류 도메인에서 달성된다. 그 결과의 전류는 차동 레지스터를 통과함으로써 전류가 전압으로 변환된다. 전체 검출/에러 검출 시스템의 DC 오프셋은 전술한 차동 레지스터의 물리 특성의 정합에 의해 주로 결정된다. 다른 구성요소로 인한 부정합은 검출/에러 추출 시스템의 검출부의 스위칭 특성을 통해 주파수 측에서 변환되는(상향변환되는) DC 오프셋을 생기게 하기 때문에, DC 오프셋은 필터링되어야 한다.
이하에 보다 상세하게 설명하는 검출/에러 검출 시스템은 다이오드 검출기의 기능성 대신에 동기 검출로 대체하며, 그 중에서도 특히, EDGE PAC 시스템 요건을 만족하거나 초과하는 낮은 3시그마 DC 오프셋을 제공하고, 부분적으로 DC 오프셋 보정 회로가 필요하지 않기 때문에 전체 공간 또는 면적이 줄여진다.
도 2는 예시적인 휴대용 송수신기(200)를 나타내는 블록도이다. 휴대용 송수신기(200)는 스피커(202), 디스플레이(204), 키보드(206) 및 마이크(208)를 포함하고, 이들 모두는 기저대역 서브시스템(230)에 접속되어 있다. 특정 실시예에서는 휴대용 송수신기(200)가 예컨대 모바일/셀룰러형 전화기 등의 휴대용 원격통신 장치일 수 있으나, 여기에 한정되지는 않는다. 스피커(202)와 디스플레이(204)는 기저대역 서브시스템(230)으로부터의 신호를 접속부(210, 212)를 통해 각각 수신한다. 마찬가지로, 키보드(206)와 마이크(208)는 접속부(214, 216)를 통해 각각 신호를 기저대역 서브시스템(230)에 공급한다. 기저대역 서브시스템(230)은 버스(228)를 통해 통신하는, 마이크로프로세서(μΡ)(218), 메모리(220), 아날로그 회로 (222) 및 디지털 신호 프로세서(DSP)(224)를 포함한다. 버스(228)가 단일 버스로서 도시되어 있지만, 필요하다면 기저대역 서브시스템(230) 내의 구성요소들 사이에 접속된 다중 버스를 이용하여 구현될 수도 있다. 마이크로프로세서(218)와 메모리(220)는 휴대용 송수신기(200)에 신호 타이밍, 처리 및 저장 기능을 제공한다. 아날로그 회로(222)는 기저대역 서브시스템(230) 내의 신호들을 위해 아날로그 처리 기능을 제공한다. 기저대역 서브시스템(230)은 제어 신호를 접속부(234)를 통해 고주파(RF) 서브시스템(244)에 제공한다. 단일 접속부(234)로서 도시되어 있지만, 제어 신호는 DSP(224)로부터 및/또는 마이크로프로세서(218)로부터 발생할 수 있으며, RF 서브시스템(244) 내의 각종 포인트에 공급된다. 편의상, 휴대용 송수신기(200)의 기본 구성요소들만 설명한기로 한다.
또한, 기저대역 서브시스템(230)은 아날로그-디지털 컨버터(ADC)(232)와 디지털-아날로그 컨버터(DAC)(236, 238)를 포함한다. DAC(236, 238)를 2개의 별개 장치로서 나타내지만, DAC(236, 238)의 기능을 수행하는 단일 디지털-아날로그 컨버터를 사용할 수도 있다. 또한, ADC(232), DAC(236) 및 DAC(238)은 버스(228)를 통해, 마이크로프로세서(218), 메모리(220), 아날로그 회로(222) 및 DSP(224)와 통신한다. DAC(236)는 기저대역 서브시스템(230) 내의 디지털 통신 정보를 아날로그 신호로 변환하여 접속부(242)를 통해 RF 서브시스템(244)에 전송한다. DAC(238)는 접속부(246)를 통해 폴라 루프 회로(250)의 하나 이상의 IF VGA와 BB VGA(도시 생략)에 이득 제어(예컨대, 단일 종단형 또는 차동형 입력 제어 전압)을 제공한다. 접속부(242)는 폴라 루프 회로(250)의 변조기(도시 생략)에 입력되는 실수측(in- phase)("I") 및 허수측(quadrature)("Q") 정보를 포함한다.
RF 서브시스템(244)는 이 RF 서브시스템(244)을 위해 변조, 증폭 및/또는 전송 기능을 제공하는 폴라 루프 회로(250)를 포함한다. 폴라 루프 회로(250)는 증폭된 신호를 접속부(262)와 스위치(274)를 통해 안테나(272)에 제공한다. 예시적으로, 스위치(274)는 접속부(262) 상의 증폭 신호가 안테나(272)에 전달되는지의 여부 또는 안테나(272)로부터의 수신된 신호가 필터(276)에 공급되는지의 여부를 제어한다. 스위치(274)의 동작은 접속부(234)를 통해 기저대역 서브시스템(230)으로부터의 제어 신호에 의해 제어된다. 이와 다르게, 스위치(274)는 당업계에 알려져 있는 바와 같이, 신호 송신 및 신호 수신 양쪽의 동시 통로를 가능하게 하는 다이플렉스 필터(diplex filer) 또는 필터쌍(예컨대, 듀플렉서)에 의해 대체될 수 있다. 도시하지는 않지만, 접속부(262) 상의 증폭된 송신 신호의 에너지의 일부는 폴라 루프 회로(250)의 믹서(도시 생략)에 공급된다.
안테나(272)에 의해 수신된 신호는 수신측 필터(276)에 향할 것이다. 수신측 필터(276)는 수신 신호를 필터링하고 그 필터링된 신호를 접속부(278) 상에서 저잡음 증폭기(LNA)(280)에 공급한다. 수신측 필터(276)는 대역 통과 필터이기 때문에, 휴대용 송수신기(200)가 동작하고 있는 특정 셀룰러 시스템의 모든 채널을 통과시킨다. 예컨대, 900 메가헤르츠(㎒)의 GSM(Global System for Mobile Communication) 시스템의 경우, 수신측 필터(276)는 약 925 ㎒ 내지 960 ㎒의 모든 주파수를 통과시키게 되어 매 200 ㎑의 175개 채널을 커버한다. 이 필터의 용도는 원하는 지역 외부의 모든 주파수를 차단하는 것이다. LNA(280)는 접속부(278)를 통 한 수신 신호를, 다운컨버터(275)가 송신된 주파수로부터의 신호를 IF 주파수로 바꿀 수 있는 레벨로 증폭시킨다. 이와 다르게, LAN(280)와 다운컨버터(284)의 기능은, 예컨대 저잡음 차단 다운컨버터(LNB)(여기에 한정되지는 않음) 등의 다른 요소를 이용하여 달성될 수 있다.
다운컨버터(284)는 폴라 루프 회로(250)의 UHF 전압 제어형 오실레이터(VCO, 도시 생략)로부터 접속부(270)를 통해, "국부 오실레이터" 신호로서, 즉 "LO"라고 불려지기도 하는 주파수 기준 신호를 수신하는데, 이 신호는 접속부(282)를 통해 LNA(280)로부터 수신된 신호를 하향변환하려는 적절한 주파수에 대하여 다운컨버터(284)에게 지시한다. 하향변환된 주파수를 중간 주파수, 즉 IF라고 부른다. 다운컨버터(284)는 하향변화된 신호를 접속부(286)를 통해, "IF 필터"라고도 불려지는 채널 필터(288)에 보낸다. 채널 필터(288)는 하향변환된 신호를 필터링하여 그것을 접속부(290)를 통해 증폭기(292)에 공급한다. 채널 필터(288)는 원하는 하나의 채널을 선택하고 그외는 차단한다. 예컨대 GSM 시스템을 사용하면, 224개의 인접 채널 중 단 하나만 실제로 수신된다. 모든 채널이 수신측 필터(276)에 의해 통과되고 다운컨버터(284)에 의해 주파수 하향변환된 후에는, 원하는 하나의 채널만이 채널 필터(288)의 중심 주파수에 정확히 나타날 것이다. 오실레이터(도시 생략) 또는 그 동류는 접속부(270)를 통해 다운컨버터(284)에 공급된 국부 오실레이터의 주파수를 제어함으로써 선택된 채널을 결정한다. 증폭기(292)는 수신된 신호를 증폭하고 그 증폭된 신호를 접속부(294)를 통해 복조기(296)에 공급한다. 복조기(296)는 송신된 아날로그 정보를 복구하고 이 정보를 나타내는 신호를 접속부(298)를 통해 ADC(232)에 공급한다. ADC(232)는 이들 아날로그 신호를 기저대역에서 디지털 신호로 변환하고 그 신호를 추가 처리를 위해 버스(228)를 통해 DSP(224)에 전달한다. 다른 실시예로서, 접속부(286)에서의 하향변환된 RF 주파수는 0 Hz일 수 있고, 이 경우 수신기를 "직접 변환 수신기"라고 칭한다. 그러한 경우에, 채널 필터(288)는 저역 통과 필터로서 구현되고 복조기(196)는 생략될 수 있다.
도 3은 도 2에 도시한 휴대용 송수신기(200)의 송신부를 포함하는 폴라 루프 회로(250)의 도면이다. 폴라 루프 회로(250)는 위상 루프 및 진폭 루프를 통해 전달된 위상 및 진폭 정보를 포함한다. 폴라 루프 회로(250)를 이용하는 변조 장치 내의 전력 증폭기는 전력 증폭기에 다르게 인가되는 진폭 및 위상 정보를 갖는다. 위상 정보는 전력 증폭기의 입력 포트에 인가되며 거기서 증폭되어 출력 접속부를 통해 출력된다. 진폭 정보는 전력 증폭기의 이득을 제어하는데 이용되며 전력 증폭기의 이득 제어부에 제공된다. 그렇기 때문에, 전력 증폭기는 위상 또는 주파수는 변하지만 진폭은 일정한 입력을 수신한다. 전력 증폭기에 대한 제어는 그 전력 증폭기의 이득 제어 포트에 인가된 가변 진폭 신호를 통해 이루어져, 전력 증폭기에 대한 진폭 신호 출력이 변하게 된다. 위상 루프는 다음의 구성요소, 즉 UHF 전압 제어형 오실레이터(VCO)(302), 분주기(306, 310), 위상 주파수 검출기(PFD)(314), 차지 점프(318), 저역 통과 필터(LPF)(322), 송신측 VCO(326), 버퍼(330), 전력 증폭기(334), 커플러(338), 믹서(340), IF 가변 이득 증폭기(VGA)(350), 제한기(356, 374), 필터(361), IF 버퍼(364), 및 기저대역(BB) 변조기(368)를 구비한 경로를 포함한다.
진폭 루프는 위상 루프에 대해 나타낸 전술한 구성요소[제한기(274)는 제외], 필터(376, 392), 증폭기(378), 검출/에러 추출 시스템(300), BB VGA(390), 및 버퍼(394)를 포함한다. 일부 실시예에서는 진폭 또는 위상 루프에 대해 더 적거나 많은 구성요소들을 구비할 수도 있음을 알아야 한다.
폴라 루프 회로(250)의 위상 루프로 시작해서, UHF VCO(302)는 "국부 오실레이터" 신호, 즉 "LO"라고 부르는 주파수 기준 신호를 접속부(304) 상에 제공한다. 접속부(304)를 통한 주파수 기준 신호는 미리 정해진 수 M만큼 분주기(306)에서 분주된다. 노드(308)에서의 신호는 미리 정해진 수 N만큼 분주기(310)에서 추가 분주된다. 또한, 노드(308)에서의 신호는 후술하는 바와 같이, "LO" 버퍼(344)에 제공된다. 노드(308)의 신호는 또한, 후술하는 "LO" 버퍼(344)에 제공된다. 분주기(306, 310)는 UHF VCO(302)로부터의 주파수 값을 기술하여 휴대용 송수신기(200; 도 2)의 특정 사용자를 위한 송신 채널을 형성한다. 또한, UHF VCO(302)는 접속부(270)를 통해 제어 신호를 도 2의 다운컨버터(284)에 제공한다.
분주기(310)는 접속부(312)를 통해 신호를 PFD(314)에 출력한다. 그리고, 검출된 신호는 접속부(316)를 통해 차지 점프(318)에 공급된다. 차지 점프(318)는 접속부(320)를 통해 신호를 저역 통과 필터(322)에 출력하며, 거기서 필터링된 신호는 접속부(324)를 통해 송신측 VCO(326)에 인가된다. 송신측 VCO(326)는 접속부(324) 상의 신호의 위상 또는 주파수를 변조한다. 접속부(328)를 통해 송신측 VCO(326)로부터 출력된 신호는 버퍼(330)에서 버퍼링된 후, 그 버퍼링된 신호는 접속부(332)를 통해 전력 증폭기(334)의 입력에 공급된다.
전력 증폭기(334)의 출력 신호는 접속부(336)를 통해 커플러(338)에 인가된다. 커플러(338)에서 신호로부터의 위상 또는 주파수 정보의 일부는 접속부(360)를 통해 믹서(340)에 피드백된다. 커플러(338)에서 신호로부터의 에너지의 나머지는 접속부(262)를 통해 스위치(274; 도 2)에 공급된다. 스위치(274)로부터의 신호는 전송을 위해 안테나(272; 도 2)에 공급된다.
또한, 믹서(340)는 이 믹서(240)에 대해 국부 오실레이터로서 역할하는 UHF VCO(302)로부터 M으로 분주된 후 버퍼링된 신호를 수신한 다음, 전력 증폭기 출력에서의 RF 신호와 혼합하여 IF 신호로 하향시킨다. 즉, 노드(308)에서의 M으로 분주된 신호의 일부는 접속부(342)를 통해 "LO" 버퍼(344)에 공급된다. 그리고, 접속부(347) 상의 버퍼링된 신호는 믹서(340)에 공급된다. 접속부(347) 상의 RF 신호는 믹서기(340)에서 IF로 하향 혼합되어 접속부(348)를 통해 IF VGA(350)에 공급된다. 접속부(246)는 가변 제어 입력 신호를 IF VGA(350)와 BB VGA(390)에 제공한다. IF VGA(350)와 BB VGA(390)의 이득은 접속부(246)에 인가된 이득 제어 신호를 가변함으로써 조정될 수 있다.
접속부(352) 상의 IF VGA(350)의 출력 신호는 노드(354)로부터 2개의 상이한 경로에 인가된다. 제1 경로를 따라, 노드(354)를 떠나는 신호는 IF VGA(350)로부터 출력된 IF 신호로부터 진폭 정보를 제거하는 제한기(356)에 입력된다. 그리고, 제한기(356)의 출력 신호는 접속부(358)를 통해 필터(361)에 공급되고, 필터(361)는 대역통과 및/또는 저역통과 필터링 기능을 제공한다. 필터(361)로부터 출력된 필터링된 신호는 접속부(362)를 통해 공급되어 IF 버퍼(364)에서 버퍼링된다. IF 버퍼 (364)는 버퍼링된 신호를 접속부(366)를 통해 BB 변조기(368)에 출력한다. BB 변조기(368)는 [접속부(242)를 통해] BB 변조기(368)에 입력된 기저대역 I 및 Q 신호 입력을 변조하고, 그 기저대역 정보를 전달하는 피변조 신호를 상향변환한다. 예를 들면, EDGE 표준을 따르는 시스템에서, 위상 및 진폭 정보가 π/8 차동 위상 시프트 키잉(DPSK : Differential Phase-Shift Keying) 변조 방법에 따라 변하기 때문에, 전력 증폭에 있어서 선형성에 대해 엄격한 요건이 있다. 기저대역 I 및 Q 정보는 접속부(242)를 통해 DAC(236; 도 2)로부터 제공된다. 피변조 신호는 접속부(371)를 통해 노드(372)에 공급되며, 여기서 2개의 경로가 이용 가능하다. 위상 루프에서 계속하여, 노드(372)에서의 피변조 신호는 제한기(374)에 공급된 후 접속부(375)를 통해 PFD(314)로 다시 보내져 위상 루프를 폐쇄한다.
이제 진폭 루프를 참조하면, 노드(372)에서의 신호는 대역통과 필터(376)에 공급되고 [변조기(368)로부터]진폭 및 위상 정보 양쪽을 포함한다. 대역통과 필터(376)의 출력 신호는 접속부(377)를 통해 증폭기(378)에 공급된다. 증폭기(378)는 접속부(377) 상의 신호를 증폭하고 출력 신호를 접속부(380)를 통해 검출/에러 추출 시스템(300)에 제공한다. 검출/에러 추출 시스템(300)은 접속부(380) 상에 있는 진폭 정보의 엔벨로프를 검출하고 IF VGA(350)에 의해 제공되는 IF 신호로부터 공제될 기준 신호를 도출한다.
마찬가지로, 노드(354)에 있는 IF VGA(350)의 출력 신호는 접속부(386)를 통해 검출/에러 추출 시스템(300)에 공급된다. 검출/에러 추출 시스템(300)은 접속부(386) 상에서 신호로부터 위상 또는 주파수를 제거하여 진폭 정보만 남겨서 피드백 신호를 도출한다. 피드백 신호 및 기준 신호는 각각 검출/에러 추출 시스템(300)에서 비교되고, 에러 신호가 생성되어 접속부(389)를 통해 제공된다. 접속부(389) 상의 에러 신호는 그 접속부(389) 상의 에러 신호를 증폭하는 BB VGA(390)에 입력된다. 접속부(391) 상의 증폭된 신호는 필터(392)에서 필터링된 후, 접속부(393)를 통해 버퍼(394)에 공급된다. 버퍼(394)는 버퍼링된 신호를 이득 제어 접속부(395)를 통해 전력 증폭기(334)에 출력하기 때문에, 전력 증폭기(334)의 이득에 변화를 끼친다.
이에, 전력 증폭기(334)는 주로 송신측 VCO(326)으로 인해 위상 또는 주파수 정보는 변하나 진폭 정보는 일정한 신호를 접속부(332)를 통해 수신한다. 그러나, 전력 증폭기(334)의 출력 신호는 진폭이 가변적이며, 이 변화는 BB VGA(390)의 출력 신호의 가변 진폭 정보에 대응하여 이득 제어 접속부(395)에 존재하는 변화로 인한 것이다. 접속부(246)는 DAC(228; 도 2)에서 생성된 제어 신호를 전달하여 IF VGA(350)와 BB VGA(390)를 제어한다.
도 4는 도 3에 도시한 검출/에러 추출 시스템(300)의 일실시예를 나타내는 간략화한 개략도이다. n형, p형, n형(NPN) 바이폴라 접합 트랜지스터(BJT)를 이용하는 것으로 도시하고 있지만, 다른 실시예에서는, p형, n형, p형(PNP) BJT뿐만 아니라, 헤테로접합 바이폴라 트랜지스터(HBT), 접합 전계 효과 트랜지스터(JFET), 및 금속 산화물 전계 효과 트랜지스터(MOSFET) 등의 다른 트랜지스터도 사용할 수도 있다. 또한, IF VGA(350; 도 3)로부터 피드백 신호로서 IF 신호를 수신한다고 설명하고 있지만, RF 등의 다른 주파수 범위의 신호가 포함되기도 한다. 개략도의 하단부에 도시한 출력 회로에서 수직으로 그린 가상선의 각 측에서 구조 및 기능성이 대칭된다는 것을 주목해야 한다[가상선의 대략 위치에 대해서 트랜지스터(496, 494)를 참조]. 그 가상선의 좌측은 IF 입력 신호[도 3에서 IF VGA(350)로부터 접속부(386)를 통한 피드백 신호]를 처리하기 위한 회로를 포함하고, 가상선의 우측은 기준 신호[예컨대, 도 3의 I/Q 변조기(368)에서 생성되어 필터(376)와 증폭기(378)를 통해 접속부(380)에 전달된 기준 신호]를 처리하기 위한 회로를 포함한다. 이하의 설명은 편의상, 좌측 및 우측 상의 요소들 간에 구조 및 기능에 유사성이 있다고 이해하여, 좌측 상의 구조 및 해당 기능성에 집중할 것이다.
검출/에러 추출 시스템(300a)의 좌측 요소는 IF 신호 처리 기능성(예컨대, 피드백 신호)을 위해 제공된다. 검출/에러 검출 시스템(300a)의 좌측은 제한기 요소(418a), 선형 전압-전류(V-I) 요소(430), 스위칭 코어 요소(456), 및 에러 검출/저역 통과(LP) 필터 요소(458a)를 포함한다. 유사하게 조직된 요소들이 기준 신호 처리 기능성을 위해 우측 상에 반영된다. IF 신호는 IF VGA(350; 도 3)의 출력부로부터 접속부(386; 도 3)를 통해 수신된다. IF 신호는 제한기 요소(418a)에 제공된다. 제한기 요소(418a)는 트랜지스터(412, 408)와 레지스터(414, 416)를 포함한다. 본 명세서에 기술하는 트랜지스터는 각각 베이스 단자[대표적인 예로서 트랜지스터(408, 412) 상에 "b"라고 표시), 에미터 단자[대표적인 예로서 트랜지스터(408, 412) 상에 "e"라고 표시), 및 컬렉터 단자[대표적인 예로서 트랜지스터(408, 412) 상에 "c"라고 표시)를 포함한다. 트랜지스터(412, 408)의 에미터 단자는 접속부(406)를 통해 바이어스 회로(497a)에 공통 접속되어, 접지로 기준된다.
바이어스 회로(497a)는 그 바이어스 회로(497a)의 전류 미러 구성으로 구성된 복수의 트랜지스터에 DC 전류를 제공하는 전류원(498)을 포함한다.
트랜지스터(412, 408)의 컬렉터 단자는 레지스터(414, 416)에 각각 연결되어, 레지스터(478)와 커패시터(477)를 통해 전압원(Vcc)에 연결된다.
제한기 요소(418a)는 약 20 데시벨(dB)씩 변할 수 있는 IF 신호의 진폭 변화를 제거한다. 잘 알고 있는 바와 같이, 제한기에 인가되는 정현파 등의 시변 신호은 정현파의 포지티브 및 네거티브 피크를 클립핑할 수 있다. 이에, 제한기 요소(418a)는 "클립핑" 기능을 제공하며, 수신된 신호-진폭 피크의 미리 정해진 부분이 "클립핑" 제거되어, IF 신호의 위상이 유지되는 대략 사각파가 된다. 제한기(484a)는 수신된 기준 신호에 대하여 검출/에러 추출 시스템(300a)의 좌측 상에 유사한 기능성을 제공한다. 제한기 요소(418a, 484a)는 후술하는 바와 같이, 믹싱 스테이지에서 동기 검출을 수행하는 경우 어긋난 위상(out-of-phase)의 곱셈을 피하기 위하여 뚜렷한 또는 날카로운 엣지(사다리꼴보다는 정사각형을 닮은 사각파 엣지)에 낮은 AM-PM 왜곡(예컨대, 20 dB 이상의 진폭 변화)을 제공하도록 구성된다. 생성된 사각파와 입력 정현파 사이에 "정합"이 있으면 선형성이 향상된다. 엣지가 날카롭지 않는 경우에, AM-PM 왜곡이 큰 경우에, 및/또는 제한기 신호 경로와 선형 V-I 요소(430)에 직접 통하는 경로(후술) 사이에 지연이 있는 경우에 발생할 수 있는 어긋난 위상 믹싱으로 인해, 종종 위상 에러는 입력 신호 진폭의 변화에 따라 더 악화된다.
접속부(402, 404)에서 수신된 IF 신호는 접속부(410, 420)를 통해 선형 V-I 요소(430)에도 제공된다. 선형 V-I 요소(430)는 트랜지스터(422, 424)와 레지스터(426, 428)를 포함한다. 트랜지스터(422)의 에미터 단자는 레지스터(426)를 통해 바이어스 회로(497a)에 연결된다. 마찬가지로, 트랜지스터(424)의 에미터 단자는 레지스터(428)를 통해 바이어스 회로(497a)에 연결된다. 선형 V-I 요소(430)는 입력 IF 전압 신호를 전류 신호로 변환한다.
전류 신호는 트랜지스터(422, 424)의 컬렉터 단자로부터 각각의 접속부(432, 434)를 통해 스위칭 코어 요소(456)에 제공된다. 또한, 스위칭 코어 요소(456)는 제한기 요소(418a)로부터의 사각파 신호를 접속부(436, 438)를 통해 수신한다. 스위칭 코어 요소(456)은 차동 트랜지스터쌍(440, 442)과, 차동 트랜지스터쌍(444, 446)을 포함한다. 트랜지스터(440, 444)는 접속부(452)에서 수렴되는 공통 접속된 컬렉터 단자를 포함한다. 트랜지스터(442, 446)는 접속부(454)에서 수렴되는 공통 접속된 컬렉터 단자를 포함한다. 트랜지스터쌍(440, 442)은 스위칭 코어 요소(456)를 접속부(432)를 통해 선형 V-I 요소(430)에 연결하는 공통 접속된 에미터 단자를 포함한다. 트랜지스터쌍(444, 446)은 스위칭 코어 요소(456)를 접속부(434)를 통해 선형 V-I 요소(430)에 연결하는 공통 접속된 에미터 단자를 포함한다. 선형 V-I 요소(430)와 스위칭 코어 요소(456)는 서로 검출/에러 추출 시스템(300a)에 믹서 기능을 제공한다.
선형 요소(418a)는, 예컨대 1 볼트의 미리 정해진 볼트의 플러스 및 마이너스 사이에서 크기가 변하는 진폭을 갖는 쵸핑 사각파 신호를 제공한다. 반면에, 선형 V-I 요소(430)를 통해 스위칭 코어 요소(456)에 제공된 신호는 입력 단자(402, 404)로부터 유지되는 진폭 변화를 갖는다. 2개의 신호(예컨대, 쵸핑된 또는 사각파 신호 및 전류 정현파)는 동위상이며, 서로 곱해져 전파 정류된 신호와 유사한 구성을 갖는 믹싱된 출력 신호를 제공한다. 이에, 접속부(452, 454) 상의 믹싱된 출력 신호는 동기 검출을 통해서만(예컨대, 동기 쵸핑 신호를 이용하여) 전파 정류된 신호를 나타낸다. 선형 V-I 요소(482)와 스위칭 코어 요소(480)는 검출/에러 추출 시스템(300a)의 우측 상에 도시되며, 상대방 회로로서 유사한 구성 및 구조가 좌측 상에서 발견된다.
믹싱된 출력 신호는 출력 접속부(452, 454)를 통해 에러 추출/LP 필터 요소(458a)에 제공된다. 에러 추출/LP 필터 요소(458a)의 우측 구성요소를 좌측 구성요소와 함께 설명할 것이다. 에러 추출/LP 필터 요소(458a)는 2개의 레지스터 커패시터(RC) 필터(460, 462)를 포함한다. RC 필터(460)는 레지스터(464)와 커패시터(466)를 포함한다. RC 필터(462)는 레지스터(472)와 커패시터(474)를 포함한다. 레지스터(464, 472)는 차동 레지스터를 포함한다. 스위칭 코어 요소(456, 480)의 출력 신호는 도시하는 바와 같이 크로스 결합되어, 입력 IF 신호 및 기준 신호와 관련된 전파 정류 전류 신호들 간의 공제를 가능하게 한다. 그렇기 때문에, 제한기 요소(418a, 484a)는 기준 및 IF 신호의 엔벨로프 변화를 제거한다. 선형 V-I 요소(430, 482)와 스위칭 코어 요소(456, 480)는 동기 검출 및 DC 전류로의 변환을 위해 제공된다. 스위칭 코어 요소(456, 480)의 출력 신호는 에러 추출/LP 필터 요소(458a)에서 정류된 전류 신호를 공제하도록 구성된다.
에러 추출/LP 필터 요소(458a)의 레지스터(464, 472)로 구성된 차동 레지스 터는 접속부(452, 454, 486, 488)를 통해 에러 추출/LP 필터 요소(458a)에 제공된 전류를 전압으로 변환한다. 일반적으로, 에러 추출은 2개의 스위칭 코어 요소(456, 480)의 전류를 공제함으로써 전류 도메인에서 수행된다. 그 결과 형성된 전류는 레지스터(464, 472)로 구성된 차동 레지스터를 통과하여 전류 저항(IR) 강하로부터 전압을 형성한다. 에러 추출/LP 필터 요소(458a)는 또한 스위칭 코어 요소(456, 480)로부터 수신된 신호를 저역 통과 필터링한다. 에러 검출/LP 필터 요소(458a)의 레지스터(464, 472)를 포함하는 차동 레지스터를 제외한, 검출/에러 추출 시스템(300a)의 구성요소들의 부정합으로 인한 DC 오프셋은 주파수 상향변환된다. 레지스터(464, 472)를 포함하는 차동 레지스터로 인한 부정합은 유지된다. 그렇기 때문에, 검출/에러 추출 시스템(300a)의 DC 오프셋은 대개 2개의 레지스터(464, 472) 간의 부정합의 결과이다. 다르게 말하면, 전체 검출/에러 추출 시스템(300a)의 DC 오프셋은 레지스터(464, 472)를 포함하는 차동 레지스터의 부정합에 의해 대개 결정된다. 도 6과 관련해서 설명하겠지만, DC 오프셋이 낮으면 저진폭 신호를 검출하는 것이 가능해지며, 이것은 그 중에서도 특히, EDGE 등의 일부 변조 방법에 규정되어 있다.
2개의 레지스터(464, 472) 간의 부정합은 레지스터의 면적에 반비례하는 통계적 변화를 갖는다. 여러 구성요소들과 대조적으로, 레지스터(464, 472)를 포함하는 차동 레지스터에 주로 의존함으로써, 레지스터(464, 472)가 차지하는 면적은 검출/에러 추출 시스템(300a)에 이용된 총 면적에 거의 영향을 주지 않고서 더 넓어질 수 있다. 레지스터의 저항은 레지스터의 폭(w)으로 나눈 레지스터의 길이(l)에 의해 곱해지는 상수(시트 저항 상수)의 함수이다. 레지스터의 면적은 레지스터의 길이(l)가 곱해진 레지스터의 폭(w)이다. 레지스터의 면적의 변화는 실질적으로 동일한 저항을 유지하면서 달성될 수 있다.
예컨대, 원하는 저항이 10 킬로옴(㏀)인 경우, 시트 저항 상수를 1 ㏀이라고 할 때, 설계자는 10 마이크로미터(㎛)의 길이(l)와, 1 ㎛의 폭(w)을 선택할 수 있다(저항 = l/w x 1 = 10/1 = 10 ㏀; 면적 = l x w =10 x 1 = 10 ㎛2). 그러나, 동일한 10 ㏀의 저항 값에 대형 면적을 제공함으로써, 대형 면적을 통해 부정합이 평균화되어 DC 오프셋은 더 낮아진다. 예컨대, 설계자는 100 마이크로미터(㎛)의 레이지터 길이(l)와, 10 ㎛의 폭(w)을 이용할 수 있으며, 100 배의 면적을 갖는 레지스터를 이용하여 동일한 10 ㏀의 저항 값이 된다(저항 = l/w x 1 = 100/10 = 10 ㏀; 면적 = l x w =100 x 10 = 1000 ㎛2). 대형 면적의 레지스터를 이용하여 DC 오프셋을 저감시키는 이 방법은 DC 오프셋이 주로 차동 레지스터[예컨대, 레지스터(464, 472)] 등의 한정된 개수의 구성요소에 결정되는 경우에 실제로 적용될 수 있다. DC 오프셋을 해결하기 위해 다수개의 구성요소의 면적을 늘리는 것은 구현하기에 비현실적일 수 있다.
또한, 검출/에러 추출 시스템(300a)(그리고 후술하는 300b)은 검출 및 에러 추출 기능성을 병합하여 디지털 또는 아날로그 DC 보정 회로의 필요성을 없앤다. 그렇기 때문에, 레지스터(464, 472)를 포함하는 차동 레지스터로 인한 부정합을 평균화하기 위해 추가된 레지스터 면적에도 불구하고, 종래의 시스템과 비교할 경우 전체 사이즈가 삭감될 수도 있다.
또한, DC 오프셋 제어 시에 선형 요소(예컨대, 레지스터)에 크게 의존함으로써, 종래 방법(예컨대, 다이오드 정류)과 비교할 때 저신호 레벨에서 선형성을 향상시킬 수 있다.
일부 실시예에서는, 차동 레지스터(464, 472) 대신에 p채널 금속 산화물 반도체(PMOS) 트랜지스터 등의 저항성 요소로서 역할하는 3단자 디바이스로 대체할 수 있으며, 정합은 트랜지스터 대 레지스터에 의해 이루어진다.
에러 검출/LP 필터 요소(458a)로부터 도출된 전압 신호는 접속부(490, 492)를 통해 레지스터(476, 468)에 전달되어, 전압 신호를 트랜지스터(494, 496)에 제공한다. 접속부(389; 도 3)를 통한 BB VGA(390; 도 3)로의 출력 신호는 트랜지스터(494, 496)의 에미터 단자에서 제공된다.
도 5는 도 3에 도시하는 검출/에러 추출 시스템(300)의 다른 실시예를 나타내는 개략도이다. 출력 회로(586)의 커패시터 사이에서 수직으로 가상선을 그리면, 검출/에러 시스템(300b)의 구성요소들은 구조와 기능 면에서 대칭적이다[바이어스 회로(497b)의 전류원 부분 제외]. 설명의 편의상, 전술한 가상선의 좌측을 설명할 것이며, 필요한 경우를 제외하고 우측의 설명은 생략한다. 도 4의 검출/에러 추출 시스템의 구조와 마찬가지로, 검출/에러 추출 시스템(300b)은 제한기 요소(418b)[우측에는 도시되지 않는 대응하는 제한기 요소], 스위칭 코어 요소(456, 480), 선형 V-I 요소(430, 482), 및 에러 추출/LP 필터 요소(458b)를 포함한다. 도시하는 실시예에서, 제한기 요소(418b)는 도 4의 단일 스테이지 제한기 요소(418a)와 반대 로, 2개의 캐스케이드형 스테이지를 이용한다.
낮은 AM-PM 변환은 특히 입력 신호에 있어서 진폭 변화가 큰, 2개 이상의 스테이지를 이용하여 용이해진다. 각각의 스테이지는 제한기 요소(418b)에 의해 수행되는 제한 기능의 일부를 수행한다. 도시하는 바와 같이, 제한기 요소(418b)는 에미터 단자(도 4와 관련하여 설명한 바와 같이, "e"로 표시)에 접속되는 트랜지스터(508, 510)를 포함하는 제1 스테이지를 포함한다. 트랜지스터(508, 510)의 에미터 단자는 접속부(516)를 통해 바이어스 회로(497b)에 접속되어 접지에 대한 기준을 제공한다. 트랜지스터(508, 510)의 컬렉터 단자("c"로 표시)는 각각 레지스터(504, 506)를 통해 RC 회로(574)에 접속된다. RF 회로(874)는 Vcc에 연결된다. 트랜지스터(508, 510)의 베이스 단자("b"로 표시)는 각각 접속부(518, 520)를 통해 선형 버퍼 및 지연 요소(502)에 연결된다.
트랜지스터(508, 510)의 컬렉터 단자에서의 제1 스테이지의 출력 신호는 접속부(512, 514)를 통해 추가 제한을 위한 제2 스테이지에 제공된다. 제2 스테이지는 트랜지스터(522, 524)와 레지스터(526, 528)로 구성된다. 제1 스테이지의 출력 신호는 각각 접속부(512, 514)를 통해 트랜지스터(522, 524)의 베이스 단자에 제공된다. 제1 스테이지와 마찬가지로, 트랜지스터(522, 524)는 에미터 단자에 공통 접속되어 접속부(534)를 통해 바이어스 회로(497b)에 접속된다. 트랜지스터(522, 524)의 컬렉터 단자는 레지스터(526, 528)를 통해 RC 필터(576)에 연결된다. RC 필터(576)는 Vcc에 연결된다. 트랜지스터(522, 524)의 출력 신호는 접속부(530, 532)를 통해, 도 4의 스위칭 코어 요소(456)에 대해서 설명한 바와 같이 스위칭 코어 요소(456)에 제공된다.
선형 버퍼 및 지연 요소(502)는 우측 상의 상대방 요소(도시 생략)를 갖는다. 선형 버퍼 및 지연 요소(502)는 트랜지스터쌍(536, 538), 레지스터(540, 544, 546, 548), 및 트랜지스터(554, 558)를 포함한다. 트랜지스터(536, 538)의 이미터는 레지스터(544, 546)를 통과하여 접속부(552)를 통해 바이어스 회로(497b)에 연결된다. 트랜지스터(536, 538)의 컬렉터 단자는 각각 레지스터(540, 548)를 통해 Vcc에 연결된다. 트랜지스터(536, 538)의 이득은 각각의 에미터 단자에서 레지스터 부하에 대한 각각의 컬렉터 단자에서의 저항성 부하의 함수이다. 트랜지스터(536, 538)의 컬렉터 단자를 통해 제공되는 출력 신호는 각각 트랜지스터(554, 558)의 베이스 단자에 제공된다. 트랜지스터(554, 558)의 컬렉터 단자는 Vcc에 연결된다. 트랜지스터(554, 558)의 에미터 단자는 각각 접속부(556, 560)를 통해 선형 V-I 요소(430)에 연결된다. 그렇기 때문에, 선형 버퍼 및 지연 요소(502)로부터의 지연된 신호는 트랜지스터(554, 558)의 에미터 단자로부터 접속부(556, 560)를 통해 선형 V-I 요소(430)에 출력된다.
선형 버퍼 및 지연 요소(502)는 접속부(386; 도 3)를 통해 수신된 입력 신호를 지연시킨다. 접속부(556, 560)를 통해 선형 V-I 요소(430)로의 입력부에서 수신된 신호의 위상은 [접속부(530, 532)를 통해] 스위칭 코어 요소(456)에 수신된 위상과 동일한 것이 바람직하다. 선형 버퍼 및 지연 요소(502)는 이 바람직한 위상 관계를 확보하게 한다. 설계자는 제한기 요소(418b)가 신호를 지연시키고 있는지의 여부를 결정하고, 검출/에러 추출 시스템(300b)에서 (지연량이 많지 않는)선형 버 퍼 및 지연 요소(502)를 생략 또는 유지할 것인지의 여부를 결정할 수 있다. 대개, 검출/에러 추출 시스템(300b)의 동작 주파수가 매우 높다면(예컨대, 수백 MHz 이상), 선형 버퍼 및 지연 요소(502)를 사용한다. 주파수가 낮다면(예컨대, 수십 MHz 이하), 제한기 요소(418b)가 제공하는 쵸핑 또는 제한된 신호는 대개 지연량이 미비할 것이기 때문에, 제한기 요소(418b)를 생략할 수 있다.
선형 V-I 요소(430, 482)와 스위칭 코어 요소(456, 480)는 도 4와 관련해서 설명한 바와 같다.
에러 추출/LP 필터(458b)는 도 4와 관련해서 설명한 에러 추출/LP 필터(458a)와 기능 면에서 유사하다. 레지스터(578, 580)를 포함하는 차동 레지스터는 스위칭 코어 요소(456, 480)로부터 제공되는 공제된 전류로부터 전압을 제공한다. 커패시터(577, 579)는 검출/에러 추출 시스템(300b)의 다른 구성요소들에서 발견되는 스위칭 주파수 및 대응 고조파와 관련된 신호 성분들을 필터링한다. DC 오프셋은 차동 레지스터 그룹(578, 580)의 부정합으로부터 대개 결정된다. DC 오프셋을 저감시키는 방법은 도 4와 관련해서 설명한 것과 마찬가지로, 레지스터(578, 580)를 포함하는 차동 레지스터의 면적을 증가시키는 것이다.
에러 추출/LP 필터 요소(458b)로부터 도출된 전압은 접속부(582, 584)를 통해 레지스터(583, 585)에 전달되어 전압을 출력 회로(586)에 제공한다. 출력 신호는 접속부(389; 도 3)를 통해 BB VGA(도 3)에 제공된다.
도 6은 도 4의 검출/에러 추출 시스템(300a)의 유사 구성요소들에게 마찬가지로 적용되는, 도 5에 나타낸 검출/에러 추출 시스템(300b)(좌측 및 우측 요소들 을 포함)로부터의 DC 오프셋 영향을 설명하는 도면이다. 이 예에서, 목표, 즉 설계 DC 오프셋을 3 mV라고 하기로 한다. 종래에 잘 알려져 있는 바와 같이, 레지스터의 면적은 구성요소 제조업자들에 의해 제공되는 그래프로부터 원하는 정합에 기초하여 선택될 수 있다. 예시 값은 응용 분야 및 원하는 성능에 따라 변할 수 있는 정해진 값을 이용한 테스트에 기초하며, 본 명세서에는 그 중에서도 일례로서 나타낸 것이다. 행 602는 테스트된 검출/에러 추출 시스템(300b)의 구성요소 또는 구성요소들에 해당한다. 행 604는 잘 알려진 3시그마 부정합(예컨대, 평균이 0인 부정합을 위한 잘 알려진 가우시안 분포)에 기초하여, 테스트된 구성요소에서 발견되는 부정합의 정도에 해당한다. 부정합은 부정합의 퍼센티지 또는 밀리볼트(mV) 단위로 표시될 수 있다. 행 606은 mV 단위로 나타내는, 테스트된 구성요소에서 관찰된 DC 오프셋 정도에 해당한다. 행 608은 제곱한 행 606의 DC 오프셋 값에 해당한다.
행 602, 열 610에 나타내는 바와 같이, RLOAD는 에러 추출/LP 필터(456b; 도 5)의 레지스터(578, 580)를 포함하는 차동 레지스터에 해당한다. 설계 면적(예컨대, l x w)은 레지스터 그룹 당 40,000 ㎛2이다. 구성 데이터에 기초하여 이들 레지스터의 평가 부정합은 행 604, 열 610에 나타내는 바와 같이 0.1 %이다. 전술한 바와 같이, 정합은 레지스터 면적이 증가함에 따라 향상된다. 레지스터 면적은 제조업자가 제공하는 그래프로부터 원하는 정합에 기초하여 선택될 수 있다.
행 606, 열 610은 0.1 % 부정합의 값을 갖도록 선택된 레지스터로 차동 레지스터를 구성할 경우, 이 부정합으로 인한 검출/에러 추출 시스템(300a; 도 3)에서 의 DC 오프셋이 0.7 mV인 것을 나타내고 있다.
행 602, 열 612는 스위칭 코어(456, 480)의 레지스터를 포함한다. 행 604, 열 612에 나타내는 바와 같이, 좌측 및 우측 스위칭 코어의 총 4쌍의 레지스터는 총 0.6 mV으로 평가되는 Vbe 제조 부정합을 갖는다. DC 오프셋으로 표현하면(행 606, 열 612), 출력 회로(586; 도 5)의 출력에서 0.7 mW이다.
행 602, 열 614는 선형 V-I 요소(430, 482)의 트랜지스터의 에미터 단자에서 레지스터로서 테스트되는 구성요소를 나타내고 있다. 구성 데이터로부터, 부정합은 0.50 %(행 604, 열 614)이고, 그 부정합으로 인한 DC 오프셋은 0.098 mW(행 606, 열 614)이다.
행 602, 열 616은 선형 버퍼 및 지연 요소(502; 도 5)(그리고 도시 생략한 대응하는 우측 요소)의 레지스터에 해당한다. 부정합은 0.50 %이고(행 604, 열 616), 이것은 0.15 mV DC 오프셋이다.
행 602, 열 618은 선형 버퍼 및 지연 요소 트랜지스터(554, 558; 도 5)(및 도시 생략한 대응하는 우측 요소)의 출력 버퍼 Vbe에 해당하며, 부정합은 0.6 mV(행 604, 열 618)이고, 대응하는 DC 오프셋은 0.07 mV(행 606, 열 618)이다.
행 602, 열 620, 622는 제한기 요소(418; 도 5) 및 우측 상의 대응하는 요소(도시 생략)의, 레지스터 및 트랜지스터의 입력 Vbe에 각각 해당한다. 레지스터를 참조하면, 부정합은 6 mV(행 604, 열 620)이며, 이것은 0.02 mV의 DC 오프셋에 해당한다(행 606, 열 620). 트랜지스터의 입력 Vbe을 참조하면, 부정합은 1.8 mV(행 604, 열 622)이며, DC 오프셋은 0.03 mV이다(행 606, 열 622).
검출/에러 추출 시스템(300b)의 구성요소의 부정합이 비상관적이기 때문에, 종래에 알려져 있는 바와 같이, 제곱근 평균(RMS)을 취한다. 그렇기 때문에, 행 608, 열 610-622는 제곱된 값을 DC 오프셋의 mV2의 단위로 나타낸다. 이들 제곱 값의 합은 행 608, 열 624에 나타내며, 제곱근은 행 608, 열 626에 제시된다. 도시한 바와 같이, DC 오프셋의 1차 기여자는 검출/에러 추출 시스템(300b)의 레지스터(578, 580)를 포함하는 차동 레지스터이다. DC 오프셋의 2차 최고 기여자는 스위칭 코어 요소(456, 480)이다. 구성요소의 평형은 DC 오프셋에 거의 기여하지 않는다.
검출 레벨이, 예컨대 30 mV 피크-피크 신호 입력과 같이 낮은 시스템에서, 검출/에러 검출 시스템(300b)은 32 mV의 출력 신호를 제공한다(좌측으로부터의 1 mV의 기여와 대칭적인 우측으로부터의 약 1 mV 기여를 30 mV 입력에 더한 값). 다시 말해서, 최소 입력 신호는 DC 오프셋보다 더 크다. 다른 예에서, EDGE 변조 시스템은 DC 오프셋이 최소 입력 신호 레벨보다 10배 낮을 것을 요구한다. 전술한 바와 같이, 최소 입력 신호 레벨이 30 mV이면, 10 배 낮은 DC 오프셋은 30을 10으로 나눈 값(30/10), 즉 3 mV이게 된다. 입력이 30 mV인 EDGE 시스템의 요건은 3 mV 미만의 DC 오프셋이 되는 것이며, 이것은 한가지 특정 설계 예에 대해 전술한 바와 같이 1 mV의 DC 오프셋 기여에 의해 충족된다.
종래의 시스템은 진폭 검출 및 에러 추출을 위해 별도의 개체를 이용하기 때문에, 총 DC 오프셋은 종종 검출/에러 추출 시스템(300b 또는 300a)에서 발견되는 DC 오프셋보다 상당히 높다. 낮은 레벨 입력 신호가 검출되는 경우, DC 오프셋의 영향으로 종종 최소 입력 신호가 DC 오프셋보다 낮게 되어 정보 손실이 발생할 수 있다.
본 발명의 다양한 실시예들을 설명하였지만, 당업자라면 더 많은 실시예와 구현이 본 발명의 범주 내에서 가능함을 이해할 수 있을 것이다. 따라서, 본 발명은 다음의 청구범위 및 그 등가물의 견지 외에서는 제한되면 안된다.

Claims (10)

  1. 엔벨로프 검출 및 추출 방법(300a; 300b)으로서,
    제1 신호로부터 도출된 제1 쵸핑 신호를 제공하는 단계와;
    상기 제1 신호와 제1 쵸핑 신호 간의 위상 관계를 실질적으로 교란시키는 일없이 상기 제1 신호에서 진폭 변화를 제거하는 단계와;
    상기 제1 신호와 제1 쵸핑 신호를 곱하여 제1 정류 신호를 형성하고, 상기 제1 쵸핑 신호를 제공하는 것, 상기 제1 신호에서 진폭 변화를 제거하는 것, 및 상기 제1 신호를 곱하는 것에 대응하는 부정합으로부터의 제1 직류 오프셋을 주파수 상향변환하는 단계
    를 포함하는 엔벨로프 검출 및 추출 방법.
  2. 제1항에 있어서,
    제2 신호로부터 도출된 제2 쵸핑 신호를 제공하는 단계와;
    상기 제2 신호와 제2 쵸핑 신호 간의 위상 관계를 실질적으로 교란시키는 일없이 상기 제2 신호에서 진폭 변화를 제거하는 단계와;
    상기 제2 신호와 제2 쵸핑 신호를 곱하여 제2 정류 신호를 형성하고, 상기 제2 쵸핑 신호를 제공하는 것, 상기 제2 신호에서 진폭 변화를 제거하는 것, 및 상기 제2 신호를 곱하는 것에 대응하는 부정합으로부터의 제2 직류 오프셋을 주파수 상향변환하는 단계와;
    상기 제1 직류 오프셋과 제2 직류 오프셋을 필터링하여 없애는 단계
    를 더 포함하는 엔벨로프 검출 및 추출 방법.
  3. 제2항에 있어서, 상기 제1 신호를 곱하는 것은 상기 제1 신호를 전압 신호에서 전류 신호로 변환하는 단계를 포함하고, 상기 제2 신호를 곱하는 것은 상기 제2 신호를 전압 신호에서 전류 신호로 변환하는 단계를 포함하는 것인 엔벨로프 검출 및 추출 방법.
  4. 제3항에 있어서, 상기 제1 정류 신호를 상기 제2 정류 신호와 비교하여 차신호를 제공하는 단계를 더 포함하고, 상기 차신호는 차동 레지스터(464, 472; 578, 580)에 대응하는 시스템 직류 오프셋을 포함하는 것인 엔벨로프 검출 및 추출 방법.
  5. 제4항에 있어서, 상기 제1 신호와 제2 신호 중 적어도 하나를 지연시키는 단계를 더 포함하고, 상기 제1 신호를 지연시키는 것은 상기 제1 쵸핑 신호와 지연된 제1 신호 간의 위상차가 실질적으로 제로로 감소되는 것을 달성하며, 상기 제2 신호를 지연시키는 것은 상기 제2 쵸핑 신호와 지연된 제2 신호 간의 위상차가 실질적으로 제로로 감소되는 것을 달성하는 것인 엔벨로프 검출 및 추출 방법.
  6. 엔벨로프 검출 및 추출을 위한 시스템(300a; 300b)으로서,
    제1 신호로부터 제1 쵸핑 신호를 형성하도록 구성되며, 상기 제1 신호와 제1 쵸핑 신호 간의 위상 관계를 실질적으로 교란시키는 일없이 상기 제1 신호에서 진폭 변화를 제거하도록 더 구성되어 있는 제1 제한기(418a; 418b)와;
    상기 제1 제한기에 연결되어 있는 제1 믹서(430, 456)로서, 상기 제1 신호와 제1 쵸핑 신호를 곱하여 제1 정류 신호를 형성한 다음, 상기 제1 제한기 및 제1 믹서에 대응하는 부정합으로부터의 제1 직류 오프셋을 주파수 상향변환하도록 구성되어 있는 제1 믹서
    를 포함하는 엔벨로프 검출 및 추출 시스템.
  7. 제6항에 있어서,
    제2 신호로부터 도출된 제2 쵸핑 신호를 제공하도록 구성되며, 상기 제2 신호와 제2 쵸핑 신호 간의 위상 관계를 실질적으로 교란시키는 일없이 상기 제2 신호에서 진폭 변화를 제거하도록 더 구성되어 있는 제2 제한기(484a)와;
    상기 제2 제한기에 연결되어 있는 제2 믹서(482, 480)로서, 상기 제2 신호와 제2 쵸핑 신호를 곱하여 제2 정류 신호를 형성한 다음, 상기 제2 제한기와 제2 믹서에 대응하는 부정합으로부터의 제2 직류 오프셋을 주파수 상향변환하도록 구성되어 있는 제2 믹서
    를 더 포함하는 엔벨로프 검출 및 추출 시스템.
  8. 제7항에 있어서, 상기 제1 믹서와 제2 믹서에 연결되어 있으며, 상기 제1 직 류 오프셋과 제2 직류 오프셋을 필터링하여 없애도록 구성되는 추출기 요소(458a; 458b)를 더 포함하는 엔벨로프 검출 및 추출 시스템.
  9. 제8항에 있어서, 상기 추출기 요소는 차동 레지스터(464, 472; 578, 580)를 더 포함하고, 상기 추출기 요소는 상기 제1 정류 신호와 제2 정류 신호를 비교하여 상기 차동 레지스터에서 차신호를 형성하며, 상기 차신호는 상기 차동 레지스터의 부정합에 대응하는 시스템 직류 오프셋을 포함하는 것인 엔벨로프 검출 및 추출 시스템.
  10. 제9항에 있어서, 제1 지연 요소(502)와 제2 지연 요소 중 적어도 하나를 더 포함하고, 상기 제1 지연 요소는 상기 제1 제한기와 제1 믹서에 연결되어 있으며 상기 제1 신호를 지연시켜 상기 제1 쵸핑 신호와 지연된 제1 신호 간의 위상차를 실질적으로 제로로 감소시키도록 구성되어 있으며, 상기 제2 지연 요소는 상기 제2 제한기와 제2 믹서에 연결되어 있으며 상기 제2 신호를 지연시켜 상기 제2 쵸핑 신호와 지연된 제2 신호 간의 위상차를 실질적으로 제로로 감소시키도록 구성되어 있는 것인 엔벨로프 검출 및 추출 시스템.
KR1020067008022A 2003-09-26 2004-08-31 Ｉｆ/ｒｆ 피드백 루프에서 엔벨로프 에러 추출 방법 및시스템 KR100755255B1 (ko)

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US10/672,903 2003-09-26
US10/672,903 US6952567B2 (en) 2003-09-26 2003-09-26 Envelope error extraction in IF/RF feedback loops

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