KR20060035786A - 가변 이득 증폭기 시스템 - Google Patents

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Abstract

폴라 루프(polar loop)(550)에서의 이득을 제어하는 시스템(650, 690)이 개시되어 있다. 본 발명의 실시예들은 공급 전압, 주변 온도 및/또는 제조 공정에서의 변동에 영향을 받지 않고 실질적으로 일정한 이득을 제공한다.
가변 이득 증폭기, 휴대용 송수신기, 폴라 루프, 이득

Description

가변 이득 증폭기 시스템{VARIABLE GAIN AMPLIFIER SYSTEM}
본 발명은 일반적으로 송신기 구조에 관한 것이다. 보다 상세하게는, 본 발명은 가변 이득 증폭기 시스템에 관한 것이다.
가변 이득 증폭기(variable gain amplifier, VGA)는 장치의 이득을 변경시킬 수 있는 제어 입력을 갖는 장치이다. VGA는 휴대용 송수신기라고도 하는, 전화와 유사한 많은 핸드헬드 통신 핸드셋에서 사용된다. VGA는 휴대용 송수신기에서의 이득을 제어한다. VGA에 의해 제공되는 이득의 크기에 대한 정확한 제어를 할 필요가 있다. 이것은 제조 공정, 주변 온도 및/또는 공급 전압에서의 변동을 보상하기 위해 자동 이득 조정을 갖지 않는 시스템 또는 폴라 루프(polar loop) 송신기 구조(예를 들어, 전송 동안에 위상 및 진폭 둘다를 전달하는 전송 구조)에서와 같이 피드백 경로에 VGA를 갖춘 피드백 루프를 갖는 시스템에 대해 특히 그렇다.
피드백 경로에 하나 이상의 VGA를 갖춘 피드백 루프의 경우, 일반적으로 피드포워드(feedforward) 경로에 하나 이상의 부가의 VGA가 있다. 예를 들어, 기저 대역(baseband, BB)에 구현된 하나 이상의 VGA 스테이지 및 중간 주파수(intermediate frequency, IF)에 구현된 하나 이상의 VGA가 있을 수 있다. IF VGA는 루프 이득을 비교적 일정하게 유지시키려고 하기 위해 BB VGA와 반대 방향으로 이득 변동을 갖는다. 그렇지 않은 경우, 시스템이 불안정하게 된다.
VGA 설계 또는 일반적으로 VGA를 사용하는 시스템의 설계에 대한 2가지 기본적인 방법은 신호 합산(signal summing)-VGA(예를 들어, 2개의 서로 다른 이득을 갖는 2개의 서로 다른 전류 경로를 합산하는 VGA에 대한 특정의 토폴로지) 및 소프트-스위칭 열화(soft-switching degeneration)[예를 들어, 이 열화는 증폭기의 이미터 단자에 병렬 구성의 가변 저항(parallel configured, variable resistance)을 구비하는 열화 요소(degeneration element)이고, 소프트-스위칭은 이산(디지털) 제어 전압값과 반대로 연속 범위의 전압값(아날로그)에 걸처 동작하는 제어 전압 회로를 사용하여 이 가변 저항을 제어하는 것을 포함함]를 포함하며, 이들 둘다는 이하의 IEEE 간행물, 즉 S. Otaka 등의 "A low power low noise accurate linear-in-dB variable gain amplifier with 500 MHz bandwidth[500 MHz 대역폭을 갖는 저전력 저노이즈의 정확한 선형(dB 단위) 가변 이득 증폭기]" IEEE J. Solid State Circuits, pp. 1942-1947 (2000년 12월) 및 F. Behbahani 등의 "Adaptive analog IF signal processor for a wide band CMOS wireless receiver(광대역 CMOS 무선 수신기용 적응적 아날로그 IF 신호 처리기)" IEEE J. Solid State Circuits, pp. 1205-1217 (2001년 8월)에 기술되어 있으며, 이 문서는 여기에 인용함으로써 그 전체 내용이 본 명세서에 포함된다.
첫번째 방식(즉, S. Otaka 등의 간행물)에서, 대체로 열화가 이득에 따라 변하지 않기 때문에 선형성과 노이즈 간에 트레이드오프가 있다. 두번째 방식에서, 소프트-스위칭 열화 구성에 의해 시행되는 열화는 이득에 따라 변화하고(예를 들 어, 대신호의 경우 열화가 크고, 소신호의 경우 열화가 작음), 이는 입력 신호에 대한 선형성 및 저노이즈 둘다의 달성을 용이하게 해준다. 그렇지만, 공급 전압, 온도, 및 제조 공정 변동에 대한 이득 변동이 있다(예를 들어, 이득이 일정하지 않다). 게다가, 이들의 이득 변동을 상쇄시키기 위해 2개의 케스케이드된(cascaded) VGA[예를 들어, 각각의 VGA 사이에 위치한 중재 요소(intervening component)를 갖거나 갖지 않는 동일 회로 루프에 배치된 VGA]를 정합시키는 것이 어렵다.
도 1a 내지 도 3은 종래의 VGA 시스템에서 경험하게 되는 문제점들 중 어떤 것을 강조하고 있는 폴라 루프 송신기 구조에서의 VGA 시스템의 개요를 제공하는 개략 블록도이다. 일반적인 휴대용 송수신기 장치에서, IF VGA의 이득은 (이하에 기술된 방식으로) 전력 증폭기의 출력 전력을 제어하기 위해 조정되고, BB VGA는 일반적으로 IF VGA의 이득 변화를 보상하는 데 사용된다. 이러한 IF VGA와 BB VGA의 결합은 일정한 이득(및 따라서 피드백 루프 안정성)을 제공하고 또 스펙트럼 재성장(spectral regrowth)을 피하도록 구현된다. 유의할 점은 스펙트럼 재성장이 무선 통신에서의 어떤 표준에서는 허용되지 않는다는 것이다.
도 1a는 진폭 정보를 전달하는 부분 폴라 루프 시스템(100)의 간략화된 블록도이다. 신호 라인이 여러가지 요소들 간의 연결로서 도시되어 있지만, 당업자라면 이 연결이 차동 입력(differential input)을 포함할 수 있음을 잘 알 것이다. 이러한 부분 폴라 루프 시스템(100)은 휴대용 송수신기의 송신기부의 일부일 수 있다. 도시된 바와 같이, 부분 폴라 루프 시스템(100)은 오차 증폭기(102), BB VGA(104), 전력 증폭기(PA)(106), IF 믹서(108), 및 IF VGA(110)를 포함한다. 오 차 증폭기(102)는 노드(112)에서 전압 Vref을 수신한다. Vref는 동상 직교(In-Phase-Quadrature)(I/Q) 변조기(도시 생략) 및 이하에서 기술될 다른 처리 요소 등의 변조기로부터 수신되는 변동하는 진폭 정보(varying amplitude information)를 포함한다. 오차 증폭기(102)는 또한 IF VGA(110)로부터 연결(122)을 거쳐 전압 Vfb을 수신한다. 오차 증폭기(102)는 Vref에서 Vfb를 차감하고 그 결과 신호를 (이득과 함께 또는 이득없이) 연결(114)을 거쳐 BB VGA(104)에 제공한다. BB VGA(104)의 출력은 연결(116)을 거쳐 PA(106)에 입력되며, PA(106)는 노드(118)에 출력 Vout을 발생한다. PA(106)의 Vout은 IF 믹서(108)에 피드백될 수 있다. 연결(120)을 거쳐 출력되는 IF 신호는 IF VGA(110)에 입력되고, IF VGA(110)는 루프를 닫기 위해 연결(122)을 거쳐 다시 오차 증폭기(102)로 신호를 출력한다.
폐루프 이득은 수학식 1에 의해 주어진다.
Figure 112006007029299-PCT00001
여기서,
Figure 112006007029299-PCT00002
및
Figure 112006007029299-PCT00003
는 각각 오차 증폭기(102), BB VGA(104), IF 믹서(108) 및 PA(106)의 이득이다. 환언하면,
Figure 112006007029299-PCT00004
는 피드포워드 경로에서 증폭된다. 게다가, Vfb는 출력 전압(Vout)을 피드백 경로에서의 이득[
Figure 112006007029299-PCT00005
로 나타낸 IF 믹서(108)의 이득 및
Figure 112006007029299-PCT00006
로 나타낸 IF VGA(110)의 이득을 포함함]과 곱 한 것이다. 따라서,
Figure 112006007029299-PCT00007
이고,
Figure 112006007029299-PCT00008
이다.
분모에서 "1"이 무시할 수 있는 것으로 가정하면, 개루프 이득 T는 수학식 4와 같이 근사화된다.
Figure 112006007029299-PCT00009
IF VGA(110) 및 BB VGA(104)의 이득이 서로 반비례하기 때문에, 개루프 이득은 VGA 이득에 대해 일정하다.
T>>1인 경우, 폐루프 이득은 수학식 5로 된다.
Figure 112006007029299-PCT00010
따라서, 피드포워드 경로에서의 이득이 크면, 출력(Vout)은 피드백 경로에서 의 이득에 의해 제어된다. PA(106)의 출력은 IF VGA(110)의 이득(및 진폭 변동)에 직접 관련이 있다. 예를 들어, IF VGA 이득이 크면, PA 출력 전력이 작다. IF VGA 이득이 작으면, PA 출력 전력이 크게 된다.
시스템이 안정하도록 하기 위해, 개루프 이득 변동을 제한하는 것이 바람직하다. 이 목적을 달성하기 위해, IF VGA 이득 변화에 대한 보상이 BB VGA(104)의 상보적인 동작을 통해 행해질 수 있다. 예를 들어, IF VGA 이득 증가는 BB VGA 이득 감소로 보완될 수 있고, 그 역도 마찬가지이다.
도 1b 및 도 1c는 IF VGA(110a) 및 IF VGA(110a)와 관련하여 동작하는 BB VGA(104a)의 개략 블록도이다. "a"는 도 1a에 도시한 개별적인 IF VGA(110) 및 BB VGA(104)의 한 실시예를 뜻한다. 도 1b의 IF VGA(110a)는 연결(120)(도 1a)을 거쳐 각각 베이스 단자(125, 127)에서 차동 입력을 수신하는 차동쌍(differential pair) 트랜지스터(124, 126)를 포함한다. 차동쌍 트랜지스터(124, 126)의 이미터 단자에는 가변 저항으로서 기능하는 하나 이상의 n-채널 MOSFET(또는 NMOS 트랜지스터)를 포함하는 이미터 열화 요소(128)가 있다. 열화 요소는 증폭기의 입력단을 구성하는 트랜지스터의 이미터 또는 소스 단자에서의 저항을 포함한다. 이 저항은 트랜지스터 및/또는 저항기(resistor)(총칭하여 저항 요소라 함)로부터의 저항을 포함할 수 있다. 열화 요소는 종종 이득 및 노이즈를 약간 감소시키면서 선형성을 향상시킨다. 이미터 열화 요소(128)의 NMOS 트랜지스터의 등가 저항은 제어 전압 VC1을 제어 단자(132)에 인가함으로써 [이득의 원활한 변화를 가져오기 위해 제어 전압 회로로부터의 연속한 범위(0 - 100%)의 전압값을 사용하는 소프트-스위칭, 또 는 이득의 "계단상(stair-case)" 변화를 가져오는 이산(0 또는 100%, 또는 디지털) 스위칭을 통해] 변화(또는 변동)된다. VC1은 저항 회로망(도시 생략)에 연결되고, 하나 이상의 NMOS 트랜지스터의 등가 저항이 변화될 수 있도록 해주기 위해 스태거 전압(staggered voltage)을 제공하기 위해 증가 또는 감소된다. NMOS 트랜지스터의 수가 증가함에 따라, 이미지 열화 요소(128)의 결과 등가 저항이 감소하고 이득의 변동을 제공한다.
IF VGA(110a)는 또한 차동쌍 트랜지스터(124, 126)의 컬렉터 단자에 있는 컬렉터 부하(130)를 포함한다. 컬렉터 부하(130)는 가변 저항으로서 기능하는 하나 이상의 p-채널 MOSFET(또는 PMOS 트랜지스터)를 포함한다. 컬렉터 부하(130)의 출력은 연결(122)(도 1a)을 거쳐 제공된다. 컬렉터 부하(130)의 PMOS 트랜지스터의 등가 저항도 역시 제어 전압 VC2을 제어 단자(134)에 인가함으로써 변동된다. 전력은 전압 VCC를 전원 단자(136)에 제공하는 직류(DC) 전원(도시 생략)을 통해 공급되며, 전원 단자(136)는 이하에 기술되는 다른 소자들 중에서도 특히 차동쌍 트랜지스터(124, 126)에 공급 전압을 제공한다.
도 1c를 참조하면, BB VGA(104a)는 안정된 이득 제어를 제공하기 위해 IF VGA(110a)와 관련하여 동작한다. BB VGA(104a)는 IF VGA(110a)와 유사하게 구성되어 있으며, 연결(114)(도 1a)을 거쳐 각각 베이스 단자(139, 141)에서 차동 입력을 수신하는 차동쌍 트랜지스터(138, 140), 하나 이상의 NMOS 트랜지스터를 구비하는 이미터 열화 요소(142), 및 하나 이상의 PMOS 트랜지스터를 구비하는 컬렉터 부하 (146)를 갖는다. 이미터 열화 요소(142)의 제어는 제어 전압 VC3를 제어 단자(148)에 인가함으로써 행해진다. 컬렉터 부하(146)의 제어는 제어 전압 VC4를 제어 단자(150)에 인가함으로써 행해진다. 전력은 다른 요소 중에서도 특히 전원 단자(152)에 전압 VCC를 제공하는 DC 전원(도시 생략)을 통해 공급된다.
제어 전압 VC1 및 VC2는 동일 방향으로 움직인다(예를 들어, VC1이 증가하고 있으면, VC2이 증가하고 있다). 제어 전압 VC3 및 VC4도 동일 방향으로 움직이지만, 제어 전압 VC1 및 VC2와는 반대인데, 그 이유는 안정된 이득 제어를 제공하기 위해 정반대 이득 응답이 요망되기 때문이다.
도 2a 및 도 2b는 IF VGA(110b) 및 BB VGA(104b)를 구비하는 VGA 시스템을 구성하는 다른 방식을 나타낸 개략 블록도이다. "b"는 도 1a에 도시된 개별적인 IF VGA(110) 및 BB VGA(104)에 대한 다른 실시예를 뜻한다. IF VGA(110b)는 연결(120)을 거쳐 각각 베이스 단자(225, 227)에서 차동 입력을 수신하는 차동쌍 트랜지스터(224, 226)를 구비한다. 저항기(254, 256)는 공급 전압 VCC를 수신하는 전원 단자(136)와 차동쌍 트랜지스터(224, 226) 각각의 컬렉터 단자 사이에 연결되어 있다. 저항기(254, 256)는 컬렉터 부하를 구성한다. IF VGA(110b)는 또한 하나 이상의 NMOS 트랜지스터를 구비하는 이미터 열화 요소(228)를 포함한다. 이미터 열화 요소(228)는 제어 전압 VC1을 제어 단자(132)에 인가함으로써 제어된다.
도 2b에서, BB VGA(104b)는 유사하게 구성된 IF VGA(110b)와 관련하여 동작 한다. BB VGA(104b)는 연결(114)(도 1a)을 거쳐 각각 베이스 단자(229, 241)에서 입력을 수신하는 차동쌍 트랜지스터(238, 240), 전원 단자(152)를 통해 공급 전압 VCC에 연결된 컬렉터 저항기(258, 260), 및 제어 단자(148)에 제어 전압 VC3을 인가함으로써 하나 이상의 NMOS 트랜지스터를 구비하는 이미터 열화 요소(242)를 포함한다. 이 예에서, VC1 및 VC3는 반대 방향으로 움직인다(즉, VC1이 증가함에 따라, VC3는 감소하고, 그 역도 마찬가지이다).
도 3은 IF VGA(110a)의 개략도이다. 유사한 구조가 BB VGA(104a)(도 1c)에 대해 사용될 수 있다. 일반적인 휴대용 송수신기 시스템에서, 보다 넓은 이득 범위를 제공하기 위해 하나 이상의 IF VGA 및/또는 BB VGA 스테이지가 구현된다(예를 들어, 케스케이드된 스테이지들은 동일한 또는 서로 다른 이득을 제공함). 입력 신호는 연결(120)(도 1a)을 거쳐 차동 입력 단자(302, 314)에 인가된다. 입력 단자(302)는 연결(304)을 통해 차동쌍 트랜지스터(124)의 베이스 단자(125)에 연결되어 있다. 입력 단자(314)는 연결(316)을 통해 차동쌍 트랜지스터(126)의 베이스 단자(127)에 연결되어 있다. 베이스 단자(125) 이외에, 차동쌍 트랜지스터(124)는 컬렉터 단자(308) 및 이미터 단자(312)를 포함한다. 이와 유사하게, 차동쌍 트랜지스터(126)는 베이스 단자(127) 이외에, 컬렉터 단자(320) 및 이미터 단자(324)를 포함한다.
직류(DC) 전원(도시 생략) 등의 에너지원은 전원 단자(136)를 통해 바이어스 회로(328)에 전압(VCC)을 공급한다. 바이어스 회로(328)의 전류원(329)은 전류가 베이스 단자(125, 127)를 바이어스시키기 위해 전류원 트랜지스터(319, 321)[전류원(329)으로부터의 전류를 미러링함]를 거쳐 저항기(330) 및 저항기(332, 334)를 통해 흐르게 한다. 베이스 단자(125, 127) 및 이미터 단자(312, 324)에 연결된 바이어스 회로(328)의 전류원 트랜지스터(319, 321)는 VCC에 기준을 두고 있는 전압 레벨에 있다. 전류원 트랜지스터(319, 321)는 적절히 바이어스될 때 전류가 차동쌍 트랜지스터(124, 126)를 통해 흐르게 하며, 베이스 단자(125, 127)에 나타나는 전압이 VCC의 변동을 따라갈 수 있게 해준다.
전원 단자(136)에 인가되는 DC 전원은 또한 바이어스 회로(336), 컬렉터 저항(338, 340), 및 이미터-폴로워(emitter-follower) 구성으로 제공된 출력 트랜지스터(342, 348)의 컬렉터 단자에도 전압을 공급한다. 출력 트랜지스터(342, 348)는 출력 단자(346, 350)에 연결되어 있으며, 이 출력 단자(346, 350)는 연결(122)(도 1a)을 거쳐 신호를 제공한다. 한 예로서 PMOS 전류 미러 구성을 사용하여 도시된 바이어스 회로(336)는 컬렉터 부하(130)에 전류 공급을 제공한다. 이 전류 공급은 컬렉터 부하(130)의 컬렉터 저항(338, 340) 양단에서의 과도한 전압 강하를 막는다.
컬렉터 부하(130)는 각각 차동쌍 트랜지스터(124, 126)의 컬렉터 단자(308, 320)에 가변 저항 부하를 제공하는 하나 이상의 병렬 PMOS 트랜지스터(353)를 포함한다. 컬렉터 부하(130)는 또한 차동쌍 트랜지스터(124, 126)의 컬렉터 단자(308, 320)에 있는 컬렉터 저항기(338, 340)를 포함한다. 컬렉터 부하(130)의 저항은 제 어 단자(134)에 인가된 변동 전압 VC2에 기초하여 변동된다. VC2는 저항 회로망(354)을 통해 컬렉터 부하(130)에 연결된다. 컬렉터 부하(130)의 등가 저항은 컬렉터 부하(130)의 PMOS 트랜지스터(353)를 [소프트-스위칭 방식 또는 이산(디지털) 방식으로] 온 및 오프시킴으로써 변화된다. 예를 들어, 컬렉터 부하(130)의 PMOS 트랜지스터(353) 모두가 오프인 상태에서, 차동쌍 트랜지스터(124, 126)의 컬렉터측에서의 저항은 컬렉터 저항기(338, 340)로 인한 것이다. PMOS 트랜지스터(353)를 턴온시키면 합성된 컬렉터 저항기(338, 340)의 등가 저항의 감소 및 컬렉터 부하(130)의 평형을 제공한다.
이미터 열화 요소(128)는 이미터 단자(312, 324)에 포함되어 있다. 이미터 열화 요소는 하나 이상의 NMOS 트랜지스터(359)와 병렬로 연결된 저항기(360)를 포함한다. 이미터 열화 요소(128)의 NMOS 트랜지스터(359)는 NMOS 트랜지스터(359) 각각의 소스 및 드레인 단자에서 2개의 다른 저항기(361, 363)와 직렬로 연결된 것으로 도시되어 있다. 저항기(361, 363)는 NMOS 트랜지스터(359)의 가변 저항의 변화로 인해 총 저항의 효과를 감소시킨다. 컬렉터 부하(130)의 PMOS 트랜지스터(353)와 유사하게, 이미터 열화 요소(128)의 NMOS 트랜지스터(359)의 등가 저항도 제어 단자(132)에 인가되는 VC1을 저항 회로망(362)을 거쳐 이미터 열화 요소(128)에 연결시킴으로서 변동된다. 예를 들어, 제어 단자(132)에 인가된 VC1이 로우(low)이면, 이미터 열화 요소(128)의 NMOS 트랜지스터(359) 모두가 오프되고, 그 결과 이미터 단자(312, 324)에서의 저항은 주로 저항기(360)에 의해 제공된다. 제 어 단자(132)에 인가된 VC1이 하이(high)이면, NMOS 트랜지스터(359) 중 하나 이상이 턴온하기 시작하고, 그 결과 저항기(360)와 활성화된 NMOS 트랜지스터(359) 및 관련 저항기(361, 363)의 병렬 합성이 이루어져 이미터 단자(312, 324)에서의 총 저항 부하를 감소시킨다.
컬렉터 부하(130) 및 이미터 열화 요소(128)의 등가 저항을 변동시키는 상기한 제어 동작은 선형(dB 단위) 이득 제어(linear-in-dB gain control)를 제공하도록 수행된다[예를 들어, 차동쌍 트랜지스터(124, 126)의 전압 이득(데시벨 단위) = 20 log |전압/전압의 비로 표현된 전압 이득| dB]. IF VGA(110a)의 이득은 차동쌍 트랜지스터(124, 126)의 컬렉터에 대한 총 저항성 부하를 차동쌍 트랜지스터(124, 126)의 이미터에 대한 총 저항 부하로 나눈 것에 의해 결정된다. 일반적으로, 차동쌍 트랜지스터(124, 126)의 고유 이미터 저항(inherent emitter resistance)이 무시되는 경우, IF VGA(110a)의 이득은 대략적으로 컬렉터 저항(338, 340)과 병렬로 PMOS 트랜지스터(353)를 구비하는 컬렉터 부하(130)를 이미터 열화 요소(128)[NMOS 트랜지스터(359) 및 직렬 저항(361, 363)의 합성과 병렬로 저항기(360)를 구비함]로 나눈 것이다. 따라서, 이득 증가가 요망되는 경우, 총 컬렉터 저항성 부하가 증가되고 및/또는 총 이미터 저항성 부하가 감소된다. IF VGA(110a)의 이득을 감소시키기 위해, 총 컬렉터 저항성 부하가 감소되고 및/또는 총 이미터 저항성 부하가 증가된다.
이미터 열화 요소(128)의 NMOS 트랜지스터(359)가 저항기(361, 363)와 직렬로 도시되어 있고 컬렉터 부하(130)의 PMOS 트랜지스터(353)가 PMOS 트랜지스터 (353) 각각의 소스 및 드레인 단자에서 이러한 합성을 갖지 않지만, 당업자라면 PMOS 트랜지스터(353) 및 NMOS 트랜지스터(359)를 갖거나 갖지 않고 직렬 저항이 사용될 수 있음을 잘 알 것이다. 예를 들어, 설계자는 트랜지스터 자체의 저항성에 덜 의존하고 가변 저항을 달성하기 위해 컬렉터 부하(130)의 PMOS 트랜지스터(353)와 함께 직렬 저항을 포함하기로 선택할 수 있다.
IF VGA(110a)의 구성과 유사한 구조로 된 다른 VGA(예를 들어, BB VGA(들), IF VGA(들))와 조합하여 또는 단독으로 상기한 IF VGA(110a)에서의 한가지 문제점은, 회로의 특성이 공급 전압, 주변 온도 및/또는 제조 공정의 변화의 결과로서 동적으로 변화할 때 전체 이득을 제어하기 어렵다는 것이다. 따라서, 많은 설계자들의 목표는 (예를 들어, 작은 변동 한도 내에서) 비교적 일정한 전체 이득[예를 들어, IF VGA(110a) 및 BB VGA(104a) 합성으로 얻어짐]을 제공하는 것이다.
도 4a 및 도 4b는 도 3에 도시된 VGA 시스템(110a) 등의 종래의 VGA 시스템에서의 문제점들 중 어떤 것을 나타낸 그래프이다. 도 4a는 도 3에 도시된 VGA(100a)와 유사한 구조로 된 IF VGA 및 BB VGA를 사용하는 합성 회로의 공급 전압의 변화(예를 들어, 2.7V에서 3.3V까지 0.1V 증분씩)로 인한 시뮬레이션된 이득 변동을 나타낸 것이다. 도 4b는 도 4a의 그래프에 대응하는 IF VGA 및 BB VGA의 합성의 결과 얻어지는 총 이득 변동을 나타낸 것이다. 도 4a에서, 그래프는 차동 입력 제어 전압에 대응하는 x-축 및 이득[단위: 데시벨(dB)]에 대응하는 y-축을 포함한다. 대략 50dB에서 시작하여 -10dB에서 끝나는 곡선(402)은 IF VGA에 대한 이득에 대응한다. IF VGA의 곡선(402)들의 각 곡선은 심볼 범례(405)에 나타낸 대응 하는 VCC 값을 갖는 심볼로 표시된 바와 같이, 전원 공급 전압의 변동의 결과로서의 이득의 변화에 대응한다. IF VGA 출력 레벨은 차동 입력 제어 전압[예를 들어, VC1 및 VC2(도 1b)를 발생하는 데 사용된 전압]의 증가에 따라 감소하고 공급 전압의 변동에 따라 변동하지만, 각각의 곡선의 두드러진 구분은 주변 온도 및/또는 제조 공정에서의 변화에 의해 추가적으로 악화되는 공급 변동으로 인한 것이다. 이것은 공급 전압이 감소함에 따라 일정한 전력 레벨 출력을 유지하기 위해 차동 입력 제어 전압이 감소되어야만 한다는 점에서 문제가 될 수 있다.
404로 표시된 곡선은 차동 입력 제어 전압의 증가에 따라 이득이 증가하는 것을 보여주며, 전원 공급 전압의 변화에 대응한다(다시 말하지만, BB VGA가 제조 공정 및/또는 주변 온도의 변동으로 영향을 받는 경우 추가로 악화된다). BB VGA 곡선(404)은 차동 입력 제어 전압의 범위에 걸쳐 대략 30 dB에서 아래쪽으로 -30 내지 -35 dB의 범위를 갖는다. VGA 시스템의 설계에서의 한가지 목표는 IF VGA 및 BB VGA의 합성 이득 변동을 제한된 범위 내에 유지시키는 것이다. 도 4b는 도 4a에 도시된 곡선(402, 404)을 나타내는 데 사용된 IF VGA 및 BB VGA에 대한 시뮬레이션된 합성 이득 변동 곡선(406)을 나타낸 것이다. 합성 이득 변동 곡선(406)은 31 dB부터 아래쪽으로 16 dB에 이르는 임의의 범위이다. 점 A와 B 사이에 도시된 원하는 선형 동작 범위 내에서조차도, 주어진 차동 입력 제어 전압에 대한 공급 전압(예를 들어, VCC)의 변화의 결과로서의 출력 전력의 변동은 상당하다.
따라서, 공급 전압, 주변 온도 및/또는 제조 공정의 변화에 영향을 받지 않 으면서 제한된 이득 변동을 나타내는 전력 증폭기의 제어를 위한 VGA 시스템을 제공하는 것이 바람직하다.
본 발명의 실시예들은 폴라 루프에서의 이득을 제어하기 위한 가변 이득 증폭기(VGA) 시스템을 포함한다. 본 발명의 실시예들은 공급 전압, 주변 온도 및/또는 제조 공정의 변화에도 불구하고 실질적으로 일정한 이득을 갖는 VGA를 제공한다. 일 실시예에서, 가변 이득 증폭기는 차동쌍 트랜지스터, 차동쌍 트랜지스터에 연결된 열화 요소, 및 열화 요소와 유사한 유형(예를 들어, 유사한 유형이란 열화 부하 내의 n-채널 금속 산화물 반도체(NMOS) 장치 및 컬렉터 부하에서의 NMOS 장치 등의 비슷한 요소를 말함)의 컬렉터 부하를 포함하며, 컬렉터 부하는 차동쌍 트랜지스터에 연결되어 있고, 가변 이득 증폭기의 이득은 0 볼트인 차동 입력 제어 전압에 있어서의 열화 요소에 대한 컬렉터 부하의 물리적 치수 비(예를 들어, 길이 및/또는 폭)에 의해 결정된다.
관련 동작 방법도 역시 제공된다. 본 발명의 다른 시스템, 방법, 특징 및 이점은 이하의 도면 및 상세한 설명을 살펴보면 당업자에게 명백하게 될 것이다. 모든 이러한 부가의 시스템, 방법, 특징 및 이점은 본 명세서에 포함되고, 본 발명의 범위 내에 속하며 또 첨부된 청구항에 의해 보호되는 것으로 보아야 한다.
도 1a는 진폭 정보를 전달하는 폴라 루프 시스템의 일부분을 나타낸 간략 블록도.
도 1b 및 도 1c는 중간 주파수(IF) 가변 이득 증폭기(VGA) 및 기저대역(BB) VGA에 대한 예시적인 구성을 나타낸 개략 블록도.
도 2a 및 도 2b는 IF VGA 및 BB VGA에 대한 다른 예시적인 구성을 나타낸 개략 블록도.
도 3은 도 1b에 도시된 IF VGA와 유사하게 구성된 일반화된 가변 이득 증폭기(VGA)를 나타낸 개략도.
도 4a는 공급 전압의 변동의 결과로서의 이득[단위: 데시벨(dB)]과 차동 입력 제어 전압 간의 관계를 나타낸 그래프.
도 4b는 공급 전압의 변동과 도 4a와 연관된 합성 VGA 시스템의 이득 간의 관계를 차동 입력 제어 전압의 함수로서 나타낸 그래프.
도 5는 간략화된 휴대용 송수신기를 나타낸 블록도.
도 6은 도 5에 도시된 휴대용 송수신기에 대한 송신부의 블록도.
도 7a 및 도 7b는 도 6에 도시된 송신부에 대한 IF VGA 및 BB VGA의 일 실시예를 나타낸 블록도.
도 8a는 제1 바이어싱 방식을 갖는 IF VGA(도 7a에 도시된 IF VGA 실시예와 유사한 구조로 되어 있음)의 실시예의 개략도.
도 8b는 제2 바이어싱 방식을 갖는 IF VGA(도 7a에 도시된 IF VGA 실시예와 유사한 구조로 되어 있음)의 실시예의 개략도.
도 9는 다중-스테이지 IF VGA 제어 구성의 실시예를 나타낸 개략 블록도.
도 10a 및 도 10b는 도 6에 도시된 송신부에 대한 IF VGA 및 BB VGA의 다른 실시예를 나타낸 개략 블록도.
도 11a는 IF VGA 및 BB VGA를 구비하는 VGA 시스템에 대해 공급 전압의 변동과 이득 간의 관계를 차동 입력 제어 전압의 함수로서 나타낸 그래프.
도 11b는 도 11a와 연관된 VGA 시스템에 대해 공급 전압의 변동과 이득 간의 관계를 차동 입력 제어 전압의 함수로서 나타낸 그래프.
도 12a 및 도 12b는 IF VGA 및 BB VGA를 구비하는 다른 예시적인 VGA 시스템에 대해 공급 전압의 변동 이외에 제조 공정 및 주변 온도의 변동들 간의 관계를 나타낸 그래프.
본 발명의 많은 측면은 첨부 도면을 참조하면 더 잘 이해될 수 있다. 도면에서의 구성요소는 반드시 축척대로 도시된 것은 아니며, 그 대신에 본 발명의 원리들을 명확하게 설명하는 것에 중점을 두고 있다. 게다가, 도면에서, 유사한 참조 번호는 몇개의 도면에 걸쳐 대응하는 부분을 가리킨다.
특별히 휴대용 송수신기를 참조하여 기술되어 있지만, 가변 이득 증폭기(VGA) 시스템[기저 대역(BB) 주파수, 무선 주파수 및/또는 중간 주파수(IF)에서 하나 이상의 VGA를 포함함]은 위상 및/또는 진폭 변동을 구현하는 변조 방식을 사용하여 정보를 전달하는 임의의 시스템에서 및/또는 피드백 제어 루프를 사용하는 시스템에서 구현될 수 있다. 이하의 설명은 지정된 차동 입력 제어 전압에서 실질적으로 일정한 이득을 제공하는 VGA 토폴로지에 대한 몇가지 실시예에 대해 기술한다. 게다가, 2개 이상의 VGA가 실질적으로 일정한 이득 합산을 제공하기 위해 상 보적 방식으로 어떻게 구성될 수 있는지를 나타내는 몇가지 실시예에 대해 기술되어 있다. 예를 들어, 2개 이상의 VGA 간의 상보적 관계를 나타내는 폴라 루프 구조에 대해 기술되어 있다.
도 5는 간략화된 휴대용 송수신기(500)를 나타낸 블록도이다. 휴대용 송수신기(500)는 스피커(502), 디스플레이(504), 키보드(506) 및 마이크(508)를 포함하며, 이들 모두는 기저대역 서브시스템(530)에 연결되어 있다. 특정의 실시예에서, 휴대용 송수신기(500)는 예를 들어 이동/셀룰러형 전화 등의 휴대용 전기 통신 핸드셋일 수 있지만, 이에 한정되는 것은 아니다. 당업자라면 잘 알고 있는 바와 같이, 스피커(502) 및 디스플레이(504)는 각각 연결(510, 512)을 통해 기저대역 서브시스템(530)으로부터 신호를 수신한다. 이와 유사하게, 키보드(506) 및 마이크(508)는 각각 연결(514, 516)을 통해 기저대역 서브시스템(530)에 신호를 공급한다. 기저대역 서브시스템(530)은 버스(528)를 통해 통신하는 마이크로프로세서(μP)(518), 메모리(520), 아날로그 회로(522) 및 디지털 신호 처리기(DSP)(524)를 포함한다. 버스(528)는 단일의 버스로 도시되어 있지만, 필요에 따라 기저대역 서브시스템(530) 내의 서브시스템들 간에 연결되는 다수의 버스를 사용하여 구현될 수 있다. 마이크로프로세서(518) 및 메모리(520)는 휴대용 송수신기(500)에 대한 신호 타이밍, 처리 및 저장 기능을 제공한다. 아날로그 회로(522)는 기저대역 서브시스템(530) 내에서의 신호에 대한 아날로그 처리 기능을 제공한다. 기저대역 서브시스템(530)은 연결(534)을 통해 무선 주파수(RF) 서브시스템(544)에 제어 신호를 제공한다. 단일의 연결(534)로서 도시되어 있지만, 제어 신호는 DSP(524)로부 터 및/또는 마이크로프로세서(518)로부터 발신될 수 있고, RF 서브시스템(544) 내의 다양한 지점으로 공급된다. 간단함을 위해, 휴대용 송수신기(500)의 기본적인 구성요소만이 본 명세서에 기술되어 있음에 유의해야 한다.
기저대역 서브시스템(530)은 또한 아날로그-디지털 변환기(ADC)(532) 및 디지털-아날로그 변환기(DAC)(536, 538)를 포함한다. DAC(536, 538)가 2개의 개별적인 장치로서 도시되어 있지만, DAC(536, 538)의 기능을 수행하는 단일의 디지털-아날로그 변환기가 사용될 수 있음을 잘 알 것이다. ADC(532), DAC(536) 및 DAC(538)도 역시 버스(528)를 통해 마이크로프로세서(518), 메모리(520), 아날로그 회로(522) 및 DSP(524)와 통신한다. DAC(536)는 기저대역 서브시스템(530) 내에서의 디지털 통신 정보를 연결(542)을 통해 RF 서브시스템(544)으로 전송하기 위해 아날로그 신호로 변환한다. DAC(538)는 연결(546)을 통해 폴라 루프 회로(550)의 하나 이상의 IF VGA 및 BB VGA(도시 생략)에 이득 제어[예를 들어, 단일-종단(single-ended) 또는 차동 입력 제어 전압]를 제공한다. 연결(542)은 폴라 루프 회로(550)의 변조기(도시 생략)에 입력되어질 동상("I") 및 직교("Q") 정보를 포함한다.
RF 서브시스템(544)은 RF 서브시스템(544)의 변조, 증폭 및 전송 기능을 제공하는 폴라 루프 회로(550)를 포함한다. 폴라 루프 회로(550)는 연결(562) 및 스위치(574)를 통해 안테나(572)에 증폭된 신호를 제공한다. 예시적으로, 스위치(574)는 연결(562) 상의 증폭된 신호가 안테나(572)로 전달되는지 또는 안테나(572)로부터의 수신 신호가 필터(576)로 공급되는지를 제어한다. 스위치(574)의 동작은 연결(534)를 통해 기저대역 서브시스템(530)으로부터의 제어 신호에 의해 제어된다. 다른 대안으로서, 기술 분야에 공지된 바와 같이, 스위치(574)는 전송 신호 및 수신 신호 둘다의 동시 전달을 가능하게 해주는 필터 쌍[예를 들어, 듀플렉서(duplexer)]으로 대체될 수 있다. 연결(562) 상의 증폭된 전송 신호 에너지의 일부분은 폴라 루프 회로(550)의 믹서(도시 생략)에 공급된다.
안테나(572)에 의해 수신된 신호는 수신 필터(576)로 보내진다. 수신 필터(576)는 수신 신호를 필터링하고 이 필터링된 신호를 연결(578)을 통해 저노이즈 증폭기(LAN)(580)로 공급한다. 수신 필터(576)는 휴대용 송수신기(500)가 동작하고 있는 특정의 셀룰러 시스템의 모든 채널을 통과시키는 대역 통과 필터이다. 예로서, 900 MHz GSM(Global System for Mobile Communication) 시스템의 경우, 수신 필터(576)는 각각 200 kHz씩인 174개 연속 채널 모두를 포함하는 925 MHz에서 960 MHz까지의 모든 주파수를 통과시킨다. 이 필터의 목적은 원하는 범위 밖의 모든 주파수를 차단하는 것이다. LNA(580)는 연결(578) 상의 아주 약한 신호를, 다운컨버터(downconverter)(584)가 그 신호를 전송 주파수에서 IF 주파수로 변환시킬 수 있는 레벨로 증폭시킨다. 다른 대안으로서, LNA(580) 및 다운컨버터(584)의 기능은 예를 들어 저노이즈 블록 다운컨버터(LNB)(이에 한정되지 않음) 등의 다른 요소를 사용하여 달성될 수 있다.
다운컨버터(584)는 연결(570)을 통해 폴라 루프 회로(550)의 UHF VCO(도시 생략)로부터 "국부 발진기" 또는 "LO" 신호라고도 하는 주파수 기준 신호(frequency reference signal)를 수신하며, 이 신호는 연결(582)을 통해 LNA(580) 로부터 수신된 신호를 다운컨버트할 적절한 주파수에 관하여 다운컨버터(584)에 알려준다. 다운컨버트된 주파수는 중간 주파수(intermediate frequency) 또는 IF라고 한다. 다운컨버터(584)는 다운컨버트된 신호를 연결(586)을 통해 "IF" 필터라고도 하는 채널 필터(588)로 전송한다. 채널 필터(588)는 다운컨버트된 신호를 필터링하고 이를 연결(590)을 통해 증폭기(592)에 공급한다. 채널 필터(588)는 하나의 원하는 채널을 선택하고 모든 다른 채널을 차단한다. GSM 시스템을 예로서 사용하면, 174개 연속 채널 중 하나만이 실제로 수신되어진다. 모든 채널들이 수신 필터(576)에 의해 통과되고 다운컨버터(584)에 의해 주파수가 다운컨버트된 후에, 하나의 원하는 채널만이 정확하게 채널 필터(588)의 중심 주파수에 나타나게 된다. 합성기(synthesizer)(도시 생략)는 연결(570)을 통해 다운컨버터(584)에 공급되는 국부 발진기 주파수를 제어함으로써, 선택된 채널을 결정한다. 증폭기(592)는 수신된 신호를 증폭하고 이 증폭된 신호를 연결(594)을 통해 복조기(596)에 공급한다. 복조기(596)는 전송된 아날로그 정보를 복원하고 이 정보를 나타내는 신호를 연결(598)을 통해 ADC(532)에 공급한다. ADC(532)는 기저대역에서 이들 아날로그 신호를 디지털 신호로 변환하고 이 신호를 추가의 처리를 위해 버스(528)를 통해 DSP(524)로 전송한다. 다른 대안으로서, 연결(586)에서의 다운컨버트된 반송파 신호(RF 주파수)는 0 Hz일 수 있으며, 이 경우 수신기는 "직접 변환 수신기(direct conversion receiver)"라고 한다. 이러한 경우, 채널 필터(588)는 저역 통과 필터로서 구현되고, 복조기(596)는 생략될 수 있다.
도 6은 도 5에 도시된 휴대용 송수신기(500)의 송신기부를 구성하는 폴라 루 프 회로(550)의 블록도이다. 폴라 루프 회로(550)는 위상 루프 및 진폭 루프 상으로 전달되는 위상 및 진폭 정보로 이루어져 있다. 폴라 루프 회로(550)를 사용하는 변조 방식에서의 전력 증폭기는 전력 증폭기에 서로 다르게 인가되는 진폭 및 위상 정보를 갖는다. 위상 정보는 전력 증폭기의 입력 포트에 인가되고 이곳에서 증폭되어, 출력 연결을 통해 출력된다. 진폭 정보는 전력 증폭기의 이득을 제어하는 데 사용되고, 따라서 전력 증폭기의 이득 제어 포트에 제공된다. 따라서, 전력 증폭기는 위상 또는 주파수는 변하지만 진폭은 일정한 입력을 수신한다. 전력 증폭기에 대한 제어는 전력 증폭기의 이득 제어 포트에 인가되는 가변 진폭 신호를 통해 행해지며, 그 결과 전력 증폭기에 대한 변하는 진폭 신호 출력이 얻어진다. 위상 루프는 이하의 구성요소, 즉 UHF 전압 제어 발진기(VCO)(602), 나눗셈기(606, 610), 위상-주파수 검출기(PFD)(614), 전하 펌프(charge pump)(618), 저역 통과 필터(LPF) 필터(622), 송신기 VCO(626), 버퍼(630), 전력 증폭기(634), 커플러(coupler)(638), 믹서(640), IF 가변 이득 증폭기(VGA)(650), 리미터(limiter)(656, 674), 필터(661), IF 버퍼(664), 및 기저대역(BB) 변조기(668)를 갖는 경로를 포함한다.
진폭 루프는 위상 루프에 대해 표시된 상기 구성요소[리미터(674)는 제외함], 필터(676, 692), 증폭기(678), 엔벨로프 검출기(682, 687), 감산기(685), BB VGA(690) 및 버퍼(694)를 포함한다. 유의할 점은 어떤 실시예들이 증폭기 또는 위상 루프에 대해 더 적은 또는 다른 구성요소를 포함할 수 있다는 것이다.
폴라 루프 회로(550)의 위상 루프에서 시작하여, UHF VCO(602)는 연결(604) 을 통해 "국부 발진기" 신호, 또는 "LO"라고도 하는 주파수 기준 신호를 제공한다. 연결(604) 상의 주파수 기준 신호는 나눗셈기(606)에서 소정의 수 M으로 나누어진된다. 노드(608)에서의 신호는 또한 나눗셈기(610)에서 소정의 수 N으로 나누어진다. 노드(608)에서의 신호는 이하에 설명하는 바와 같이 "LO" 버퍼(644)에도 제공된다. 나눗셈기(606, 610)는 휴대용 송수신기(500)의 특정의 사용자를 위한 전송 채널을 생성하기 위해 UHF VCO(602)로부터의 주파수 값을 구획한다. UFH VCO(602)는 또한 연결(570)을 통해 도 5의 다운컨버터(584)에 제어 신호를 제공한다.
나눗셈기(610)는 기준 포트 연결(612)을 통해 PFD(614)로 신호를 출력한다. 검출된 신호는 이어서 연결(616)을 거쳐 전하 펌프(618)에 공급된다. 전하 펌프(618)는 연결(620)을 거쳐 저역 통과 필터(622)로 신호를 출력하고, 필터링된 신호는 연결(624)을 통해 송신 VCO(626)에 인가된다. 송신 VCO(626)는 연결(624) 상의 신호의 위상 또는 주파수를 변조한다. 연결(628)을 거쳐 송신 VCO(626)로부터 출력된 신호는 버퍼(630)에 버퍼링되고, 이어서 버퍼링된 신호는 연결(632)을 거쳐 전력 증폭기(634)의 입력에 공급된다.
전력 증폭기(634)의 출력은 연결(636)을 통해 커플러(638)에 인가된다. 커플러(638)에서의 신호로부터의 위상 또는 주파수 정보의 일부분은 연결(660)을 거쳐 믹서(640)로 피드백된다. 커플러(638)에서의 신호로부터의 에너지의 나머지는 연결(562)을 거쳐 스위치(574)(도 5)에 공급된다. 스위치(574)로부터의 신호는 전송하기 위해 안테나(572)(도 5)에 공급된다.
믹서(640)는 또한 믹서(640)가 전력 증폭기 출력에서의 RF 신호를 믹싱하여 IF 신호로 떨어뜨리기 위한 국부 발진기로서 역할하는 UHF VCO(602)로부터 M으로 나누어지고 버퍼링된 신호를 수신한다. 즉, 노드(608)에서의 M으로 나누어진 신호의 일부는 연결(642)을 거쳐 "LO" 버퍼(644)에 공급된다. 연결(647) 상의 버퍼링된 신호는 이어서 믹서(640)에 공급된다. 연결(660) 상의 RF 신호는 믹서(640)에서 믹싱되어 IF로 떨어지고 연결(648)을 거쳐 IF VGA(650)에 공급된다. 연결(546)은 IF VGA(650) 및 BB VGA(690)에 가변 제어 입력을 제공한다. IF VGA(650) 및 BB VGA(690)는 연결(546)에 인가되는 이득 제어 신호를 변동시킴으로써 조정될 수 있다.
연결(652) 상의 IF VGA(650)의 출력은 노드(654)로부터의 2개의 서로 다른 경로에 인가된다. 첫번째 경로를 따라가면, 노드(654)를 떠나는 신호는 리미터(656)에 입력되고, 이 리미터(656)는 IF VGA(650)로부터 출력된 IF 신호으로부터 진폭 정보를 제거한다. 리미터(656)의 출력은 이어서 연결(658)을 통해 필터(661)에 인가되고, 이 필터(661)는 대역 통과 및 저역 통과 필터링 기능을 제공한다. 필터(661)로부터 출력된 필터링된 신호는 연결(662)을 통해 공급되어 IF 버퍼(664)에 버퍼링된다. IF 버퍼(664)는 버퍼링된 신호를 연결(666)을 통해 BB 변조기(668)로 출력한다. BB 변조기(668)는 BB 변조기(668)에 입력된 기저대역 I 및 Q 신호를 변조하고 기저대역 정보를 전달하는 이 변조된 신호를 업컨버트한다. 예를 들어, EDGE(Enhanced Data Rate for GSM Evolution) 표준에 부합하는 시스템에서, 위상 및 진폭 정보는 π/8 차분 위상 천이 변조(differential phase-shift keying, DPSK) 변조 방법에 따라 변화되고, 따라서 전력 증폭에서의 선형성을 위한 엄격한 요건을 부과한다. 기저대역 I 및 Q 정보는 DAC(536)(도 5)로부터 연결(542)(도 5)을 거쳐 제공된다. 변조된 신호는 연결(671)을 거쳐 노드(672)에 공급되고, 여기에서 2개의 신호 경로가 이용가능하다. 위상 루프를 계속하면, 노드(672)에서의 변조된 신호는 리미터(674)에 공급되고, 이어서 위상 루프를 닫기 위해 연결(675)을 거쳐 다시 PFD(614)로 간다.
이제 진폭 루프를 참조하면, 노드(672)에서의 신호는 대역 통과 필터(676)에 공급되고, 진폭 및 위상 정보 둘다를 포함한다. 대역 통과 필터(676)의 출력은 연결(677)을 거쳐 증폭기(678)에 공급된다. 증폭기(678)는 연결(677) 상의 신호를 증폭시키고 출력을 연결(680)을 거쳐 엔벨로프 검출기(682)에 제공한다. 엔벨로프 검출기(682)는 연결(680) 상에 존재하는 진폭 정보의 엔벨로프를 검출한다. 엔벨로프 검출기(682)는 연결(684)을 통해 감산기(685)로 기준 신호를 출력한다. 이와 유사하게, 노드(654)에 존재하는 IF VGA(650)의 출력은 연결(686)을 거쳐 엔벨로프 검출기(687)에 공급된다. 엔벨로프 검출기(682, 687)는 각각 연결(680, 686) 상의 신호로부터 위상 또는 주파수 정보를 제거하고 진폭 정보만을 남겨둔다. 엔벨로프 검출기(687)로부터의 이러한 진폭 정보를 전달하는 연결(688) 상의 피드백 신호는 연결(688)을 거쳐 감산기(685)에 입력된다. 따라서, IF VGA(650)의 출력으로부터의 피드백 신호(피드백 경로)는 연결(684)에 존재하는 기준 신호(기준 경로)와 비교되어 연결(689) 상에 오차 신호를 생성한다. 연결(689) 상의 오차 신호는 BB VGA(690)에 입력되고, 이 BB VGA(690)는 연결(689) 상의 오차 신호를 증폭시킨다. 연결(691) 상의 증폭된 신호는 필터(692)에서 필터링되고, 이어서 연결(693)을 거 쳐 버퍼(694)에 공급된다. 버퍼(694)는 버퍼링된 신호를 이득 제어 연결(695)을 거쳐 전력 증폭기(634)로 출력하고, 따라서 전력 증폭기(634)의 이득 변화를 가져온다.
따라서, 전력 증폭기(634)는 연결(632)을 거쳐 일정한 진폭 정보 및 주로 송신기 VCO(626)로 인한 변하는 위상 또는 주파수 정보를 갖는 신호를 수신한다. 그렇지만, 전력 증폭기(634)의 출력은 가변 진폭을 가지며, 이 변동은 BB VGA(690)의 출력의 가변 진폭 정보에 대응하는 이득 제어 연결(695)에 존재하는 변동으로부터 온 것이다. 연결(546)은 IF VGA(650) 및 BB VGA(690)를 제어하기 위해 DAC(538)(도 5)에서 생성된 제어 신호를 전달한다.
도 7a 및 도 7b는 도 6에 도시된 송신부에 대한 IF VGA(650a) 및 BB VGA(690a)의 일 실시예를 나타낸 개략 블록도이다. 도 7a에는, IF VGA(650a)가 도시되어 있다. IF VGA(650a)는 차동쌍 트랜지스터(704, 706)의 베이스 단자에서 연결(648)(도 6)을 거쳐 차동 입력을 수신하는 차동쌍 트랜지스터(704, 706)를 포함한다. NPN 바이폴라 접합 트랜지스터(bipolr junction transistor, BJT)로서 도시되어 있지만, 다른 실시에에서는 PNP BJT는 물론 헤테로접합 바이폴라 트랜지스터(heterojunction bipolar transitor, HBT), 접합 전계 효과 트랜지스터(junction field-effect transistor, JFET) 및 금속 산화물 전계 효과 트랜지스터(metal oxide field-effect transistor, MOSFET) 등의 다른 트랜지스터가 사용될 수 있다. 차동쌍 트랜지스터(704, 706)는 차동쌍 트랜지스터(704, 706)의 이미터 단자에 연결된 이미터 열화 요소(708)를 포함한다. 이미터 열화 요소(708)는 제어 단자 (710)에 인가되는 제어 전압 VC1에 의해 제어된다. 이미터 열화 요소(708)는 하나 이상의 NMOS 트랜지스터(예를 들어, 또는 다른 3단자 소자 또는 저항기 등의 다른 저항성 요소) 등의 제1 유형의 가변 저항을 포함한다. IF VGA(650a)는 또한 일 실시예에서, 한쌍의 PMOS 트랜지스터(712a, 712b)를 구비하는 전류 미러(712)도 포함한다. 전류 미러(712)는 차동쌍 트랜지스터(704)의 전류 i1를 컬렉터 부하(716)로 미러링한다. 이와 유사하게, 전류 미러(714)[한쌍의 PMOS 트랜지스터(714a, 714b)를 구비함]는 차동쌍 트랜지스터(706)의 전류 i2를 컬렉터 부하(716)로 미러링한다. 일 실시예에서, 전류를 미러링하는 기능은 전류를 "폴딩(folding)"(예를 들어, PMOS 트랜지스터 대신에 전류원을 사용함)(이 용어는 당업계에서는 잘 알려져 있음)하는 것으로 대체될 수 있다. 게다가, 다른 실시예들에서, (본 명세서에 기술된 바와 같은 VCC와 대비하여) 접지(ground)에 대해 전류를 미러링하는 전류 미러가 사용될 수 있다. 예를 들어, PMOS 트랜지스터는 차동 입력 트랜지스터로서 구성될 수 있고, 전류 미러는 NMOS 트랜지스터를 구비할 수 있다. 다른 변형도 마찬가지로 사용될 수 있다. 컬렉터 부하(716)의 저항 변동은 제어 단자(718)에 인가되는 제어 전압 VC2에 의해 제어된다. 컬렉터 부하(716)의 출력은 연결(652)(도 6)을 거쳐 공급된다. DC 전원(도시 생략)은 공급 전압 VCC를 전원 단자(719)에 공급한다.
컬렉터 부하(716)는 도 1b 및 도 1c에 도시된 것 등의 종래의 시스템과는 달리 이미터 열화 요소(708)로서 유사한 유형의 저항성 요소(예를 들어, NMOS 트랜지 스터)를 포함한다. 예를 들어, 도 1b에 도시된 종래의 시스템은 컬렉터 부하(130)에 사용된 것(예를 들어, PMOS)과 다른 유형의 트랜지스터(예를 들어, NMOS)를 사용하는 이미터 열화 요소(128)를 제공한다. 회로가 공급 전압, 주변 온도 및/또는 제조 공정에서의 변동의 영향을 받는 경우, 컬렉터 부하(130)와 이미터 열화 요소(128) 간에 서로 다른 트랜지스터(따라서 서로 다른 치수의 폭 및/또는 길이 및/또는 서로 다른 문턱 전압)를 사용하면 그 결과 폭넓은 저항 변동이 일어나며, 이는 폭넓은 이득 변동으로 된다. 컬렉터 부하(716)는 이미터 열화 요소(708)로서 유사한 유형의 가변 저항을 사용함으로써 서로 다른 크기의(따라서 서로 다른 오옴값의) 저항을 사용할 수 있다. 예를 들어, 이미터 열화 요소(708)는 1k 오옴의 공칭 저항을 가질 수 있으며, 컬렉터 부하(716)는 3k 오옴의 공칭 저항을 가질 수 있다. 이하에 기술되는 바와 같이, VC1이 실질적으로 VC2와 같을 때, IF VGA(650a)의 이득은 3(즉, 3k를 1k로 나눈 것)이다. 따라서, 컬렉터 부하(716) 및 이미터 열화 요소(708)의 NMOS 트랜지스터는 동일한 유형이지만, 서로 다른 길이 및/또는 폭을 갖는다[예를 들어, 컬렉터 부하(716)의 3k 오옴 저항 NMOS 트랜지스터는 300 미크론 길이일 수 있는 반면, 이미터 열화 요소(708)의 1k 오옴 저항 NMOS 트랜지스터는 100 미크론 길이일 수 있다]. 따라서, IF VGA(650a)의 이득은 컬렉터 부하(716)의 저항성 요소(예를 들어, 저항기 및/또는 트랜지스터)의 길이 및/또는 폭을 이미터 열화 요소(708)의 저항성 요소(예를 들어, 저항기 및/또는 트랜지스터)의 길이 및/또는 폭으로 나눈 비에 의해 결정된다. 제어 전압 VC1 및 VC2가 값이 실질적으로 유 사하고(예를 들어, 차동 입력 제어 전압이 0 볼트임) 동일한 유형의 가변 저항을 구비하는 이미터 열화 요소(708) 및 컬렉터 부하(716)가 사용될 때, IF VGA(650a)의 이득은 전압 공급, 주변 온도 및/또는 제조 공정의 변화에도 불구하고 실질적으로 일정한데, 그 이유는 저항성 요소들이 거의 정합되기 때문이다.
또한 도 1a 및 도 1b에 도시된 종래의 방법과 다른 점은 제어 전압 VC1 및 VC2가 정반대로 동작하도록(즉, VC1이 증가할 때, VC2는 감소하도록) 인가된다는 사실이다. 즉, 단일 스테이지 IF VGA(650a) 내에서, 제어 전압 VC1 및 VC2는 서로 반대 방향으로 움직인다. 본 발명의 실시예의 구조는 이러한 반대 극성 제어 전압 방법이 행해질 수 있게 해준다.
도 7b는 도 7a의 IF VGA(650a)와 관련하여 동작하는 BB VGA(690a)의 블록도를 나타낸 것이다. 도시된 바와 같이, BB VGA(690a)는 IF VGA(650a)와 유사한 구조로 되어 있으며, 따라서 이하에 나타낸 바와 같이, 유사한 구성요소에 대해서는 기술하지 않는다. 이미터 열화 요소(728) 및 컬렉터 부하(736)는 제어 단자(730, 738)로의 연결을 통해 제어 전압 VC3 및 VC4에 의해 제어된다. IF VGA(650a)에 대해 기술된 제어 전압 동작과 유사하게, 제어 전압 VC1 및 VC4는 동일한 방향으로 움직이는 반면, 제어 전압 VC2는 VC3와 동일한 방향으로 움직인다.
도 8a는 하나 이상의 스테이지로 구현될 수 있는 IF VGA(650a)의 개략도이다. 연결(648)(도 6)을 거쳐 전달되는 입력 신호는 차동 입력 단자(802, 814)에 인가된다. 입력 단자(802)는 연결(804)을 거쳐 차동쌍 트랜지스터(704)의 베이스 단자(810)에 연결되어 있다. 입력 단자(814)는 연결(816)을 거쳐 차동쌍 트랜지스터(706)의 베이스 단자(822)에 연결되어 있다. 베이스 단자(810) 이외에, 차동쌍 트랜지스터(704)는 컬렉터 단자(808) 및 이미터 단자(812)를 포함한다. 이와 유사하게, 베이스 단자(822)이외에, 차동쌍 트랜지스터(706)는 컬렉터 단자(820) 및 이미터 단자(824)를 포함한다.
전원 단자(719)는 직류(DC) 전원(도시 생략)으로부터의 전압(VCC)을 연결(827)을 통해 바이어스 회로(828)에 연결시킨다. 바이어스 회로(828)는 전류원(829) 및 저항기(819, 821)를 포함한다. 저항기(819, 821)는 베이스 단자(810, 822)가 접지에 기준을 둘 수 있게 해주는 바이어스 구성의 일부분을 나타낸다. 도 8b에서 기술하는 바와 같이 다른 바이어스 방식도 사용될 수 있다. 전원 단자(719)는 또한 전원으로부터의 전압을 연결(823)을 통해 바이어스 회로(899)에 연결시키고, DC 전압을 저항기(830, 831) 및 저항기(832)에 공급한다. 전압은 또한 DC 전원[전원 단자(719)에 인가됨]으로부터 전류 미러(712, 714)에도 공급된다. 전류 미러(712, 714)는 도 7a 및 도 7b와 관련하여 기술한 바와 같이 PMOS 트랜지스터를 구비한다. 차동쌍 트랜지스터(704, 706)의 컬렉터 전류는 컬렉터 부하(716)에서 사용되는 것과 동일하거나 유사한 부하가 이미터 열화 요소(708)에서 사용될 수 있도록 하기 위해 전류 미러(712, 714)의 PMOS 트랜지스터에 의해 미러링된다. 전류 미러(712, 714)의 PMOS 트랜지스터는 차동쌍 트랜지스터(704, 706)의 전류를, 다이오드-연결 트랜지스터(diode-connected transistor)(838, 844) 및 저 항기(840, 846)를 통해 컬렉터 부하(716)로 미러링한다.
컬렉터 부하(716)는 하나 이상의 병렬 구성된 NMOS 트랜지스터(849)를 구비한다. 컬렉터 부하(716)는 또한 다이오드-연결 트랜지스터(838, 844) 및 저항기(840, 846)도 포함한다. 다이오드-연결 트랜지스터(838, 844)는 차동쌍 트랜지스터(704, 706)의 베이스-이미터간 고유 저항과 정합하도록 사용된다. 컬렉터 부하(716)의 NMOS 트랜지스터(849)는 NMOS 트랜지스터(849) 각각의 소스 및 드레인에서 2개의 저항기(851, 853)과 직렬로 연결되어 있다. 컬렉터 부하(716)는 차동쌍 트랜지스터(704, 706)의 이미터 단자(812, 824)에 연결된 이미터 열화 요소(708)에 대해 사용된 것과 유사한 유형의 저항성 요소를 포함한다.
컬렉터 부하(716)의 저항은 저항성 회로망(852)을 거쳐 컬렉터 부하(716)에 연결되어 있는 제어 단자(718)에 인가되는 변하는 제어 전압 VC2에 기초하여 변동된다. 컬렉터 부하(716)의 가변 저항은 컬렉터 부하(716)의 NMOS 트랜지스터(849)를 순차적으로 턴온/오프시킴으로써(예를 들어, 소프트-스위칭 또는 이산 스위칭 방법을 사용함으로써) 변화된다.
출력 트랜지스터(858, 862)는 IF VGA(650a)의 컬렉터 측에 있으며, 연결(652)(도 6)을 거쳐 출력 단자(869, 864)에 출력 전압을 제공하는 이미터 폴로워 구성을 제공한다. 유의할 점은 이하에서 설명하게 되는 바와 같이, 차동 컬렉터 전압 VCP("C"는 컬렉터를 나타내고, "P"는 플러스 극성을 나타냄) 및 VCM("M"은 마이너스 또는 음의 극성을 나타냄)이 단자(803)에서 이용가능하게 된다는 것이다.
이미터 열화 요소(708)는 차동쌍 트랜지스터(704, 706)의 이미터 단자(812, 824)에 포함되어 있다. 이미터 열화 요소(708)는 하나 이상의 NMOS 트랜지스터(861)와 병렬로 저항기(868)를 구비한다. 이미터 열화 요소(708)는 또한 저항기(819, 821)도 포함하며, 이들 저항기는 또한 저항기(868)에도 병렬로 연결되어 있다. 이미터 열화 요소(708)의 NMOS 트랜지스터(861)는 2개의 다른 트랜지스터(863, 865)와 직렬로 연결되는 각각의 병렬 연결 분기[예를 들어, 이미터 단자(812, 824)에 병렬 연결됨]에 도시되어 있으며, 이는 컬렉터 부하(716)의 저항기-NMOS 트랜지스터-저항기 구성에 대해서도 마찬가지이다. 유의할 점은 다른 실시예들에서 PMOS 트랜지스터가 이미터 열화 요소(708) 및 컬렉터 부하(716)에 사용될 수 있다는 것이다. 컬렉터 부하(716)의 NMOS 트랜지스터(849)와 유사하게, 이미터 열화 요소(708)의 NMOS 트랜지스터(861)는 제어 단자(710)에 인가되는 VC1을 저항성 회로망(870)을 통해 이미터 열화 요소(708)에 연결함으로써 턴온 및 오프된다. 예를 들어, VC1이 로우일 때, 이미터 열화 요소(708)의 NMOS 트랜지스터(861) 모두는 오프이고, 그 결과 이미터 단자(812, 824)에서의 저항은 주로 저항기(868)의 값에 의해 제공된다. VC1이 하이인 경우, NMOS 트랜지스터(861) 중 하나 이상이 (턴온시키는 데 필요한 문턱 전압에 따라) 턴온되고, 그 결과 활성화된 NMOS 트랜지스터(861)의 저항기(863, 865)와의 직렬 연결과 저항기(868)의 병렬 합성이 얻어진다. 유의할 점은 이하에 기술되는 바와 같이 차동 이미터 전압 VEP("E"는 이미터를 나타내고, "P"는 플러스 극성을 나타냄) 및 VEM("M"은 마이너스 또는 음의 극성을 나타 냄)이 단자(801)에서 이용가능하다는 것이다.
일 실시예에서, 이미터 열화 요소(708)를 컬렉터 부하(716)와 물리적으로 유사한 유형이 되도록 제조한 결과는 IF VGA(650a)에 의해 제공되는 이득이 이제 컬렉터 부하(716)의 저항성 요소의 길이 및/또는 폭을 차동 입력 제어 전압이 0 볼트일 때의 이미터 열화 요소(708)의 저항성 요소의 길이 및/또는 폭으로 나눈 비에 의존한다는 것이다. 이 비 의존성은 제조 공정, 전압 공급 및/또는 주변 온도의 변동에도 불구하고 타당한 여유 내에서 실질적으로 일정한 이득 동작을 가능하게 해준다. 이미터 열화 요소 및 컬렉터 부하에서 NMOS 및 PMOS 소자의 조합을 갖는 종래의 VGA 시스템은 트랜지스터가 독립적인 거동을 나타내도록 하는 특성을 갖는다.
유의할 점은 이미터 열화 요소(708) 및 컬렉터 부하(716)에 대한 NMOS 트랜지스터 및 전류 미러(712, 714)에 대한 PMOS 트랜지스터와 관련하여 차동쌍 트랜지스터(704, 706)에 대해 NPN 트랜지스터가 예시되어 있다는 것이다. 다른 실시예들에서, 이미터 열화 요소(708) 및 컬렉터 부하(716)에 대해 사용되는 PMOS 트랜지스터 및 전류 미러(712, 714)에 대한 NMOS 트랜지스터와 함께 차동쌍 트랜지스터(704, 706)에 대해 PNP 트랜지스터가 사용될 수 있다. 게다가, 저항기가 이미터 열화 요소(708) 및 컬렉터 부하(716)의 NMOS 트랜지스터의 소스 및 드레인 단자와 직렬로 사용되고 있지만, 다른 실시예들에서, 이미터 열화 요소에서 행해지는 이러한 수정이 컬렉터 부하에서 미러링되는 한, 이미터 열화 요소의 각각의 분기(예를 들어, 각각의 병렬 전류 경로)는 다른 저항성 부하 구성(예를 들어, 직렬 저항이 없는 NMOS 트랜지스터)을 이용할 수 있다.
게다가, NMOS, PMOS 및 바이폴라 트랜지스터로 도시되어 있지만, VGA 시스템의 다른 실시예들은 다른 3 단자 소자들 중에서도 특히 CMOS 트랜지스터, JFET를 포함할 수 있다.
도 8b는 이미터 열화 요소에 대한 대체 바이어스 구성을 나타낸 IF VGA(650a)의 유사 구성요소를 갖는 IF VGA(650b)의 개략도이다. 바이어스 회로(833)의 전류원(829)은 차동쌍 트랜지스터(704, 706)의 베이스 단자(810, 822)를 각각 바이어스시키기 위해 전류원(829)으로부터의 전류를 미러링하는 전류원 트랜지스터(815, 817)를 거쳐 저항기(870) 및 저항기(872, 875)를 통해 전류가 흐르게 한다. 베이스 단자(810, 822) 및 이미터 단자(812, 824)에 연결된 바이어스 회로(833)의 전류원 트랜지스터(815, 817)는 VCC에 기준을 두고 있는 전압 레벨에 있다. 전류원 트랜지스터(815, 817)는 전류가 차동쌍 트랜지스터(704, 706)를 통해 흐르게 하며, 이는 베이스 단자(810, 822)가 VCC의 변동을 따라갈 수 있게 해준다. 전류원 트랜지스터(815, 817)는 부분적으로 트랜지스터(815, 817)의 고 입력 임피던스로 인해 이미터 열화 요소에 포함되어 있지 않다.
하나 이상의 BB VGA 스테이지의 구성은 전술한 IF VGA(650a, 650b)와 유사한 구조로 되어 있다.
종종 VGA 시스템에서, 원하는 이득에 따라 복수의 IF VGA(및 복수의 BB VGA)가 사용된다. 도 9는 다중 스테이지 BB VGA에도 유사하게 적용되는 다중 스테이지 IF VGA 구성의 실시예를 나타낸 개략도이다. 예로서, 2개의 케스케이드된 용량-결합된(결합 커패시터는 도시되어 있지 않음) IF VGA(650a, 650c)를 가정하며, 여기서 IF VGA(650c)는 도 8a에 도시된 IF VGA(650a)와 유사한 구조로 되어 있다. 유의할 점은 각 스테이지 내에서의 서로 다른 바이어스를 유지하는 IF VGA 스테이지들이 용량 결합(capacitively coupled)되어 있다는 것이다. 다수의 BB VGA는 직접 연결되어 있으며, 그 결과 두번째 스테이지는 두번째 스테이지의 입력 바이어스 구성요소[예를 들어, 도 8b의 저항기(870, 872, 875)]가 없다. 유의할 점은 다른 실시예들이 도 8b에 도시된 IF VGA(650b)와 유사한 구조로 되어 있는 IF VGA 또는 BB VGA를 포함할 수 있다. IF VGA(650a, 650c)는 이득이 실질적으로 동일할 수 있거나 이들은 동일한 이득 변동을 여전히 유지하면서 서로 다를 수 있다[이 경우, VGA(650a, 650c)에 대한 제어 회로는 서로 다를 수 있다].
가산기 회로(902, 904)는 국부적으로 배치된 대역갭 회로(도시 생략)로부터의 DC 천이를 수신한다. DC 천이는 열화 요소[예를 들어, 도 8a의 열화 요소(708)] 및 컬렉터 부하[예를 들어, 도 8a의 컬렉터 부하(716)]에 포함된 유형의 트랜지스터 소자(예를 들어, NMOS)의 문턱 전압과 최소한 같은 전압값을 갖도록 선택될 수 있다. 문턱 전압과 비슷한 DC 천이값의 선택은 관심의 특정 VGA에 대한 동작 기준점을 제공한다.
합산기 회로(902)는 또한 단자(907)에서 이미터 공통 모드 전압(emitter common mode voltage, ECMV)을 공급받는다. 단자(801)에서의 차분 이미터 전압 VEP-VEM(도 8a)은 저항기(992, 994) 및 커패시터(988)에서 평균되어 단자(907)에 ECMV를 제공한다. 합산기 회로(902)와 유사한 구조를 갖는 합산기 회로(904)는 단자(909)로부터 컬렉터 공통 모드 전압(collector common mode voltage, CCMV)를 공급받는다. 단자(803)에서의 차분 컬렉터 전압 VCP-VCM(도 8a)은 저항기(996, 998) 및 커패시터(990)에서 평균되어 단자(909)에 CCMV를 제공한다. 단자(907, 909)에서의 CCMV 및 ECMV는 합산기 회로(902, 904)에 의해 DC 천이에 가산되어 연결(906, 908) 상에 기준 전압을 생성한다.
기저대역 서브시스템(530)(도 5)의 DAC(538) 등의 구성요소로부터의 차동 입력 제어 전압은 [예를 들어, 연결(546)(도 5)을 거쳐] 제어 단자(910, 912)에 인가되고, 그 결과 제어 단자(910)에 인가된 전압은 차분 증폭기(difference amplifier)(916)의 비반전 단자 및 차분 증폭기(914)의 반전 단자에 인가된다. 차동 입력 제어 전압은 IF VGA(650a)의 이득을 제어하는 데 사용된다. 이와 유사하게, 제어 단자(912)에 인가되는 전압은 차분 증폭기(916)의 반전 단자 및 차분 증폭기(914)의 비반전 단자에 인가된다. 차분 증폭기(914)에서, 신호(912, 906)가 서로 가산되고, 910에서의 신호는 912 및 906에서의 신호의 합산으로부터 감산되어 제어 단자(710)에 DC 전압 VC1을 생성한다. 이와 유사하게, 차분 증폭기(916)에서, 연결(910, 908)에서의 신호는 가산되고, 그 합산은 제어 단자(718)에 DC 전압 VC2를 제공하기 위해 차감된 912에서의 신호를 갖는다. 따라서, 제어 전압 VC1 및 VC2는 제어 단자(910, 912)에 인가된 차동 입력 제어 전압의 DC-천이된 것이다.
차분 증폭기(914, 916)에 대한 +/- 및 -/+ "스와핑" 구성은 제어 단자(710) 에 제공되는 증가하는 제어 전압이 제어 단자(718)에 제공되는 감소하는 제어 전압과 일치되도록 보장해준다(즉, 이미터 열화 요소 및 컬렉터 부하에 대한 제어 신호는 서로 반대 방향으로 움직인다). 게다가, 스와핑 구성 및 컬렉터 부하에 대한 이미터 열화 요소의 물리적 치수(예를 들어, 길이 및/또는 폭) 비에 대한 이득 의존성의 존재는 이미터 열화 요소 및 컬렉터 부하가 차동 제어 전압이 0 볼트일 때 실질적으로 유사한 전압을 가질 수 있게 해준다. 공급 전압, 주변 온도 및/또는 제조 공정의 변동은 따라서 이미터 열화 요소 및 컬렉터 부하의 유사한 구성요소들 간에 동일한 비율 변화를 야기한다. "스와핑" 구성은 또한 케스케이드된 IF VGA(650a, 650c) 간에 일정한 이득을 유지하는 데 도움을 준다. 이 토폴로지는 IF VGA와 BB VGA 스테이지 간에 극성을 스와핑 또는 교환하는(예를 들어, IF VGA 이미터 열화 요소 및 컬렉터 부하에 인가되는 제어 전압이 BB VGA 이미터 열화 요소 및 컬렉터 부하에 인가되는 제어 전압과 극성이 반대임) 종래 시스템의 한계를 극복한다.
IF VGA 및/또는 BB VGA를 구비하는 VGA 시스템의 이득은 공급 전압, 제조 공정 및/또는 주변 온도의 변화에도 불구하고 실질적으로 일정하다. VGA 시스템의 이득은 이미터 열화 요소 및 컬렉터 부하에 존재하는 저항성 부하를 구비하는 구성요소들의 물리적 치수(예를 들어, 길이 및/또는 폭) 비에 의해 결정된다. 즉, 이득은 물리적 치수 비에 의해 결정되며 서로 다른 유형의 트랜지스터 소자의 특성의 변동(예를 들어, PMOS 및 NMOS 열화 및 컬렉터 부하 간의 VGS 및 문턱 전압의 차이 등)에 영향을 받지 않는다. 인가되는 제어 전압이 정반대 극성이기 때문에, 이득 이 결정되는 기준은 0 볼트의 차동 제어 전압에 대응한다[왜냐하면 이것이 단자(910, 912)의 입력에 인가되는 차동 신호이기 때문임].
단자(910)에 인가되는 전압이 단자(912)에 인가되는 전압과 같은 경우, 차동 입력 제어 전압은 0이다. 공통 모드 전압(ECMV, CCMV)가 같은 경우, VC1은 VC2와 같다. 이득이 물리적 치수 비가 되도록 IF VGA(650a) 내의 이미터 열화 요소(708)(도 8a) 및 컬렉터 부하(716)(도 8a)에 대해 유사한 게이트-소스 전압(따라서 유사한 가변 저항)을 0 볼트 차동 입력 제어 전압에 유지하는 것이 요망된다. 환언하면, 차동 입력 제어 전압이 0 볼트일 때, 이미터 열화 요소(708)의 트랜지스터(861)(도 8a) 양단의 게이트-소스 전압은 저항성 소자가 유사한 유형인 경우 실질적으로 컬렉터 부하(716)의 트랜지스터(849)(도 8a) 양단의 게이트-소스 전압과 같다. 0의 차동 입력 제어 전압에서의 VGA의 결과 이득은 이들 2개의 저항성 요소[즉, 컬렉터 부하(716) 및 이미터 열화 요소(708)] 간의 물리적 크기 비이다.
ECMV가 CCMV와 같지 않은 경우, VC1 및 VC2는 ECMV와 CCMV 간의 값 차이를 보상하도록 조정된다[단자(910)에서의 전압이 단자(912)에서의 전압과 같은 것으로 가정함]. VC1의 증가는 동일한 VGA 내의 VC2의 감소와 일치하며, 그 역도 마찬가지이다.
유의할 점은 다른 실시예들에서 단일 종단 구조(single-ended architecture)(상기한 차동 입력 구조와 반대임)가 사용될 수 있다는 것이다. 예를 들어, 고정된 기준 전압(예를 들어, 제조 공정, 주변 온도 및/또는 공급 전압의 변동에 독립적인 대역갭 전압)이 내부적으로 발생될 수 있다. DAC(538)(도 5)에 의해 제공되는 단일 종단 전압은 대역갭 전압과 비교될 수 있다. 단일 종단 전압이 0 - 2V의 범위를 포함하는 경우, 이 비교는 1V의 대역갭 전압과 행해진다. 1V 대역갭 전압이 제어 단자(912)에 인가될 때, 제어 단자(910)에 1V의 단일 종단 전압이 인가되면 차분 전압이 0이 되며, 따라서 DAC(538)로부터의 단일 종단 입력을 차동 입력 제어 전압으로 변경시킨다.
제어 단자(710)로부터, 제어 전압이 IF VGA(650a)에 인가되고 연결(924)을 통해 IF VGA(650c)에 인가된다. 제어 단자(718)에서의 제어 전압은 IF VGA(650a)에 인가되고 연결(928)을 통해 IF VGA(650c)에 인가된다. 다른 실시예들에서, 도 9에 도시된 것과 유사한 회로가 제2 스테이지에 대한 제어 전압을 발생하는 데 사용될 수 있다. 차동 입력은 도 8a의 동일한 참조 번호의 단자에 대응하는, IF VGA(650a)의 차동 입력 단자(802, 814)에 인가된다. IF VGA(650a)는 도 8a에 도시된 유사한 번호의 구성요소에 대응하는 연결(864a, 880a)을 통해 차동 신호를 제공하며, 여기서 "a"는 제1 스테이지 출력과 제2 스테이지 출력(864b, 880b)와 구분하기 위해 부가된 것이다. 연결(864a, 880a) 상의 차동 신호는 (도시되지 않은 직렬 커패시터를 통해) IF VGA(650c)의 차동 입력 단자(802b, 814b)에 제공되며, 그 결과 원하는 이득에 의존하는 케스케이드 구성이 얻어진다. IF VGA(650c)는 연결(864b, 880b)을 통해 차동 출력 신호를 제공하며, 이는 도 6에서 기술한 것과 유사한 방식으로 제3 IF VGA 스테이지에 또는 궁극적으로 BB VGA에 공급될 수 있다. 유의할 점은 예를 들어 바이어스 점이 IF VGA(650a)와 IF VGA(650c) 간에 변할 때, IF VGA(650c)가 어떤 실시예들에서 IF VGA(650a)에서의 ECMV 및 CCMV와 연관된 것과 유사한 저항기-커패시터 회로(예를 들어, 992, 994, 988)를 포함할 수 있다는 것이다.
도 10a 및 도 10b는 도 6에 도시한 송신부에 대한 IF VGA 및 BB VGA의 대체 실시예를 나타낸 블록도이다. 도 10a는 IF VGA(650d)를 나타낸 것이고, 도 10b는 BB VGA(690b)를 나타낸 것이다. 이 조합의 경우, 2개의 가변 저항 요소와는 반대로 단일의 VGA 내에 하나의 가변 저항 요소가 사용된다. 예를 들어, IF VGA(650d)는 이미터 열화 요소(1008)를 포함하고 BB VGA(690b)는 컬렉터 부하(1016)를 포함한다. 이것은 도 2a 및 도 2b에 도시된 것 등의 종래의 시스템과 정반대이며, 이는 단일의 가변 저항이 각각의 VGA의 차동쌍 트랜지스터의 이미터 단자에서 사용되는 조합을 나타낸다. 도 10a의 IF VGA(650d)는 "R"의 정의된 저항값으로 각각 표시된 저항기(1004, 1006)를 구비하는 일정한 컬렉터 부하, 및 제어 단자(710)에서의 제어 전압 VC1에 의해 제어되는 가변 저항(예를 들어, NMOS 트랜지스터)을 구비하는 이미터 열화 요소(1008)를 갖는 구성이다.
IF VGA(650d)(도 10a)와 관련하여 사용되는 도 10b의 BB VGA(690b)는 일정한 이미터 열화 요소(1022)(값이 2R임, 여기서 R은 정의된 저항값을 갖는 저항기를 나타내고, 2R은 R을 2와 곱한 저항값을 나타냄) 및 이미터 열화 요소(1008)(도 10a)에 대해 사용된 것(예를 들어, NMOS 트랜지스터)과 실질적으로 유사한 유형의 가변 저항으로 이루어진 컬렉터 부하(1016)를 갖는 구성이다. 따라서, IF VGA(650d)에 대한 저항기(1004, 1006)를 구비하는 총 컬렉터 저항은 BB VGA(690b)의 총 이미터 저항(2R)과 같다. 차동쌍 트랜지스터(1030)의 전류 i1은 PMOS 트랜지스터(1012a, 1012b)를 구비하는 전류 미러에 의해 컬렉터 부하(1016)에 미러링된다. 이와 유사하게, 차동쌍 트랜지스터(1032)의 전류 i2은 PMOS 트랜지스터(1014a, 1014b)를 구비하는 전류 미러에 의해 컬렉터 부하(1016)에 미러링된다. 컬렉터 부하(1016)는 제어 단자(738)에 제공되는 제어 전압 VC4의 제어를 받는다. VC1 및 VC4는 도 7a 및 도 7b에 도시된 제어 전압 동작과 유사하게 동일한 방향으로 움직인다.
IF VGA(650d)이 이미터 열화 요소(1008)는 BB VGA(690b)의 컬렉터 부하(1016)와 유형이 유사하며, 서로에 대해 정도가 유사하지만 서로 반대 방향으로 변화하는 각각의 VGA의 이득 응답을 제공하며, 따라서 총 이득이 일정하도록 해줄 수 있다. 도 7a 내지 도 8b에 도시된 실시예에서와 같이 각각의 VGA[즉, IF VGA(650d) 및 BB VGA(690b)]의 이득은 제어 전압이 실질적으로 동일할 때 이미터 열화 요소와 컬렉터 부하의 물리적 치수 비에 의해 결정된다.
도 11a 및 도 11b는 도 8a 및 도 8b에 설명된 실시예들과 유사하게 구성되어 있는 IF VGA 및 BB VGA의 성능 특징을 강조하여 나타낸 그래프이다. 유의할 점은 도 11a 및 도 11b에 도시된 그래프가 성능 특성에서의 차이 및 전압에서의 더 큰 스텝(예를 들어, 도 4a 및 도 4b에서의 0.1V 증분에 대해 2.7V, 3.0V 및 3.3V)을 제외하고는 도 4a 및 도 4b에 도시된 그래프와 유사한 정보를 전달한다는 것이다.
도 11a는 어떤 범위의 서로 다른 공급 전압에 대한 차동 입력 제어 전압과 이득(dB) 간의 관계를 나타낸 것이다. 도시된 바와 같이, IF VGA 곡선(1102)은 차 동 입력 제어 전압이 증가함에 따라 이득이 감소하는 것을 반영하는 3개의 서로 다른 공급 전압 레벨[심볼 범례(1105)에 심볼로 나타낸 바와 같이, 3.3V, 3.0V 및 2.7V]을 반영하는 3개의 실질적으로 일치하는(시각적으로 구별가능한 것과 반대임) 곡선을 포함한다. 상세하게는, 점 A와 B 사이의 구분된 관심의 선형 범위에서, 공급 전압의 변화에 따라 거의 알아볼 수 없을 정도의 이득 변동이 있다. IF VGA 곡선(1102)의 극단은 이들 극단에서의 트랜지스터 소자를 갖는 저항성 부하의 고유 특성 및 공급 전압의 변동으로 인해 예상되는 어떤 변동을 나타낸다.
BB VGA 곡선(1104)은 어떤 범위의 서로 다른 공급 전압에 대한 차동 입력 제어 전압과 이득(dB) 간의 관계를 반영하는 일치하는 곡선도 포함하며 기본적으로는 IF VGA 곡선(1102)의 미러 이미지이다.
IF VGA 및 BB VGA 곡선(1102, 1104)의 기울기는 유사한 범위(예를 들어, -25 내지 40dB)에서 기본적으로 동일하다. 따라서, 전압 공급, 제조 공정 및/또는 주변 온도의 변화가 IF VGA와 BB VGA 간에 똑같이 분배된다. 주목할 만한 것은 곡선에서의 천이가 거의 없다(예를 들어, 3개의 전압 변동에 대한 곡선이 도 4a 및 도 4b의 이들 다른 전압에 대응하는 시각적으로 구분가능한 곡선과 대비하여 실질적으로 일치하는 것처럼 보임)는 것이며 이는 전압 공급의 변화에도 불구하고 실질적으로 일정한 이득의 증거이다. 또한, 도 11b에서 알 수 있는 바와 같이, 개개의 IF 및 BB VGA 이득의 합산이 도 4b에 도시한 총 이득보다 작으며, 이는 공급 전압 변동들 간에 이득이 실질적으로 일정한 것의 결과이다. 예를 들어, 도 8a 또는 도 8b에 기술한 실시예들의 이득 변동은 종래의 시스템에 대한 ±6dB와 대비하여 대략 ±2.7dB보다 작다.
또한 0 볼트의 차동 입력 제어 전압에 대해 IF 및 BB VGA 곡선(1102, 1104)의 대칭에 유의해야 한다. 환언하면, 개개의 IF 및 BB VGA 곡선(1102, 1104)은 주변 온도, 제조 공정 및/또는 전압 공급의 변동에도 불구하고 0의 차동 입력 제어 전압을 통과하며, 따라서 제어 전압이 스와핑될 때, 일정한 이득이 달성된다. 이 결과는 부분적으로 각각의 VGA 스테이지의 이득이 0의 차동 입력 제어 전압에서 이미터 열화 요소 및 컬렉터 부하에서의 물리적 치수(예를 들어, 길이 및/또는 폭)의 비로부터 공식화된다는 사실에 의해 가능하다. 예를 들어, 이미터 열화 요소보다 3배 더 긴 물리적 길이를 갖는 컬렉터 부하는 전압 공급, 주변 온도 및/또는 제조 공정의 변화에도 불구하고 "3"의 이득이 얻어진다. 환언하면, 전압 공급, 주변 온도 및/또는 제조 공정의 변화는 컬렉터 및 이미터 측 상의 구성요소에 실질적으로 똑같이 영향을 준다.
또한, 이미터 열화 요소 및 컬렉터 부하는 제어 전압이 0일 때 동일한 전압값을 갖는다. 즉, 제어 단자(710)(도 8a)에서의 전압의 크기는 0 볼트의 차동 입력 제어 전압에서의 제어 단자(718)(도 8a)에서의 전압과 크기가 같다. 예를 들어, 0 볼트의 전압이 차분 증폭기(914)(도 9) 및 차분 증폭기(916)(도 9)에 인가되고 제어 단자(710)에 존재하는 결과 제어 전압 VC1이 2.0V에 있으면, 제어 단자(718)에서의 결과 제어 전압 VC2도 역시 2.0V에 있다. 도 8a 및 도 8b에 도시한 실시예들의 구조는 따라서 전압 공급, 제조 공정 및/또는 주변 온도의 변화의 차이로 인해 더욱 악화되는 성능 차이를 갖는 3 단자 소자 특성에 대한 의존성을 실질적으로 제거한다.
도 12a 및 도 12b는 공급 전압의 변동 이외에 제조 공정 및 주변 온도의 변동이 있을 때의 IF 및 BB VGA 곡선에 대한 다른 예를 나타낸 것이다. 공급 전압의변화는 2.7V 내지 3.3V에서의 0.3V씩의 증분에서 일어나며, 공칭(nominal), 고속(fast), 저속(slow) 공정 및 3개의 온도, -20C, 27C 및 80C에 대한 공정 변동이 반영된다. 예를 들어, 당업자라면 잘 알고 있는 바와 같이, 공정 변동이 공칭이면, 구성요소들은 규정된 대로 동작한다. 공정이 고속으로 지정되면, 저항기 또는 커패시터 등의 구성요소는 규정된 것보다 더 작으며 트랜지스터에 대한 이득은 더 크다. 저속 공정에서, 저항기 및 커패시터는 규정된 것보다 더 크고, 이득은 사양보다 더 작다. 도 12a의 경우, 곡선(1202)은 IF VGA(650a)(도 8a)와 유사한 구조로 되어 있는 IF VGA에 대한 이득의 변동을 나타낸 것이다. 곡선(1204)은 IF VGA(650a)와 유사한 구조로 되어 있는 BB VGA에 대한 이득의 변동을 나타낸 것이다. 곡선(1202)의 각각의 개별적인 곡선은 제조 공정 변동, 주변 온도 및/또는 공급 전압의 서로 다른 조건에 대응한다. 대응하는 조건에 대한 대칭적 곡선은 곡선(1204)에 도시되어 있다. 따라서, 이들 조건의 조합에서의 변동은 IF VGA 및 BB VGA의 이득을 유사한 방식으로 달성한다.
도 12b는 각각의 조건에 대한 총 이득 변화를 나타낸 곡선(1206)을 포함한다. 예를 들어, 도 12b의 상부 곡선은 BB VGA와 관련하여 IF VGA에 대한 비교적 작은 이득 변동(대략 0.6dB)을 나타낸다. 점 A 및 B는 각각 잘 제어된 이득 변동 을 반영하는 최저 및 최고 이득 변동을 나타낸다.
본 발명의 여러가지 실시예들이 기술되어 있지만, 당업자라면 본 발명의 범위 내에 속하는 많은 추가의 실시예 및 구현들이 가능함을 잘 알 것이다. 따라서, 본 발명은 이하의 청구항 및 그의 균등물을 고려한 경우를 제외하고는 제한되지 않는다.

Claims (10)

  1. 증폭기 시스템(650, 690)으로서,
    차동쌍 트랜지스터(704, 706),
    상기 차동쌍 트랜지스터에 결합된 열화 요소(708), 및
    상기 열화 요소와 유사한 유형의 컬렉터 부하(716)
    를 갖는 가변 이득 증폭기(650)를 포함하며,
    상기 컬렉터 부하는 상기 차동쌍 트랜지스터에 연결되어 있고, 상기 가변 이득 증폭기의 이득은 0 볼트인 차동 입력 제어 전압에서의 상기 열화 요소에 대한 상기 컬렉터 부하의 물리적 치수 비에 의해 결정되는 것인 시스템.
  2. 제1항에 있어서, 상기 열화 요소(708)의 저항을 변동시키는 제1 제어 전압(710) 및 상기 컬렉터 부하(716)의 저항을 변동시키는 제2 제어 전압(718)을 더 포함하며, 상기 제1 제어 전압 및 상기 제2 제어 전압은 상기 차동 입력 제어 전압으로부터 도출되는 것인 시스템.
  3. 제2항에 있어서, 상기 제1 제어 전압(710)은 극성이 상기 제2 제어 전압(718)과 반대인 것인 시스템.
  4. 제2항에 있어서, 상기 제1 제어 전압(710)이 0 볼트이고 상기 제2 제어 전압 (718)이 0 볼트일 때, 상기 가변 이득 증폭기(650)의 이득은 실질적으로 일정한 것인 시스템.
  5. 제1항에 있어서,
    제2 차동쌍 트랜지스터(도 7b),
    상기 제2 차동쌍 트랜지스터에 결합된 제2 열화 요소(728), 및
    상기 제2 차동쌍 트랜지스터에 결합된 제2 컬렉터 부하(736)
    를 갖는 제2 가변 이득 증폭기(690)를 포함하며,
    상기 제2 가변 이득 증폭기의 이득은, 0 볼트의 제2 차동 입력 제어 전압에서 상기 제2 열화 요소에 대한 상기 제2 컬렉터 부하의 물리적 치수 비에 의해 결정되는 것인 시스템.
  6. 제5항에 있어서, 상기 가변 이득 증폭기(650) 및 상기 제2 가변 이득 증폭기(690)의 이득 합산은 0 볼트의 상기 제2 차동 입력 제어 전압에서 실질적으로 일정한 것인 시스템.
  7. 가변 이득 증폭기(650, 690)를 동작시키는 방법으로서,
    입력 신호를 차동쌍 회로(704, 706)에 제공하는 단계,
    상기 차동쌍 회로에 열화 저항성 요소(708) 및 컬렉터 부하 저항성 요소(716)로 부하를 거는 단계,
    제1 제어 전압(710)을 상기 열화 저항성 요소에 인가하는 단계,
    상기 제1 제어 전압과 극성이 반대인 제2 제어 전압(718)을 상기 컬렉터 부하 저항성 요소에 인가하는 단계, 및
    상기 열화 저항성 요소를 상기 컬렉터 부하 저항성 요소와 실질적으로 동일한 유형이 되도록 구성하는 단계를 포함하며,
    상기 가변 이득 증폭기의 이득은 0 볼트인 차동 입력 제어 전압에서의 상기 열화 저항성 요소에 대한 상기 컬렉터 부하 저항성 요소의 물리적 치수 비에 의해 결정되는 것인 방법.
  8. 제7항에 있어서, 제2 가변 이득 증폭기(690)에 대해 제공하는 단계, 부하를 거는 단계, 인가하는 단계, 및 구성하는 단계를 더 포함하는 방법.
  9. 제8항에 있어서, 상기 제2 가변 이득 증폭기(690)의 이득을 상기 가변 이득 증폭기(650)의 이득과 반비례하도록 만드는 단계를 더 포함하는 방법.
  10. 제8항에 있어서, 상기 제2 가변 이득 증폭기(690)를 상기 가변 이득 증폭기(650)의 피드백 루프에 배치하는 단계를 더 포함하는 방법.
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