JP2007271585A - Ｔｆｔアレイ基板検査装置 - Google Patents

Abstract

【課題】検査タスクを増やすことなく、欠陥位置を特定することができる欠陥検査を行う。また、複数種のパネルが形成されている一基板について、検査タスクを増やすことなく、欠陥位置を特定して欠陥検査を行う。
【解決手段】一つのＴＦＴアレイ基板検査装置において、複数の駆動回路を備えることによって、検査タスクを増やすことなく、欠陥位置を特定する。本発明のＴＦＴアレイ基板検査装置は、複数の駆動回路によって、基板上において検査対象のパネルに対して、そのパネルが有する特定の欠陥を検出するための検査信号パターンをパネル毎に印加することで、検査タクトを増やすことなく、その欠陥位置を検出する。
【選択図】図２

Description

本発明は、液晶基板等の製造過程等で行われるＴＦＴアレイ検査に関し、特に、ＴＦＴ基板のアレイ工程後に、基板上に形成されたパネルを駆動して欠陥検出を行うＴＦＴアレイ基板検査装置に関する。

液晶基板や有機ＥＬ基板等のＴＦＴアレイが形成された半導体基板の製造過程では、製造過程中にＴＦＴアレイ検査工程を含み、このＴＦＴアレイ検査工程において、ＴＦＴアレイの欠陥検査が行われている。

ＴＦＴアレイは、例えば液晶表示装置の画素電極を選択するスイッチング素子として用いられる。ＴＦＴアレイを備える基板は、例えば、走査線として機能する複数本のゲートラインが平行に配設されると共に、信号線として記載する複数本のソースラインがゲートラインに直交して配設され、両ラインが交差する部分の近傍にＴＦＴ（Thin film transistor）が配設され、このＴＦＴに画素電極が接続される。

液晶表示装置は、上記したＴＦＴアレイが設けられた基板と対向基板との間に液晶層を挟むことで構成され、対向基板が備える対向電極と画素電極との間に画素容量が形成される。画素電極には、上記の画素容量以外に付加容量（Ｃｓ）が接続される。この付加容量（Ｃｓ）の一方は画素電極に接続され、他方は共通ラインあるいはゲートラインに接続される。共通ラインに接続される構成のＴＦＴアレイはCs on Com型ＴＦＴアレイと呼ばれ、ゲートラインに接続される構成のＴＦＴアレイはCs on Gate型ＴＦＴアレイと呼ばれる。

このＴＦＴアレイにおいて、走査線（ゲートライン）や信号線（ソースライン）の断線、走査線（ゲートライン）と信号線（ソースライン）の短絡、画素を駆動するＴＦＴの特性不良による画素欠陥等の欠陥検査は、例えば、対向電極を接地し、ゲートラインの全部あるいは一部に、例えば、−１５Ｖ〜＋１５Ｖの直流電圧を所定間隔で印加し、ソースラインの全部あるいは一部に検査信号を印加することによって行っている。（例えば、特許文献１の従来技術。）

ＴＦＴアレイ検査装置では、基板にプロービングピンを接触させて信号電圧を印加してパネルを駆動し、各画素（ピクセル）に電子線を照射することで放出される二次電子を検出し、この二次電子の強度変化によって、画素単位での欠陥有無を判別する。ここで、競られる二次電子強度の信号は、フォトマルチプライヤなどでアナログ信号に変換し、座標変換によって得られてデータを画素単位に割付け、画像処理によって欠陥を抽出し、得られた欠陥データに基づいて欠陥検査を行う。この検査に用いる検査信号は、基板を単位として１種類の検査信号パターンが設定されている。
特開平５−３０７１９２号公報

通常、基板に対して設定された１種類の検査信号パターンを用いて各パネルを駆動することによって、ライン欠陥を検出が可能となる。ライン欠陥としては、例えば、ソースライン−共通ライン（Ｃｓライン）間のライン欠陥、ゲートライン−共通ライン（Ｃｓライン）間のライン欠陥などがある。

図１０は、ライン間の欠陥を説明するための図である。パネルには、格子状に配置されたソースライン１１ａとゲートライン１１ｂの交差位置の近傍にＴＦＴ１１ｅが設けられ、ＴＦＴ１１ｅのドレインには画素電極１１ｄが接続され、さらに、画素電極１１ｄはＣｓライン１１ｃと容量接続されている。このソースライン１１ａとＣｓライン（共通ライン）１１ｃの間や、ゲートライン１１ｂとＣｓライン（共通ライン）１１ｃの間において、ショート欠陥（短絡欠陥）が発生する可能性がある。

このソースライン−共通ライン（Ｃｓライン）間やゲートライン−共通ライン（Ｃｓライン）間のショート欠陥（短絡欠陥）は、電子線によるスキャンを実行する前に、各ライン間の抵抗値を測定し、この抵抗値に基づいて各ライン間のショート（短絡）の有無やどのラインがショート（短絡）しているかの判定を行っている。

図１１は、従来のＴＦＴアレイ基板検査装置による欠陥検出の手順を説明するためのフローチャートである。図１１において、ＴＦＴアレイ基板検査装置内に基板をロードした後（Ｓ１０１）、基板にプローバをセットする。このとき、プローバの接点の導通状態をチェックする。プローバの導通チェックは、１系統のパッドにプローバが備える２つのピンを接触させて、ピンが正常にパッドに接触していることを確認することで行う（Ｓ１０２）。プローバがパッドと導通していることを確認した後、パッド間のショート（短絡）をチェックする（Ｓ１０３）。

このショートチェックは、パッド間の抵抗値が小抵抗であるか、あるいは大抵抗であるか、もしくは絶縁とみなせるかによって行う。パッド間の抵抗値が小抵抗である場合は、各パッドが接続されるライン間がショート（短絡）している大ショートである可能性を表し、パッド間の抵抗値が所定の抵抗範囲である場合は、各パッドが接続されるライン間にショート欠陥（短絡欠陥）が存在する可能性を表している。

パッド間の抵抗値が小抵抗である場合には（Ｓ１０４）、ライン間にショート（短絡）が発生しているものとして、以後の検査を省略する（Ｓ１１０）。また、パッド間の抵抗値が所定の抵抗範囲である場合には（Ｓ１０５）、ライン間でショート欠陥（短絡）が発生している可能性が高いと判定する（Ｓ１０６）。Ｓ１０５の小ショートの判定、Ｓ１０６のショート欠陥を判定した後、パネルに検査信号パターンを印加してシグナルスキャンを行う（Ｓ１０７）。

シグナルスキャンを実行した後、検査済みの基板をアンロードし、次の基板をロードする（Ｓ１０８）。また、シグナルスキャンで得られた電圧イメージから、画像処理によってライン欠陥を抽出し、前記ショートチェックの結果とリンクさせて、欠陥の種類と位置に係わる欠陥情報を出力する（Ｓ１０９）。

上記したシグナルスキャンにより欠陥検査では、欠陥の有無を検出することができるが、欠陥の種類によっては、ライン欠陥の欠陥位置を求めることは困難な場合がある。例えばゲートライン−Ｃｓライン間が短絡している場合には、ショートチェックによって、どのパネルのゲートライン−Ｃｓライン間が短絡しているかを検出することを判定することができ、また、シグナルイメージによって欠陥が発生しているラインを検出することは可能である。ゲートライン−Ｃｓライン間でのショート欠陥について、発生範囲までの判別は可能である

しかしながら、ゲートラインとＣｓラインは並行して配設されているため、シグナルイメージ上において、短絡している位置を求めることは極めて困難であり、通常は欠陥ラインとして判別できるにとどまっている。

図１２は、ライン欠陥を説明するための図であり、図１３は、ライン欠陥によるシグナルイメージを示す図である。図１２（ａ）はソースラインとＣｓライン（共通ライン）との間が短絡した場合を示している。この場合には、図１３（ａ）に示すように、欠陥点１３ａが１カ所の場合であっても、ソースライン１１ｃに沿って配列される画素が駆動するため、シグナルイメージ上では表示ライン２１として表示され、ソースラインのライン欠陥として判定される。

また、図１２（ｂ）はゲートラインとＣｓライン（共通ライン）との間が短絡した場合を示している。この場合には、図１３（ｂ）に示すように、欠陥点１３ｂが１カ所の場合であっても、ゲートライン１１ｂに沿って配列される画素が駆動するため、シグナルイメージ上では表示ライン２２として表示され、ゲートラインのライン欠陥として判定される。

上記したように、従来のＴＦＴアレイ基板装置による欠陥検査では、ラインを単位とするライン欠陥として欠陥検出を行うことができるが、欠陥ポイントの座標を特定して、どの画素が欠陥であるかを識別することは困難であるという問題がある。

欠陥ポイントの座標を特定するには、上記した通常の検査信号パターンに代えて、欠陥ポイントを検出する専用の検査信号パターンを用いて、基板上に形成されたパネルを再度駆動する必要がある。

したがって、従来のＴＦＴアレイ基板装置による欠陥検査では、欠陥の種類によって、欠陥位置を特定することが困難であるため、欠陥位置を特定するには、通常の欠陥検査で用いる検査信号パターンとは別に、欠陥に応じた特殊な検査信号パターンが必要となり、その分、検査のタスクが増加するという問題がある。

また、一つの基板上に複数種のパネルが形成されている場合には、各パネル種に対応した検査信号パターンを用いて基板上に全パネルを駆動して欠陥検査を行う操作を、パネルの種類数分だけ繰り返さなければ成らず、検査のタスクが増加するという問題がある。

そこで、本発明は上記課題を解決して、検査タスクを増やすことなく、欠陥位置を特定して欠陥検査を行うことを目的とする。

また、複数種のパネルが形成されている一基板について、検査タスクを増やすことなく、欠陥位置を特定することができる欠陥検査を行うことを目的とする。

本発明は、一つのＴＦＴアレイ基板検査装置において、複数の駆動回路を備えることによって、検査タスクを増やすことなく、欠陥位置を特定する。本発明のＴＦＴアレイ基板検査装置は、複数の駆動回路によって、基板上において検査対象のパネルに対して、そのパネルが有する特定の欠陥を検出するための検査信号パターンをパネル毎に印加することで、検査タクトを増やすことなく、その欠陥位置を検出することができる。

本発明のＴＦＴアレイ基板検査装置の第１の態様は、ＴＦＴアレイ基板を駆動し、このＴＦＴアレイ基板への電子ビーム照射により得られる２次電子信号強度によって基板の欠陥を検出するＴＦＴアレイ検査装置において、ＴＦＴアレイ基板が備えるパネルを所定の検査信号パターンで駆動する駆動回路を複数備える構成とする。

第１の態様の複数の各駆動回路は、異なる検査信号パターンを有する検査信号を選択的に出力自在であり、駆動回路の中から選択した駆動回路は、複数のパネルから選択したパネルに対して選択した検査信号パターンの検査信号を出力し、選択したパネルを選択した欠陥検査信号パターンで欠陥検査を行う。

第１の態様は、複数の駆動回路を備える構成であり、それぞれ選択した検査信号パターンの検査信号を出力するため、一タスク内で選択したパネルを、それぞれ異なる検査信号パターンの検査信号で駆動することができる。

また、第１の態様は、各パネルが有する各ラインの端子間の短絡状態を検出するショート検出回路を備える。各駆動回路は、検出したパネルの短絡状態に基づいて検査信号パターンを選択し、当該パネルを当該選択した検査信号パターンで駆動する。

また、ショート検出回路は、ラインの端子間の抵抗値が所定の大きさ以上であるパネルおよびラインを検出し、駆動回路は、検出したラインに対応して検査信号パターンを選択し、検出したパネルを選択した検査信号パターンで駆動する。

本発明のＴＦＴアレイ基板検査装置の第２の態様は、第１の態様と同様に、ＴＦＴアレイ基板を駆動し、このＴＦＴアレイ基板への電子ビーム照射により得られる２次電子信号強度によって基板の欠陥を検出するＴＦＴアレイ基板検査装置において、ＴＦＴアレイ基板が備えるパネルを所定の検査信号パターンで駆動する駆動回路を複数備える構成とし、駆動回路は、ＴＦＴアレイ基板上に形成されるパネルの種類に基づいて検査信号パターンを選択し、パネルの種類毎に選択した検査信号パターンで駆動する。

本発明の第２の態様によれば、ひとつの基板に複数種類のパネルがレイアウトされた場合であっても、一タスクにおいて、各パネルをそれぞれ選択して検査パターンで駆動して検査することができる。

本発明によれば、検査タスクを増やすことなく、欠陥位置を特定することができる欠陥検査を行うことができる。

また、複数種のパネルが形成されている一基板について、検査タスクを増やすことなく、欠陥位置を特定して欠陥検査を行うことができる。

以下、本発明の実施の形態について、図を参照しながら詳細に説明する。

図１は、本発明のＴＦＴアレイ基板検査装置の概略図である。

ＴＦＴアレイ基板検査装置１は、ＴＦＴ基板１０にアレイ検査用の検査信号を生成する検査信号生成部４と、検査信号生成部４で生成した検査信号をＴＦＴ基板１０に印加するプローバ８と、ＴＦＴ基板の電圧印加状態を検出する機構（２，３，５）と、検出信号に基づいてＴＦＴアレイの欠陥を検出する欠陥検出部６を備える。

プローバ８は、プローブピンが設けられたプローバフレームを備え、ＴＦＴ基板１０上に載置する等によってプローブピンをＴＦＴ基板１０上に形成した電極に接触させ、アレイＴＦＴアレイに検査信号を印加する。

ＴＦＴ基板の電圧印加状態を検出する機構は種々の構成とすることができる。図１に示す構成は、電子線による検出構成であり、ＴＦＴ基板１０上に電子線を照射する電子線源２、照射された電子線によってＴＦＴ基板１０から放出される二次電子を検出する二次電子検出器３、二次電子検出器３の検出信号を信号処理してＴＦＴ基板１０上の電位状態を検出する信号処理部５等を備える。

電子線が照射されたＴＦＴアレイは、印加された検査信号の電圧に行う応じた二次電子を放出するため、この二次電子を検出することによって、ＴＦＴアレイの電位状態を検出することができる。

欠陥検出部６は、信号処理部５で取得したＴＦＴアレイの電位状態に基づいて、正常状態における電位状態と比較することによってＴＦＴアレイの欠陥を検出する。

なお、ここでは、ＴＦＴ基板の電圧印加状態を検出する機構（２，３，５）を用いてＴＦＴアレイの欠陥を検出する構成例を示しているが、ＴＦＴ基板が液晶表示装置を構成している場合には、検査信号によって液晶を駆動して、検査信号による表示パターンを表示させ、この表示状態を撮像装置で撮像して取得した撮像画像に画像処理することで欠陥検査を行う他、表示像を目視で観察してもよい。また、ＴＦＴ基板がＴＦＴアレイのみを備える段階の場合には、検査信号を印加する治具に液晶層や対向電極を設けることで一時的に液晶表示装置を構成して、上記のようにして欠陥検査を行っても良い。

検査信号生成部４は、ＴＦＴ基板１０上に形成されるＴＦＴアレイを駆動する検査信号の信号パターンを生成する。この信号パターンについては後述する。

走査制御部９は、ＴＦＴ基板１０上のＴＦＴアレイの検査位置を走査するために、ステージ７や電子源２を制御する。ステージ７は、載置するＴＦＴ基板１０をＸＹ方向に移動し、また、電子源２はＴＦＴ基板１０に照射する電子線をＸＹ方向に振ることで、電子線の照射位置を走査する。走査位置が検出位置となる。なお、上記したＴＦＴアレイ検査装置の構成は一例であり、この構成に限られるものではない。

ここで、Cs on Com型ＴＦＴアレイは、画素電極に接続される付加容量（Ｃｓ）の一方の接続端が共通ライン（Ｃｓライン）に接続される構成である。ＴＦＴ基板上には、ゲートラインとソースラインとが交差する部分の近傍にＴＦＴが設けられる。また、隣接するゲートラインと並列して、付加容量（Ｃｓ）を接続するＣｓラインが設けられる。

Cs on Gate型ＴＦＴアレイは、画素電極に接続される付加容量（Ｃｓ）の一方の接続端がゲートライン（Ｇａｔｅライン）に接続される構成である。ＴＦＴ基板上には、ゲートラインとソースラインとが交差する部分の近傍にＴＦＴが設けられる。

以下、本発明のＴＦＴアレイ基板検査装置の第１の態様について、図２〜図６を用いて説明する。

本発明の第１の態様は、ＴＦＴアレイ基板が備えるパネルを所定の検査信号パターンで駆動する駆動回路を複数備え、複数の各駆動回路は、異なる検査信号パターンを有する検査信号を選択的に出力自在であり、駆動回路の中から選択した駆動回路は、複数のパネルから選択したパネルに対して選択した検査信号パターンの検査信号を出力し、選択したパネルを選択した欠陥検査信号パターンで欠陥検査を行う。

図２は、本発明の第１の態様を説明するための概略構成図である。なお、図２は、主に検査信号生成部４の構成を示し、他の構成については省略する。第１の態様は、基板１０上に形成された同種の複数のパネル１１に対して、各パネルについてそれぞれ目的とする欠陥の検査を、同じタスク内で行うものである。図では、同種のパネル１１としてＡ１〜Ａ１２を示しているが、一つの基板１０が備えるパネル数はこの例に限らず任意に設定することができる。

検査信号生成部４は、パネルの欠陥検査を行うための検査信号を出力する複数の駆動回路４ａ〜４ｃと、パネルのライン間のショートチェックを行うためのショート検出用駆動回路４ｄおよびショート検出回路４ｅと、前記した各駆動回路４ａ〜４ｃおよびショート検出用駆動回路４ｄを備え、各駆動回路の各ラインはバスライン４ｆに接続される。このバスライン４ｆには、基板１０の各パネル１１のラインに接続されるパッドが接続されている。

各駆動回路４ａ〜４ｃは、所定の欠陥検査を検出するために設定された、それぞれ異なる検査信号パターンの検査信号を出力する。この検査信号で駆動されたパネルは、検査信号パターンに基づいて、欠陥の有無に応じた電圧変化する。

前記図１で示したＴＦＴ基板の電圧印加状態を検出する機構（２，３，５）は、パネル１１の電圧変化を検出する。欠陥検出部６は、この検出信号に基づいてＴＦＴアレイの欠陥を検出する。なお、欠陥検出部６が行う欠陥検出処理については省略する。

ショート検出用駆動回路４ｄは、パネルのライン間のショートチェックを行うための検査信号を出力する。パネルの各ラインのライン間の短絡状態は、ライン間の抵抗値によって検出することができる。ショート検出回路４ｅは、各パネルのラインとそれぞれ接続するパッド間の電気抵抗を測定することによって、ライン間の短絡状態を検出することができる。

ライン間の短絡状態は、大ショート状態、小ショート状態、および正常状態に区分することができる。大ショート状態は、ライン間が短絡した状態であって、ライン間の抵抗値は小さな抵抗値を表す。また、小ショート状態は、ライン間では短絡はしていないもののショート欠陥が存在する状態であって、ライン間の抵抗値は大きな抵抗値を表す。また、正常状態は、ライン間では、短絡もショート欠陥も存在しない状態であって、ライン間の抵抗値は十分に大きな抵抗値を表す。なお、上記した各状態を識別する抵抗値は、抵抗変化によるパネルの機能の程度に応じて任意に定めることができ、パネルの構成や容量等に依存する。

駆動回路４ａ〜４ｃ、およびショート検出用駆動回路４ｄの何れの駆動回路を駆動し、駆動回路からの検査信号を何れのパネル１１に出力するかの制御は、制御部４ｇによって行うことができる。

制御部４ｇは、はじめにショート検出用駆動回路４ｄを駆動して、パネル１１に検査信号を出力する。ショート検出回路４ｅは、この検査信号によってライン間の抵抗値を検出してショート欠陥を有するパネルを検出する。制御部４ｇは、次に、ショート検出回路４ｅの検出出力に基づいて、ショート欠陥を有するパネルに対して、欠陥内容に応じた検査信号パターンの検査信号を出力する駆動回路を選択し、バスライン４ｆを介して検査信号を出力する。

なお、図２では駆動回路４ａ〜４ｃおよびショート検出用駆動回路４ｄと各パネル１１との間をバスライン４ｆで接続し、駆動する駆動回路４ａ〜４ｄを選択する構成としているが、バスライン４ｆに代えて選択回路によって駆動回路４ａ〜４ｄと各パネル１１との間を接続し、制御回路４ｇで接続関係を選択する構成としてもよい。

図３は、本発明のＴＦＴアレイ基板検査装置による欠陥検出の手順を説明するためのフローチャートである。

図３において、ＴＦＴアレイ基板検査装置内に基板をロードした後（Ｓ１）、基板にプローバをセットする。このとき、プローバの接点の導通状態をチェックする。プローバの導通チェックは、１系統のパッドにプローバが備える２つのピンを接触させて、ピンが正常にパッドに接触していることを確認することで行う（Ｓ２）。プローバがパッドと導通していることを確認した後、パッド間のショート（短絡）をチェックする（Ｓ３）。

このショートチェックは、前記図１１のフローチャートと同様に、パッド間の抵抗が小抵抗であるか、あるいは大抵抗であるか、もしくは絶縁とみなせるかによって行う。パッド間の抵抗値が小抵抗である場合は、各パッドが接続されるライン間がショート（短絡）している大ショートである可能性を表し、パッド間の抵抗値が所定の抵抗範囲である場合は、各パッドが接続されるライン間にショート欠陥（短絡欠陥）が存在する可能性を表している。

図４（ａ）は、ショートチェック状態を説明するための概略構成図である。図４（ａ）において、ショート検出用駆動回路４ｄはパネル１１に検査信号を出力する。ショート検出回路４ｅは、この検査信号によってライン間の抵抗値を検出し、ショート欠陥を有するパネルを検出する。図４（ａ）では、一例として、パネルＡ２，Ａ７においてショート欠陥が検出された例を示している。

パッド間の抵抗値が小抵抗である場合には（Ｓ４）、ライン間でショート（短絡）が発生しているものとして、以後の検査を省略する（Ｓ１１）。また、パッド間の抵抗値が所定の抵抗範囲である場合には（Ｓ５）、ライン間でショート欠陥（短絡）が発生している可能性が高いと判定し、このショート欠陥の内容に対応した検査パターンを選択する（Ｓ６）。

また、パッド間の抵抗値が十分に大きな抵抗である場合には（Ｓ５）、ライン間でショート欠陥（短絡）は発生していないと判定し、通常の検査パターンを選択する（Ｓ７）。

Ｓ６、Ｓ７において、各パネルに印加する検査パターン選択した後、その検査信号パターンの検査信号をパネルに印加してシグナルスキャンを行う（Ｓ８）。

シグナルスキャンを実行した後、検査済みの基板をアンロードし、次の基板をロードする（Ｓ９）。また、シグナルスキャンで得られた電圧イメージから、画像処理によってライン欠陥を抽出し、前記ショートチェックの結果とリンクさせて、欠陥の種類と位置に係わる欠陥情報を出力する（Ｓ１０）。

図４（ｂ）は、欠陥検査状態を説明するための概略構成図である。ここで、駆動回路４ａは、通常の欠陥検査を行う欠陥検査パターンの検査信号を出力し、駆動回路４ｂは、所定の欠陥検査を行う欠陥検査パターンの検査信号を出力する。

図４（ｂ）において、駆動回路４ｂは、ショートチェックで検出されたパネル（Ａ２，Ａ７）に対して、その欠陥内容に対応する欠陥検査パターンの検査信号を出力する。一方、駆動回路４ａは、ショートチェックで正常と判定されたパネル（Ａ１，Ａ３〜Ａ６，Ａ８〜Ａ１２）に対して、通常の欠陥検査を行う欠陥検査パターンの検査信号を出力する。

図５は欠陥検査パターンの検査信号の一例を示している。図５（ａ）〜図５（ｄ）はソースラインとゲートライン間の短絡点を検出するための欠陥検査パターン例である。通常、図５（ａ）のソースラインに印加する信号と図５（ｂ）のゲートラインに印加する信号によって駆動する画素を選択する。

ここで、ゲートラインに印加する信号を図５（ｂ）に示すようにローとしたとき、ソースラインとゲートライン間が短絡している場合には、図５（ｄ）に印加される画素電極の電圧に応じた表示が行われる。

また、図５（ｅ）〜図５（ｈ）はゲートラインとＣｓライン間の短絡点を検出するための欠陥検査パターン例である。

ここで、ゲートラインに印加する信号を図５（ｆ）に示すようにローとし、Ｃｓラインに印加する信号を図５（ｇ）に示すようにハイとすると、ゲートラインとＣｓライン間が短絡している場合には、図５（ｈ）に印加される画素電極の電圧に応じた表示が行われる。

図６は、欠陥検査によるシグナルイメージを説明する図である。

図６（ａ）は第１の期間における表示点１２ａを示し、図６（ｂ）は、第２の期間における同じ画素位置での非表示点１２ｂを示している。

本発明の第２の態様は、第１の態様と同様に、ＴＦＴアレイ基板が備えるパネルを所定の検査信号パターンで駆動する駆動回路を複数備え、複数の各駆動回路は、ＴＦＴアレイ基板上に形成されるパネルの種類に基づいて検査信号パターンを選択し、パネルの種類毎に選択した検査信号パターンの検査信号を出力し、選択したパネルを選択した欠陥検査信号パターンで欠陥検査を行う。

図７は、本発明の第２の態様を説明するための概略構成図である。なお、図７に示す構成は、前記図２で示した構成とほぼ同様である。

第２の態様は、基板１０上に形成された複数種類の複数のパネル１１Ａ〜１１Ｃに対して、各パネルについてそれぞれ目的とする欠陥の検査を、同じタスク内で行うものである。図では、同種のパネル１１としてＡ〜Ｃを示しているが、一つの基板１０が備えるパネルの種類はこの例に限らず任意に設定することができる。

検査信号生成部４は、図２で示した構成例と同様に、パネルの欠陥検査を行うための検査信号を出力する複数の駆動回路４ａ〜４ｃと、パネルのライン間のショートチェックを行うためのショート検出用駆動回路４ｄおよびショート検出回路４ｅと、前記した各駆動回路４ａ〜４ｃおよびショート検出用駆動回路４ｄを備え、各駆動回路の各ラインはバスライン４ｆに接続される。このバスライン４ｆには、基板１０の各パネル１１のラインに接続されるパッドが接続されている。

各駆動回路４ａ〜４ｃは、各種のパネルの欠陥検査を検出するために設定されており、それぞれ異なる検査信号パターンの検査信号を出力する。この検査信号で駆動されたパネルは、検査信号パターンに基づいて、欠陥の有無に応じた電圧変化する。

図８は、本発明の第２の態様による欠陥検出の手順を説明するためのフローチャートである。

図８において、ＴＦＴアレイ基板検査装置内に基板をロードした後（Ｓ２１）、基板にプローバをセットする。このとき、プローバの接点の導通状態をチェックする。プローバの導通チェックは、１系統のパッドにプローバが備える２つのピンを接触させて、ピンが正常にパッドに接触していることを確認することで行う（Ｓ２２）。

次に、基板上に形成されるパネル情報を取得する。このパネル情報は、パネルの種類を特定して、パネルに印加する欠陥検査パターンを選択するためのものであり、基板とそのパネル上に形成されたパネルとの関係を予め取得し、図示しない記憶手段に記憶しておく他、当該パネル情報を基板上に形成しておき、前記プローバの接点の導通検査時等において基板から取得してもよい（Ｓ２３）。

パネルに対応した検査パターンを抽出し（Ｓ２４）、各パネルに印加する検査パターン選択した後、その検査信号パターンの検査信号をパネルに印加してシグナルスキャンを行う（Ｓ２５）。

シグナルスキャンを実行した後、検査済みの基板をアンロードし、次の基板をロードする（Ｓ２６）。また、シグナルスキャンで得られた電圧イメージから、画像処理によってライン欠陥を抽出し、前記ショートチェックの結果とリンクさせて、欠陥の種類と位置に係わる欠陥情報を出力する（Ｓ２７）。

図９は、第２の態様の動作例を説明するための概略構成図である。図９（ａ）に示す基板１０は、基板上にパネル種Ａのパネル１１Ａとパネル種Ｃのパネル１１Ｃが形成され、図９（ｂ）に示す基板１０は、基板上にパネル種Ａのパネル１１Ａとパネル種Ｂのパネル１１Ｂが形成されている例を示している。

検査信号生成部４は、各パネル種Ａ〜Ｃの欠陥検査を行う欠陥検査信号パターンを備えた駆動回路４ａ〜４ｃを備える。図９（ａ）において、制御部４ｇはパネル種Ａ，Ｃの情報を取得すると、駆動回路４ａ，４ｃを制御して、パネル１１Ａおよびパネル１１Ｃに対して、それぞれ対応する欠陥検査信号パターンの検査信号を出力する。

また、図９（ｂ）において、制御部４ｇはパネル種Ａ，Ｂの情報を取得すると、駆動回路４ａ，４ｂを制御して、パネル１１Ａおよびパネル１１Ｂに対して、それぞれ対応する欠陥検査信号パターンの検査信号を出力する。

上記構成により、本発明の第２の態様によれば、基板上に複数のパネル種が形成されている場合であっても、各パネル種に対応する欠陥検査信号パターンの検査信号を対応するパネルに印加し、異なるパネル種のパネルについて同じタスク内で欠陥検査を行うことができる。

なお、上記構成において、複数の駆動回路は、それぞれ個別の回路構成によって構成する他、一つの回路構成において、ソフトウエアによって複数の欠陥検査信号パターンを出力するように構成してもよい。

本発明は、液晶製造装置におけるＴＦＴアレイ検査工程の他、有機ＥＬや種々の半導体基板が備えるＴＦＴアレイの欠陥検査に適用することができる。

本発明のＴＦＴアレイ基板検査装置の概略図である。 本発明の第１の態様を説明するための概略構成図である。 本発明のＴＦＴアレイ基板検査装置による欠陥検出の手順を説明するためのフローチャートである。 本発明のショートチェック状態および欠陥検査状態を説明するための概略構成図である。 本発明の欠陥検査パターンの検査信号の一例を示す図である。 本発明の欠陥検査によるシグナルイメージを説明する図である。 本発明の第２の態様を説明するための概略構成図である。 本発明の第２の態様による欠陥検出の手順を説明するためのフローチャートである。 本発明の第２の態様の動作例を説明するための概略構成図である。 ライン間の欠陥を説明するための図である。 従来のＴＦＴアレイ基板検査装置による欠陥検出の手順を説明するためのフローチャートである。 ライン欠陥を説明するための図である。 ライン欠陥によるシグナルイメージを示す図である。

符号の説明

１…ＴＦＴアレイ基板検査装置、２…電子源、３…二次電子検出器、４…検査信号生成部、４ａ〜４ｃ…駆動回路、４ｄ…ショート検出用駆動回路、４ｅ…ショート検出回路、４ｆ…バスライン、４ｇ…制御部、５…信号処理部、６…欠陥検出部、７…ステージ、８…プローブ、９…走査制御部、１０…ＴＦＴ基板、１１…パネル、１１ａ…ソースライン、１１ｂ…ゲートライン、１１ｃ…Ｃｓライン、１１ｄ…画素電極、１１ｅ…ＴＦＴ。

Claims (4)

1. ＴＦＴアレイ基板を駆動し、当該ＴＦＴアレイ基板への電子ビーム照射により得られる２次電子信号強度によって基板の欠陥を検出するＴＦＴアレイ検査装置において、
   ＴＦＴアレイ基板が備えるパネルを所定の検査信号パターンで駆動する駆動回路を複数備え、
   前記複数の各駆動回路は、異なる検査信号パターンを有する検査信号を選択的に出力自在であり、
   前記駆動回路の中から選択した駆動回路は、前記複数のパネルから選択したパネルに対して選択した検査信号パターンの検査信号を出力し、選択したパネルを選択した欠陥検査信号パターンで欠陥検査を行うことを特徴とする、ＴＦＴアレイ基板の検査装置。
2. 前記各パネルが有する各ラインの端子間の短絡状態を検出するショート検出回路を備え、
   前記各駆動回路は、検出したパネルの短絡状態に基づいて検査信号パターンを選択し、当該パネルを当該選択した検査信号パターンで駆動することを特徴とする、請求項１に記載のＴＦＴアレイ基板検査装置。
3. 前記ショート検出回路は、ラインの端子間の抵抗値が所定の大きさ以上であるパネルおよびラインを検出し、
   前記駆動回路は、前記検出したラインに対応して検査信号パターンを選択し、前記検出したパネルを当該選択した検査信号パターンで駆動することを特徴とする、請求項２に記載のＴＦＴアレイ基板検査装置。
4. 前記駆動回路は、前記ＴＦＴアレイ基板上に形成されるパネルの種類に基づいて検査信号パターンを選択し、パネルの種類毎に選択した検査信号パターンで駆動することを特徴とする、請求項１に記載のＴＦＴアレイ基板検査装置。

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