JP2007250794A - 半導体記憶装置およびその強誘電体キャパシタの製造方法と半導体記憶装置の製造方法 - Google Patents

Abstract

【課題】半導体記憶装置に用いる記憶素子の信頼性を向上させる手段を提供する。
【解決手段】強誘電体キャパシタの製造方法が、第１の酸化膜を形成した半導体基板にキャパシタ形成領域を設定し、第１の酸化膜上に下部電極層を形成する工程と、下部電極層上に第２の酸化膜を形成する工程と、キャパシタ形成領域に開口部を有するレジストマスクをマスクとして第２の酸化膜をエッチングし、下部電極層に達するキャパシタ穴を形成する工程と、第２の酸化膜上およびキャパシタ穴の底に露出する下部電極層上に、スパッタ法により強誘電体層を形成する工程と、第２の酸化膜上およびキャパシタ穴の底に露出する下部電極層上に形成した強誘電体層上に、スパッタ法により上部電極層を形成する工程と、第２の酸化膜上の強誘電体層および上部電極層を除去し、第２の酸化膜を露出させてキャパシタ穴に強誘電体を挟んで下部電極層に対向する上部電極を形成する工程とを備える。
【選択図】 図１

Description

本発明は、トランジスタと強誘電体キャパシタとを組合せて形成された記憶素子を備えた半導体記憶装置およびその強誘電体キャパシタの製造方法と半導体記憶装置の製造方法に関する。

強誘電体キャパシタにデータを格納する記憶素子を備えたＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に代表される半導体記憶装置は、複数のワード線と複数のビット線の交差箇所にそれぞれ配置された強誘電体キャパシタと、この強誘電体キャパシタとビット線間をＯＮ、ＯＦＦするｎＭＯＳ素子等のトランジスタとを備えており、これらのトランジスタのゲート電極が１本のワード線に接続され、ゲート電極に印加されるワード線の電圧がしきい電圧以上になると、トランジスタがＯＮ状態になって強誘電体キャパシタに格納されたデータがビット線上に読出される構成になっている。

ＦｅＲＡＭは、２本のビット線からなる一つのビット線対をアクセスの単位として用いているが、このＦｅＲＡＭのビット線対に対して一つのトランジスタと一つの強誘電体キャパシタとを組合せて１Ｔ１Ｃ型の記憶素子を形成する半導体記憶装置が主流になりつつある。
このような１Ｔ１Ｃ型の記憶素子を用いた従来の半導体記憶装置は、シリコンからなる半導体基板上に形成されたトランジスタを覆う層間絶縁膜上に、下部電極となる下部電極層を形成し、その上に強誘電体層および上部電極層を順に積層し、異方性エッチングにより上部電極層および強誘電体層をエッチングして強誘電体を挟んで下部電極層に対向する上部電極を有する強誘電体キャパシタを形成し、その後に層間絶縁膜で強誘電体キャパシタを覆っている（例えば、特許文献１参照。）。
特開平０７−１６１８２８号公報（第３頁段落００１３−００２０、第１図）

しかしながら、上述した従来の特許文献１の技術においては、層間絶縁膜上の下部電極層上に強誘電体層および上部電極層を順に積層し、これを異方性エッチングによりエッチングして強誘電体キャパシタの上部電極および強誘電体を形成しているため、異方性エッチングにより上部電極層をエッチングした時の反応副生成物が強誘電体層の側面に残留する場合があり、上部電極と下部電極層との間にリークが生じて記憶素子の信頼性が低下するという問題がある。

また、異方性エッチングにより強誘電体層をパターニングするときに、強誘電体層の側面がエッチングガスやプラズマ雰囲気に曝されるため、強誘電体層の側面の結晶の配向性に乱れが生じ、強誘電体キャパシタの分極特性が劣化することがあり、記憶素子の信頼性を低下させるという問題がある。
更に、特許文献１の技術においては、半導体基板に形成したトランジスタを覆う層間絶縁膜上に強誘電体キャパシタを形成しているため、強誘電体キャパシタの強誘電体を形成するときの高い熱処理温度がトランジスタに熱影響を与えることがあり、トランジスタの電気特性が劣化して記憶素子の信頼性を低下させるという問題がある。

上記のような要因で記憶素子の信頼性が低下すると、半導体記憶装置の製造における歩留りが低下し、半導体記憶装置の製造コストの増大につながることになる。
本発明は、上記の問題点を解決するためになされたもので、半導体記憶装置に用いる記憶素子の信頼性を向上させる手段を提供することを目的とする。

本発明は、上記課題を解決するために、強誘電体キャパシタの製造方法が、第１の酸化膜を形成した半導体基板にキャパシタ形成領域を設定し、前記第１の酸化膜上に電極材料からなる下部電極層を形成する工程と、該下部電極層上に、第２の酸化膜を形成する工程と、前記キャパシタ形成領域に開口部を有するレジストマスクを形成し、該レジストマスクをマスクとして前記第２の酸化膜をエッチングし、前記下部電極層に達するキャパシタ穴を形成する工程と、前記第２の酸化膜上および前記キャパシタ穴の底に露出する下部電極層上に、スパッタ法により強誘電体材料からなる強誘電体層を形成する工程と、前記第２の酸化膜上および前記キャパシタ穴の底に露出する下部電極層上に形成した強誘電体層上に、スパッタ法により電極材料からなる上部電極層を形成する工程と、前記第２の酸化膜上の強誘電体層および上部電極層を除去し、前記第２の酸化膜を露出させてキャパシタ穴に強誘電体を挟んで前記下部電極層に対向する上部電極を形成する工程と、を備えることを特徴とする。

また、半導体記憶装置が、半導体基板と、該半導体基板上に形成された第１の酸化膜と、該第１の酸化膜上に形成された電極材料からなる下部電極層と、前記下部電極層上に形成された第２の酸化膜と、該第２の酸化膜に形成された、該第２の酸化膜を貫通して前記下部電極層に達するキャパシタ穴と、該キャパシタ穴の内部に、強誘電体材料からなる強誘電体と、電極材料からなる上部電極とを順に積層して形成された強誘電体キャパシタと、該第２の酸化膜上に形成された半導体層と、該半導体層に形成され、前記上部電極上に一の拡散層を有するトランジスタと、前記上部電極と、前記トランジスタの一の拡散層とを接続するコンタクトプラグとを備えたことを特徴とする。

これにより、本発明は、強誘電体キャパシタの強誘電体および上部電極をキャパシタ穴に自己整合的に形成することができ、異方性エッチングにより生じる強誘電体キャパシタの上部電極と下部電極層との間のリークや強誘電体キャパシタの分極特性の劣化を排除して記憶素子の信頼性を向上させることができるという効果が得られる。
また、前記に加えて、強誘電体キャパシタを形成した後にトランジスタを形成することが可能になり、強誘電体キャパシタの強誘電体を形成するときの高い熱処理温度がトランジスタに与える熱影響を防止して記憶素子の信頼性を向上させることができるという効果が得られる。

以下に、図面を参照して本発明による半導体記憶装置およびその強誘電体キャパシタの製造方法と半導体記憶装置の製造方法の実施例について説明する。

図１は実施例１の強誘電体キャパシタの製造方法を示す説明図である。
図１において、１はシリコン（Ｓｉ）からなる半導体基板半導体基板であり、強誘電体キャパシタ５（後述）を形成するためのキャパシタ形成領域２が設定されている。
３は第１の酸化膜であり、半導体基板１上に形成された５０００〜１００００Å（オングストローム）程度の膜厚の酸化シリコン（ＳｉＯ_２）からなる絶縁膜である。

４は下部電極層であり、第１の酸化膜３上に形成された５００〜１０００Å程度の膜厚の白金（Ｐｔ）等の電極材料で形成された金属導電層であって、半導体記憶装置に形成される複数の強誘電体キャパシタ５の共通の下部電極として機能する。
６は第２の酸化膜であり、下部電極層４上に形成された５０００〜１００００Å程度の膜厚の酸化シリコンからなる絶縁膜である。

８はキャパシタ穴であり、キャパシタ形成領域２の第２の酸化膜６を貫通して下部電極層４に達する断面形状が円形または矩形の１μｍ程度の大きさ（円形であれば直径、矩形であれば短い辺の長さ）を有する穴である。
本実施例の強誘電体キャパシタ５は、第２の酸化膜６に形成されたキャパシタ穴８の内部に形成され、キャパシタ穴８の底に露出している下部電極層４と、その上に形成されたＳｒＢｉ_２Ｔａ_２Ｏ_９（ＳＢＴという。）等の強誘電体材料で形成され強誘電体１０と、この強誘電体１０を挟んで下部電極層４に対向する上部電極１１とで形成される。

上部電極１１は、下部電極層４と同様の電極材料で形成された５００〜１０００Å程度の厚さを有する電極である。
１３は埋戻し酸化膜であり、第２の酸化膜６と同じ材料をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により上部電極１１上のキャパシタ穴８に堆積して形成された絶縁膜であって、第２の酸化膜６に形成された開口部を塞いだ後は、第２の酸化膜６として機能する。

１５はコンタクトプラグであり、第２の酸化膜６を貫通して上部電極１１に達する貫通穴として開口されたコンタクトホール１６に、タングステン（Ｗ）等の導電材料を埋め込んで形成されたプラグであって、第２の酸化膜６上に形成される図示しない配線等と上部電極１１とを電気的に接続する機能を有している。
１８はコンタクトプラグであり、第２の酸化膜６を貫通して下部電極層４に達する貫通穴として開口されたコンタクトホール１９に、コンタクトプラグ１５と同じ導電材料を埋め込んで形成されたプラグであって、第２の酸化膜６上に形成される図示しない配線等と下部電極層４とを電気的に接続する機能を有している。

上記の構成により、本実施例の強誘電体キャパシタ５が形成される。
以下に、図１にＰで示す工程に従って、本実施例の強誘電体キャパシタの製造方法について説明する。
Ｐ１、キャパシタ形成領域２を設定した半導体基板１を準備し、半導体基板１上に熱酸化法またはＣＶＤ法により他の半導体素子との絶縁を行うための第１の酸化膜３を形成し、第１の酸化膜３上にスパッタ法により電極材料を第１の酸化膜３上の全面に堆積して強誘電体キャパシタ５の下部電極となる下部電極層４を形成し、ＣＶＤ法により下部電極層４上の全面に第２の酸化膜６を形成する。

Ｐ２、フォトリソグラフィにより第２の酸化膜６上に、キャパシタ形成領域２の第２の酸化膜６を露出させた開口部を有するレジストマスクを形成し、これをマスクとして異方性エッチングにより第２の酸化膜６をエッチングして下部電極層４を露出させ、第２の酸化膜６上面から下部電極層４に達するキャパシタ穴８を形成し、前記レジストマスクを除去する。

そして、スパッタ法により、強誘電体材料（本実施例ではＳＴＢ）を第２の酸化膜６の鉛直方向から照射して、第２の酸化膜６上およびキャパシタ穴８の底に露出する下部電極層４上に強誘電体材料を堆積し、これを７５０〜８００℃程度の焼成温度により焼成し、強誘電体材料を結晶化させて強誘電体キャパシタ５の強誘電体１０を形成するための強誘電体層１０ａを形成する。

次いで、スパッタ法により、電極材料を第２の酸化膜６の鉛直方向から照射して、第２の酸化膜６上およびキャパシタ穴８の底に露出する下部電極層４上に形成した強誘電体層１０ａ上に強誘電体キャパシタ５の上部電極１１を形成するための上部電極層１１ａを形成する。
Ｐ３、希釈フッ酸溶液を用いたウェット雰囲気による剥離処理により、第２の酸化膜６と強誘電体層１０ａとの界面近傍の第２の酸化膜６に希釈フッ酸を染み込ませ、第２の酸化膜６上の強誘電体層１０ａと上部電極層１１ａを剥離させて除去し、第２の酸化膜６を露出させてキャパシタ穴８の底部に強誘電体１０とその上の上部電極１１とを形成し、その後に強誘電体１０の特性回復のための熱処理を行う。

これにより、キャパシタ穴８の内部に下部電極層４に強誘電体１０を挟んで対向する上部電極１１を有する強誘電体キャパシタ５が形成される。
Ｐ４、ＣＶＤ法により第２の酸化膜６上および上部電極１１上のキャパシタ穴８に酸化シリコンを堆積し、形成された酸化シリコン膜の上面を平坦化して埋戻し酸化膜１３を形成する。

これにより、埋戻し酸化膜１３が第２の酸化膜６と一体化し、第２の酸化膜３に埋設された強誘電体キャパシタ５が形成される。
Ｐ５、フォトリソグラフィにより第２の酸化膜６上に、上部電極１１上のコンタクトホール１６および下部電極層４上のコンタクトホール１９の形成領域の第２の酸化膜６を露出させた開口部を有するレジストマスクを形成し、これをマスクとして異方性エッチングにより第２の酸化膜６を穿孔して、上部電極１１および下部電極層４に達するコンタクトホール１６およびコンタクトホール１９を形成する。

前記のレジストマスクの除去し、ＣＶＤ法によりコンタクトホール１６内およびコンタクトホール１９内に導電材料を埋め込んで第２の酸化膜６を貫通するコンタクトプラグ１５およびコンタクトプラグ１８を形成し、その上面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により平坦化処理して第２の酸化膜６の上面を露出させる。

このようにして形成された強誘電体キャパシタ５は、その強誘電体１０および上部電極１１を形成するときに、キャパシタ穴８に強誘電体材料および電極材料を自己整合的に埋込んで積層するので、異方性エッチングにより強誘電体層１０ａや上部電極層１１ａをパターニングする必要がなくなり、異方性エッチング時の強誘電体１０の側面への上部電極層１１ａの反応副生成物の残留や配向性の乱れが生じることはなく、上部電極１１と下部電極層４との間のリークや強誘電体キャパシタ５の分極特性の劣化を防止して強誘電体キャパシタ５を用いた記憶素子の信頼性を向上させることができる。

また、強誘電体キャパシタ５の上部電極１１に接続するコンタクトプラグ１５や下部電極層４に接続するコンタクトプラグ１８は、強誘電体層１０ａの焼成工程や強誘電体１０の特性回復のための熱処理工程の後に形成するので、各コンタクトプラグの耐酸化性処理を行わなくても安定した各コンタクトプラグの形成が可能になり、強誘電体キャパシタ５との電気的な接続信頼性を向上させることができる。このことは各コンタクトプラグをタングステンで形成する場合に特に有効である。

また、フォトリソグラフィ技術におけるコンタクト系パターニングの解像度限界は、ライン系パターニングのそれよりも更に微細な加工を可能にするので、強誘電体キャパシタ５の加工寸法の下限を小さくすることができ、強誘電体キャパシタ５の更なる高集積化が可能になる。
なお、上記工程Ｐ３においては、希釈フッ酸溶液を用いた剥離処理により、第２の酸化膜６上の強誘電体層１０ａと上部電極層１１ａを除去するとして説明したが、ＣＭＰ法による研磨により第２の酸化膜６上の強誘電体層１０ａと上部電極層１１ａを除去するようにしてもよい。

また、上記工程Ｐ４においては、上部電極１１上のキャパシタ穴８に酸化シリコンを埋戻して第２の酸化膜６に形成された開口部を塞ぐとして説明したが、キャパシタ穴８の大きさがコンタクトホール１６の大きさと同等のときは、前記工程Ｐ４と、工程Ｐ５におけるコンタクトホール１６の形成工程を省略して、キャパシタ穴８をコンタクトホール１６として利用しＣＶＤ法によりコンタクトプラグ１５を自己整合的に形成するようにしてもよい。このようにすれば、工程Ｐ５におけるレジストマスクの開口部形成の合せ管理が不要になり、非常に精度よくコンタクトプラグ１５を形成することができ、強誘電体キャパシタ５の形成における加工歩留りを向上させることができる。

上記実施例においては、強誘電体キャパシタ５を半導体基板１上に形成した第１の酸化膜３上に形成するとして説明したが、本実施例の強誘電体キャパシタ５の下部電極層４を形成する絶縁膜は第１の酸化膜３に限らず、他の半導体素子との絶縁を行うことができる絶縁膜上であればどのような層に形成された絶縁膜であってもよく、例えば特許文献１におけるトランジスタを覆う層間絶縁膜上であってもよい。

要は、半導体基板１上のいずれかの層に形成された半導体基板１上を覆う絶縁膜上であれば、上記と同様にして本実施例の強誘電体キャパシタ５を形成することができる。
以上説明したように、本実施例では、第１の酸化膜を形成した半導体基板にキャパシタ形成領域を設定し、第１の酸化膜上に下部電極層を形成し、その上に形成した第２の酸化膜のキャパシタ形成領域に下部電極層に達するキャパシタ穴を形成し、第２の酸化膜上およびャパシタ穴の底に露出する下部電極層上に、強誘電体層および上部電極層を形成した後に、第２の酸化膜上の強誘電体層および上部電極層を除去してキャパシタ穴の内部に強誘電体を挟んで下部電極に対向する上部電極を形成するようにしたことによって、強誘電体キャパシタの強誘電体および上部電極をキャパシタ穴に自己整合的に形成することができ、異方性エッチングにより生じる強誘電体キャパシタの上部電極と下部電極層との間のリークや強誘電体キャパシタの分極特性の劣化を排除して記憶素子の信頼性を向上させることができる。

図２は実施例２の半導体記憶装置の断面を示す説明図、図３、図４は実施例２の半導体記憶装置の製造方法を示す説明図である。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
本実施例の半導体基板１には、実施例１のキャパシタ形成領域２の他に、図３、図４に示すように、記憶素子５０（後述）等を形成するための素子形成領域２１と、素子形成領域２１を囲って隣り合う素子形成領域２１との間を絶縁分離する素子分離層３２（後述）を形成するための素子分離領域２２が設定され、キャパシタ形成領域２は素子形成領域２１の素子分離領域２２の一の側の近傍に設定されている。

図２において、２３は半導体層であり、第２の酸化膜６上に形成された単結晶シリコン層である。
２５はトランジスタである。
本実施例のトランジスタ２５は、ＭＯＳＦＥＴ（ＭＯＳ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の一種であるｎＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子であり、半導体層２３上に形成された酸化シリコン等からなるゲート絶縁膜２６を介して半導体層２３に対向配置されたポリシリコン等からなるゲート電極２７、ゲート電極２７の側面に形成された酸化シリコンからなるサイドウォール２８、ゲート電極２７の両側に比較的高濃度のＮ型不純物（Ｎ＋）を拡散させて形成されたソース層およびドレイン層として機能する拡散層２９ａ、２９ｂ等で構成されており、拡散層２９ａ、２９ｂに挟まれたゲート電極２７下の比較的低濃度のＰ型不純物（Ｐ−）を拡散させた半導体層２３がｎＭＯＳ素子のチャネル領域３０として機能し、ゲート電極２７に印加された電圧によりチャネル領域３０にチャネルが形成されてＯＮ状態になり、拡散層２９ａ、２９ｂ間を流れる電流を制御する機能を有している。

３１は分離溝であり、素子分離領域２２の半導体層２３を掘り込んで底面を第２の酸化膜６とした素子形成領域２１を囲む溝であって、酸化シリコン等の絶縁材料が埋込まれて半導体層２３の隣合う素子形成領域２１間を電気的に絶縁分離する機能を有する素子分離層３２が形成される。
３４は第１の層間絶縁膜であり、半導体層２３に形成されたトランジスタ２５を覆う酸化シリコン等の絶縁材料からなる絶縁膜である。

３５は第２の層間絶縁膜であり、半導体層２３上に形成された第１の層間絶縁膜３４上を覆う酸化シリコン等の絶縁材料からなる絶縁膜である。
３７はコンタクトプラグであり、第１の層間絶縁膜３４を貫通してトランジスタ２５の拡散層２９ｂに達する貫通穴として開口されたコンタクトホール３８に、実施例１のコンタクトプラグ１５と同様の導電材料を埋め込んで形成されたプラグである。

４０はコンタクトプラグであり、第１の層間絶縁膜３４および素子分離層３２、第２の酸化膜６を貫通して強誘電体キャパシタ５の下部電極層４に達する貫通穴として開口されたコンタクトホール４１に、実施例１のコンタクトプラグ１５と同様の導電材料を埋め込んで形成されたプラグである。
４３はコンタクトプラグであり、第２の層間絶縁膜３５および第１の層間絶縁膜３４を貫通してトランジスタ２５のゲート電極２７に達する貫通穴として開口されたコンタクトホール４４に、実施例１のコンタクトプラグ１５と同様の導電材料を埋め込んで形成されたプラグである。

トランジスタ２５の拡散層２９ｂに接続するコンタクトプラグ３７は第１の層間絶縁膜３４上に形成された第１のビット線４６ａ（ＢＬ１）に、強誘電体キャパシタ５の下部電極層４に接続するコンタクトプラグ４０は第１の層間絶縁膜３４上に形成された第２のビット線４６ｂ（ＢＬ２）に電気的に接続し、トランジスタ２５の各ゲート電極２７に接続するコンタクトプラグ４３は第２の層間絶縁膜３５上に形成されたワード線４７（ＷＬ）にそれぞれ電気的に接続している。

また、強誘電体キャパシタ５の上部電極１１に接続するコンタクトプラグ１５は、トランジスタ２５の拡散層２９ａに電気的に接続している。
本実施例の第１および第２のビット線４６ａ、４６ｂ、ワード線４７は、アルミニウム（Ａｌ）や銅（Ｃｕ）等の比較的導電性に優れた配線材料で形成されている。
上記の構成により、本実施例の強誘電体キャパシタ５を下層にし、トランジスタ２５を上層にして立体的に配置した１Ｔ１Ｃ型の記憶素子５０が形成され、第１および第２のビット線４６ａ、４６ｂにより一つのビット線対が形成される。

以下に、図３、図４にＰＡで示す工程に従って、本実施例の半導体記憶装置の製造方法について説明する。
本実施例の工程ＰＡ１（図３）〜ＰＡ４（図３）の作動は、上記実施例１の工程Ｐ１（図１）〜Ｐ４（図１）の作動と同様であるので、その説明を省略する。
この場合に、本実施例の半導体基板１には、キャパシタ形成領域２を内包する素子形成領域２１と、その周囲を囲む素子分離領域２２が設定されている。

ＰＡ５（図４）、フォトリソグラフィにより第２の酸化膜６上に、上部電極１１上のコンタクトホール１６の形成領域の第２の酸化膜６を露出させた開口部を有するレジストマスクを形成し、これをマスクとして異方性エッチングにより第２の酸化膜６を穿孔して上部電極１１に達するコンタクトホール１６を形成する。
前記のレジストマスクの除去し、ＣＶＤ法によりコンタクトホール１６内に導電材料を埋め込んで第２の酸化膜６を貫通するコンタクトプラグ１５を形成し、その上面をＣＭＰ法により平坦化処理して第２の酸化膜６の上面およびコンタクトプラグ１５の上面を露出させる。

ＰＡ６（図４）、平坦化した第２の酸化膜６上およびコンタクトプラグ１５上に、ＣＶＤ法またはエピタキシャル成長法によりシリコン層を形成し、これをレーザーアニール法等により単結晶化して単結晶シリコンからなる膜厚５００〜１０００Å程度の半導体層２３を形成する。
次いで、半導体層２３上に素子分離領域２２を除く領域、つまり素子形成領域２１を覆うレジストマスクを形成し、これをマスクとしてドライエッチングにより、半導体層２３をエッチングして、半導体層２３の上面から第２の酸化膜６に達する分離溝３１を形成する。

前記のレジストマスクを除去し、ＣＶＤ法により半導体層２３上および分離溝３１に酸化シリコンを堆積して酸化シリコン膜を形成し、ＣＭＰ法により酸化シリコン膜を研磨し、半導体層２３を露出させて素子分離層３２を形成する。
そして、熱酸化法またはＣＶＤ法により膜厚５０〜１００Å程度のゲート絶縁膜２６を形成するための酸化シリコンシリコンからなるシリコン酸化膜５２を形成し、半導体層２３上の全面にＰ型不純物であるボロン（Ｂ）を１０〜３０ＫｅＶの加速電圧で、１×１０^１３イオン／ｃｍ^２程度イオン注入し、半導体層２３に低濃度のＰ型拡散層（Ｐ−）を形成する。

ＰＡ７（図４）、シリコン酸化膜５２上にＣＶＤ法によりゲート電極２７を形成するための膜厚５００〜１０００Å程度のポリシリコン膜を形成し、フォトリソグラフィによりポリシリコン膜上にゲート電極２７の形成領域を覆うレジストマスクを形成し、ドライエッチング等により露出しているポリシリコン膜およびシリコン酸化膜５２をエッチングして半導体層２３を露出させ、素子形成領域２１の半導体層２３上にゲート絶縁膜２６を介して半導体層２３に対向するゲート電極２７を形成する。

前記のレジストマスクを除去し、ゲート電極２７および半導体層２３上等に熱酸化法またはＣＶＤ法により酸化シリコン膜を形成し、異方性エッチングにより半導体基板１上の全面をエッチングして、ゲート電極２７の上面および半導体層２３の上面を露出させ、ゲート電極２７の側面にサイドウォール２８を形成する。
次いで、素子形成領域２１の半導体層２３上に、ゲート電極２７をマスクとしてＮ型不純物である砒素（Ａｓ）を３０〜５０ＫｅＶの加速電圧で、１×１０^１５イオン／ｃｍ^２程度イオン注入してゲート電極２７の両側の半導体層２３に自己整合的に高濃度のＮ型拡散層（Ｎ＋）である拡散層２９ａ、２９ｂを形成する。

これにより、拡散層２９ａ、２９ｂに挟まれたゲート電極２７下に、低濃度のＰ型不純物を拡散させたチャネル領域３０が形成される。
また、強誘電体キャパシタ５の上部電極１１に接続するコンタクトプラグ１５がトランジスタ２５の拡散層２９ａに直接接続される。
ＰＡ８（図４）、上記のようにして形成されたトランジスタ２５および素子分離層３２上を含む半導体層２３上にＣＶＤ法により厚膜の酸化シリコン膜を形成し、その上面を平坦化処理して第１の層間絶縁膜３４を形成する。

第１の層間絶縁膜３４の形成後に、フォトリソグラフィにより第１の層間絶縁膜３４上に、トランジスタ２５の拡散層２９ｂおよび強誘電体キャパシタ５の下部電極層４上のコンタクトホール３８および４１の形成領域の第１の層間絶縁膜３４を露出させた開口部を有するレジストマスクを形成し、これをマスクとして異方性エッチングにより第１の層間絶縁膜３４貫通して拡散層２９ｂに達するコンタクトホール３８、および第１の層間絶縁膜３４、素子分離層３２、第２の酸化膜６を貫通して下部電極層４に達するコンタクトホール４１を形成する。

前記のレジストマスクを除去し、スパッタ法等によりコンタクトホール３８内および４１内に導電材料を埋め込んでコンタクトプラグ３７および４０を形成し、その上面を平坦化処理して第１の層間絶縁膜３４の上面を露出させる。
次いで第１の層間絶縁膜３４上に、スパッタ法等により配線材料からなる配線層を形成し、フォトリソグラフィ、エッチングにより配線層をパターニングして、トランジスタ２５の拡散層２９ｂにコンタクトプラグ３７を介して接続する第１のビット線４６ａ、強誘電体キャパシタ５の下部電極層４にコンタクトプラグ４０を介して接続する第２のビット線４６ｂを形成する。

その後、工程ＰＡ８と同様にして、第１の層間絶縁膜３４上に第２の層間絶縁膜３５を形成し、第１および第２の層間絶縁膜３４、３５を貫通して各トランジスタ２５のゲート電極２７に達するコンタクトホール４４に導電材料を埋込んでコンタクトプラグ４３を形成し、第２の層間絶縁膜３５上にトランジスタ２５のゲート電極２７にコンタクトプラグ４３を介して接続するワード線４７を形成して、図２に示す本実施例の１Ｔ１Ｃ型の記憶素子５０を有する半導体記憶装置を形成する。

このようにして形成された記憶素子５０は、強誘電体キャパシタ５を形成した後にトランジスタ２５を形成するので、強誘電体キャパシタ５の強誘電体１０を形成するときの高い熱処理温度がトランジスタ２５に熱影響を与えることはなく、トランジスタ２５の電気特性の劣化を防止して記憶素子５０の信頼性を向上させることができる。
また、強誘電体キャパシタ５の上部電極１１に接続するコンタクトプラグ１５やトランジスタ２５の拡散層２９ｂに接続するコンタクトプラグ３７等の各コンタクトプラグや第１のビット線４６ａ等の各配線は、強誘電体層１０ａの焼成工程や強誘電体１０の特性回復のための熱処理工程の後に形成するので、各コンタクトプラグや各配線の耐酸化性処理を行わなくても安定した各コンタクトプラグや各配線の形成が可能になり、強誘電体キャパシタ５やトランジスタ２５との電気的な接続信頼性を向上させることができる。このことは各コンタクトプラグや各配線をタングステンで形成する場合に特に有効である。

更に、第１および第２のビット線４６ａ、４６ｂ、並びにワード線４７等の配線形成工程を製造工程の最後に配置するので、トランジスタ２５や強誘電体キャパシタ５に対する配線接続および配線設計に対する寸法基準の制約を少なくすることが可能になり、配線の微細化を図ることができると共に、半導体記憶装置の設計自由度を高めて半導体記憶装置の電気的な接続信頼性を向上させることができる。

以上説明したように、本実施例では、半導体基板上に第１の酸化膜と、下部電極層と、第２の酸化膜とを順に積層し、この第２の酸化膜を貫通して下部電極層に達するキャパシタ穴の内部に強誘電体と上部電極とを順に積層した強誘電体キャパシタを形成し、第２の酸化膜上に形成された半導体層にトランジスタを形成して、そのトランジスタの一の拡散層と上部電極とをコンタクトプラグにより直接接続するようにしたことによって、上記実施例１の強誘電体キャパシタの効果に加えて、強誘電体キャパシタを形成した後にトランジスタを形成することが可能になり、強誘電体キャパシタの強誘電体を形成するときの高い熱処理温度がトランジスタに与える熱影響を防止して記憶素子の信頼性を向上させることができる。

なお、本実施例における説明においては、一つの記憶素子のみを用いて説明したが、本実施例の半導体記憶装置は、複数のワード線と複数のビット線の交差箇所に記憶素子がマトリックス状に配置されていることは言うまでもない。
また、本実施例においては、記憶素子のみの構成について説明したが、記憶素子に付随して半導体記憶装置に形成される他の半導体素子を用いて差別化を図るようにしてもよく、製造工程における成膜やエッチング等の手法も他の好適な手法を用いて行うようにしてもよい。

更に、本実施例においては、トランジスタはｎＭＯＳ素子として説明したが、ｐＭＯＳ素子であっても同様である。

実施例１の強誘電体キャパシタの製造方法を示す説明図 実施例２の半導体記憶装置の断面を示す説明図 実施例２の半導体記憶装置の製造方法を示す説明図 実施例２の半導体記憶装置の製造方法を示す説明図

符号の説明

１ 半導体基板
２ キャパシタ形成領域
３ 第１の酸化膜
４ 下部電極層
５ 強誘電体キャパシタ
６ 第２の酸化膜
８ キャパシタ穴
１０ 強誘電体
１０ａ 強誘電体層
１１ 上部電極
１１ａ 上部電極層
１３ 埋戻し酸化膜
１５、１８、３７、４０、４３ コンタクトプラグ
１６、１９、３８、４１、４４ コンタクトホール
２１ 素子形成領域
２２ 素子分離領域
２３ 半導体層
２５ トランジスタ
２６ ゲート絶縁膜
２７ ゲート電極
２８ サイドウォール
２９ａ、２９ｂ 拡散層
３０ チャネル領域
３１ 分離溝
３２ 素子分離層
３４ 第１の層間絶縁膜
３５ 第２の層間絶縁膜
４６ａ 第１のビット線（ＢＬ１）
４６ｂ 第２のビット線（ＢＬ２）
４７ ワード線
５０ 記憶素子
５２ シリコン酸化膜

Claims (8)

1. 第１の酸化膜を形成した半導体基板にキャパシタ形成領域を設定し、前記第１の酸化膜上に電極材料からなる下部電極層を形成する工程と、
   該下部電極層上に、第２の酸化膜を形成する工程と、
   前記キャパシタ形成領域に開口部を有するレジストマスクを形成し、該レジストマスクをマスクとして前記第２の酸化膜をエッチングし、前記下部電極層に達するキャパシタ穴を形成する工程と、
   前記第２の酸化膜上および前記キャパシタ穴の底に露出する下部電極層上に、スパッタ法により強誘電体材料からなる強誘電体層を形成する工程と、
   前記第２の酸化膜上および前記キャパシタ穴の底に露出する下部電極層上に形成した強誘電体層上に、スパッタ法により電極材料からなる上部電極層を形成する工程と、
   前記第２の酸化膜上の強誘電体層および上部電極層を除去し、前記第２の酸化膜を露出させてキャパシタ穴に強誘電体を挟んで前記下部電極層に対向する上部電極を形成する工程と、
   を備えることを特徴とする強誘電体キャパシタの製造方法。
2. 請求項１において
   前記第２の酸化膜上の強誘電体層および上部電極層の除去を、希釈フッ酸溶液を用いた剥離処理により行うことを特徴とする強誘電体キャパシタの製造方法。
3. 請求項１において
   前記第２の酸化膜上の強誘電体層および上部電極層の除去を、ＣＭＰ法により行うことを特徴とする強誘電体キャパシタの製造方法。
4. 半導体基板と、
   該半導体基板上に形成された第１の酸化膜と、
   該第１の酸化膜上に形成された電極材料からなる下部電極層と、
   前記下部電極層上に形成された第２の酸化膜と、
   該第２の酸化膜に形成された、該第２の酸化膜を貫通して前記下部電極層に達するキャパシタ穴と、
   該キャパシタ穴の内部に、強誘電体材料からなる強誘電体と、電極材料からなる上部電極とを順に積層して形成された強誘電体キャパシタと、
   該第２の酸化膜上に形成された半導体層と、
   該半導体層に形成され、前記上部電極上に一の拡散層を有するトランジスタと、
   前記上部電極と、前記トランジスタの一の拡散層とを接続するコンタクトプラグとを備えたことを特徴とする半導体記憶装置。
5. 請求項４において、
   前記トランジスタのゲート電極に接続するワード線と、
   前記トランジスタの他の拡散層に接続する第１のビット線と、
   前記強誘電体キャパシタの下部電極層に接続する第２のビット線とを設けたことを特徴とする半導体記憶装置。
6. キャパシタ形成領域を設定した半導体基板を準備する工程と、
   該半導体基板上に、第１の酸化膜を形成する工程と、
   前記第１の酸化膜上に、電極材料からなる下部電極層を形成する工程と、
   該下部電極層上に、第２の酸化膜を形成する工程と、
   前記キャパシタ形成領域に開口部を有するレジストマスクを形成し、該レジストマスクをマスクとして前記第２の酸化膜をエッチングし、前記下部電極層に達するキャパシタ穴を形成する工程と、
   前記第２の酸化膜上および前記キャパシタ穴の底に露出する下部電極層上に、スパッタ法により強誘電体材料からなる強誘電体層を形成する工程と、
   前記第２の酸化膜上および前記キャパシタ穴の底に露出する下部電極層上に形成した強誘電体層上に、スパッタ法により電極材料からなる上部電極層を形成する工程と、
   前記第２の酸化膜上の強誘電体層および上部電極層を除去し、前記第２の酸化膜を露出させてキャパシタ穴に強誘電体を挟んで前記下部電極層に対向する上部電極を形成する工程と、
   該上部電極上に、前記第２の酸化膜を貫通するコンタクトプラグを形成する工程と、
   前記第２の酸化膜上および前記コンタクトプラグ上に半導体層を形成する工程と、
   前記コンタクトプラグ上の前記半導体層に、トランジスタの一の拡散層を形成する工程と、
   を備えることを特徴とする半導体記憶装置の製造方法。
7. 請求項６において
   前記第２の酸化膜上の強誘電体層および上部電極層の除去を、希釈フッ酸溶液を用いた剥離処理により行うことを特徴とする半導体記憶装置の製造方法。
8. 請求項６において
   前記第２の酸化膜上の強誘電体層および上部電極層の除去を、ＣＭＰ法により行うことを特徴とする半導体記憶装置の製造方法。