JP2007235526A

JP2007235526A - パルス変調型電力増幅器

Info

Publication number: JP2007235526A
Application number: JP2006054559A
Authority: JP
Inventors: Hitoshi Kobayashi; 仁小林
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2006-03-01
Filing date: 2006-03-01
Publication date: 2007-09-13

Abstract

【課題】主にパルス幅変調やデルタシグマ変調を用いたＤ級オーディオアンプが利用されるパルス変調型電力増幅器において、出力端子の電源あるいはグランドへの短絡、また出力端子間の短絡を、電圧や電流を測定するためのアナログ回路を必要とせず、簡単で低消費電力の半導体装置に内蔵しやすいデジタル回路の出力短絡保護回路を提供する。
【解決手段】入力信号をパルス列に変換するパルス変調器と、パルス変調器から出力されるパルス列に応じてスイッチングする出力回路と、スイッチング動作を停止できる出力制御手段と、前記出力回路の出力端子電圧をハイまたはローのデジタル値に変換する比較器と、比較器出力の信号の状態から出力短絡を判定する短絡判定回路を備え、出力端子電圧をデジタル値に変換する比較器の出力信号が設定時間内に変化しない場合を出力短絡であると判定し、出力短絡時にスイッチング動作を停止する。
【選択図】図１

Description

本発明は、パルス変調型電力増幅器に関するもので、主に、Ｄ級オーディオアンプの出力端子の短絡時保護に関するものである。

近年、パルス幅変調（以下、ＰＷＭ変調）やデルタシグマ変調を用いたＤ級オーディオアンプが利用されている。Ｄ級オーディオアンプでは、出力端子が短絡した際、出力端子に接続されたスピーカやヘッドホンの破壊、あるいはＤ級オーディオアンプ自身の破壊を防止するため、出力短絡時に出力を遮断する出力短絡保護回路が提案されている。

特許文献１では、出力回路に接続された相互インダクタにより相互インダクタに流れる電流を電圧に変換して基準電圧と比較することで出力短絡の判定を実施する。

ここでは従来の一実施例として特許文献１で提案された図７を用いて説明する。図７では、パルス変調器から出力されるパルス列に応じてスイッチングする出力回路３の出力端子１２と負荷の間に、相互インダクタ７の一次側を通して接続される。相互インダクタ７の二次側には整流器８が接続され、ローパスフィルタ９を通してフリップフロップ１０に接続され、電流検出回路６が構成されている。従来の実施例、図７では、前記電流検出回路６により負荷に流れる電流を検出し、出力電流が過多になった場合に出力を停止することで、負荷や出力回路を破壊から保護することが可能である。

特許文献２は、パルス変調型電力増幅器に接続されたインダクタに発生する電位差を測定し、インダクタに流れる電流を測定することで出力短絡の判定を実施する。

特許文献３は、パルス変調型電力増幅器の出力トランジスタのソース−ドレイン間の電位差を測定し、ある基準値以上の電位差になった場合に出力短絡と判定して出力回路を遮断する技術の提案である。

以上のように、従来のパルス変調型電力増幅器では、特許文献１から３のように電流または電圧を測定して基準値と比較することで出力短絡を判定し、出力短絡時には出力を遮断して、出力端子に接続されたスピーカやヘッドホンの破壊、あるいはＤ級オーディオアンプ自身の破壊を防止することができる。
特開平５−１６０６４９号公報特開２００２−１７１１４０号公報特開２００５−２０３９６８号公報

しかしながら、従来の保護回路は出力回路に流れる電流あるいは出力トランジスタの端子間電圧を検出して出力短絡の検出を行うため、電圧や電流を測定するために、アナログ増幅器、基準電圧源、基準電流との比較を行う高精度のコンパレータ、電圧あるいは電流の測定値を平均化するアナログフィルタ等、さまざまなアナログ回路が必要で、回路が複雑かつ消費電力も大きいという短所を有している。さらに、特許文献１では、相互インダクタンスを使用することで、半導体装置への内蔵が困難になり、実装面積の増加や、相互インダクタンスによる電力ロスが課題になる。

本発明では、前記の電圧や電流を測定するため複雑なアナログ回路や、相互インダクタンスを必要とせず、簡単で半導体装置に内蔵しやすいデジタル回路で、低消費電力の出力短絡保護回路をもったパルス変調型電力増幅器を提供するものである。

前記の目的を達成するため、本発明のパルス変調型電力増幅器では、入力信号をパルス列に変換するパルス変調器と、パルス変調器から出力されるパルス列に応じてスイッチングする出力回路と、スイッチング動作を停止できる出力制御回路と、前記出力回路の出力端子の電圧をハイまたはローのデジタル値に変換する比較器と、比較器出力が設定時間内に変化しない場合を出力短絡と判定する短絡判定回路を備えている。

パルス変調型電力増幅器では、正常時にはパルスが出力し続け出力端子の電圧がハイまたはローに固定することがない。しかし、出力端子が電源あるいはグランド端子等に短絡すると、比較器の出力信号はハイまたはローに固定される。短絡判定回路は、比較器の出力信号がハイまたはローを設定時間以上継続する、あるいは比較器の出力信号がパルス変調器から出力信号と異なる動作を設定時間以上継続したことを出力短絡と判定して、パルス変調型電力増幅器のスイッチング動作を停止し、出力端子が電源あるいはグランドに短絡した場合に、スピーカ等の負荷あるいはパルス変調型電力増幅器自身の破壊することを防止することができる。

また、出力回路がブリッチ回路構成になっているＢＴＬ型のパルス変調型電力増幅器では、第１と第２の出力端子にそれぞれ、出力端子の電圧をハイまたはローのデジタル値に変換する第１と第２の比較器を接続し、第１と第２の比較器の出力信号から、第１と第２の出力端子間の短絡を判定する短絡判定回路を備えている。

ＢＴＬ型のパルス変調型電力増幅器では、正常時には第１と第２の出力端子が逆位相で動作する。しかし、第１と第２の出力端子間が短絡すると、第１と第２の比較器の出力信号は、正常時の逆位相から同位相に変化する。短絡判定回路は、第１と第２の比較器の出力信号が、設定時間以上同位相での動作を継続したことを出力短絡と判定して、パルス変調型電力増幅器のスイッチング動作を停止し、出力端子間が短絡した場合に、スピーカ等の負荷あるいはパルス変調型電力増幅器自身が破壊することを防止することができる。

以上のように本発明のパルス変調型電力増幅器では、電圧や電流を測定するため複雑なアナログ回路や相互インダクタンスを必要とせず、簡単で半導体装置に内蔵しやすいデジタル回路で出力短絡時の保護が可能なパルス変調型電力増幅器を提供することができる。また、本発明のデジタル回路により構成される出力短絡保護回路は、アナログ回路のように常時電流が流れることがなく、より低消費電力な保護回路を実現することが可能である。

（第１の実施形態）
以下、本発明の第１の実施形態に係るパルス変調型電力増幅器について、図面を参照しながら説明する。

まず、図１に示すように、本発明のパルス変調型電力増幅器では、入力信号をパルス列に変換するパルス変調器１と、パルス変調器から出力されるパルス列に応じてスイッチングする出力回路３と、スイッチング動作を停止できる出力制御手段２と、前記出力回路の出力端子電圧をハイまたはローのデジタル値に変換する比較器４と、比較器出力の信号の状態から出力短絡を判定する短絡判定回路５により、構成されている。

パルス変調器１は、図２のクロックＡに従って、入力信号ＢをＰＷＭ変調信号に変調する。出力回路３は、図１ではＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成され、パルス変調器１から出力されるＰＷＭ信号Ｃが、Ｈの時にはＰＭＯＳがオンでＮＭＯＳがオフ、Ｌの時にはＰＭＯＳがオフでＮＭＯＳがオンとなり、図２の出力信号Ｄを出力して負荷であるスピーカを駆動する。出力回路３の出力端子１２には、比較器４が接続され、出力端子１２の状態と同じ信号、図２の比較器出力Ｅを出力する。正常のＰＷＭ信号は、常にＨからＬ、ＬからＨに変化し続け、ＰＷＭの変調周期を超えてＬまたはＨが続くことがない。

しかし、実装時の半田不良や、外部からの端子への接触等により、出力端子１２が電源端子１１またはグランド端子１３にショート（短絡）した場合には、出力端子１２の電圧振幅は、電源端子１１またはグランド端子１３の電位まで完全にフルスィングできなくなり、比較器出力ＥはＨまたはＬに固定された状態になる。短絡判定回路５は、比較器出力ＥはＨまたはＬに固定されている時間をカウンタにより計測し、設定した時間を越えてＨまたはＬに固定された状態が継続する場合は、図２の出力禁止信号Ｆを出力制御手段２へ出力し、出力制御手段２は出力回路のトランジスタをオフさせて電力増幅を停止させる。なお、出力判定回路が出力短絡を判定するのに、カウンタによりＨまたはＬに固定された状態の継続時間を測定するのは、正常時に誤って短絡判定をしないようにするためである。また、比較器４はインバータで構成してもよく、本発明のパルス変調型電力増幅器では、短絡保護回路をデジタル回路により構成可能である。

（第２の実施形態）
まず、図３にある第２の実施形態では、パルス変調器１のＰＷＭ出力信号Ｃが、短絡判定回路５にも入力されている。第２の実施形態の短絡判定回路は、パルス変調器１のＰＷＭ出力信号Ｃと比較器の出力信号Ｅを比較した信号Ｇより、ＰＷＭ出力信号Ｃと比較器の出力信号Ｅが異なる状態が、設定した時間を越えて連続する場合に、出力短絡と判定し、出力制御手段２の出力禁止信号Ｆを出力して、出力回路のトランジスタをオフさせて電力増幅を停止させる。

なお、出力短絡時に比較器４の信号がＨまたはＬに固定される場合、パルス変調器１のＰＷＭ出力信号Ｃと比較器の出力信号Ｅは、ＰＷＭ出力信号ＣのＨまたはＬのどちらかが一致するため、前記の２つの信号でＥＸＯＲを取った信号は図４のＧの信号のようにパルス状になる。同様に正常時でも、パルス変調器１のＰＷＭ出力信号Ｃと比較器の出力信号Ｅは、遅延時間による位相のずれのため、非常に細い髭状のパルスがＥＸＯＲから出力される。したがって、判定回路は、ＥＸＯＲより出力されるパルスの幅を計測することで、出力端子１２からパルス変調器１のＰＷＭ出力信号Ｃと同じ信号が出力されているか判定することが可能である。なお、図３の実施形態では、パルス変調器１のＰＷＭ出力信号Ｃと比較器の出力信号Ｅを比較する方法として、ＥＸＯＲゲートを使った方法を開示したが、別の方法でもよい。

（第３の実施形態）
図５にある、第３の実施形態では、ＢＴＬ型のパルス変調型電力増幅器の出力端子間の短絡を検出する形態が開示される。図５では、電源端子とグランド端子の間に、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのペアーを第１の出力端子１２−１と第２の出力端子１２−２に接続してブリッチ構成の出力回路３を構成する。第１の出力端子１２−１と第２の出力端子１２−２には、それぞれ比較器４が接続され、短絡判定回路５に入力される。ＢＴＬ型のパルス変調型電力増幅器では、出力信号は図６のＤ１とＤ２の信号のように互いに反転した動作をすることで、スピーカ等の負荷を駆動することが可能である。正常時に、ＢＴＬ型のパルス変調型電力増幅器では第１の出力端子１２−１と第２の出力端子１２−２は、互いに反転した位相で動作を続ける。

しかし、第１の出力端子１２−１と第２の出力端子１２−２がショート（短絡）した場合には、第１の出力端子１２−１と第２の出力端子１２−２が同位相で動作することになる。短絡判定回路５は、２つの比較器４から出力される第１の出力端子１２−１と第２の出力端子１２−２の状態が同位相で動作する状態を、設定時間以上継続する場合を端子間の短絡と判定し、出力禁止信号Ｆを出力して出力回路３をオフして、スピーカ等の負荷やパルス変調型電力増幅器の破壊を防止することが可能である。

なお、ＢＴＬ型のパルス変調型電力増幅器では、判定回路に第１または第２の実施形態と第３の実施形態の機能を持たせることで、電源やグランドへの短絡と出力端子間の短絡の両方を検出して保護することも可能である。

以上説明したように、本発明は、Ｄ級オーディオアンプ、モータ駆動回路、スイッチング電源をはじめとするパルス変調型電力増幅器に有用である。

本発明の請求項１の第１の実施形態を示す図図１の各信号の動作を説明する図本発明の請求項３の第２の実施形態を示す図図１の各信号の動作を説明する図本発明の請求項５の第３の実施形態を示す図図３の各信号の動作を説明する図特許文献１の従来例を示す図

符号の説明

１パルス変調器
２スイッチング動作を停止できる出力制御手段
３出力回路
４比較器
５短絡判定回路
６電流検出回路
７相互インダクタ
８整流器
９ローパスフィルタ
１０フリップフロップ
１１電源またはグランド端子
１２出力端子
１３電源またはグランド端子

Claims

入力信号をパルス列に変換するパルス変調器と、パルス変調器から出力されるパルス列に応じてスイッチングする出力回路と、スイッチング動作を停止できる出力制御手段と、前記出力回路の出力端子電圧をハイまたはローのデジタル値に変換する比較器と、比較器出力の信号の状態から出力短絡を判定する短絡判定回路を備え、出力短絡時にスイッチング動作を停止することを特徴とするパルス変調型電力増幅器。
請求項１の短絡判定回路が、出力端子電圧をデジタル値に変換する比較器の出力信号が設定時間内に変化しない場合を出力短絡であると判定することを特徴とする請求項１のパルス変調型電力増幅器。
請求項１の短絡判定回路が、出力端子電圧をデジタル値に変換する比較器の出力信号とパルス変調器から出力される信号を比較し、比較器の出力信号とパルス変調器から出力される信号が一致しない場合を出力短絡であると判定することを特徴とする請求項１のパルス変調型電力増幅器。
請求項１から３の出力回路が、第１のスイッチング素子が第１の出力端子と第１の電源またはグランド端子間に、第２のスイッチング素子が第１の出力端子と第２の電源またはグランド端子間に接続されることにより構成され、出力回路の出力端子電圧をハイまたはローのデジタル値に変換する比較器の出力状態により、第１のスイッチング素子または第２のスイッチング素子のスイッチング動作を個別に停止することを特徴とする請求項１から３のパルス変調型電力増幅器。
請求項１から４のパルス変調器から出力されるパルス列に応じてスイッチングする出力回路が、第１のスイッチング素子が第１の出力端子と第１の電源またはグランド端子間に接続され、第２のスイッチング素子が第１の出力端子と第２の電源またはグランド端子に接続され、第３のスイッチング素子が第２の出力端子と第１の電源またはグランド端子間に接続され、第４のスイッチング素子が第２の出力端子と第２の電源またはグランド端子に接続され、パルス変調器から出力されるパルス列に従ってスイッチングする第１と第２のスイッチング素子のペアーと、前記パルス列を反転した信号に従ってスイッチングする第３と第２のスイッチング素子のペアーが、交互にオン／オフし、第１の出力端子と第２の出力端子間に流れる電流の向きをスイッチするブリッチ回路を構成し、出力端子の電圧をハイまたはローのデジタル値に変換する出力端子の電圧をハイまたはローのデジタル値に変換する第１の比較器を第１の出力端子に、第２の比較器を第２の出力端子にそれぞれ別々に設置し、第１および第２の比較器の出力信号から、第１と第２の出力端子間の短絡を判定する短絡判定回路を備え、第１と第２の出力短絡時に電力増幅器動作を停止することを特徴とするパルス変調型電力増幅器。
請求項５のパルス変調型電力増幅器において、第１の比較器出力と第２の比較器出力が、反転信号でないことを検出する検出器を備え、設定した時間以上反転信号でない状態を続けた場合に、第１の出力端子と第２の出力端子が短絡したと判定し、スイッチング動作を停止することを特徴とする、請求項３のパルス変調型電力増幅器。
請求項１から６のパルス変調型電力増幅器において、短絡検出の判定に使用する請求項１から５の短絡判定回路の設定時間を、請求項１から６の入力信号をパルス列に変換するパルス変調器に供給されるクロックを基準とすることを特徴とする、請求項１から６のパルス変調型電力増幅器。
請求項１から７の電力増幅回路において、出力回路の出力端子の電圧をハイまたはローのデジタル値に変換する比較器が、インバータであることを特徴とする請求項１から６のパルス変調型電力増幅器。
請求項１から８の電力増幅回路において、ハイからローへ変化する場合と、ローからハイへ変化する場合のインバータの閾値が異なるヒステリシス型インバータであることを特徴とするパルス変調型電力増幅器。
請求項１から９の電力増幅回路において、パルス幅変調（ＰＷＭ）されたパルス列が出力されるパルス変調器を持つことを特徴とするパルス変調型電力増幅器。
請求項１から９の電力増幅回路において、パルス密度変調（ＰＤＭ）されたパルス列が出力されるパルス変調器を持つことを特徴とするパルス変調型電力増幅器。
請求項１から９の電力増幅回路において、デルタシグマ変調されたパルス列が出力されるパルス変調器を持つことを特徴とするパルス変調型電力増幅器。
請求項１から１２の電力増幅回路において、出力される信号がオーディオ信号であることを特徴とするパルス変調型電力増幅器。