JP2007208237A - 薄膜トランジスタ基板とその製造方法、及び、薄膜トランジスタ基板製造用のマスク - Google Patents

Abstract

【課題】ソース電極とドレイン電極との間の漏れ領域を縮小してオフ電流の経路長を増大させ、かつ薄膜トランジスタに照射された光によるキャリアの生成を抑え、それによりオフ電流を低減させる薄膜トランジスタ基板とその製造方法とを提供する。
【解決手段】本発明の一つの観点による薄膜トランジスタ基板では、薄膜トランジスタのチャンネル領域に露出した活性層がチャンネル領域から外に、ソースラインの幅に対して好ましくは30％以下の幅まで突出している。活性層をそのように露出させるために用いられるマスクでは、ソース遮光部とドレイン遮光部との間の凹形状の領域に、折線形状の細いスリットパターンから成る半透過部が形成されている。このマスクを用いてパターニングされた基板では、チャンネル領域から外に拡がる活性層の上記の突出部分から成るキャリアの移動可能領域（すなわち漏れ領域）が縮小する。
【選択図】図6

Description

本発明は、薄膜トランジスタ基板とその製造方法に関し、特に薄膜トランジスタ基板製造用のマスクに関する。

薄膜トランジスタ基板は、液晶表示装置（ＬＣＤ）等の薄型表示装置で表示パネルとして利用される。薄膜トランジスタ基板では、一般にマトリックス状に配列された画素のそれぞれに一つずつ薄膜トランジスタ（ＴＦＴ）が形成され、そのスイッチングにより各画素の含む素子の電極に対して個別に信号が印加される。例えば液晶表示装置では通常、薄膜トランジスタ基板に、画素電極、ストレージキャパシタ、及び薄膜トランジスタなどが画素ごとに形成されている。薄膜トランジスタ基板は更に、共通電極などが形成された共通電極基板に、両基板の間に封入された液晶層を隔てて対向している。画素電極と共通電極との間に電圧を印加し、両電極間に挟まれた液晶層の配向状態を変化させることで、各画素の光透過率を制御する。それにより、所望の画像を表示パネルに再現する。

薄膜トランジスタ基板では一般に、透明なガラス基板の上に、複数のゲートラインとソースラインとが形成されている。ゲートラインとソースラインとが交差する領域のそれぞれには薄膜トランジスタが設けられている。ゲートラインとソースラインとで区切られた領域、すなわち画素のそれぞれには画素電極が形成され、薄膜トランジスタのドレイン端子に接続されている。ゲートラインを介して薄膜トランジスタのゲート電極にゲート電圧が外部から印加されると、薄膜トランジスタがターンオンする。そのとき、薄膜トランジスタのソース電極に接続されたソースラインを通して外部から伝わるデータ信号が、薄膜トランジスタのドレイン電極に対して印加され、更に画素電極に伝わる。特に液晶表示装置では、このように画素電極に対して印加されたデータ信号により、画素電極と共通電極との間の電圧が変化する。
特開2005−303119号公報

薄膜トランジスタでは一般に、オフ時でもドレイン電極とソース電極との間に漏れ電流（オフ電流）が流れる。オフ電流は表示装置の省電力化を阻む。更に、過大なオフ電流は表示パネルに潜像を与え、その高画質化を阻む。従って、薄膜トランジスタ基板では薄膜トランジスタのオフ電流が極力抑えられねばならない。しかし、従来の薄膜トランジスタ基板では、各薄膜トランジスタのドレイン電極とソース電極との間のチャンネル領域より外に、ドレイン電極とソース電極との間に電子を移動させ得る領域（漏れ領域）が比較的広く生じている。画素電極とソース電極との間では一般に、漏れ領域を流れる電流の経路がチャンネル領域を流れる経路より短いので、オフ電流が漏れ領域を通ることで増大する。更に、漏れ領域に照射された光がキャリアを生成するので、漏れ領域は光に起因するオフ電流も増大させる。

以上のことから、薄膜トランジスタ基板でのオフ電流の抑制には漏れ領域の縮小が有効である。しかし、従来の薄膜トランジスタ基板の製造方法では、漏れ領域を狭めることが困難であるので、漏れ領域を流れるオフ電流の増大を抑えることが困難である。
本発明は、ソース電極とドレイン電極との間の漏れ領域を縮小することにより、オフ電流の経路長を増大させ、且つ、薄膜トランジスタに照射された光によるキャリアの生成を抑え、その結果、オフ電流の更なる低減を実現できる薄膜トランジスタ基板とその製造方法、の提供を目的とする。

本発明による薄膜トランジスタ基板は、複数のゲートラインとそれに交差する複数のソースライン、ゲートラインとソースラインとにより区切られた複数の画素領域のそれぞれに設けられた画素電極、及び、画素領域のそれぞれに設けられた薄膜トランジスタを備えている。ここで、薄膜トランジスタは、ゲートラインに接続されたゲート電極、ソースラインに接続されたソース電極、及び画素電極に接続されたドレイン電極を有する。

本発明の一つの観点による薄膜トランジスタ基板では特に、薄膜トランジスタのソース電極とドレイン電極との間に設けられたチャンネル領域に活性層が露出し、その活性層の露出部分がチャンネル領域から外に、ソースラインの幅に対して所定の割合（好ましくは30％）以下の幅まで突出している。

本発明の別の観点による薄膜トランジスタ基板では特に、ソース電極が、ゲート電極の周縁部に沿って延びた、互いに長さの異なる第１の突出部と第２の突出部、及び、第１の突出部と第２の突出部との間を接続する接続部、を備えている。その場合、好ましくは、ドレイン電極の一部が第１の突出部と第２の突出部との間の領域に延び、チャンネル領域が、そのドレイン電極の一部とソース電極との間に設けられ、チャンネル領域内に活性層が露出している。更に好ましくは、第１の突出部の一部がゲート電極の周縁部に重なり、第１の突出部が第２の突出部よりも短い。

本発明の他の観点による薄膜トランジスタ基板では特に、ゲート電極が、ドレイン電極に向かって突出した突起部を備え、その突起部の一部が、ドレイン電極の周縁部に重なっている。
本発明の更に他の観点による薄膜トランジスタ基板では特に、ドレイン電極が、画素電極に接続されたドレインコンタクトを備え、そのドレインコンタクトの下地に光遮断部が設けられている。
本発明の更に異なる観点による薄膜トランジスタ基板では特に、ソース電極が、ゲート電極に一部が重なっている第１の突出部と第２の突出部、及び、第１の突出部と第２の突出部との間を接続する接続部、を備え、ゲート電極とソース電極との間の重なり部分の面積が、ゲート電極とドレイン電極との間の重なり部分の面積に等しい。

本発明の一つの観点による薄膜トランジスタ基板の製造方法は、
基板の上にゲート電極とそれに接続されたゲートラインとを形成するステップ、
基板の上に、ゲート絶縁膜、活性層、及び導電性膜を順番に積層するステップ、
導電性膜の上に感光膜を塗布してパターニングし、ソース電極形成領域、ソースライン形成領域、ドレイン電極形成領域、及びチャンネル形成領域、を有する感光膜マスクパターンを形成するステップ、
感光膜マスクパターンをマスクとして用いてエッチングを行い、ソース電極形成領域、ソースライン形成領域、ドレイン電極形成領域、及びチャンネル形成領域を除く領域から導電性膜と活性層とを除去するステップ、
感光膜マスクパターンを薄くしてチャンネル形成領域を除去し、そのチャンネル形成領域の下地にある導電性膜を露出させるステップ、並びに、
チャンネル形成領域が除去された感光膜マスクパターンをマスクとして用いてエッチングを行い、導電性膜の露出部分を除去するステップ、を備えている。

ここで、ソース電極形成領域は、第１の突出部、第２の突出部、及びそれらの間を接続する接続部を有する。ソースライン形成領域はソース電極形成領域に接続されている。ドレイン電極形成領域では、その一部がソース電極形成領域の第１の突出部と第２の突出部との間の領域に延びている。チャンネル形成領域は、そのドレイン電極形成領域の一部とソース電極との間の領域に設けられ、ソース電極形成領域とドレイン電極形成領域とのいずれよりも薄い。

導電性膜の露出部分を除去するステップでは、ソース電極形成領域の第１の突出部、第２の突出部、及び接続部のそれぞれに下地にはソース電極が形成され、ソースライン形成領域の下地には、ソース電極に接続されたソースラインが形成され、ドレイン電極形成領域の下地にはドレイン電極が形成され、ソース電極とドレイン電極との間には、活性層が露出したチャンネル領域が形成される。特に、活性層の露出部分がチャンネル領域から外に、ソースライン形成領域の幅に対して所定の割合（好ましくは30％）以下の幅まで突出している。

本発明の別の観点による薄膜トランジスタ基板の製造方法は、
基板の上にゲート電極とゲートラインとを形成するステップ、
基板の上に、ゲート絶縁膜、活性層、及び導電性膜を形成するステップ、
導電性膜の上に感光膜を塗布してパターニングし、ソース電極形成領域、ソースライン形成領域、ドレイン電極形成領域、及びチャンネル形成領域、を有する感光膜マスクパターンを形成するステップ、
感光膜マスクパターンをマスクとして用いてエッチングを行い、ソース電極形成領域、ソースライン形成領域、ドレイン電極形成領域、及びチャンネル形成領域を除く領域から導電性膜と活性層とを除去するステップ、
感光膜マスクパターンを薄くしてチャンネル形成領域を除去し、そのチャンネル形成領域の下地にある導電性膜を露出させるステップ、並びに、
チャンネル形成領域が除去された感光膜マスクパターンをマスクとして用いてエッチングを行い、導電性膜の露出部分を除去するステップ、を備えている。

ここで、ソース電極形成領域は、第１の突出部、第２の突出部、及びそれらの間を接続する接続部を有し、特に、それら二つの突出部の長さが異なる。ソースライン形成領域はソース電極形成領域に接続されている。ドレイン電極形成領域では、その一部がソース電極形成領域の第１の突出部と第２の突出部との間の領域に延びている。チャンネル形成領域はドレイン電極形成領域のその一部とソース電極形成領域との間に設けられ、ソース電極形成領域とドレイン電極形成領域とのいずれよりも薄い。

本発明の他の観点による薄膜トランジスタ基板の製造方法は、
基板の上に、突起部を含むゲート電極と、それに接続されたゲートラインとを形成するステップ、
基板の上に、ゲート絶縁膜、活性層、及び導電性膜を形成するステップ、並びに、
導電性膜と活性層とをパターニングすることにより、ソース電極、ソースライン、及び、ゲート電極の突起部の一部に周縁部が重なっているドレイン電極、を形成するステップ、を備えている。

本発明の更に他の観点による薄膜トランジスタ基板の製造方法は、
基板の上に、ゲート電極、それに接続されたゲートライン、及び光遮断部を形成するステップ、
基板の上に、ゲート絶縁膜、活性層、及び導電性膜を形成するステップ、並びに、
導電性膜と活性層とをパターニングすることにより、光遮断部の上にドレインコンタクトとそれに接続されたドレイン電極とを形成し、かつソース電極とソースラインとを形成するステップ、を有する。

本発明の更に異なる観点による薄膜トランジスタ基板の製造方法は、
基板の上にゲート電極とそれに接続されたゲートラインとを形成するステップ、
基板の上に、ゲート絶縁膜、活性層、及び導電性膜を形成するステップ、並びに、
導電性膜と活性層とをパターニングすることにより、ソース電極、それに接続されたソースライン、及びドレイン電極を形成し、ゲート電極とソース電極との間の重なり部分の面積を、ゲート電極とドレイン電極との間の重なり部分の面積に等しくするステップ、を備えている。

本発明の一つの観点による薄膜トランジスタ基板製造用のマスクは、
薄膜トランジスタのソース電極とソースラインとが形成されるべき基板の領域に対向するソース遮光部、
薄膜トランジスタのドレイン電極が形成されるべき基板の領域に対向するドレイン遮光部、及び、
薄膜トランジスタのチャンネル領域が形成されるべき基板の領域に対向する半透過部、を備えている。特に、そのマスクを基板に重ねたとき、半透過部が、チャンネル領域が形成されるべき基板の領域の外に、ソースラインの幅に対して所定の割合（好ましくは30％）以下の幅まで突出している。好ましくは、ソース遮光部が、第１の突出部、第２の突出部、及びそれらの間を接続する接続部を備え、ドレイン遮光部の一部がソース遮光部の第１の突出部と第２の突出部との間に延び、半透過部がそのドレイン遮光部の一部とソース遮光部との間の領域に設けられている。

本発明の別の観点による薄膜トランジスタ基板製造用のマスクは、
薄膜トランジスタのソース電極とソースラインとが形成されるべき基板の領域に対向するソース遮光部、
薄膜トランジスタのドレイン電極が形成されるべき基板の領域に対向するドレイン遮光部、及び、
ソース遮光部とドレイン遮光部との間に挟まれた半透過部、を備えている。特に、ソース遮光部が、長さの異なる第１の突出部と第２の突出部、及びそれらの間を接続する接続部を備えている。好ましくは、第１の突出部の一部が、薄膜トランジスタのゲート電極が形成されるべき基板の領域の周縁部に対向し、第１の突出部が第２の突出部よりも短い。好ましくは、半透過部が第１の突出部と第２の突出部との各先端に向かって延び、第１の突出部の先端は第２の突出部の先端より、半透過部からの距離が長い。その他に、第１の突出部と第２の突出部との各先端が半透過部から同じ距離にあっても良い。

本発明による他の観点による薄膜トランジスタ基板製造用のマスクは、
薄膜トランジスタのゲート電極とゲートラインとが形成されるべき基板の領域に対向する胴体、及び、その胴体から、薄膜トランジスタのドレイン電極が形成されるべき基板の領域に対向する領域に向かって突出した突起部、を含むゲート電極遮光部、を備えている。好ましくは、突起部が第１の突起と第２の突起とを備え、各突起の一部が、薄膜トランジスタのドレイン電極が形成されるべき基板の領域の周縁部に対向する。
本発明による更に他の観点による薄膜トランジスタ基板製造用のマスクは、
薄膜トランジスタのゲート電極とゲートラインとが形成されるべき基板の領域に対向するゲート遮光部、及び、
薄膜トランジスタのドレイン電極に接続されたドレインコンタクトが形成されるべき基板の領域に対向するドレインコンタクト遮光部、を備えている。

本発明の更に異なる観点による薄膜トランジスタ基板製造用のマスクは、
ゲート電極とドレイン電極との他に、第１の突出部と第２の突出部、及びそれらの間を接続する接続部、を含むソース電極、を有する薄膜トランジスタ基板、の製造に用いられる。このマスクは特に、ゲート電極が形成されるべき基板の領域に対向するゲート電極遮光部、を備えている。好ましくは、そのマスクを基板に重ねたとき、ソース電極の第１の突出部、第２の突出部、及び接続部のそれぞれが形成されるべき基板の領域とゲート電極遮光部との間の重なり部分の面積の和が、薄膜トランジスタのドレイン電極が形成されるべき基板の領域とゲート電極遮光部との間の重なり部分の面積に等しい。

本発明の上記とは異なる観点による薄膜トランジスタ基板製造用のマスクは、
薄膜トランジスタのソース電極とソースラインとが形成されるべき基板の領域に対向するソース遮光部、
薄膜トランジスタのドレイン電極が形成されるべき基板の領域に対向するドレイン遮光部、及び、
ソース遮光部とドレイン遮光部との間に挟まれた半透過部、を備えている。特に、ソース遮光部が、ドレイン遮光部より幅の狭い第１の突出部と第２の突出部、及びそれらの間を接続する接続部、を備えている。更に、そのマスクを基板に重ねたとき、ソース遮光部の第１の突出部、第２の突出部、及び接続部のそれぞれと薄膜トランジスタのゲート電極との間の重なり部分の面積の和が、ゲート電極とドレイン遮光部との間の重なり部分の面積に等しい。

本発明の一つの観点による薄膜トランジスタ基板では、薄膜トランジスタのチャンネル領域に露出した活性層が、チャンネル領域から外には、ソースラインの幅に対して所定の割合（好ましくは30％）以下の幅までしか突出していない。このような活性層の露出部分の制御は、薄膜トランジスタ基板の製造時に用いられるマスクのソース遮光部とドレイン遮光部との間に挟まれた半透過部を調節することで可能である。従って、ソース電極とドレイン電極との間では、活性層の上記の突出部分から成る、チャンネル領域以外のキャリアの移動可能領域（すなわち漏れ領域）が縮小する。その結果、薄膜トランジスタのオフ電流の経路長が増大し、照射される光をキャリアに変換する領域が縮小する。こうして、オフ電流が抑えられる。

本発明の別の観点による薄膜トランジスタ基板では、ゲート電極の周縁部に部分的に重なっているソース電極の第１の突出部を第２の突出部より短くすることで、照射される光をキャリアに変換する領域を縮小している。その結果、オフ電流が抑えられる。
本発明の他の観点による薄膜トランジスタ基板では、ゲート電極の突出部がドレイン電極の周縁部の外側に照射される光を弱める。その結果、その光から変換されるキャリアの量が低減するので、オフ電流が抑えられる。
本発明の更に他の観点による薄膜トランジスタ基板では、ドレインコンタクトの下地に光遮断部を設け、ドレインコンタクトに照射される光を弱めている。その結果、その光から変換されるキャリアの量が低減するので、オフ電流が抑えられる。

本発明の更に異なる観点による薄膜トランジスタ基板では、ゲート電極とソース電極との間の重なり部分の面積が、ドレイン電極とゲート電極との間の重なり部分の面積に等しいので、各重なり部分の寄生キャパシタンスに差が生じない。その結果、その差に起因する薄膜トランジスタのオフ時における漏れ電流、すなわちオフ電流が抑えられる。

以下、添付図面に基づき、本発明の好適な実施の形態について詳細に説明する。
＜第１の実施形態＞
図1は、本発明の第１の実施形態によるゲート電極を形成するためのマスクの平面図であり、図2〜図4は、本発明の第１の実施形態によるゲート電極の形成を説明するために、図1の折線A−Aに沿って切り取った断面図であり、図5は、本発明の第１の実施形態によるゲート電極が形成された基板の平面図である。以下、図1〜図5に基づき、本発明の第１の実施形態を説明する。

先ず、図2に示すように、透光性の絶縁基板110の上に第１の導電性膜121を形成し、その上部に第１の感光膜122を塗布する。このとき、ＣＶＤ法、ＰＶＤ法及びスパッタリング法などを用いた蒸着方法により、第１の導電性膜121を形成する。第１の導電性膜121は、Cr、MoW、Cr／Al、Cu、Al（Nd）、Mo／Al、Mo／Al（Nd）及びCr／Al（Nd）のうちいずれか一つを用いて形成することが好ましい。

次に、図2に示すように、第１の導電性膜121と第１の感光膜122が塗布された基板の上に第１のマスク200を整列させ、その後、第１のマスク200を通して露光を行い、図3に示すように、ゲート電極領域以外の領域が開放された第１の感光膜マスクパターン123を形成することが好ましい。図1に示すように、第１のマスク200は、ゲートライン領域及びゲート電極領域の光を遮蔽する遮光部210と、それ以外の領域の光を透過させる透光部220と、を備える。尚、遮光部210と透光部220は、透光性の絶縁基板110の上に形成された第１の感光膜122の特性に応じ、各領域が変更されても良い。図1においては、ゲートラインの一辺から突き出た矩形部分にゲート電極領域が設けられることが好適である。このような構造の第１のマスク200を基板110の上に整列させて露光と現像を行い、第１の導電性膜121の上に第１の感光膜マスクパターン123を形成する。第１の感光膜マスクパターン123は、図1に示す遮光部210と同じパターンに設けられることが好ましい。

第１の感光膜マスクパターン123を所定のべーク工程により硬化させた後、これをエッチングマスクとしてエッチング工程を行うことで第１の導電性膜121を除去し、図4及び図5に示すように、ゲート電極120とゲートライン130を形成することが好ましい。ゲート電極120の形成後、所定のストリップ工程により第１の感光膜マスクパターン123を除去することが好ましい。

図6は、本発明の第１の実施の形態によるソース及びドレイン電極を形成するためのマスクの平面図であり、図7〜図10は、第１の実施形態によるソース及びドレイン電極形成を説明するために、図6の折線A−Aに沿って切り取った断面図であり、図11は、本発明の第１の実施形態によるソース及びドレイン電極が形成された基板の平面図である。以下、図6〜図11に基づき、本発明の第１の実施形態を説明する。

先ず、図7では、図5に示した、ゲート電極120及びゲートライン130が形成された基板110の上に、ＰＥＣＶＤ法、スパッタリング法などを用いた蒸着方法によりゲート絶縁膜131を形成する。このとき、ゲート絶縁膜131は、酸化シリコンまたは窒化シリコンを含む無機絶縁物質を用いて形成することが好ましい。ゲート絶縁膜131の上には、上記の蒸着方法により、活性層132、オーミック接触層133、及び第２の導電性膜141を順番に積層する。活性層132は、非晶質シリコン層を用いて形成し、オーミック接触層133は、シリサイド、若しくは、Ｎ型不純物が高濃度でドープされた非晶質シリコン層を用いて形成し、第２の導電性膜141は、Mo、Al、Cr、Tiのうち少なくとも一つの金属単一層または多重層を用いて形成することが好ましい。第１の実施形態においては、第２の導電性膜141としてMo／Al／Mo構造の薄膜を用いることが好適である。もちろん、第２の導電性膜141を第１の導電性膜121と同じ物質を用いて形成してもよい。

次に、第２の導電性膜141の上に第２の感光膜142を塗布する。その後、第２の感光膜142が塗布された基板110の上に第２のマスク300を整列させ、これを用いて露光を行い、図8に示すような第２の感光膜マスクパターン143を形成する。第２の感光膜マスクパターン143では好ましくは、ソース／ドレイン電極領域、ソースライン領域、及びチャンネル領域以外の領域が開放され、チャンネル領域に所定の段差が形成されている。第２のマスク300は、図6に示すように、ソース電極領域とドレイン電極領域とを遮蔽する遮光部311、312、313、314、315、316、ソース電極とドレイン電極との間のチャンネル領域に設けられた半透過部320、並びに、ソース電極領域、ドレイン電極領域、及びチャンネル領域以外の領域に設けられた透光部330、を備える。

遮光部はソース遮光部311、312、313、314とドレイン遮光部315、316とを備えることが好ましい。遮光部は、クロムなどの光の透過を防ぐ物質から製作することが好ましい。ソース遮光部は、ソースライン遮光部311とソース電極遮光部312、313、314とを備える。ソースライン遮光部311は、ゲートライン130と直交するソースライン領域を遮蔽する。ソース電極遮光部312、313、314は、ソースラインからゲート電極130の上部に向けて延び、凹部形状のソース電極領域を遮蔽する。ソース電極遮光部312、313、314は、ソースライン遮光部311から突出した第１突出部312と第２の突出部313、及び二つの突出部312、313の間を接続する接続部314を備える。このとき、接続部314は、ソースライン遮光部311を介し、隣のソース電極遮光部312、313、314の間を接続する接続部314に接続されることが好ましい。ドレイン遮光部はドレインコンタクト遮光部315とドレイン電極遮光部316とを備える。ドレインコンタクト遮光部315は、画素領域に設けられ、かつ画素電極に接続されるドレインコンタクト領域を遮蔽する。ドレイン電極遮光部316は、ドレインコンタクトからソース電極の凹部の内側に延びたドレイン電極領域の一部を遮蔽する。このとき、ドレイン電極遮光部316は、第１の突出部312及び第２の突出部313と平行に延び、接続部314とは垂直に延びている。

半透過部320は、ソース電極遮光部312、313、314とドレイン電極遮光部316とが隣り合う領域の間に設けられることが好ましい。半透過部320は、スリット、若しくはハーフトーン処理により形成されることが好ましい。第１の実施形態においては、ソース電極遮光部312、313、314の第１の突出部312、第２の突出部313、及び接続部314により設けられた凹部の内側に、ドレイン電極遮光部316の一部が延びている。半透過部320は、第１の突出部312、又は第２の突出部313とドレイン電極遮光部316との間、及び接続部314とドレイン電極遮光部316との間に形成されることが好ましい。半透過部320は、上記の凹部の内側に沿って折り曲げられた線状に製作されることが好ましい。そして、図示のごとく、線状の半透過部320の両先端はそれぞれ、第１の突出部312、及び第２の突出部313に向けて折り曲げられている。それにより、露光時に光が凹部の内側に入ることを防ぐ。半透過部320の先端にある折り曲げられた部分は凹部の幅方向の範囲を外れないことが好ましい。

上述のように、第１の実施形態における第２のマスク300では、ドレイン電極遮光部316の一部がソース電極遮光部312、313、314に囲まれて形成され、これらの間の領域に半透過部320が設けられている。半透過部320を介して基板110にチャンネル領域を形成することにより、十分な長さのチャンネル領域を確保することが可能になる。更に、ドレイン電極遮光部316とソース電極遮光部312、313、314とが対向する凹部領域の内側に半透過部320を設けることにより、ソース電極150とドレイン電極160とが対向する領域以外の領域にチャンネル領域が拡張される現象を防ぐことができる。これにより、キャリアが移動可能な領域の面積が狭められるので、オフ電流が低減する。その上、薄膜トランジスタに光が照射される場合、活性層の内側では、光子により生成された電子がトラップされ、薄膜トランジスタのオフ時にドレイン電極とソース電極との間の電圧差によりコンダクションバンドに注入される。第１の実施形態のようにチャンネル領域の拡張が防止されれば、ゲート電極の周縁領域、特にゲート電極とドレインコンタクトとの間の領域では、照射された光により誘導されるオフ電流が抑えられる。また、チャンネル領域の拡張を防いで、電子の平均自由行程を拡大させて、オフ電流を低減することができる。

上記構造の第２のマスク300を、第２の導電性膜141の上に第２の感光膜142が塗布された基板110の上に整列させた後に露光を行うと、透光部330では光が透過してその下の第２の感光膜142が露光されてその化学的な特性が変わる。一方、遮光部311、312、313、314、315、316に対向する基板110の領域を覆う第２の感光膜142は露光されないので、その化学的な特性が変わらない。更に、半透過部320では光の一部のみが透過してその下の第２の感光膜142の一部のみが露光される。それにより、第２の感光膜142の上側領域の化学的な特性が変わる。露光後、第２のマスク300を基板110から除去して現像を行うと、図8に示すように、化学的な特性が変わった透光部330の下にあった感光膜は除去され、遮光部311、312、313、314、315、316の下にあった感光膜は除去されずに残り、半透過部320の下にあった感光膜は、遮光部311、312、313、314、315、316の下にあった感光膜よりも薄くなる。この後、べーク工程を行い、パターニングされた第２の感光膜を硬化させ、段差を有する第２の感光膜マスクパターン143を形成する。このような段差を有する第２の感光膜マスクパターン143の形成では、上述の半透過部320を有する半透過マスクの他に、回折露光部を有する回折露光マスクが用いられても良い。

第２の感光膜マスクパターン143をエッチングマスクとしてエッチング工程を行い、第２の導電性膜141、オーミック接触層133、及び活性層132の露出部分を順番に除去する。そのエッチング工程では、先ず、ウェットエッチングを行って第２の導電性膜141を除去し、その後、ドライエッチングを行ってオーミック接触層133及び活性層132を除去することが好ましい。
その後、第２の感光膜マスクパターン143を薄くし、図9に示すように、段差領域、すなわち、チャンネル領域が露出した第２の感光膜マスクパターン144を形成する。好ましくは、化学溶液を用いたウェットストリップ工程により第２の感光膜マスクパターン143を薄くする。その他に、O₂プラズマを用いたアッシング工程により第２の感光膜マスクパターン143を全体的に薄くしても良い。

チャンネル領域が露出した第２の感光膜マスクパターン144をエッチングマスクとしてエッチング工程を行い、チャンネル領域の第２の導電性膜141及びオーミック接触層133を除去する。その後、ストリップ工程を行い、残留する第２の感光膜マスクパターンを除去する。それにより、図10に示すように、ソース電極150、ソースライン155、ドレイン電極160、及びドレインコンタクト165が形成され、ソース電極150とドレイン電極160との間には、活性層132の露出部分からチャンネル領域が形成される。こうして、ゲート電極120の上にソース電極150及びドレイン電極160が形成され、ソース電極とドレイン電極とが隣り合う領域の間に活性層が設けられた薄膜トランジスタが製作される。

ソース電極150とドレイン電極160とは上述の第２のマスク300の遮光部311、312、313、314、315、316と同じパターンに製作される。ソース電極150とドレイン電極160との間の領域には活性層132が露出している。特に、活性層132の露出部分から成るチャンネル領域はソース電極150とドレイン電極160との間の領域に設けられている。活性層の露出部分は更に、チャンネル領域から外に、ソースライン155の幅に対して30％以下の幅で突出していることが好ましい。もちろん、ソース電極150の先端から突出していないことが一層好ましい。この活性層132の突出範囲は、露光、現像、及びエッチング工程などの工程マージンはもとより、図6に示された第２のマスク300の半透過部320の先端の折り曲げ形状などの要因により変わりうる。好ましくは、その最大の突出幅がソースライン155の幅に対して30％以下である。第１の実施形態による薄膜トランジスタ基板の製作では更に、活性層132が（ソース電極及びソースライン用の）第２の導電性膜141と同時にパターニングされるので、ソースラインの側面に活性層の一部が露出する。そのとき、露出する活性層の幅は、ソースラインの幅の30％以内に調節され、工程マージンが確保されている。

オフ電流とは、薄膜トランジスタのオフ状態でドレインコンタクト領域の電子が活性層132を介してソース電極150に流れる現象を称する。もし活性層132がチャンネル領域から外にソースライン155の幅に対して30％以上突出していれば、この突出部により電子が移動し易くなるので、オフ電流が増大する。しかし、第１の実施形態では、活性層の突出部が最適化され、電子の移動可能な領域が狭められると共に、オフ電流の経路長が延ばされているので、オフ電流が抑制される。従って、本発明の第１の実施形態による薄膜トランジスタ基板は、表示装置での潜像現象の改善に有効である。

図12は、本発明の第１の実施形態によるドレインコンタクトを形成するためのマスクの平面図であり、図13〜図15は、本発明の第１の実施形態によるドレインコンタクトの形成を説明するために、図12の折線A−Aに沿って切り取った断面図であり、図16は、本発明の第１の実施形態によるドレインコンタクトが形成された基板の平面図である。以下、図12〜図16に基づき、本発明の第１の実施形態を説明する。

先ず、図11に示されている、薄膜トランジスタが設けられた透光性の絶縁基板110の上に、図13に示すように保護膜170を形成し、その上に第３の感光膜171を塗布する。保護膜170としては、有機絶縁膜及び無機絶縁膜を用いることができ、第１の実施形態においては、シリコン窒化膜またはシリコン酸化膜を用いることが好ましい。図13に示すように、第３の感光膜171が塗布された基板110の上に第３のマスク400を整列させて露光を行い、図14に示すように、ドレインコンタクト領域が開放された第３の感光膜マスクパターン172を形成することが好ましい。図12に示す第３のマスク400は、ドレインコンタクト領域に向けて光を透過させる透光部420と、それ以外の領域に向かう光を遮蔽する遮光部410と、を備える。このような構造の第３のマスク400を用いて露光を行うと、露光された領域では第３の感光膜171の化学的な性質が変わる。化学的な性質が変わった第３の感光膜171を現像により除去した後、残りの第３の感光膜171をべーク工程により硬化させ、図14に示すように、第３の感光膜マスクパターン172を形成することが好適である。その後、図15に示すように、第３の感光膜マスクパターン172をエッチングマスクとしてエッチング工程を行うことで保護膜170を除去し、下地のドレインコンタクト165を露出させるドレインコンタクトホール166を形成することが好ましい。次に、ストリップ工程により第３の感光膜マスクパターン172を除去することが好ましい。

図17は、本発明の第１の実施形態による画素電極の形成のためのマスクの平面図であり、図18及び図19は、本発明の第１の実施形態による画素電極の形成を説明するために、図17の折線A−Aに沿って切り取った断面図である。図20は、本発明の第１の実施形態による液晶表示装置の薄膜トランジスタ領域の平面図であり、図21は、図20の折線A−Aに沿って切り取った断面図である。以下、図17〜図21に基づき、本発明の第１の実施形態を説明する。

先ず、図18を参照すると、図16に示したドレインコンタクトホール166が設けられた保護膜170の上に第３の導電性膜181を形成し、その上に第４の感光膜182を塗布する。第３の導電性膜181としては、透明な導電性材質であるＩＴＯ（indium tin oxide）またはＩＺＯ（indium zinc oxide）を用いることが好ましい。その後、第４の感光膜182が塗布された基板110の上に第４のマスク500を整列させて露光を行い、図19に示すように、画素領域以外の領域が開放された第４の感光膜マスクパターン183を形成することが好ましい。図17に示す第４のマスク500は、画素電極領域に照射される光を遮蔽する遮光部510と、それ以外の領域に照射される光を透過させる透光部520と、を備える。上述の第４のマスク500を用いて露光を行うと、露光された領域では第４の感光膜182の化学的な性質が変わる。その後、現像工程を行うと、露光された領域の感光膜が除去される。べーク工程を行うと、図19に示すように、第４の感光膜マスクパターン183が形成されることが好ましい。その後、第４の感光膜マスクパターン183をエッチングマスクとしてエッチング工程を行い、第４の導電性膜181を除去し、ストリップ工程により第４の感光膜マスクパターン183を除去する。それにより、図20及び図21に示すように、薄膜トランジスタのドレイン電極160に接続された画素電極180を有する（好ましくは液晶表示装置用の）薄膜トランジスタ基板が製作される。

液晶表示装置の製造ではその後、カラーフィルタと共通電極とが設けられた共通電極基板を薄膜トランジスタ基板に封合し、それら二枚の基板の間に液晶層を注入して液晶表示パネルを製作する。
上記のように、第１の実施形態による薄膜トランジスタは、ソース電極とドレイン電極との間の領域に露出した活性層の範囲を最適化することにより、ソース電極とドレイン電極との間にあるキャリアが移動可能な領域の面積を低減させる。それにより、その領域に照射された光によるキャリアの生成を抑え、かつ漏れ電流の経路長を増大させることにより、オフ電流を低減できる。

＜第２の実施形態＞
本発明の実施形態は上述の第１の実施形態に限定されることはない。以下に述べる第２の実施形態のように、ソース電極の第１の突出部を第２の突出部よりも短くすることで、ゲート電極の周縁部での光によるキャリアの生成、及びそれにより誘導されるオフ電流を抑えることができる。以下、本発明の第２の実施形態による薄膜トランジスタ基板を含む液晶表示装置の製造方法を説明する。尚、後述の説明のうち、上述の説明と重複する部分については、上述の説明を援用する。

図22は、本発明の第２実施の形態によるソース及びドレイン電極を形成するためのマスクの平面図であり、図23は、本発明の第２実施の形態による活性層及びソースドレイン用の導電性膜が形成された基板の平面図であり、図24A〜図26Aは、図22及び図23の直線B−Bに沿って切り取った断面図であり、図24B〜図26Bは、図22及び図23の直線C−Cに沿って切り取った断面図である。図27は、本発明の第２の実施形態による液晶表示装置の薄膜トランジスタ領域の平面図である。図28は、本発明の第２の実施形態の変形例によるソース及びドレイン電極を形成するためのマスクの平面図である。

図22〜図28を参照すると、第１の実施形態のように、基板110の上にゲート電極120及びゲートライン130を形成し、その上に、ゲート絶縁膜131、活性層132、オーミック接触層133、及び第２の導電性膜141を順番に積層する。第２の導電性膜141の上に第２の感光膜142を塗布した後、基板110の上に第２の実施形態によるマスク600を整列させ、露光及び現像を行うことで第２の感光膜マスクパターン143を形成する。第２の感光膜マスクパターン143では好ましくは、ソース／ドレイン電極領域及びチャンネル領域以外の領域が開放され、チャンネル領域に所定の段差が形成されている。

第２の実施形態による、ソース電極及びドレイン電極の形成のためのマスク600は、図22に示すように、遮光部611、612、613、614、615、616と、チャンネル領域に設けられた半透過部620と、ソース電極領域、ドレイン電極領域及びチャンネル領域以外の領域に設けられた透光部630と、を備える。遮光部はソース遮光部611、612、613、614とドレイン遮光部615、616とを含む。

ソース遮光部は、ソースライン遮光部611、第１の突出部612、第２の突出部613、及び接続部614を含む。ソースライン遮光部611は、ゲートライン130と直交するソースライン領域を遮蔽する。第１の突出部612は、ソースライン遮光部611からゲート電極120の上側の周縁部の領域に延びている。第２の突出部613は、ソースライン遮光部611からゲート電極120の下側の内部に突出している。接続部614は、第１の突出部612と第２の突出部613との間を接続している。第２の実施形態においては特に、第１の突出部612が第２の突出部613よりも短く製作される。このように、ソース遮光部の第１の突出部612を第２の突出部より短くすれば、図27に示すように、ゲート電極120の上側の周縁部に重なるソース電極150の第１の突出部151を短く製作できる。それにより、ゲート電極120の上側の周縁部では、光によるキャリアの生成、及びそれにより誘導されるオフ電流の増大を防ぐことができる。好ましくは、ソース遮光部の第１の突出部612は第２の突出部613より0.1μm〜3μmほど短く製作される。

ドレイン遮光部は、ドレインコンタクト遮光部615とドレイン電極遮光部616とを備えている。ドレイン電極遮光部616の一部は、ドレインコンタクト遮光部615から、ソース電極遮光部の第１突出部612、第２の突出部613、及び接続部614により形成された凹形状の領域の内側に延びている。

半透過部620は、ドレイン電極遮光部616とソース電極遮光部611、612、613、614とが対向する領域に、折り曲げられた線状に設けられている。好ましくは、半透過部620の両先端がそれぞれ、ソース電極遮光部の第１の突出部612と第２の突出部613とに向かって延びている。このように、半透過部620は、ドレイン電極遮光部616とソース電極遮光部611、612、613、614との間の領域に設けられ、それらの間にチャンネル領域を形成することができる。更に、半透過部620の先端が第１の突出部612と第２の突出部613とに向かって延びているので、パターン密度の低い画素領域に照射された光がチャンネル領域に入り込む現象を防ぐことができる。第２の実施形態においては、図22及び図24に示すように、半透過部620の一方の先端と第１の突出部612との間の距離が、他方の先端と第２の突出部613との間の距離とは異なるように製作されても良い。その他に、図28の変形例のように、それらの距離を等しくしても良い。そのように、第１の突出部612の長さのみを変化させ、又は半透過部620と第１の突出部612との両方の長さを変化させることにより、キャリアの移動可能な領域の面積と電流の経路長との両方を調節できる。

上記のような構造のマスク600を、図24に示すように、基板110の上に整列させる。その後、露光を行い、マスク600を除去して現像を行う。それにより、図25に示すように、段差を有する感光膜マスクパターン143を形成する。そのとき、図示のごとく、第１の突出部612に対向する感光膜マスクパターン143の長さT1が第２の突出部613に対向する感光膜マスクパターン143の長さT2よりも短いことが分かる。

図26に示すように、感光膜マスクパターン143をエッチングマスクとして用いてエッチングを行い、第２の導電性膜141、オーミック接触層133、及び活性層132の露出部分を順番に除去する。更に、感光膜マスクパターン143を薄くし、その後、それを用いたエッチングにより、第２の導電性膜141とオーミック接触層133とを除去し、図27に示すように、ソース電極150、ソースライン155、ドレインコンタクト165、及びドレイン電極160を形成する。ソース電極150は、ゲート電極120の上層に向かって延び、かつ互いに離れている第１の突出部151と第２の突出部152、及びそれらの間を接続する接続部153、を有する。ソースライン155はソース電極150に接続されている。ドレインコンタクト165は画素領域に形成されている。ドレイン電極160は、ソース電極150の第１の突出部151と第２の突出部152との間の領域に延びている。ソース電極150とドレイン電極160との間の領域には活性層132の一部が露出し、薄膜トランジスタのチャンネル領域として働く。

このようにして製造された薄膜トランジスタは、略矩形にパターニングされたゲート電極120、ソース電極150（第１の突出部151、第２の突出部152、及び接続部153）、並びに、第１の突出部151と第２の突出部152との間の領域に延びているドレイン電極160、を備え、第１の突出部151が第２の突出部152よりも短い。更に、第１の突出部151の一部がゲート電極120の一辺に重なり、第２の突出部152はゲート電極120の上に設けられる。それにより、第２の突出部152の下地にある活性層132には光が当たらない。一方、ゲート電極120の境界領域に位置する第１の突出部151の下地にある活性層132では、光子の侵入により漏れ電流が生じる。更に、薄膜トランジスタがオン状態である間にドレイン電極160に蓄積された電子が、薄膜トランジスタのオフ時に、第１の突出部151の下地にある活性層132を介してソース電極150に移動し、オフ電流を発生させる。しかし、第２の実施形態においては、第１の突出部151が短いので、ドレイン電極160からソース電極150へ流れるオフ電流を低減させることができる。その上、ゲート電極120とドレインコンタクト165との間の領域では、光子によるキャリア生成に伴う漏れ電流の経路が長いので、光子により誘導されるオフ電流が抑えられる。

＜第３の実施形態＞
本発明の実施形態は上記のものには限定されない。以下に述べる第３の実施形態では、ドレイン電極に向かってゲート電極の一部を突出させることで、光により誘導されるオフ電流を抑えることができる。以下、本発明の第３の実施形態による薄膜トランジスタを含む液晶表示装置の製造方法を説明する。尚、後述の説明のうち、上述の説明と重複する部分については、上述の説明を援用する。

図29は、本発明の第３の実施形態によるゲート電極の形成のためのマスクの平面図であり、図30は、本発明の第３の実施形態によるゲート電極が形成された基板の平面図であり、図31は、本発明の第３の実施形態によるソース及びドレイン電極を形成するためのマスクの平面図であり、図32は、本発明の第３の実施形態による液晶表示装置の薄膜トランジスタ領域の平面図であり、図33は、本発明の第３の実施形態の変形例によるゲート電極の形成のためのマスクの平面図である。

図29〜図33を参照すると、第３の実施形態によるゲート電極用のマスク700を、ゲート電極用の導電性膜121及び第１の感光膜122が形成された基板110の上に整列させる。その後、露光及び現像を行い、感光膜マスクパターン（図示せず）を製作し、それを用いたエッチング工程により、図30に示すように、ドレイン電極に向かって突出した突起部120bを有するゲート電極120と、それに接続されたゲートライン130とを形成することが好ましい。

ゲート電極用のマスク700は、図29に示すように、ゲートライン領域とゲート電極領域とを遮光する遮光部710、及びそれら以外の領域で開放された透光部720を備えている。遮光部710は、ドレイン電極に向かって突出した突起部711を備えている。突起部711は二つの領域に分けられ、後続の工程により製作されるドレイン電極160の各周縁部に重なるように製作されている。もちろん、本発明の実施形態はこれに限定されるものではなく、突起部が図33に示すように、単一の領域に製作されても良い。ここで、図32に示すように、ドレイン電極160の幅W1を1とした場合、二つの突起部711のそれぞれの幅は0.1〜2であることが好ましい。一方、ゲート電極120とドレインコンタクト165との間の距離T3を1とした場合、突起部711の長さは0.1〜0.9であることが好ましい。このとき、ドレイン電極に重なっている突起部の部分の面積は、突起部全体の面積の10％〜90％であることが好ましい。更に、第３の実施形態による突起部の長さと幅とはそれぞれ、0.1μm〜3μmであることが好適である。このような構造のゲート電極用のマスク700を用いて製作されたゲート電極の形状は、図30に示すように、ゲートライン130に接続された矩形の胴体120aと、胴体120aからドレイン電極160に向かって突出した突起部120bとを有する。

その後、上述のように、突起部120bを含むゲート電極120の上に、ゲート絶縁膜131、活性層132、オーミック接触層133、及び第２の導電性膜141を順番に積層する。第２の導電性膜141の上に第２の感光膜を塗布した後、図31に示すようなマスク800を用いて露光及び現像を行い、第２の感光膜マスクパターンを形成する。更に、第２の感光膜マスクパターンをエッチングマスクとして用いてエッチング工程を行った後、第２の感光膜マスクパターンを除去すると、図32に示すように、ドレイン電極160に向かって突出した突起部120bを有するゲート電極120、ゲート電極120の上に設けられたソース電極150、及び、突起部120bに一部が重なっているドレイン電極160、を含む薄膜トランジスタが製作される。薄膜トランジスタのゲート電極120はゲートライン130に接続され、ソース電極150はソースライン155に接続され、ドレイン電極160はドレインコンタクト165に接続されている。

図31に示すように、第２のマスク800は、ソース電極領域とドレイン電極領域とを遮光する遮光部811、812、813、814、815、817、ソース電極とドレイン電極との間のチャンネル領域に設けられた半透過部820、並びに、ソース電極領域、ソースライン領域、ドレイン電極領域、及びチャンネル領域以外の領域に設けられた透光部830を備える。透光部830は、Crなどの光を遮断する物質を用いて製作されることが好ましい。尚、図31に示すように、第３の実施形態による遮光部811、812、813、814、815、817の構造と役割とは、図6に示されたものと同様であるので、それらの説明については図6に示されたものの説明を援用する。

ソース電極遮光部は、第１の突出部812と第２の突出部813、及びそれらの間を接続する接続部814を備え、ドレイン電極遮光部816は、ソース電極遮光部の第１の突出部812、第２の突出部813、及び接続部814によって形成された凹形領域の内側に延びている。半透過部820は、その凹形領域の内側に、折り曲げられた線状で形成されている。好ましくは、図31に示すように、折り曲げられた線状の半透過部820の各先端は、第１突出部812と第２の突出部813とのそれぞれに向かって折り曲げられている。それにより、凹形領域の内側に照射された光が漏れ電流を誘導する現象を防ぐことができる。好ましくは、半透過部820の先端が第１の突出部812と第２の突出部813との各幅だけ延びている。

第３の実施形態による薄膜トランジスタは、ドレインコンタクト165に向かって突出した突起部120bをゲート電極120に設けることで、ゲート電極120とドレインコンタクト165との間の領域に照射された光によるキャリアの生成、及びそれにより誘導されるオフ電流を低減させることができる。これは、突起部が光の透過可能な領域の面積を狭める結果、活性層に侵入する光の量を低減させることが可能になるためである。

＜第４の実施形態＞
本発明の実施形態は上述のものには限定されない。以下に述べる第４の実施形態では、ドレインコンタクトの下地にある活性層に照射される光を遮蔽する光遮断部が設けられ、その光によるキャリアの生成、及びそれにより誘導されるオフ電流を低減させることができる。以下、本発明の第４の実施形態による薄膜トランジスタを含む液晶表示装置の製造方法を説明する。尚、後述の説明のうち、上述の説明と重複する部分については、上述の説明を援用する。

図34は、本発明の第４の実施形態によるゲート電極及び光遮断部を形成するためのマスクの平面図であり、図35〜図37は、本発明の第４の実施形態によるゲート電極及び光遮断部の形成を説明するために、図34の折線A−Aに沿って切り取った断面図であり、図38は、本発明の第４の実施形態による液晶表示装置の薄膜トランジスタ領域の平面図であり、図39は、図38の折線A−Aに沿って切り取った断面図である。

図34〜図39を参照すると、第４の実施形態によるゲート電極及び光遮断部を形成するために、マスク900と基板110とを設ける。その基板110の上には、ゲート電極用の第１の導電性膜121が形成され、その上に感光膜122が塗布されている。
マスク900は、図34に示すように、ゲート電極とゲートライン領域とを遮光するゲート遮光部910a、ドレインコンタクト領域を遮光するドレインコンタクト遮光部910b、及び、遮光部910a、910bの領域を除く領域で開放された透光部920、を備えている。ドレインコンタクト遮光部910bは好ましくは、ドレインコンタクト領域と同じ形状に製作され、更に、ドレインコンタクト領域に光が照射されないように、ドレインコンタクト領域よりも広い面積で製作される。ドレインコンタクト領域のサイズを1とした場合、ドレインコンタクト遮光部910bのサイズは1〜1.5とすることが好適である。

上述のマスク900を、感光膜122が塗布された基板110の上に整列させた後、露光と現像とを行い、図36に示すように、遮光部910a、910bに対応するパターン形状を有する第１の感光膜マスクパターン123を製作する。その後、第１の感光膜マスクパターン123をエッチングマスクとして利用してエッチング工程を行い、第１の導電性膜121を除去し、感光膜マスクパターン123を除去する。こうして、ゲート電極120とゲートライン130とに加え、ドレインコンタクト165の下地に光遮断部125を形成する。

ゲート電極120及び光遮断部125が設けられた基板110の上に、ゲート絶縁膜131、活性層132、オーミック接触層133、及び第２の導電性膜141を順番に積層する。第２の導電性膜141の上に第２の感光膜を塗布した後、図31に示す第３の実施形態による、ソース電極及びドレイン電極用のマスクを用いた露光及び現像を行い、第２の感光膜マスクパターンを形成する。その後、第２の感光膜マスクパターンを用いたエッチング工程を行い、図38及び図39に示すように、ゲート電極120の上にソース電極150を形成し、それに接続されたソースライン155を形成し、光遮断部125の上にドレインコンタクト165を形成し、ドレインコンタクト165からゲート電極120の上に延びているドレイン電極160を形成する。

このように、第４の実施形態においては、ドレインコンタクト165の下地に光遮断部125を設けることで、ドレインコンタクトの下地に設けられた活性層132へ照射される光を遮断することができ、その光によるキャリアの生成、及びそれにより誘導されるオフ電流を抑えることができる。すなわち、光に曝される活性層132の面積を最小化することで、その光により誘導されるオフ電流を抑えることができる。

＜第５の実施形態＞
本発明の実施形態は上記のものには限定されない。以下に述べる第５の実施形態では、ゲート電極に重なっているソース電極とドレイン電極との各部分の面積を等しくすることで薄膜トランジスタのオフ電流を抑えることができる。以下、本発明の第５の実施形態による薄膜トランジスタを含む液晶表示装置の製造方法を説明する。尚、後述の説明のうち、上述の説明と重複する部分については、上述の説明を援用する。

図40は、本発明の第５の実施形態によるゲート電極を形成するためのマスクの平面図であり、図41は、本発明の第５の実施形態による液晶表示装置の薄膜トランジスタ領域の平面図であり、図42は、図41の折線A−Aに沿って切り取った断面図である。
図40〜図42を参照すると、第５の実施形態では、ドレイン電極とソース電極とのそれぞれに重なる部分の面積が同じであるゲート電極の形成のために、図40に示すマスク1000を基板110の上に整列させる。ここで、基板110の上には、ゲート電極用の第１の導電性膜121が形成され、その上に、第１の感光膜122が塗布されている。その後、マスク1000を用いて露光と現像とを行い、第１の感光膜マスクパターンを形成する。更に、第１の感光膜マスクパターンをエッチングマスクとして用いてエッチング工程を行い、ゲート電極120を形成する。ゲート電極120が形成された基板110の上に、ゲート絶縁膜131、活性層132、オーミック接触層133、及び第２の導電性膜141を順番に積層する。第２の導電性膜141の上に第２の感光膜を塗布した後、図31に示す第３の実施形態によるソース電極及びドレイン電極用のマスクを用いた露光及び現像を行い、第２の感光膜マスクパターンを形成する。

第２の感光膜マスクパターンを用いたエッチング工程を行い、図41及び図42に示すように、ゲート電極120、ソース電極150、及びドレイン電極160を含む薄膜トランジスタを製作する。そのとき、ソース電極150は、第１の突出部151と第２の突出部152、及びそれらの突出部151、152の間を接続する接続部153を備えている。更に、第１の突出部151、第２の突出部152、及び接続部153の各内側の一部がゲート電極120に重なっている。ドレイン電極160は、ソース電極150の第１の突出部151と第２の突出部152との間の領域に延びている。第５の実施形態においては、ソース電極150の第１の突出部151、第２の突出部152、及び接続部153のそれぞれがゲート電極120に重なっている部分の面積の和が、ドレイン電極160とゲート電極120との間の重なり部分の面積に等しい。そのためには、図40に示すように、ゲート電極の形成のためのマスク1000では、ソース電極150に重なる遮光部1010の領域を狭くすることが好適である。ドレイン電極160とゲート電極120との間の重なり部分の面積を1とした場合、第１の突出部151と第２の突出部152とのそれぞれがゲート電極120と重なっている領域の面積は0.1〜0.8であり、接続部153とゲート電極120との間の重なり部分の面積は0.1〜0.8であるように、ゲート電極120をパターニングすることが好ましい。

ソース電極は、第１の突出部、第２の突出部、及び接続部のそれぞれでゲート電極に重なっているので、単一の接続部のみでゲート電極に重なっているドレイン電極より、重なり部分の面積が大きい。それにより、ソース電極とゲート電極との間に寄生するキャパシタの容量が、ドレイン電極とゲート電極との間に寄生するキャパシタの容量よりも大きい。一般には、それらの寄生キャパシタ間の容量差によりオフ電流が生じる。しかし、第５の実施形態においては、ソース電極とドレイン電極とのそれぞれがゲート電極に同じ面積だけ重なっているので、上記のような寄生キャパシタの容量差がなく、従って、オフ電流を防ぐことが可能である。また、順方向と逆方向との間でのバイアス電流差を防ぐことができる。

第５の実施形態においては、上記のものに限定されることなく、以下に述べるように、ソース電極の突出部の幅を狭くすることで、ソース電極及びドレイン電極のそれぞれがゲート電極と同じ面積だけ重なるようにもできる。図43は、本発明の第５の実施形態の変形例によるソース及びドレイン電極の形成のためのマスクの平面図であり、図44は、本発明の第５の実施形態の変形例による液晶表示装置の薄膜トランジスタ領域の平面図であり、図45は、図44の折線A−Aに沿って切り取った断面図である。

図43〜図45に示すように、ソース電極150の第１の突出部151と第２の突出部152との各幅を狭く製作し、ソース電極150とゲート電極120との間の重なり部分の面積を、ドレイン電極160とゲート電極120との間の重なり部分の面積に等しくすることが好ましい。そのために、図43に示すように、ソース及びドレイン電極の形成のためのマスク1100では、ソース電極遮光部の第１の突出部1112と第２の突出部1113との各幅がドレイン電極遮光部1116の幅よりも狭く製作されている。そのようなマスク1100を基板110の上に整列させる。ここで、基板110の上には、ゲート電極120がパターニングされ、その上に、ゲート絶縁膜131、活性層132、オーミック接触層133、及び第２の導電性膜134が順番に積層され、更に第２の感光膜141が塗布されている。マスク1100を用いて露光と現像とを行い、第２の感光膜マスクパターンを形成し、これを用いてエッチング工程を行い、ソース電極150、ソースライン155、ドレイン電極160、及びドレインコンタクト165を形成して薄膜トランジスタを製作する。

ソース電極150は、第１の突出部151、第２の突出部152、及びそれらの間を接続する接続部153を有する。ソースライン155は接続部153に接続されている。ドレインコンタクト165はドレイン電極160に接続されている。更に、ドレイン電極160とゲート電極120との間の重なり部分の面積は、ソース電極150とゲート電極120との間の重なり部分の面積に等しい。好ましくは、ドレイン電極160とゲート電極120との間の重なり部分の面積を1とした場合、ソース電極150の第１の突出部151と第２の突出部152とのそれぞれとゲート電極120との間の重なり部分の面積は0.1〜0.6であり、接続部153とゲート電極120との間の重なり部分の面積は0.1〜0.8である。

このように、第５の実施形態においては、ソース電極の突出部の幅を狭く製作してソース電極とゲート電極との間の重なり部分の面積を、ドレイン電極とゲート電極との間の重なり部分の面積と等しくすることで、ソース電極とゲート電極との間の寄生キャパシタの容量を、ドレイン電極とゲート電極との間の寄生キャパシタの容量と等しくし、それらの容量差によるオフ電流を防ぐことができる。

上記の説明では、各実施形態を個別に説明したが、それぞれの実施形態は種々に組み合わせて実現可能である。
以上、本発明の実施形態を詳細に説明したが、当業者にとって、特許請求の範囲に記載された技術的な思想から逸脱することなく、本発明の実施形態を種々に変形し、かつ修正することは可能であろう。従って、それらの変形や修正も当然に、本発明の技術的範囲に属すると解されるべきである。

本発明の第１の実施形態によるゲート電極を形成するためのマスクの平面図。 図1に示されているマスクを基板に重ねた状態を示す、図1の折線A−Aに沿って切り取った断面図。 図2に示されているように露光された基板の現像後の状態を示す、図1の折線A−Aに沿って切り取った断面図。 図3に示されている基板にエッチングを行った後の状態を示す、図1のA−A線に沿って切り取った断面図。 本発明の第１の実施形態によるゲート電極が形成された基板の平面図。 本発明の第１の実施形態によるソース及びドレイン電極を形成するためのマスクの平面図。 図6に示されているマスクを基板に重ねた状態を示す、図6の折線A−Aに沿って切り取った断面図。 図7に示されているように露光された基板の現像後の状態を示す、図6の折線A−Aに沿って切り取った断面図。 図8に示されている感光膜を薄くした後の状態を示す、図6の折線A−Aに沿って切り取った断面図。 図9に示されている基板にエッチングを行った後の状態を示す、図6の折線A−Aに沿って切り取った断面図。 本発明の第１の実施形態によるソース及びドレイン電極が形成された基板の平面図。 本発明の第１の実施形態によるドレインコンタクトを形成するためのマスクの平面図。 図12に示されているマスクを基板に重ねた状態を示す、図12の折線A−Aに沿って切り取った断面図。 図13に示されているように露光された基板の現像後の状態を示す、図12の折線A−Aに沿って切り取った断面図。 図14に示されている基板にエッチングを行った後の状態を示す、図12の折線A−Aに沿って切り取った断面図。 本発明の第１の実施形態によるドレインコンタクトが形成された基板の平面図。 本発明の第１の実施形態による画素電極の形成のためのマスクの平面図。 図17に示されているマスクを基板に重ねた状態を示す、図17の折線A−Aに沿って切り取った断面図。 図18に示されているように露光された基板の現像後の状態を示す、図17の折線A−Aに沿って切り取った断面図。 本発明の第１の実施形態による液晶表示装置の薄膜トランジスタ領域の平面図。 図20の折線A−Aに沿って切り取った断面図。 本発明の第２の実施形態によるソース及びドレイン電極を形成するためのマスクの平面図。 本発明の第２の実施形態による活性層及びソースドレイン用の導電性膜が形成された基板の平面図。 図22に示されているマスクを基板に重ねた状態を示す、図22及び図23の直線B−Bに沿って切り取った断面図(a)と、図22及び図23の直線C−Cに沿って切り取った断面図(b)。 図24に示されているように露光された基板の現像後の状態を示す、図22及び図23の直線B−Bに沿って切り取った断面図(a)と、図22及び図23の直線C−Cに沿って切り取った断面図(b)。 図25に示されている基板にエッチングを行った後の状態を示す、図22及び図23の直線B−Bに沿って切り取った断面図(a)と、図22及び図23の直線C−Cに沿って切り取った断面図(b)。 本発明の第２の実施形態による液晶表示装置の薄膜トランジスタ領域の平面図。 本発明の第２の実施形態の変形例によるソース及びドレイン電極を形成するためのマスクの平面図。 本発明の第３の実施形態によるゲート電極の形成のためのマスクの平面図。 本発明の第３の実施形態によるゲート電極が形成された基板の平面図。 本発明の第３の実施形態によるソース及びドレイン電極を形成するためのマスクの平面図。 本発明の第３の実施形態による液晶表示装置の薄膜トランジスタ領域の平面図。 本発明の第３の実施形態の変形例によるゲート電極の形成のためのマスクの平面図。 本発明の第４の実施形態によるゲート電極及び光遮断部を形成するためのマスクの平面図。 図34に示されているマスクを基板に重ねた状態を示す、図34の折線A−Aに沿って切り取った断面図。 図35に示されているように露光された基板の現像後の状態を示す、図34の折線A−Aに沿って切り取った断面図。 図36に示されている基板にエッチングを行った後の状態を示す、図34の折線A−Aに沿って切り取った断面図。 本発明の第４の実施形態による液晶表示装置の薄膜トランジスタ領域の平面図。 図38の折線A−Aに沿って切り取った断面図。 本発明の第５の実施形態によるゲート電極を形成するためのマスクの平面図。 本発明の第５の実施形態による液晶表示装置の薄膜トランジスタ領域の平面図。 図41の折線A−Aに沿って切り取った断面図。 本発明の第５の実施形態の変形例によるソース及びドレイン電極の形成のためのマスクの平面図。 本発明の第５の実施形態の変形例による液晶表示装置の薄膜トランジスタ領域の平面図。 図44の折線A−Aに沿って切り取った断面図。

符号の説明

110：基板
120：ゲート電極
132：活性層
150：ソース電極
160：ドレイン電極
200、300、400、500、600、700、800、900、1000、1100：マスク

Claims (57)

1. 互いに交差する複数のゲートラインと複数のソースライン、
   前記ゲートラインと前記ソースラインとにより区切られた複数の画素領域のそれぞれに設けられた画素電極、並びに、
   前記画素領域のそれぞれに設けられ、前記ゲートラインに接続されたゲート電極、前記ソースラインに接続されたソース電極、及び、前記画素電極に接続されたドレイン電極、を有する薄膜トランジスタ、
   を備えた基板であり、
   前記薄膜トランジスタのソース電極とドレイン電極との間に設けられたチャンネル領域では活性層が露出し、前記活性層の露出部分が前記チャンネル領域から外に、前記ソースラインの幅に対して所定の割合以下の幅まで突出している、薄膜トランジスタ基板。
2. 前記所定の割合が30％に設定されている、請求項１に記載の薄膜トランジスタ基板。
3. 前記ソース電極が、前記ゲート電極の周縁部に沿って延びている第１の突出部と第２の突出部、及び、前記第１の突出部と前記第２の突出部との間を接続する接続部、を備え、
   前記ドレイン電極の一部が前記第１の突出部と前記第２の突出部との間の領域に延び、
   前記チャンネル領域が、前記第１の突出部と前記第２の突出部との間の領域に延びている前記ドレイン電極の一部と前記ソース電極との間の領域に設けられている、
   請求項１に記載の薄膜トランジスタ基板。
4. 前記第１の突出部の一部が前記ゲート電極の周縁部に重なり、前記第１の突出部が前記第２の突出部よりも短い、請求項３に記載の薄膜トランジスタ基板。
5. 前記ゲート電極が、前記ドレイン電極に向かって突出した突起部、を備え、前記突起部の一部が前記ドレイン電極の周縁部に重なっている、請求項１に記載の薄膜トランジスタ基板。
6. 前記ゲート電極と前記ドレイン電極との間の重なり部分の面積が、前記ゲート電極と前記ソース電極との間の重なり部分の面積と等しい、請求項１に記載の薄膜トランジスタ基板。
7. 前記ドレイン電極が、前記画素電極に接続されているドレインコンタクトを備え、前記ドレインコンタクトの下地に光遮断部が設けられている、請求項１に記載の薄膜トランジスタ基板。
8. 前記ソースラインの下地に前記活性層が拡がっている、請求項１に記載の薄膜トランジスタ基板。
9. 基板の上にゲート電極とそれに接続されたゲートラインとを形成するステップ；
   前記基板の上に、ゲート絶縁膜、活性層、及び導電性膜を順番に積層するステップ；
   前記導電性膜の上に感光膜を塗布してパターニングし、
   第１の突出部、第２の突出部、及びそれらの間を接続する接続部、を含むソース電極形成領域、
   前記ソース電極形成領域に接続されたソースライン形成領域、
   一部が前記第１の突出部と前記第２の突出部との間の領域に延びているドレイン電極形成領域、及び、
   前記第１の突出部と前記第２の突出部との間の領域に延びている前記ドレイン形成領域の一部と前記ソース電極形成領域との間の領域に設けられ、前記ソース電極形成領域と前記ドレイン電極形成領域とのいずれよりも薄いチャンネル形成領域、
   を有する感光膜マスクパターンを形成するステップ；
   前記感光膜マスクパターンをマスクとして用いてエッチングを行い、前記ソース電極形成領域、前記ソースライン形成領域、前記ドレイン電極形成領域、及び前記チャンネル形成領域を除く領域から前記導電性膜と前記活性層とを除去するステップ；
   前記感光膜マスクパターンを薄くして前記チャンネル形成領域を除去し、前記チャンネル形成領域の下地にある前記導電性膜を露出させるステップ；
   並びに、
   前記チャンネル形成領域が除去された感光膜マスクパターンをマスクとして用いてエッチングを行い、前記導電性膜の露出部分を除去することにより、
   前記第１の突出部、前記第２の突出部、及び前記接続部のそれぞれの下地にはソース電極を形成し、
   前記ソースライン形成領域の下地にはソースラインを形成し、
   前記ドレイン電極形成領域の下地にはドレイン電極を形成し、
   前記ソース電極と前記ドレイン電極との間には、前記活性層が露出したチャンネル領域を形成し、
   前記活性層の露出部分を前記チャンネル領域から外に、前記ソースライン形成領域の幅に対して所定の割合以下の幅で突出させるステップ；
   を備えた薄膜トランジスタ基板の製造方法。
10. 前記所定の割合が30％に設定されている、請求項９に記載の薄膜トランジスタ基板の製造方法。
11. 薄膜トランジスタのソース電極とソースラインとが形成されるべき基板の領域に対向するソース遮光部、
    前記薄膜トランジスタのドレイン電極が形成されるべき基板の領域に対向するドレイン遮光部、及び、
    前記薄膜トランジスタのチャンネル領域が形成されるべき基板の領域に対向する半透過部、
    を備えたマスクであり、
    前記マスクを前記基板に重ねたとき、前記半透過部が、前記チャンネル領域が形成されるべき基板の領域から外に、前記ソースラインの幅に対して所定の割合以下の幅で突出している、薄膜トランジスタ基板製造用のマスク。
12. 前記所定の割合が30％に設定されている、請求項１１に記載の薄膜トランジスタ基板製造用のマスク。
13. 前記ソース遮光部が、第１の突出部、第２の突出部、及びそれらの間を接続する接続部を備え、
    前記ドレイン遮光部の一部が前記第１の突出部と前記第２の突出部との間の領域に延び、
    前記半透過部が、前記第１の突出部と前記第２の突出部との間の領域に延びている前記ドレイン遮光部の一部、及び前記ソース遮光部の間の領域に設けられている、
    請求項１１に記載の薄膜トランジスタ基板製造用のマスク。
14. 互いに交差する複数のゲートラインと複数のソースライン、
    前記ゲートラインと前記ソースラインとにより区切られた複数の画素領域のそれぞれに設けられた画素電極、
    前記画素領域のそれぞれに設けられ、前記ゲートラインに接続されたゲート電極、前記ソースラインに接続されたソース電極、及び、前記画素電極に接続されたドレイン電極、を有する薄膜トランジスタ、
    を備えた基板であり、
    前記ソース電極が、前記ゲート電極の周縁部に沿って延びた、互いに長さの異なる第１の突出部と第２の突出部、及び、前記第１の突出部と前記第２の突出部との間を接続する接続部、を備えている、薄膜トランジスタ基板。
15. 前記第１の突出部の一部が前記ゲート電極の周縁部に重なり、前記第１の突出部が前記第２の突出部よりも短い、請求項１４に記載の薄膜トランジスタ基板。
16. 前記ドレイン電極の一部が前記ソース電極の第１の突出部と第２の突出部との間の領域に延び、前記ドレイン電極のその一部と前記ソース電極との間の領域に設けられたチャンネル領域に活性層が露出し、前記活性層の露出部分が前記チャンネル領域から外に、前記ソースラインの幅に対して所定の割合以下の幅で突出している、請求項１４に記載の薄膜トランジスタ基板。
17. 前記所定の割合が30％に設定されている、請求項１６に記載の薄膜トランジスタ基板。
18. 前記ゲート電極の一部が、前記ドレイン電極に向かって突出した突起部を備え、前記突起部の一部が前記ドレイン電極の周縁部に重なっている、請求項１４に記載の薄膜トランジスタ基板。
19. 前記ゲート電極と前記ドレイン電極との間の重なり部分の面積が、前記ゲート電極と前記ソース電極との間の重なり部分の面積と等しい、請求項１４に記載の薄膜トランジスタ基板。
20. 前記ドレイン電極が、前記画素電極に接続されているドレインコンタクトを備え、前記ドレインコンタクトの下地に光遮断部が設けられている、請求項１４に記載の薄膜トランジスタ基板。
21. 前記ソースラインの下地に前記活性層が拡がっている、請求項１４に記載の薄膜トランジスタ基板。
22. 基板の上にゲート電極とゲートラインとを形成するステップ；
    前記基板の上に、ゲート絶縁膜、活性層、及び導電性膜を形成するステップ；
    前記導電性膜の上に感光膜を塗布してパターニングし、
    長さの異なる第１の突出部と第２の突出部、及びそれらの間を接続する接続部、を含むソース電極形成領域、
    前記ソース電極形成領域に接続されたソースライン形成領域、
    一部が前記第１の突出部と前記第２の突出部との間の領域に延びているドレイン電極形成領域、及び、
    前記第１の突出部と前記第２の突出部との間の領域に延びている前記ドレイン電極形成領域の一部と前記ソース電極形成領域との間の領域に設けられ、前記ソース電極形成領域と前記ドレイン電極形成領域とのいずれよりも薄いチャンネル形成領域、
    を有する感光膜マスクパターンを形成するステップ；
    前記感光膜マスクパターンをマスクとして用いてエッチングを行い、前記ソース電極形成領域、前記ソースライン形成領域、前記ドレイン電極形成領域、及び前記チャンネル形成領域を除く領域から前記導電性膜と前記活性層とを除去するステップ；
    前記感光膜マスクパターンを薄くして前記チャンネル形成領域を除去し、前記チャンネル形成領域の下地にある前記導電性膜を露出させるステップ；
    並びに、
    前記チャンネル形成領域が除去された感光膜マスクパターンをマスクとして用いてエッチングを行って前記導電性膜の露出部分を除去するステップ；
    を備えた薄膜トランジスタ基板の製造方法。
23. 薄膜トランジスタのソース電極とソースラインとが形成されるべき基板の領域に対向するソース遮光部、
    前記薄膜トランジスタのドレイン電極が形成されるべき基板の領域に対向するドレイン遮光部、及び、
    前記ソース遮光部と前記ドレイン遮光部との間に挟まれた半透過部、
    を備えたマスクであり、
    前記ソース遮光部が、長さの異なる第１の突出部と第２の突出部、及びそれらの間を接続する接続部、を備え、薄膜トランジスタ基板製造用のマスク。
24. 前記第１の突出部の一部が、前記薄膜トランジスタのゲート電極が形成されるべき基板の領域の周縁部に対向し、前記第１の突出部が前記第２の突出部よりも短い、請求項２３に記載の薄膜トランジスタ基板製造用のマスク。
25. 前記半透過部が前記第１の突出部と前記第２の突出部との各先端に向かって延び、前記第１の突出部の先端は前記第２の突出部の先端より、前記半透過部からの距離が長い、請求項２３に記載の薄膜トランジスタ基板製造用のマスク。
26. 前記半透過部が前記第１の突出部と前記第２の突出部との各先端に向かって延び、前記第１の突出部と前記第２の突出部との各先端が前記半透過部から同じ距離にある、請求項２３に記載の薄膜トランジスタ基板製造用のマスク。
27. 互いに交差する複数のゲートラインと複数のソースライン、
    前記ゲートラインと前記ソースラインとにより区切られた複数の画素領域のそれぞれに設けられた画素電極、
    前記画素領域のそれぞれに設けられ、前記ゲートラインに接続されたゲート電極、前記ソースラインに接続されたソース電極、及び前記画素電極に接続されたドレイン電極、を有する薄膜トランジスタ、
    を備えた基板であり、
    前記ゲート電極が、前記ドレイン電極に向かって突出した突起部を備え、前記突起部の一部が前記ドレイン電極の周縁部に重なっている、薄膜トランジスタ基板。
28. 前記突起部が第１の突起と第２の突起とを備え、前記第１の突起が前記ドレイン電極の一方の周縁部に重なり、前記第２の突起が前記ドレイン電極の他方の周縁部に重なっている、請求項２７に記載の薄膜トランジスタ基板。
29. 前記ソース電極が、前記ゲート電極の周縁部に沿って延びている第１の突出部と第２の突出部、及び、前記第１の突出部と前記第２の突出部との間を接続する接続部、を備え、
    前記ドレイン電極の一部が前記第１の突出部と前記第２の突出部との間の領域に延び、
    前記第１の突出部と前記第２の突出部との間の領域に延びている前記ドレイン電極の一部と前記ソース電極との間の領域に設けられたチャンネル領域に活性層が露出し、前記活性層の露出部分が前記チャンネル領域から外に、前記ソースラインの幅に対して所定の割合以下の幅で突出している、
    請求項２７に記載の薄膜トランジスタ基板。
30. 前記所定の割合が30％に設定されている、請求項２９に記載の薄膜トランジスタ基板。
31. 前記ソース電極が、前記ゲート電極の周縁部に一部が重なっている第１の突出部、前記第１の突出部より長い第２の突出部、及び、前記第１の突出部と前記第２の突出部との間を接続している接続部、を備え、請求項２７に記載の薄膜トランジスタ基板。
32. 前記ゲート電極と前記ドレイン電極との間の重なり部分の面積が、前記ゲート電極と前記ソース電極との間の重なり部分の面積と等しい、請求項２７に記載の薄膜トランジスタ基板。
33. 前記ドレイン電極が、前記画素電極に接続されているドレインコンタクトを備え、前記ドレインコンタクトの下地に光遮断部が設けられている、請求項２７に記載の薄膜トランジスタ基板。
34. 前記ソースラインの下地に前記活性層が拡がっている、請求項２７に記載の薄膜トランジスタ基板。
35. 基板の上に、突起部を含むゲート電極と、それに接続されているゲートラインとを形成するステップ、
    前記基板の上に、ゲート絶縁膜、活性層、及び導電性膜を形成するステップ、並びに、
    前記導電性膜と前記活性層とをパターニングすることにより、ソース電極、ソースライン、及び、前記突起部の一部に周縁部が重なっているドレイン電極、を形成するステップ、
    を備える薄膜トランジスタ基板の製造方法。
36. 薄膜トランジスタのゲート電極とゲートラインとが形成されるべき基板の領域に対向する胴体、及び、前記胴体から、前記薄膜トランジスタのドレイン電極が形成されるべき基板の領域に対向する領域に向かって突出した突起部、を含むゲート電極遮光部、
    を備えた薄膜トランジスタ基板製造用のマスク。
37. 前記薄膜トランジスタのドレイン電極が形成されるべき基板の領域の周縁部に一部が対向する第１の突起と第２の突起、を前記突起部が備える、請求項３６に記載の薄膜トランジスタ基板製造用のマスク。
38. 互いに交差する複数のゲートラインと複数のソースライン、
    前記ゲートラインと前記ソースラインとにより区切られた複数の画素領域のそれぞれに設けられた画素電極、
    前記画素領域のそれぞれに設けられ、前記ゲートラインに接続されたゲート電極、前記ソースラインに接続されたソース電極、及び前記画素電極に接続されたドレイン電極、を有する薄膜トランジスタ、
    を備えた基板であり、
    前記ドレイン電極が、前記画素電極に接続されたドレインコンタクトを備え、前記ドレインコンタクトの下地に光遮断部が設けられている、薄膜トランジスタ基板。
39. 前記光遮断部が前記ゲート電極と同一平面上に設けられている、請求項３８に記載の薄膜トランジスタ基板。
40. 前記ソース電極が、前記ゲート電極の各周縁部に沿って延びている第１の突出部と第２の突出部、及び、前記第１の突出部と前記第２の突出部との間を接続している接続部、を備え、
    前記ドレイン電極の一部が前記第１の突出部と前記第２の突出部との間の領域に延び、
    前記第１の突出部と前記第２の突出部との間の領域に延びている前記ドレイン電極の一部と前記ソース電極との間の領域に設けられたチャンネル領域に活性層が露出し、前記活性層の露出部分が前記チャンネル領域から外に、前記ソースラインの幅に対して所定の割合以下の幅で突出している、
    請求項３８に記載の薄膜トランジスタ基板。
41. 前記所定の割合が30％に設定されている、請求項４０に記載の薄膜トランジスタ基板。
42. 前記ソース電極が、前記ゲート電極の周縁部に一部が重なっている第１の突出部、前記第１の突出部より長い第２の突出部、及び、前記第１の突出部と前記第２の突出部との間を接続している接続部、を備え、請求項３８に記載の薄膜トランジスタ基板。
43. 前記ゲート電極が、前記ドレイン電極に向かって突出した突起部を備え、前記突起部の一部が前記ドレイン電極の周縁部に重なっている、請求項３８に記載の薄膜トランジスタ基板。
44. 前記ゲート電極と前記ドレイン電極との間の重なり部分の面積が、前記ゲート電極と前記ソース電極との間の重なり部分の面積に等しい、請求項３８に記載の薄膜トランジスタ基板。
45. 前記ソースラインの下地に前記活性層が拡がっている、請求項３８に記載の薄膜トランジスタ基板。
46. 基板の上に、ゲート電極、それに接続されたゲートライン、及び光遮断部を形成するステップ、
    前記基板の上に、ゲート絶縁膜、活性層、及び導電性膜を形成するステップ、並びに、
    前記導電性膜と前記活性層とをパターニングすることにより、前記光遮断部の上にドレインコンタクトとそれに接続されたドレイン電極とを形成し、かつソース電極とソースラインとを形成するステップ、
    を有する薄膜トランジスタ基板の製造方法。
47. 薄膜トランジスタのゲート電極とゲートラインとが形成されるべき基板の領域に対向するゲート遮光部、及び、
    前記薄膜トランジスタのドレイン電極に接続されたドレインコンタクトが形成されるべき基板の領域に対向するドレインコンタクト遮光部、
    を備えた薄膜トランジスタ基板製造用のマスク。
48. 互いに交差する複数のゲートラインと複数のソースライン、
    前記ゲートラインと前記ソースラインとにより区切られた複数の画素領域のそれぞれに設けられた画素電極、
    前記画素領域のそれぞれに設けられ、前記ゲートラインに接続されたゲート電極、前記ソースラインに接続されたソース電極、及び前記画素電極に接続されたドレイン電極、を有する薄膜トランジスタ、
    を備えた基板であり、
    前記ソース電極が、前記ゲート電極に一部が重なっている第１の突出部と第２の突出部、及び、それらの間を接続する接続部、を備え、
    前記第１の突出部、前記第２の突出部、及び前記接続部のそれぞれが前記ゲート電極に重なっている部分の面積の和が、前記ゲート電極と前記ドレイン電極との間の重なり部分の面積に等しい、薄膜トランジスタ基板。
49. 前記ドレイン電極の一部が前記第１の突出部と前記第２の突出部との間の領域に延び、
    前記第１の突出部と前記第２の突出部との間の領域に延びている前記ドレイン電極の一部と前記ソース電極との間に設けられたチャンネル領域の間に活性層が露出し、前記活性層の露出部分が前記チャンネル領域から外に、前記ソースラインの幅に対して所定の割合以下の幅で突出している、
    請求項４８に記載の薄膜トランジスタ基板。
50. 前記所定の割合が30％に設定されている、請求項４９に記載の薄膜トランジスタ基板。
51. 前記第１の突出部の一部が前記ゲート電極の周縁部に重なり、前記第１の突出部が前記第２の突出部よりも短い、請求項４８に記載の薄膜トランジスタ基板。
52. 前記ゲート電極が、前記ドレイン電極に向かって突出した突起部を備え、前記突起部の一部が前記ドレイン電極の周縁部に重なっている、請求項４８に記載の薄膜トランジスタ基板。
53. 前記ドレイン電極が、前記画素電極に接続されたドレインコンタクトを備え、前記ドレインコンタクトの下地に光遮断部が設けられている、請求項４８に記載の薄膜トランジスタ基板。
54. 前記ソースラインの下地に前記活性層が拡がっている、請求項４８に記載の薄膜トランジスタ基板。
55. 基板の上にゲート電極とそれに接続されたゲートラインとを形成するステップ、
    前記基板の上に、ゲート絶縁膜、活性層、及び導電性膜を形成するステップ、並びに、
    前記導電性膜と前記活性層とをパターニングすることにより、ソース電極、それに接続されたソースライン、及びドレイン電極を形成し、前記ゲート電極と前記ソース電極との間の重なり部分の面積を、前記ゲート電極と前記ドレイン電極との間の重なり部分の面積に等しくするステップ、
    を備えた薄膜トランジスタ基板の製造方法。
56. 第１の突出部、第２の突出部、及びそれらの間を接続する接続部、を含むソース電極、ゲート電極、並びにドレイン電極、を有する薄膜トランジスタ基板、の製造に用いられ、
    前記ゲート電極が形成されるべき基板の領域に対向するゲート電極遮光部、
    を備えたマスクであり、
    前記マスクを前記基板に重ねたとき、前記第１の突出部、前記第２の突出部、及び前記接続部のそれぞれが形成されるべき基板の領域と前記ゲート電極遮光部との間の重なり部分の面積の和が、前記ドレイン電極が形成されるべき基板の領域と前記ゲート電極遮光部との間の重なり部分の面積に等しい、薄膜トランジスタ製造用のマスク。
57. 薄膜トランジスタのソース電極とソースラインとが形成されるべき基板の領域に対向するソース遮光部、
    前記薄膜トランジスタのドレイン電極が形成されるべき基板の領域に対向するドレイン遮光部、及び、
    前記ソース遮光部と前記ドレイン遮光部との間に挟まれた半透過部、
    を備えたマスクであり、
    前記ソース遮光部が、前記ドレイン遮光部よりも幅が狭い第１の突出部と第２の突出部、及びそれらの間を接続している接続部、を備え、
    前記マスクを前記基板に重ねたとき、前記第１の突出部、前記第２の突出部、及び前記接続部のそれぞれと前記薄膜トランジスタのゲート電極との間の重なり部分の面積の和が、前記ゲート電極と前記ドレイン遮光部との間の重なり部分の面積に等しい、薄膜トランジスタ基板製造用のマスク。

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