JP2009123732A - 半導体装置の製造方法、電気光学装置の製造方法 - Google Patents

Abstract

【課題】段差状のレジスト膜の厚みを高精度に形成することができる半導体装置の製造方法、電気光学装置の製造方法を提供する。
【解決手段】液晶装置の製造方法は、第１基板上に多結晶シリコンからなる半導体膜を形成し、半導体膜上にレジスト膜を成膜する。そして、レジスト膜をハーフトーンマスクを用いて段差状にパターニングする。具体的には、露光光に単一波長を用いて、入射光と反射光との干渉によって得られた波線状の干渉光を利用する。これにより、特に、段差部分の厚みが均一となったレジスト膜を得ることができる。そして、このレジスト膜の段差部分を利用して、例えば、半導体膜のソース領域とドレイン領域とに不純物を注入する。
【選択図】図４

Description

本発明は、多階調マスクを用いて半導体装置を製造する半導体装置の製造方法、電気光学装置の製造方法に関する。

上記した半導体装置の製造方法は、例えば、基板上に半導体膜を形成し、その上にレジスト膜を形成する。次に、特許文献１に記載のように、半透過領域及び遮光領域を有する多階調マスクを用いて、薄い部分と厚い部分とを有する段差状のレジスト膜を形成する。具体的には、多階調マスクを介して、レジスト膜を露光する光の強さを領域によって変えている。そして、形成された段差状の部分を利用して、多結晶シリコンからなる半導体膜のソース領域とドレイン領域とに不純物を注入する。

また、段差状のレジスト膜をマスクとして、例えば、特許文献２に記載のように、アモルファスシリコンからなる半導体膜及び金属膜をエッチングしたり、段差部分を利用して、金属膜のソース領域とドレイン領域とを分離したりすることもできる。レジスト膜を露光する露光光は、例えば、混合波長が用いられる。

特開２００６−５４４２４号公報 特開２００５−２２８８２６号公報

しかしながら、露光光に混合波長を用いるので、レジスト膜に入射した入射光と、その下に形成された膜に反射した反射光との干渉が乱れ、光強度の変化に対するレジスト膜の厚みの変化量が大きくなる。これにより、特に、段差状のレジスト膜のうち半透過領域にある薄いレジスト膜を形成する際、均一及び所望の厚みに形成できない。つまり、厚みの制御が難しい。その結果、多結晶シリコンの半導体膜であれば、上記した段差状のレジスト膜を用いて半導体膜に不純物を注入した際、正規の量の不純物が注入できず、例えば、液晶ディスプレイの表示特性が劣化するという問題がある。

加えて、アモルファスシリコンの場合であれば、金属膜をエッチングしきれずにリーク電流が流れてしまったり、半導体膜をエッチングしすぎてオープンの状態になってしまったりするという問題がある。

本発明は、上記課題の少なくとも一部を解決するためになされたものであり、以下の形態又は適用例として実現することが可能である。

［適用例１］本適用例に係る半導体装置の製造方法は、基板上に第１屈折率を有する被処理膜を形成する工程と、前記被処理膜上に前記第１屈折率と異なる第２屈折率を有するレジスト膜の前駆体を形成する工程と、前記レジスト膜の前駆体に多階調マスクを介して単一波長の露光光を照射する工程と、前記レジスト膜を現像して段差状のレジスト膜を形成する工程と、前記レジスト膜を介して前記被処理膜に処理を施す工程と、を有することを特徴とする。

この方法によれば、単一波長の露光光を用いてレジスト膜（前駆体）を露光するので、レジスト膜中において、光入射側から入射した入射光と被処理膜の表面に反射した反射光とによって、乱れの少ない（位相の揃った）干渉が発生する。これにより、レジスト中に定在波が生じ、更に、光入射側から順に光強度が減衰する露光光を作ることが可能となり、光の強度変化に対するレジスト膜の厚みの変化量を段階的かつ緩やかにすることができる。よって、多階調マスクを介して、光強度がばらつきやすい半透過領域を露光した場合であっても、干渉によって光の強度が段階的に弱くなる部分（膜厚の閾値を設定しやすい部分）に、所望のレジスト膜の厚みを設定することにより、レジスト膜の厚みがばらつくことを抑えることができる。これにより、例えば、レジスト膜の段差を利用して被処理膜（例えば、半導体膜）に不純物を注入した場合、薄いレジスト膜の部分を介して所定量の不純物を注入することができ、半導体装置の特性が劣化することを抑えることができる。

［適用例２］上記適用例に係る半導体装置の製造方法において、前記処理を施す工程は、前記レジスト膜を用いたエッチング処理及び不純物注入処理の少なくとも一つであることが好ましい。

この方法によれば、段差状のレジスト膜の厚み（特に薄い部分のレジスト膜）を均一に形成することが可能となるので、被処理膜（例えば、半導体膜）に正規の量の不純物を注入することができると共に、被処理膜を正規の形状にエッチング（例えば、ソース領域とドレイン領域との分離）することができる。これにより、半導体装置の特性が劣化することを抑えることができる。

［適用例３］上記適用例に係る半導体装置の製造方法において、前記被処理膜は、多結晶シリコンからなり、前記レジスト膜を形成した後、前記レジスト膜をマスクとして前記被処理膜にエッチング処理を施す工程と、前記レジスト膜を介して前記被処理膜のソース領域及びドレイン領域に不純物を注入する工程と、を有することが好ましい。

この方法によれば、レジスト膜の厚みを均一に形成することが可能となるので、レジスト膜の薄い部分を介して被処理膜（例えば、半導体膜）に不純物を注入した際、正規の量の不純物を注入することができる。これにより、半導体装置の特性が劣化することを抑えることができる。

［適用例４］上記適用例に係る半導体装置の製造方法において、前記被処理膜は、アモルファスシリコンからなり、前記レジスト膜を形成した後、前記レジスト膜をマスクとして前記被処理膜にエッチング処理を施してソース領域とドレイン領域とを分離する工程と、を有することが好ましい。

この方法によれば、レジスト膜の厚みを均一に形成することが可能となるので、レジスト膜を用いて被処理膜をエッチングしたり、レジスト膜の薄い部分を用いて、ソース領域とドレイン領域とを分離したりすることができる。

［適用例５］上記適用例に係る半導体装置の製造方法において、前記レジスト膜の吸収波長領域において、最大ピークを除くピークが最大ピーク強度の１／１０以下であることが好ましい。

この方法によれば、露光光において、最大ピーク値を除くピーク値が最大ピーク値の１／１０以下なので、単一波長に悪影響を与えることを防ぐことが可能となり、位相差の乱れを抑えることができる。

［適用例６］上記適用例に係る半導体装置の製造方法において、前記最大ピークの半値幅は、前記単一波長の１／１０以下であることが好ましい。

この方法によれば、様々な波長が混ざることを抑え、干渉の起伏が大きくはっきりした（ぼやけの少ない）波線状の露光光（干渉光）を得ることができる。

［適用例７］上記適用例に係る半導体装置の製造方法において、前記単一波長は、超高圧水銀ランプのｇ線、ｈ線、ｉ線、エキシマレーザであるＸｅＣｌ、ＡｒＦ、ＫｒＦ、Ｆ₂のいずれか一つであることが好ましい。

この方法によれば、上記した単一波長を用いてレジスト膜を露光することにより、膜厚の均一な段差状のレジスト膜を形成することができ、半導体装置の特性が劣化することを抑えることができる。

［適用例８］上記適用例に係る半導体装置の製造方法において、前記単一波長は、超高圧水銀ランプのｇ線、ｈ線、ｉ線、エキシマレーザであるＸｅＣｌ、ＡｒＦ、ＫｒＦ、Ｆ₂の少なくとも二つの中から波長カットフィルタを介して一つにしたものであることが好ましい。

この方法によれば、上記した単一波長を用いてレジスト膜を露光することにより、膜厚の均一な段差状のレジスト膜を形成することができ、半導体装置の特性が劣化することを抑えることができる。

［適用例９］本適用例に係る電気光学装置の製造方法は、上記したいずれか一項に記載の半導体装置の製造方法を含むことを特徴とする。

この方法によれば、例えば、表示特性の劣化が抑えられた電気光学装置を提供することができる。

（第１実施形態）
図１は、電気光学装置としての液晶装置の電気的な構成を示す等価回路図である。以下、液晶装置の電気的な構成を、図１を参照しながら説明する。なお、本実施形態の液晶装置は、スイッチング素子としてＴＦＴ（Thin Film Transistor）素子を用いたアクティブマトリクス型の透過型液晶装置を例に説明する。

図１に示すように、液晶装置１１は、複数の画素領域１２を有し、各画素領域１２には、それぞれ画素電極１３と、ＴＦＴ素子１４とが形成されている。

ＴＦＴ素子１４は、上記したように、画素電極１３へ通電制御を行うスイッチング素子である。ＴＦＴ素子１４のソース側には、データ線１５ａが電気的に接続されている。各データ線１５ａには、例えば、データ線駆動回路（図示せず）から画像信号Ｓ１，Ｓ２，…，Ｓｎが供給されるようになっている。

また、ＴＦＴ素子１４のゲート側には、走査線１６ａが電気的に接続されている。走査線１６ａには、例えば、走査線駆動回路（図示せず）から所定のタイミングでパルス的に走査信号Ｇ１，Ｇ２，…，Ｇｍが供給されるようになっている。また、ＴＦＴ素子１４のドレイン側には、画素電極１３が電気的に接続されている。

走査線１６ａから供給された走査信号Ｇ１，Ｇ２，…，Ｇｍにより、スイッチング素子であるＴＦＴ素子１４が一定期間だけオン状態となることで、データ線１５ａから供給された画像信号Ｓ１，Ｓ２，…，Ｓｎが、画素電極１３を介して画素領域１２に所定のタイミングで書き込まれるようになっている。

画素領域１２に書き込まれた所定レベルの画像信号Ｓ１，Ｓ２，…，Ｓｎは、画素電極１３と共通電極５２（図３参照）との間で形成される液晶容量で一定期間保持される。なお、保持された画像信号Ｓ１，Ｓ２，…，Ｓｎがリークするのを防止するために、画素電極１３と容量線１６ｂとの間に蓄積容量１７が形成されている。

このように、液晶に電圧信号が印加されると、印加された電圧レベルにより、液晶分子の配向状態が変化する。これにより、液晶に入射した光が変調されて、画像光が生成されるようになっている。

図２は、画素領域の構造を示す模式平面図である。以下、画素領域の構造を、図２を参照しながら説明する。

図２に示す画素領域１２には、矩形状の画素電極１３が複数、マトリクス状に設けられている。また、画素領域１２は、各画素電極１３の縦横の境界に沿って、データ線１５ａ、走査線１６ａ及び容量線１６ｂが設けられている。

データ線１５ａと走査線１６ａとの交差部近傍には、ＴＦＴ素子１４が形成されている。また、ＴＦＴ素子１４は、データ線１５ａ及び画素電極１３と電気的に接続されている。

データ線１５ａは、ＴＦＴ素子１４を構成する多結晶シリコンからなる被処理膜としての半導体膜２１のうちソース領域２２に、コンタクトホール２３を介して電気的に接続されている。

画素電極１３は、半導体膜２１のうちドレイン領域２４に、コンタクトホール２５、ドレイン配線１５ｂ、コンタクトホール２６を介して、電気的に接続されている。

走査線１６ａの一部は、半導体膜２１のうちチャネル領域２７に対向するように拡幅されており、ＴＦＴ素子１４のゲート電極として機能する。以下、走査線１６ａにおけるゲート電極として機能する部分を、「ゲート電極２８」と称する。

また、ＴＦＴ素子１４を構成する半導体膜２１の一部は、容量線１６ｂと対向する部分にまで延設されている。この延設された延設部分２９を下電極、容量線１６ｂの一部を上電極とする蓄積容量１７として機能する。

図３は、液晶装置の構造を示す模式断面図である。詳しくは、図２に示す画素領域のＡ−Ａ'断面に沿う模式断面図である。以下、液晶装置の構造を、図３を参照しながら説明する。なお、図３に示す液晶装置は、図示上側が視認側（観察者側）、図示下側が光入射側である場合を示している。

図３に示す液晶装置１１は、素子基板３１と、対向基板３２と、素子基板３１と対向基板３２との間に挟持された液晶層３３とを有する。

素子基板３１は、ガラス等の透光性材料からなる基板としての第１基板３４と、第１基板３４の液晶層３３側に形成されたＴＦＴ素子１４と、その液晶層３３側に形成された画素電極１３及び第１配向膜３５と、を主体に構成されている。

具体的には、第１基板３４上（液晶層３３側）に、シリコン酸化膜等からなる下地保護膜（緩衝膜）３６が形成されており、下地保護膜３６上には、多結晶シリコンからなる半導体膜２１が所定のパターンで形成されている。なお、半導体膜２１の形成は、後述するレジスト膜６１（図６参照）を用いて形成される。半導体膜２１上には、シリコン酸化膜等からなるゲート絶縁膜３７が形成されており、このゲート絶縁膜３７上には、走査線１６ａ（ゲート電極２８）が形成されている。

ゲート電極２８の側面は、例えば、ゲート絶縁膜３７の表面に対してテーパー状となっている。また、半導体膜２１のうち、ゲート絶縁膜３７を介してゲート電極２８と対向する領域が、ゲート電極２８からの電界によりチャネルが形成されるチャネル領域２７となっている。

半導体膜２１において、チャネル領域２７の一方側（図示左側）には、ソース領域２２が形成され、他方側（図示右側）にはドレイン領域２４が形成されている。そして、ゲート電極２８、ゲート絶縁膜３７、後述するデータ線１５ａ、ドレイン配線１５ｂ、半導体膜２１のソース領域２２、チャネル領域２７、ドレイン領域２４等により、画素スイッチング用のＴＦＴ素子１４が構成されている。

画素スイッチング用のＴＦＴ素子１４は、ＬＤＤ構造を有するものとなっている。詳述すると、ソース領域２２には、不純物濃度が相対的に高いソース側高濃度領域２２と、相対的に低いソース側低濃度領域３８（ＬＤＤ領域）とが形成されている。ドレイン領域２４には、不純物濃度が相対的に高いドレイン側高濃度領域２４と、相対的に低いドレイン側低濃度領域３９（ＬＤＤ領域）が形成されている。

また、走査線１６ａ（ゲート電極２８）等が形成された第１基板３４上には、シリコン酸化膜等からなる第１層間絶縁膜４１が形成されており、この第１層間絶縁膜４１上に、データ線１５ａ及びドレイン配線１５ｂが形成されている。データ線１５ａは、第１層間絶縁膜４１に形成されたコンタクトホール２３を介して、半導体膜２１のソース側高濃度領域２２に電気的に接続されている。ドレイン配線１５ｂは、第１層間絶縁膜４１に形成されたコンタクトホール２６を介して、半導体膜２１のドレイン側高濃度領域２４に電気的に接続されている。

また、データ線１５ａ、ドレイン配線１５ｂが形成された第１層間絶縁膜４１上には、シリコン窒化膜等からなる第２層間絶縁膜４２が形成されており、第２層間絶縁膜４２上に、画素電極１３が形成されている。画素電極１３は、インジウム錫酸化物（ＩＴＯ）等の透明導電性材料からなり、第２層間絶縁膜４２に形成されたコンタクトホール２５を介して、ドレイン配線１５ｂに電気的に接続されている。画素電極１３上には、液晶層３３内の液晶分子の配列を制御するための第１配向膜３５が形成されている。

また、半導体膜２１のドレイン側高濃度領域２４からの延設部分２９（下電極）に対して、ゲート絶縁膜３７と一体形成された絶縁膜（誘電体膜）を介して、走査線１６ａと同層に形成された容量線１６ｂが上電極として対向配置されており、これら延設部分２９と容量線１６ｂにより蓄積容量１７が形成されている。

一方、対向基板３２は、ガラス等の透光性材料からなる第２基板５１と、その液晶層３３側表面に形成された共通電極５２と、第２配向膜５３と、を主体として構成されている。

具体的には、第２基板５１の液晶層３３側表面に、液晶装置１１に太陽光等の入射した光が、少なくとも、半導体膜２１のチャネル領域２７及び低濃度領域３８，３９に入射することを防止するための遮光膜５４、各画素に色表示をするためのカラーフィルタ（図示せず）が形成されている。また、遮光膜５４が形成された第２基板５１上には、その略全面に渡って、ＩＴＯ等からなる共通電極５２が形成されている。共通電極５２上（液晶層３３側）には、液晶層３３内の液晶分子の配列を制御するための第２配向膜５３が形成されている。

以上のような液晶装置１１において、半導体膜２１及び金属膜のパターンニング、半導体膜２１への不純物の注入の際に用いられる段差状のレジスト膜６１について、以下に説明する。

図４は、露光光に単一波長を用いた場合の光の強度とレジスト膜の深さとの関係を示すグラフである。以下、図４を参照しながら、段差状のレジスト膜を形成する際に用いる露光光の光強度とレジスト膜の深さとの関係について説明する。

図４に示すグラフの横軸は、レジスト膜６１を露光する光強度であり、図示右側にいくに従って光の強度が強くなることを示す。縦軸はレジスト膜６１の深さ（厚み）であり、図示上側がレジスト膜６１の表面であり、図示下側にいくに従って深くなることを示す。

Ａ線は、レジスト膜６１に入射した入射光を示している。Ｂ線は、入射光がレジスト膜６１の下側にある膜（例えば、半導体膜２１）の表面で反射した反射光を示している。Ｃ線は、単一波長の入射光と反射光とが干渉し合った状態を示している。Ｄ線は、従来の混合波長の場合であり、干渉が乱れた連続光となっている状態を示している。

ここで用いる単一波長は、例えば、３６５ｎｍ（ｉ線）である。混合波長から特定の単一波長を取り出す方法としては、例えば、波長カットフィルタ等が用いられる。また、半値幅は、単一波長が３６５ｎｍである場合、その１／１０以下である、例えば３６．５ｎｍ以下であることが好ましい。また、単一波長として、最大ピーク値を除くピーク値は、最大ピーク値の１／１０以下である。すなわち、波長の半波長分がレジスト膜６１の厚みの変化量となるので、変化量として悪影響を受けない単一波長が必要となる。

次に、レジスト膜６１について説明する。レジスト膜６１の屈折率（第２屈折率）は、１．７４であり、このレジスト膜６１と半導体膜２１（図６参照）の屈折率（第１屈折率）が異なることによって、半導体膜２１で反射が起きる。

また、ここで用いられるレジスト膜６１は、ポジ型であり、例えば、レジスト膜６１に照射された光の強度によってレジスト膜６１が溶解し、現像によって溶解した部分が除去される。つまり、設定した光強度の閾値を境に、強い光強度で照射されたレジスト膜６１の部分が現像によって除去され、弱い光強度で照射されたレジスト膜６１の部分が現像されずに残る。

このような条件下において、レジスト膜６１に入射した単一波長の入射光（Ａ線）は、レジスト膜６１の下側に進むに従い、減衰係数が加わって光の強度が低下していく。この入射光の何割かが半導体膜２１の表面で反射すると、入射光と反射光とが干渉し合いながらレジスト膜６１の表面に戻っていくと共に吸収される（波線状のＣ線）。反射光のみをみた場合、Ｂ線のように、減衰係数が加わって光の強度が低下しながら、レジスト膜６１の表面に戻っていく。

レジスト膜６１の上方（図示上側）から光を当てるので、全体に見てレジスト膜６１の上側が光強度が強く、下側になるに従って光強度が弱くなっていく。露光光は、半導体膜２１の表面反射によって、入射光の強度に反射光の強度が足された光強度となると共に、干渉によって位相の揃った波線状の光強度となる。つまり、露光光は、光の干渉によって強弱をつけながら、レジスト膜６１の中に定在波として現れる。また、単一波長の露光光は、レジスト膜６１が光を吸収する材料なので、レジスト膜６１の中に吸収されていく。

Ｃ線のように、露光光の略半波長（段差状の波線の１段）が、形成されるレジスト膜６１の厚みの変化量となる。つまり、光の強度が半波長分ずれた（変化した）ときに膜厚が大きく変化し、半波長分の範囲内であればレジスト膜６１の厚みの変化量を小さくすることができる。よって、膜厚が大きく変化するまでの光の強度に幅をもたせることができる。これにより、レジスト膜６１において、ある深さ（厚み）に閾値を決めておくことにより、光の強度変化に大きな影響を受けることなく、ばらつきの少ない厚みに形成することができる。また、半波長毎にレジスト膜６１の厚みが大きく変化するので、膜厚の設定を、半波長で変わる膜厚値に合わせて閾値を設定することが好ましい。

以上のように、レジスト膜６１を露光するのに単一波長を用いるので、露光する光がＤ線のような連続光にならず、Ｃ線のように干渉を起こした波線状となる。これにより、光の強度変化に対する膜厚の変化量を、従来のＤ線の傾きＬに対して、Ｃ線の段階的に変化する緩やかな傾きＭにすることが可能となる。よって、例えば、ハーフトーンマスクを用いて、レジスト膜６１を段差状に形成する際、半透過領域を露光する光の強度にばらつきが生じた場合であっても、レジスト膜６１の厚さが大きくばらつくことを抑えることができる。

図５は、液晶装置の製造方法を工程順に示す工程図である。図６及び図７は、液晶装置の製造方法のうち、ＴＦＴ素子の製造方法を工程順に示す模式断面図である。以下、液晶装置の製造方法を、上記したレジスト膜の説明と共に図３〜図７を参照しながら説明する。なお、本実施形態の液晶装置を構成する半導体装置は、例えば、ＬＤＤ構造を有するｎチャネル型のＴＦＴである。

まず、素子基板３１の製造方法を説明する。ステップＳ１１では、ガラス基板などからなる第１基板３４上に、ＴＦＴ素子１４を形成する。具体的には、図６及び図７を参照しながら説明する。

図６（ａ）に示すように、上記した第１基板３４上に、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法等により、シリコン酸化膜等からなる下地保護膜３６を成膜する。次に、下地保護膜３６の全面に、多結晶シリコンからなる半導体膜２１を形成する。

次に、図６（ｂ）に示すように、半導体膜２１上にレジスト膜６１の前駆体としてのレジスト膜を成膜し、このレジスト膜をフォトリソグラフィ技術により所定形状にパターニングする。ここで行うフォトリソグラフィ技術は、レジスト膜に転写露光するマスクとしてハーフトーンマスク（図示せず）を使用している。また、レジスト膜は、使用する単一波長の領域（吸収波長領域）を吸収することが可能となっている。なお、延設部分２９も同時にパターンニングする。

ハーフトーンマスクは、露光装置（図示せず）から照射される露光光をマスクで完全に遮断するＸ領域と、遮断と透過との間の所定の光強度（Ｘ領域より強い光強度）に制御して露光する半透過のＹ領域とを有している。なお、露光光を完全に透過させる領域をＺ領域とする。Ｙ領域の光強度（マスク透過率）を制御する方法としては、透過率の異なる膜を用いている。Ｚ領域においては、Ｙ領域と同様に露光光に干渉が起きているものの、光強度が強いため、全てのレジスト膜の部分が除去される。

このような露光方法により、略露光前のレジスト膜６１の厚みが残ったＸ領域と、レジスト膜６１が薄く残ったＹ領域と、レジスト膜６１が全て除去されたＺ領域とを有する段差状のレジスト膜６１が形成される。

具体的には、半導体膜２１のソース側高濃度領域２２及びドレイン側高濃度領域２４に対応するレジスト膜６１の膜厚が、チャネル領域２７、ソース側低濃度領域３８、ドレイン側低濃度領域３９に対応するレジスト膜６１の膜厚よりも薄くなるように形成する。つまり、半導体膜２１に高濃度の不純物イオン注入を行った場合に、照射された高濃度の不純物イオンがレジスト膜６１を高濃度の状態で通過して注入できるような膜厚である。このようなレジスト膜６１の膜厚としては、例えば、５０ｎｍ〜２００ｎｍ程度であることが好ましい。

一方、チャネル領域２７、ソース側低濃度領域３８、ドレイン側低濃度領域３９に対応するレジスト膜６１の膜厚としては、半導体膜２１に高濃度の不純物イオン注入を行った場合に、照射された高濃度の不純物イオンをレジスト膜６１領域内で遮断し、半導体膜２１に所定濃度の不純物イオンが到達しない程度の膜厚である。このようなレジスト膜６１の膜厚としては、例えば、２００ｎｍ以上であることが好ましい。

前記高濃度領域に注入される高濃度の不純物イオン（リンイオン）は、例えば、０．１×１０¹⁵〜１０×１０¹⁵／ｃｍ²のドーズ量で注入する（不純物注入処理）。これによって、上記レジスト膜６１の膜厚が薄い領域については、上記高濃度の不純物イオンが高濃度の状態でレジスト膜６１を通過し、半導体膜２１に注入される。

次に、図６（ｃ）に示すように、段差状にパターニングされたレジスト膜６１をマスクとして、レジスト膜６１下層に形成されている半導体膜２１を所定形状にエッチング処理する。エッチング方法としては、ドライエッチング又はウエットエッチング等の各種方法が適用可能である。なお、半導体膜２１の不純物イオン注入をエッチングの後に実施する方法も好ましい。

以上により、レジスト膜６１をマスクとして、自己整合的（セルフアライメント）に半導体膜２１にソース側高濃度領域２２及びドレイン側高濃度領域２４を形成することができる。一方、上記レジスト膜６１の膜厚が厚い領域については、上記高濃度の不純物イオンがレジスト膜６１の領域内において遮断されるため、不純物イオンは半導体膜２１の領域には到達しない。このように所定濃度の不純物イオンが注入されなかった領域は、不純物が添加されない半導体膜２１から構成されるチャネル領域２７、ソース側低濃度領域３８、ドレイン側低濃度領域３９となる。

このように、レジスト膜６１を介して半導体膜２１に不純物イオンを注入する際、単一波長を用いて薄いレジスト膜６１の部分が均一な膜厚で形成されているので、ソース側高濃度領域２２及びドレイン側高濃度領域２４に、正規の量の不純物イオンを注入することが可能となり、特性を向上させることができる。

次に、図７（ａ）に示すように、半導体膜２１上に成膜されたレジスト膜６１を剥離し、半導体膜２１上を含む第１基板３４の全面に、プラズマＣＶＤ法、スパッタ法等によりゲート絶縁膜３７を形成する。その後、ゲート絶縁膜３７上にゲート電極２８となる導電膜６２を全面に形成する。

次に、図７（ｂ）に示すように、導電膜６２上の全面にレジスト膜６３を成膜し、フォトリソグラフィ技術により上記レジスト膜６３を露光及び現像処理し、所定形状にパターニングする。ここで、上記レジスト膜６３は、下層に形成されるチャネル領域２７、ソース側低濃度領域３８、ドレイン側低濃度領域３９に対応する領域幅よりも小さく、かつ、チャネル領域２７の両端部にソース側低濃度領域３８及びドレイン側低濃度領域３９が形成されるように位置合わせして形成されている。

次に、図７（ｃ）に示すように、上記所定形状にパターニングしたレジスト膜６３をマスクとして導電膜６２をエッチングし、ゲート電極２８を形成する。続けて、ゲート電極２８をマスクとして、例えば、０．１×１０¹³〜１０×１０¹³／ｃｍ²のドーズ量で低濃度の不純物イオン（リンイオン）を注入する。このようにして、半導体膜２１のチャネル領域２７の両端部に、ソース側低濃度領域３８及びドレイン側低濃度領域３９を形成する。このようにして、いわゆるＬＤＤ構造を有する半導体装置を形成する。なお、ゲート電極２８をパターンニングすると同時に、走査線１６ａ、容量線１６ｂ（いずれも図２参照）もパターンニングして形成する。以下、図５を参照しながら、液晶装置１１の製造方法を引き続き説明する。

ステップＳ１２では、データ線１５ａ及びドレイン配線１５ｂを形成する。まず、ＴＦＴ素子１４等を含むゲート絶縁膜３７上に、第１層間絶縁膜４１を形成する。そして、第１層間絶縁膜４１にコンタクトホール２３，２６を形成した後、成膜技術、フォトリソグラフィ技術及びエッチング技術を用いてデータ線１５ａ及びドレイン配線１５ｂ等を形成し、その後、それらを覆うように第２層間絶縁膜４２を形成する。

ステップＳ１３では、第２層間絶縁膜４２上に画素電極１３を形成する。具体的には、第２層間絶縁膜４２にコンタクトホール２５を形成した後、成膜技術、フォトリソグラフィ技術及びエッチング技術を用いて、第２層間絶縁膜４２上及びコンタクトホール２５の中に画素電極１３を形成する。

ステップＳ１４では、第２層間絶縁膜４２上及び画素電極１３上に第１配向膜３５を形成する。第１配向膜３５の形成方法は、配向膜材料としてのポリイミドやポリアミック酸を含む有機溶液を塗布して、溶媒成分を除去する乾燥・焼成を行う。塗布方法としては、スピンコート、スリットコート等の方法や、オフセット等の印刷法が挙げられる。その後、成膜化した第１配向膜３５に、ラビング処理を施す。

ステップＳ１５では、第１基板３４の周囲に、例えば、スクリーン印刷等によって、ギャップ材を有するシール材（図示せず）を形成する。以上により、素子基板３１が完成する。引き続いて、対向基板３２の製造方法を説明する。

ステップＳ２１では、ガラス基板等からなる第２基板５１上に共通電極５２を形成する。具体的には、まず、第２基板５１上に遮光膜５４を形成する。遮光膜５４は、例えば、成膜技術、フォトリソグラフィ技術及びエッチング技術によって形成することができる。遮光膜５４の材料としては、例えば、クロム（Ｃｒ）や酸化クロム（ＣｒＯ）、黒色顔料などを含む樹脂などが挙げられる。次に、各画素の透過領域にカラー表示を可能にするためのカラーフィルタ（図示せず）を形成する。次に、遮光膜５４を含む第２基板５１上に共通電極５２を形成する。

ステップＳ２２では、遮光膜５４上及び共通電極５２上に第２配向膜５３を形成する。第２配向膜５３の形成方法としては、上記した第１配向膜３５と同様にして形成することができる。以上により、対向基板３２が完成する。

ステップＳ３１では、素子基板３１と対向基板３２とを貼り合わせる。具体的には、例えば、素子基板３１に形成されたシール材を介して互いを貼り合わせる。この状態では、液晶が封入されていない空の構造体が形成される。

ステップＳ３２では、液晶注入口（図示せず）から構造体の内部に液晶を注入し、その後、注入口を封止する。封止には、例えば、樹脂等が用いられる。以上により、液晶装置１１が完成する。

以上詳述したように、第１実施形態の液晶装置１１によれば、以下に示す効果が得られる。

（１）第１実施形態によれば、単一波長の露光光を用いてレジスト膜６１を露光するので、レジスト膜６１中において、光入射側から入射した入射光と半導体膜２１の表面に反射した反射光とによって、乱れの少ない（位相の揃った）干渉が発生する。これにより、レジスト膜６１中に定在波が生じ、更に、光入射側から順に光強度が減衰する露光光を作ることが可能となり、光の強度変化に対するレジスト膜６１の厚みの変化量を段階的かつ緩やかにすることができる。よって、ハーフトーンマスクを介して、光強度がばらつきやすい半透過領域（Ｙ領域）を露光した場合であっても、干渉によって光の強度が段階的に弱くなる部分（膜厚の閾値を設定しやすい部分）に、所望のレジスト膜６１ａの厚みを設定することにより、レジスト膜６１ａの厚みがばらつくことを抑えることができる。これにより、例えば、この段差状のレジスト膜６１を利用して半導体膜２１に不純物を注入した場合、所定量の不純物を注入することができ、半導体装置の特性が劣化することを抑えることができる。

（２）第１実施形態によれば、レジスト膜６１の厚みが所望の厚みに形成できるので、例えば、レジスト膜６１の厚みが変わったことによるレジスト膜６１の線幅が変わることを抑えることができる。よって、例えば、ソース領域２２やドレイン領域２４を所望の大きさに形成することが可能となり、液晶装置１１の表示特性が劣化することを抑えることができる。

（第２実施形態）
図８は、第２実施形態の液晶装置の製造方法を工程順示す模式断面図である。以下、第２実施形態の液晶装置の製造方法を、図８を参照しながら説明する。

第２実施形態の液晶装置７１の製造方法は、半導体膜８１に多結晶シリコンではなくアモルファスシリコンを用いていると共に、ＴＦＴ素子８８の構造が変わっている部分が、第１実施形態と異なっている。なお、第１実施形態と同じ構成部材には同一符号を付し、ここではそれらの説明を省略又は簡略化する。また、ＴＦＴ素子８８を主体に説明するため、それ以外の部分についての説明は省略する。

まず、図８（ａ）に示すように、第１基板７４上にゲート電極７５を形成する。具体的には、第１基板７４上にゲート電極７５となる導電膜を全面に形成する。その後、導電膜上にレジスト膜（図示せず）を成膜し、所定形状にパターンニングする。次に、レジスト膜をマスクとして導電膜をエッチングして、ゲート電極７５を形成する。

次に、ゲート電極７５及び第１基板７４上の全面に、ゲート絶縁膜７６を形成する。その後、ゲート絶縁膜７６上に、アモルファスシリコン（ａ−Ｓｉ）からなる半導体膜８１と、半導体膜８１に高濃度の不純物が注入された高濃度不純物半導体膜８２と、ソース・ドレイン用の金属膜８３とを成膜する。次に、金属膜８３上の全面にレジスト膜８４を成膜する。

その後、第１実施形態で用いたような、露光光をマスクで完全に遮断するＸ領域と、遮断と透過との間の光強度に制御して露光する半透過のＹ領域と、を有するハーフトーンマスクを用いてレジスト膜８４を露光及び現像処理し、段差状及び所定形状に形成する。また、露光光には、単一波長を用いる。これにより、露光光を完全に透過するＺ領域のレジスト膜８４は無くなり、略露光前のレジスト膜８４の厚みが残ったＸ領域と、レジスト膜８４が薄く残ったＹ領域と、を有する段差状のレジスト膜８４が形成される。

次に、図８（ｂ）に示すように、ドライエッチング又はウエットエッチングにより、レジスト膜８４をマスクとして金属膜８３をパターニングする。その後、同様にして、高濃度不純物半導体膜８２と半導体膜８１とをパターンニングする。

なお、このパターンニングの際、レジスト膜８４の一部も一緒にエッチングされる。具体的には、薄い部分のレジスト膜８４（Ｙ領域）は除去され、厚い部分のレジスト膜８４は残存させる。

次に、図８（ｃ）に示すように、レジスト膜８４をマスクとして、金属膜８３、高濃度不純物半導体膜８２、半導体膜８１をパターンニングする。このとき、半導体膜８１の一部の膜厚が、例えば、８０％程度残存するようにエッチングを行い、チャネル領域８５を形成する。この後、レジスト膜８４を除去すれば、ソース電極８６とドレイン電極８７とが形成されたＴＦＴ素子８８が完成する。

このように、レジスト膜８４を介してパターンニングする際、単一波長を用いて薄いレジスト膜８４の部分が均一及び所定の膜厚で形成されているので、従来のように、半導体膜８１を除去し過ぎて分離（オープン）してしまったり、逆に高濃度不純物半導体膜８２と、ソース・ドレイン用の金属膜８３を除去できずにリーク電流が流れてしまったりすることを防ぐことができる。

以上詳述したように、第２実施形態の液晶装置７１によれば、上記した第１実施形態の（１）、（２）の効果に加えて、以下に示す効果が得られる。

（３）第２実施形態によれば、単一波長の露光光を用いるので、段差状のレジスト膜８４の厚みを各領域毎均一に形成することが可能となる。これにより、この段差状のレジスト膜８４を用いて、金属膜８３、高濃度不純物半導体膜８２、半導体膜８１をエッチングした場合、半導体膜８１の所望の深さまでエッチングすることが可能となり、ソース電極８６とドレイン電極８７とを分離させることができる。その結果、液晶装置７１の特性が劣化することを抑えることができる。

なお、実施形態は上記に限定されず、以下のような形態で実施することもできる。

（変形例１）
上記したように、単一波長は、３６５ｎｍのｉ線に限定されず、例えば、ｈ線（４０５ｎｍ）、ｇ線（４３６ｎｍ）等の超高圧水銀ランプを用いるようにしてもよい。また、ＸｅＣｌ（３０８ｎｍ）、ＫｒＦ（２４８ｎｍ）、ＡｒＦ（１９３ｎｍ）、Ｆ₂（１５７ｎｍ）等のエキシマレーザを用いるようにしてもよい。

（変形例２）
上記したように、マスクはハーフトーンマスクに限定されず、多階調マスクであればよく、例えば、スリット部を有するスリットマスク（グレイトーンマスク）でもよい。

第１実施形態に係る液晶装置の電気的な構成を示す等価回路図。 画素領域の構造を示す模式平面図。 液晶装置の構造を示す模式断面図。 光の強度とレジスト膜の深さとの関係を示すグラフ。 液晶装置の製造方法を工程順に示す工程図。 液晶装置の製造方法のうちＴＦＴ素子の製造方法を工程順に示す模式断面図。 液晶装置の製造方法のうちＴＦＴ素子の製造方法を工程順に示す模式断面図。 第２実施形態に係る液晶装置の製造方法のうちＴＦＴ素子の製造方法を工程順に示す模式断面図。

符号の説明

１１…電気光学装置としての液晶装置、１２…画素領域、１３…画素電極、１４…ＴＦＴ素子、１５ａ…データ線、１５ｂ…ドレイン配線、１６ａ…走査線、１６ｂ…容量線、１７…蓄積容量、２１…被処理膜としての半導体膜、２２…ソース領域、２３…コンタクトホール、２４…ドレイン領域、２５…コンタクトホール、２６…コンタクトホール、２７…チャネル領域、２８…ゲート電極、２９…延設部分、３１…素子基板、３２…対向基板、３３…液晶層、３４…基板としての第１基板、３５…第１配向膜、３６…下地保護膜、３７…ゲート絶縁膜、３８…ソース側低濃度領域、３９…ドレイン側低濃度領域、４１…第１層間絶縁膜、４２…第２層間絶縁膜、５１…第２基板、５２…共通電極、５３…第２配向膜、５４…遮光膜、６１，６１ａ…レジスト膜、６２…導電膜、６３…レジスト膜、７１…液晶装置、７４…第１基板、７５…ゲート電極、７６…ゲート絶縁膜、８１…半導体膜、８２…高濃度不純物半導体膜、８３…金属膜、８４…レジスト膜、８５…チャネル領域、８６…ソース電極、８７…ドレイン電極、８８…ＴＦＴ素子。

Claims (9)

1. 基板上に第１屈折率を有する被処理膜を形成する工程と、
   前記被処理膜上に前記第１屈折率と異なる第２屈折率を有するレジスト膜の前駆体を形成する工程と、
   前記レジスト膜の前駆体に多階調マスクを介して単一波長の露光光を照射する工程と、
   前記レジスト膜を現像して段差状のレジスト膜を形成する工程と、
   前記レジスト膜を介して前記被処理膜に処理を施す工程と、
   を有することを特徴とする半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造装置であって、
   前記処理を施す工程は、前記レジスト膜を用いたエッチング処理及び不純物注入処理の少なくとも一つであることを特徴とする半導体装置の製造方法。
3. 請求項１に記載の半導体装置の製造方法であって、
   前記被処理膜は、多結晶シリコンからなり、
   前記レジスト膜を形成した後、前記レジスト膜をマスクとして前記被処理膜にエッチング処理を施す工程と、
   前記レジスト膜を介して前記被処理膜のソース領域及びドレイン領域に不純物を注入する工程と、
   を有することを特徴とする半導体装置の製造方法。
4. 請求項１に記載の半導体装置の製造方法であって、
   前記被処理膜は、アモルファスシリコンからなり、
   前記レジスト膜を形成した後、前記レジスト膜をマスクとして前記被処理膜にエッチング処理を施してソース領域とドレイン領域とを分離する工程と、
   を有することを特徴とする半導体装置の製造方法。
5. 請求項１乃至請求項４のいずれか一項に記載の半導体装置の製造方法であって、
   前記レジスト膜の吸収波長領域において、最大ピークを除くピークが最大ピーク強度の１／１０以下であることを特徴とする半導体装置の製造方法。
6. 請求項５に記載の半導体装置の製造方法であって、
   前記最大ピークの半値幅は、前記単一波長の１／１０以下であることを特徴とする半導体装置の製造方法。
7. 請求項１乃至請求項６のいずれか一項に記載の半導体装置の製造方法であって、
   前記単一波長は、超高圧水銀ランプのｇ線、ｈ線、ｉ線、エキシマレーザであるＸｅＣｌ、ＡｒＦ、ＫｒＦ、Ｆ₂のいずれか一つであることを特徴とする半導体装置の製造方法。
8. 請求項１乃至請求項７のいずれか一項に記載の半導体装置の製造方法であって、
   前記単一波長は、超高圧水銀ランプのｇ線、ｈ線、ｉ線、エキシマレーザであるＸｅＣｌ、ＡｒＦ、ＫｒＦ、Ｆ₂の少なくとも二つの中から波長カットフィルタを介して一つにしたものであることを特徴とする半導体装置の製造方法。
9. 請求項１乃至請求項８のいずれか一項に記載の半導体装置の製造方法を含むことを特徴とする電気光学装置の製造方法。

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