JP2007173349A - 光半導体素子およびその製造方法 - Google Patents

Abstract

【課題】Ｉｎを含む受光層や発光層等の能動層の劣化を抑制しながら、良好な結晶性を有するｎ型半導体層を形成することが可能な光半導体素子およびその製造方法を提供する。
【解決手段】この半導体レーザ素子（光半導体素子）は、実質的にＩｎを含まないｐ型キャリアブロック層１０９と、ｐ型キャリアブロック層１０９のＧａ極性面（ＩＩＩ族極性面）上に形成され、Ｉｎを含む活性層１０７ｃと、Ｉｎを含む活性層１０７ｃの表面上に形成され、活性層１０７ｃのＩｎ組成比よりも低いＩｎ組成比を有するＩｎを含むｎ型クラッド層１０６とを備えている。
【選択図】図３

Description

本発明は、光半導体素子およびその製造方法に関し、特に、ｐ型半導体層の成長後にｐ型半導体層の成長温度よりも低い成長温度でｎ型半導体層を成長させることによって形成された光半導体素子およびその製造方法に関する。

従来、受光層におけるＩｎの組成分離を抑制するために、良質の層を得るためには高い温度を必要とするｐ型半導体層を先に形成し、その後、Ｉｎを含む受光層を成長させることによって得られた半導体受光素子およびその製造方法が知られている（たとえば、特許文献１参照）。

図３１および図３２は、上記特許文献１に記載された従来の半導体受光素子の製造方法を説明するための断面図である。従来の半導体受光素子の製造方法では、図３１に示すように、有機金属気相エピタキシャル（ＭＯＶＰＥ）法を用いて、基板温度を約５００℃に保持した状態で、サファイア基板５１５の（０００１）面上に、ＧａＮバッファ層５１６を成長させる。その後、基板温度を約１０３０℃に変えて、ＧａＮバッファ層５１６上に、アンドープのＧａＮ層５１７を成長させる。次に、ＧａＮ層５１７上に、Ｍｇがドープされたｐ型Ａｌ_０．２５Ｇａ_０．７５Ｎからなる第１ｐ型コンタクト層５０１、ＭｇがドープされたＡｌ_０．２５Ｇａ_０．７５Ｎからなる第２ｐ型コンタクト層５０２、Ｍｇがドープされたｐ型ＧａＮ層５０３を順次成長させる。

続いて、基板温度を約８００℃に下げて、ＧａＮ層５０３上に、アンドープのＩｎ_０．１３Ｇａ_０．８７Ｎからなる受光層５０４を成長させる。次に、受光層５０４上に、アンドープのＧａＮ層５０５を成長させる。

次に、基板温度を約８２０℃に保持した状態で、ＧａＮ層５０５上に、Ｓｉがドープされたｎ型Ａｌ_０．１Ｇａ_０．９Ｎからなるキャップ層（ＡｌＧａＮ層）５０６を成長させる。その後、基板温度を約９１０℃に保持した状態で、ｎ型キャップ層５０６上に、Ｓｉがドープされたｎ型ＧａＮ層５０７を成長させる。

次に、ｎ型ＧａＮ層５０７上に、ｎ型ＧａＮ層５０７側から順にＴｉ層５０８ａ、Ａｌ層５０８ｂおよびＮｉ層５０８ｃが積層されたｎ側オーミック電極５０８を形成する。次に、各層を覆うように、ＳｉＯ_２からなる保護膜５１２を形成するとともに、通常のフォトリソグラフィ技術とＲＩＥとを用いて、ｎ側オーミック電極５０８の表面に形成された保護膜５１２を、ｎ側オーミック電極５０８の表面が露出するまで除去する。次に、露出されたｎ側オーミック電極５０８上に、ｎ側オーミック電極５０８側から順に、Ｔｉ層５０９ａ、Ｐｔ層５０９ｂおよびＡｕ層５０９ｃが積層されたｎ側パッド電極５０９を形成する。

そして、ｎ側パッド電極５０９の上面上に、共晶半田５１０を用いてＣｕ−Ｗ板５１１を貼り合わせる。その後、サファイア基板５１５を除去し、露出したＧａＮバッファ層５１６およびＧａＮ層５１７を除去することにより、第１ｐ型コンタクト層５０１を露出させる。そして、窒素雰囲気中において約５００℃で約１０分間アニールすることにより、第１ｐ型コンタクト層５０１および第２ｐ型コンタクト層５０２をｐ型化する。

次に、図３２に示すように、第１ｐ型コンタクト層５０１の裏面側の一部に、ｐ側オーミック電極とｐ側パッド電極からなるｐ側電極５１３を形成する。その後、ｐ側電極５１３以外の素子の裏面および側面を覆うように、無反射とするための誘電体多層膜５１４を形成する。

特開２００３−３１８４３４号公報

しかしながら、上記特許文献１に記載された従来の半導体発光素子では、ｎ型キャップ層５０６およびｎ型ＧａＮ層５０７は、良好な結晶を得るために好ましい成長温度よりも低い成長温度で形成されるという不都合がある。すなわち、ＧａおよびＡｌは結合エネルギが大きいので、ＧａおよびＡｌを結晶成長時に充分表面拡散させるために、通常、ＡｌＧａＮおよびＧａＮは、１０００℃以上の温度で成長させる必要がある。このため、１０００℃以下の約９１０℃の成長温度でｎ型キャップ層５０６およびｎ型ＧａＮ層５０７を成長させている上記特許文献１では、良好なｎ型キャップ層５０６およびｎ型ＧａＮ層５０７を形成するのが困難であるという問題点がある。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、Ｉｎを含む受光層や発光層等の能動層の劣化を抑制しながら、良好な結晶性を有するｎ型半導体層を形成することが可能な光半導体素子およびその製造方法を提供することである。

課題を解決するための手段および発明の効果

上記目的を達成するために、この発明の第１の局面による光半導体素子は、実質的にＩｎを含まないｐ型窒化物系半導体層と、ｐ型窒化物系半導体層のＩＩＩ族極性面上に形成され、Ｉｎを含む第１窒化物系半導体層と、第１窒化物系半導体層のＩＩＩ族極性面上に形成され、第１窒化物系半導体層のＩｎ組成比よりも低いＩｎ組成比を有するＩｎを含む第２窒化物系半導体層からなるｎ型クラッド層とを備える。

この第１の局面による光半導体素子では、上記のように、Ｉｎを含む第１窒化物系半導体層を、実質的にＩｎを含まないｐ型窒化物系半導体のＩＩＩ族極性面上に形成し、Ｉｎを含む第２窒化物系半導体層からなるｎ型クラッド層を、第１窒化物系半導体層のＩＩＩ族極性面上に形成することによって、Ｉｎを含む第１窒化物系半導体層からのＩｎの脱離が抑制されるので、良好な結晶性を有する第１窒化物系半導体層を形成することができる。また、Ｉｎは、ＧａおよびＡｌに比べて結合エネルギが小さいため、Ｉｎを含む第２窒化物系半導体層からなるｎ型クラッド層は、Ｉｎを含まないＡｌＧａＮやＧａＮに比べて低い成長温度でも、結晶成長時に表面拡散し易いので、ｎ型クラッド層にＩｎを含むように構成することによって、良好な結晶性を有するｎ型クラッド層を得ることができる。加えて、Ｉｎを含む第２窒化物系半導体層からなるｎ型クラッド層は、Ｉｎを含まないＡｌＧａＮやＧａＮに比べて、低い成長温度で成長させることができるので、第１窒化物系半導体層からのＩｎの脱離を抑制することができる。その結果、第１窒化物系半導体層の結晶性が良好に保たれる。さらに、第１窒化物系半導体層とｎ型クラッド層とをいずれもＩｎを含む窒化物系半導体層から成形することによって、第１窒化物系半導体層とｎ型クラッド層との結晶格子の不整合を小さくすることができるので、結晶格子の不整合に起因する結晶性の低下を抑制することができる。その結果、良好な結晶性を有するｎ型クラッド層を得ることができる。以上のように、本発明によれば、良好な結晶性を有する第１窒化物系半導体層およびｎ型クラッド層を含む光半導体素子を提供することができる。

上記光半導体素子において、好ましくは、第１窒化物系半導体層のＩｎ組成比は、２０％以上である。このように構成すれば、素子特性の低下を抑制することが可能な長波長用の光半導体素子を提供することができる。特に、素子特性の低下を抑制することが可能な発振波長４５０ｎｍ以上の長波長用の光を発光する発光素子を提供することができる。

上記光半導体素子において、好ましくは、ｎ型クラッド層側を支持するための支持基板をさらに備える。このように構成すれば、その上にｐ型窒化物系半導体層が成長される成長用基板を除去することが可能となるので、成長用基板を除去することにより露出されたｐ型窒化物系半導体層の表面にｐ側電極を直接形成することができる。その結果、ｐ型窒化物系半導体層とｐ側電極との接触抵抗を小さくすることができる。

上記光半導体素子において、好ましくは、ｎ型クラッド層は、第１窒化物系半導体層のｎ側に形成された窒化物系半導体層の内、最も厚みの大きい層である。このように構成すれば、最も厚みが大きいために結晶成長に長時間を要するｎ型クラッド層を、Ｉｎを含む第２窒化物系半導体層から形成しているので、第１窒化物系半導体層のＩｎの組成分離を効果的に抑制できる。

上記光半導体素子において、好ましくは、ｎ型クラッド層は、第１窒化物系半導体層の内、最もバンドギャップの大きい層である。このように構成すれば、最もバンドギャップが大きいために結晶成長に高い温度を要するｎ型クラッド層を、Ｉｎを含む第２窒化物系半導体層から形成しているので、第１窒化物系半導体層のＩｎの組成分離を効果的に抑制できる。

この発明の第２の局面による光半導体素子の製造方法は、成長用基板上に、実質的にＩｎを含まないｐ型窒化物系半導体層を第１成長温度で成長させる工程と、ｐ型窒化物系半導体層上に、Ｉｎを含む第１窒化物系半導体層を第１成長温度よりも低い第２成長温度で成長させる工程と、第１窒化物系半導体層上に、第１窒化物系半導体層のＩｎ組成比よりも低いＩｎ組成比を有するＩｎを含む第２窒化物系半導体層からなるｎ型クラッド層を第１成長温度よりも低い第３成長温度で成長させる工程とを備える。

この第２の局面による光半導体素子の製造方法では、上記のように、Ｉｎを含む第１窒化物系半導体層を第１成長温度よりも低い第２成長温度で成長させるとともに、第１窒化物系半導体層上に、第１窒化物系半導体層のＩｎ組成比よりも低いＩｎ組成比を有するＩｎを含む第２窒化物系半導体層からなるｎ型クラッド層を第１成長温度よりも低い第３成長温度で成長させる工程を備えている。Ｉｎは、ＧａやＡｌに比べて結合エネルギが小さいため、Ｉｎを含まないＧａＮやＡｌＧａＮに比べて低い成長温度でも結晶成長時に表面拡散しやすいので、第１窒化物系半導体層およびｎ型クラッド層をＩｎを含むように構成することによって、良好な結晶性を有する窒化物系半導体層を得ることができる。このため、第１成長温度よりも低い第２成長温度および第３成長温度でも良好な結晶性を有する第１窒化物系半導体層およびｎ型クラッド層を成長させることができる。また、第１窒化物系半導体層上に、ｎ型クラッド層を成長させることによって、第１成長温度よりも低い第３成長温度でｎ型クラッド層を成長させることができるので、第１窒化物系半導体層のＩｎの組成分離を抑制することができる。その結果、第１窒化物系半導体層の特性劣化を抑制することができる。

また、第２の局面による光半導体素子の製造方法では、第１窒化物系半導体層およびｎ型クラッド層の両方にＩｎを含むように構成することによって、第１窒化物系半導体層とｎ型クラッド層との間の結晶格子の不整合を小さくすることができるので、結晶格子の不整合に起因するｎ型クラッド層の結晶性の低下を抑制することができる。加えて、実質的にＩｎを含まないｐ型窒化物系半導体層を第２成長温度および第３成長温よりも高い第１成長温度で成長用基板上に形成することによって、良好な結晶性を有するｐ型窒化物系半導体層を成長するのに適した温度でｐ型窒化物系半導体層を成長させることが可能となる。このため、良好な結晶性を有するｐ型窒化物系半導体層を成長させることが可能となり、高いｐ型キャリア濃度を有するｐ型窒化物系半導体層を得ることができる。以上のように、本発明の製造方法によれば、良好な結晶性を有するｐ型窒化物系半導体層、第１窒化物系半導体層およびｎ型クラッド層を成長させることができるので、素子特性の優れた光半導体素子を製造することができる。

上記光半導体素子の製造方法において、好ましくは、ｎ型クラッド層の第３成長温度は、第１窒化物系半導体層の第２成長温度とほぼ同一の温度であるか、または、第１窒化物系半導体層の第２成長温度より低い温度である。このように構成すれば、ｎ型クラッド層を成長させる際に、第１窒化物系半導体層にＩｎの組成分離が生じるのを容易に抑制することができるので、第１窒化物系半導体層の劣化を容易に抑制することができる。

上記光半導体素子の製造方法において、好ましくは、ｐ型窒化物系半導体層を第１成長温度で成長させる工程は、ｐ型窒化物系半導体層を第１成長速度で成長させる工程を含み、ｎ型クラッド層を第３成長温度で成長させる工程は、ｎ型クラッド層を第１成長速度より遅い第２成長速度で成長させる工程を含む。このように構成すれば、ｎ型クラッド層の結晶性を良好にすることができるので、第１成長温度より低い第３成長温度でｎ型クラッド層を成長させることに起因するｎ型クラッド層の結晶性の低下を抑制することができる。

上記光半導体素子の製造方法において、好ましくは、ｎ型クラッド層を第３成長温度で成長させる工程の後に、成長用基板を除去する工程をさらに備える。このように構成すれば、成長用基板を除去することによって、ｐ側の層を露出させることができるので、ｐ型窒化物系半導体層のアクセプタをアニール等により活性化し易くすることができる。また、成長用基板を除去するようにすれば、成長用基板を除去することにより露出されたｐ型窒化物系半導体層の表面にｐ側電極を直接形成することができるので、ｐ型窒化物系半導体層とｐ側電極との接触抵抗を小さくすることができる。

以下、本発明の実施形態を図面に基づいて説明する。

（第１実施形態）
図１は、本発明の第１実施形態による半導体レーザ素子の平面図であり、図２は、図１に示した第１実施形態による半導体レーザ素子の１０００−１０００線に沿った断面図である。図３は、図１に示した第１実施形態による半導体レーザ素子の２０００−２０００線に沿った断面図である。図１〜図３を参照して、第１実施形態による半導体レーザ素子の構造について説明する。なお、第１実施形態では、本発明の光半導体素子を、半導体レーザ素子に適用した例について説明する。

第１実施形態による半導体レーザ素子では、図１および図２に示すように、支持基板１０１と半導体レーザ素子部１５０とが、半導体レーザ素子部１５０のｎ側の半導体層が支持基板１０１と対向するように半田層１０２を介して接着されている。また、第１実施形態では、半導体レーザ素子部１５０のｐ側の半導体層は、半導体レーザ素子部１５０の支持基板１０１側と反対側に形成されている。また、図１および図２に示すように、半導体レーザ素子部１５０には、劈開面からなる一対の共振器面１６０が形成されている。また、図１に示すように、半導体レーザ素子の長さＬ１は、約６００μｍであり、幅Ｗ１は、約４００μｍである。

また、図２に示すように、半導体レーザ素子部１５０の共振器面１６０の支持基板１０１側の端部近傍には、半田層１０２が存在しない領域である空隙部１７０が形成されている。この半田層１０２が存在しない領域である空隙部１７０は、図１および図２に示すように、共振器面１６０の延長線に対して、内側に約２５μｍの間隔（Ｌ２）を隔てた領域まで形成されている。

また、第１実施形態による半導体レーザ素子は、図３に示すように、半田層１０２上に、半田層１０２側から、約３μｍの厚みを有するＡｕ層と、約２０ｎｍの厚みを有するＰｔ層とからなるｎ側パッド電極１０３が形成されている。ｎ側パッド電極１０３上には、約１０ｎｍの厚みを有するＡｌからなるｎ側オーミック電極１０４が形成されている。ｎ側オーミック電極１０４上には、Ｉｎ_０．１５Ｇａ_０．８５Ｎからなるｎ型コンタクト層１０５が形成されている。

また、図２に示すように、半導体レーザ素子部１５０の支持基板１０１側には、ｎ側パッド電極１０３、ｎ側オーミック電極１０４およびｎ型コンタクト層１０５をエッチングすることにより形成された段差部１７１が形成されている。この段差部１７１により、半導体レーザ素子部１５０の共振器面１６０の支持基板１０１側の端部近傍に、半田層１０２が存在しない領域である空隙部１７０が形成されている。

また、図３に示すように、ｎ型コンタクト層１０５上には、約４００ｎｍの厚みを有するＩｎ_０．１Ｇａ_０．９Ｎからなるｎ型クラッド層１０６が形成されている。

ｎ型クラッド層１０６上の一部の領域には、約５ｎｍの厚みを有するＩｎ_０．０５Ｇａ_０．９５Ｎからなるｎ型第２クラッド層１０７ａが形成されている。ｎ型第２クラッド層１０７ａには、約１００ｎｍの厚みを有するアンドープのＩｎ_０．１５Ｇａ_０．８５Ｎからなる光ガイド層１０７ｂ形成されている。

光ガイド層１０７ｂ上には、約２０ｎｍの厚みを有するアンドープのＩｎ_０．１７Ｇａ_０．８３Ｎからなる４つの障壁層と、約３ｎｍの厚みを有するアンドープのＩｎ_０．３Ｇａ_０．７Ｎからなる３つの量子井戸層とが交互に積層された多重量子井戸（ＭＱＷ）構造を有する活性層１０７ｃが形成されている。なお、活性層１０７ｃは、本発明の「第１窒化物系半導体層」の一例である。

また、活性層１０７ｃ上には、図３に示すように、約１００ｎｍの厚みを有するアンドープのＩｎ_０．１５Ｇａ_０．８５Ｎからなる光ガイド層１０８が形成されている。光ガイド層１０８上には、約２０ｎｍの厚みを有するＡｌ_０．０５Ｇａ_０．９５Ｎからなるｐ型キャリアブロック層１０９が形成されている。ｐ型キャリアブロック層１０９上には、凸部を有するＡｌ_０．０１Ｇａ_０．９９Ｎからなるｐ型クラッド層１１０が形成されている。このｐ型クラッド層１１０の凸部の膜厚は、約４００ｎｍであり、ｐ型クラッド層１１０の凸部以外の平坦部の膜厚は、約８０ｎｍである。ｐ型クラッド層１１０の凸部の上面上には、約３μｍの厚みを有するＧａＮからなるｐ型コンタクト層１１１が形成されている。なお、ｐ型キャリアブロック層１０９、ｐ型クラッド層１１０またはｐ型コンタクト層１１１は、本発明の「ｐ型窒化物系半導体層」の一例である。そして、ｐ型クラッド層１１０の凸部と、ｐ型コンタクト層１１１とによって、電流通路となるリッジ部１１２が構成されている。このリッジ部１１２は、約１．５μｍの幅を有するとともに、ｐ型クラッド層１１０の平坦部の上面からｐ型コンタクト層１１１の上面までの約３８０ｎｍの高さを有している。また、ｐ型コンタクト層１１１上には、ｐ型コンタクト層１１１側から、約５ｎｍの厚みを有するＰｔ層と、約１００ｎｍの厚みを有するＰｄ層と、約１５０ｎｍの厚みを有するＡｕ層とからなるｐ側オーミック電極１１３が形成されている。

また、ｎ型クラッド層１０６の上面上と、ｎ型第２クラッド層１０７ａ、光ガイド層１０７ｂ、活性層１０７ｃ、光ガイド層１０８、ｐ型キャリアブロック層１０９、リッジ部１１２およびｐ側オーミック電極１１３の側面上とに、約２５０ｎｍの厚みを有するＳｉＮからなる絶縁膜１１４が形成されている。絶縁膜１１４の上面上およびｐ側オーミック電極１１３の上面上には、ｐ側オーミック電極１１３側から、約１００ｎｍの厚みを有するＴｉ層と、約１００ｎｍの厚みを有するＰｄ層と、約３０００ｎｍの厚みを有するＡｕ層とからなるｐ側パッド電極１１５が、約１２５μｍの幅（Ｗ２）で形成されている。

第１実施形態では、ｐ型キャリアブロック層１０９のＧａ極性面上に、活性層１０７ｃが形成されている。また、活性層１０７ｃとｎ型クラッド層１０６とをいずれもＩｎを含む窒化物系半導体層から成形することによって、活性層１０７ｃとｎ型クラッド層との結晶格子の不整合を小さくすることができるので、結晶格子の不整合に起因する結晶性の低下を抑制することができる。その結果、良好な結晶性を有するｎ型クラッド層１０６を得ることができる。

図４〜図１０は、図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。次に、図１、図２および図４〜図１０を参照して、第１実施形態による半導体レーザ素子の製造プロセスについて説明する。なお、図４、図５および図８および図９には、図３と同じ方向の断面が示されており、図６、図７および図１０には、図２と同じ方向の断面が示されている。

まず、図４に示すように、ＭＯＶＰＥ法を用いて、成長用基板としてのサファイア基板１１６を約６００℃の成長温度に保持した状態で、サファイア基板１１６の（０００１）面上に、約２０ｎｍの厚みを有するＧａＮからなるバッファ層１１７を成長させる。次に、サファイア基板１１６を約１０５０℃の成長温度に保持した状態で、バッファ層１１７上に、約２μｍの厚みを有するＧａＮ層１１８を約０．４ｎｍ／ｓの成長速度で成長させる。そして、サファイア基板１１６、バッファ層１１７、ＧａＮ層１１８およびマスク１１９によって、選択成長下地１２０が構成されている。

次に、ＭＯＶＰＥ法を用いて、図５に示すように、サファイア基板１１６を約１１００℃の成長温度に保持した状態で、選択成長下地１２０上に、約３μｍの厚みを有するとともに、約４×１０^１９ｃｍ^−３のＭｇがドープされた約５×１０^１７ｃｍ^−３のキャリア濃度を有するＧａＮからなるｐ型コンタクト層１１１、約４００ｎｍの厚みを有するとともに、約４×１０^１９ｃｍ^−３のＭｇがドープされた約５×１０^１７ｃｍ^−３のキャリア濃度を有するＡｌ_０．０１Ｇａ_０．９９Ｎからなるｐ型クラッド層１１０、および、約２０ｎｍの厚みを有するとともに、約４×１０^１９ｃｍ^−３のＭｇがドープされた約５×１０^１７ｃｍ^−３のキャリア濃度を有するＡｌ_０．０５Ｇａ_０．９５Ｎからなるｐ型キャリアブロック層１０９をそれぞれ約０．４ｎｍ／ｓの成長速度で順次成長させる。なお、約１１００℃の成長温度は、本発明の「第１成長温度」の一例であり、約０．４ｎｍ／ｓの成長速度は、本発明の「第１成長速度」の一例である。また、本実施形態では、ｐ型コンタクト層１１１、ｐ型クラッド層１１０およびｐ型キャリアブロック層１０９によって、ｐ型窒化物系半導体層が構成されている。

次に、サファイア基板１１６を約８００℃の成長温度に保持した状態で、ｐ型キャリアブロック層１０９上に、約１００ｎｍの厚みを有するアンドープのＩｎ_０．１５Ｇａ_０．８５Ｎからなる光ガイド層１０８、約２０ｎｍの厚みを有するアンドープのＩｎ_０．１７Ｇａ_０．８３Ｎからなる４つの障壁層と約３ｎｍの厚みを有するアンドープのＩｎ_０．３Ｇａ_０．７Ｎからなる３つの量子井戸層とによって構成されるＭＱＷ構造を有する活性層１０７ｃ、約１００ｎｍの厚みを有するアンドープのＩｎ_０．１５Ｇａ_０．８５Ｎからなる光ガイド層１０７ｂをそれぞれ約０．０４ｎｍ／ｓの成長速度で順次成長させる。なお、活性層１０７ｃの約８００℃の成長温度は、本発明の「第２成長温度」の一例である。次に、サファイア基板１１６を約８５０℃の成長温度に保持した状態で、光ガイド層１０７ｂ上にｎ型第２クラッド層１０７ａを約０．０８ｎｍ／ｓの成長速度で成長させる。次に、サファイア基板１１６を約８００℃の成長温度に保持した状態で、ｎ型クラッド層１０６およびｎ型コンタクト層１０５からなるｎ型窒化物系半導体層を約０．０８ｎｍ／ｓの成長速度で順次成長させる。なお、ｎ型窒化物系半導体層の約８００℃の成長温度は、本発明の「第３成長温度」の一例であり、約０．０８ｎｍ／ｓの成長速度は、本発明の「第２成長速度」の一例である。

ここで、ＧａＮ層１１８からｎ型コンタクト層１０５までの各層は、サファイア基板１１６側が窒素面の極性を有し、結晶成長の進む面は（０００１）Ｇａ面であり、Ｇａ極性面（ＩＩＩ族極性面）を有している。

次に、図５に示すように、真空蒸着法などを用いて、ｎ型コンタクト層１０５上に、Ａｌからなるｎ側オーミック電極１０４を形成する。そして、ｎ側オーミック電極１０４上に、ｎ側オーミック電極１０４側から、Ｐｔ層およびＡｕ層からなるｎ側パッド電極１０３を形成する。この後、図６に示すように、フォトリソグラフィ技術とドライエッチング技術とを用いて、ｎ側パッド電極１０３、ｎ側オーミック電極１０４およびｎ型コンタクト層１０５の共振器面１６０を形成する領域をエッチングにより除去することによって、凹部１７１ａを形成する。

次に、図７に示すように、支持基板１０１の半導体レーザ素子部１５０側の表面全体に半田層１０２を形成し、半導体レーザ素子部１５０のｎ側パッド電極１０３の表面に貼り合わせる。これにより、凹部１７１ａに対応する半田層１０２と半導体レーザ素子部１５０のｎ側パッド電極１０３との間の領域に、空隙部１７０が形成される。その後、成長用基板としてのサファイア基板１１６を含む選択成長下地１２０をドライエッチング技術により除去して、ｐ型コンタクト層１１１の支持基板１０１と反対側の全面を露出させる。そして、半導体レーザ素子部１５０を約８００℃に保持した状態で、Ｎ_２雰囲気中においてアニールすることにより、ｐ型窒化物系半導体層のアクセプタを活性化し、所定の正孔濃度を得る。

次に、真空蒸着法などを用いて、ｐ型コンタクト層１１１の表面上に、ｐ側オーミック電極１１３および約０．２５μｍの厚みを有するＳｉＯ_２からなる絶縁膜１１４ａを順次形成した後、約１．５μｍの幅でパターニングすることにより、図８に示されたような形状のｐ側オーミック電極１１３および絶縁膜１１４ａが得られる。また、成長用基板としてのサファイア基板１１６上に、（０００１）Ｇａ面を表面としてｐ型コンタクト層１１１などの半導体素子層が成長しているため、ｐ側オーミック電極１１３はｐ型コンタクト層１１１の（０００−１）Ｎ面に形成されている。この（０００−１）Ｎ面等のＮ極性面は、Ｇａ極性面などに比べて反応性が高いため、ｐ側オーミック電極１１３がｐ型コンタクト層１１１の窒素面に形成されている第１実施形態では、ｐ側オーミック電極１１３とｐ型コンタクト層１１１との合金化が進みやすく、良好なオーミック特性が得られやすい。

次に、半導体レーザ素子部１５０を、約２００℃に保持した状態で、図９に示すように、絶縁膜１１４ａをマスクとして、Ｃｌ_２系ガスによるドライエッチングを行うことにより、ｐ型コンタクト層１１１およびｐ型クラッド層１１０の一部を除去することによって、リッジ部１１２を形成する。このリッジ部１１２の幅は、約１．５μｍであり、ｐ型クラッド層１１０の平坦部の上面からｐ型コンタクト層１１１の上面までのリッジ部１１２の高さは、約３８０ｎｍである。次に、フォトリソグラフィ技術とドライエッチング技術とを用いて、ｎ型第２クラッド層１０７ａ、光ガイド層１０７ｂ、活性層１０７ｃ、光ガイド層１０８、ｐ型キャリアブロック層１０９およびｐ型クラッド層１１０の平坦部の一部をエッチングすることにより、ｎ型第２クラッド層１０７ａ、光ガイド層１０７ｂ、活性層１０７ｃ、光ガイド層１０８、ｐ型キャリアブロック層１０９およびｐ型クラッド層１１０を約４．５μｍの幅を有するようにパターニングする。その後、図３に示したように、ｎ型クラッド層１０６の上面、ｎ型第２クラッド層１０７ａ、光ガイド層１０７ｂおよび活性層１０７ｃの側面、光ガイド層１０８の側面、ｐ型キャリアブロック層１０９の側面およびｐ型クラッド層１１０の平坦部の側面、ｐ型クラッド層１１０の平坦部の上面、リッジ部１１２の側面および絶縁膜１１４ａの上面を覆うように、約２５０ｎｍの厚みを有するＳｉＮからなる絶縁膜１１４を形成した後、ｐ側オーミック電極１１３の表面上の絶縁膜１１４および１１４ａのみを除去する。この後、ｐ側オーミック電極１１３および絶縁膜１１４の表面上に、ｐ側オーミック電極１１３および絶縁膜１１４側から、約１００ｎｍの厚みを有するＴｉ層、約１００ｎｍの厚みを有するＰｄ層および約３０００ｎｍの厚みを有するＡｕ層からなるｐ側パッド電極１１５を形成する。

そして、図１０に示すように、支持基板１０１の主表面に対して垂直となる半導体レーザ素子部１５０の面にスクライブ溝（図示せず）を設けて、超音波により半導体レーザ素子部１５０の（１−１００）面で劈開を行う。最後に、凹部１７１ａ上に位置する支持基板１０１のみを、約４０μｍの幅（Ｌ３）でダイシングすることにより、半導体レーザ素子部１５０の素子の分割を行う。これにより、図１および図２に示した段差部１７１を有する第１実施形態による半導体レーザ素子が形成される。

上記の製造プロセスにより、活性層１０７ｃを構成する量子井戸層のＩｎ組成比を３０％の高いＩｎ組成比とした半導体レーザ素子において、従来製造が困難であった発振波長が４５０ｎｍ以上である、約５２０ｎｍの発光波長を有するレーザ光が得られた。

第１実施形態では、上記のように、ｎ型クラッド層１０６の成長温度（約８００℃）を、活性層１０７ｃの成長温度（約８００℃）とほぼ同一の温度とすることによって、ｎ型クラッド層１０６を成長させる際に、活性層１０７ｃにＩｎの組成分離が生じるのを容易に抑制することができるので、活性層１０７ｃの劣化を容易に抑制することができる。

また、第１実施形態では、ｐ型窒化物系半導体層上に、Ｉｎを含む活性層１０７ｃをｐ型窒化物系半導体層の成長温度（約１１００℃）よりも低い成長温度（約８００℃）で成長させるとともに、活性層１０７ｃ上に、活性層１０７ｃのＩｎ組成比より低いＩｎ組成比を有するｎ型第２クラッド層１０７ａおよびｎ型クラッド層１０６をｐ型窒化物系半導体層の成長温度（約１１００℃）よりも低い成長温度（約８００℃）で成長させている。ここで、Ｉｎを含む窒化物系半導体層は、Ｉｎを含まない窒化物系半導体層に比べて低い成長温度で成長させることができるので、良好な結晶性を有する活性層１０７ｃ、ｎ型第２クラッド層１０７ａおよびｎ型クラッド層１０６が得られる。なお、第１実施形態と逆の導電型の構成、すなわち、ｎ型窒化物系半導体層のＩＩＩ族極性面上に活性層が形成され、活性層の表面上にｐ型クラッド層を形成した構成では、活性層の劣化を防止するためにｐ型クラッド層を、例えば約９５０℃以下の低い成長温度で形成すると、ｐ型クラッド層を低抵抗なｐ型層にするのは困難であるため、素子抵抗が大きくなるという不都合が生じる。

また、第１実施形態では、ｐ型窒化物系半導体層を約０．４ｎｍ／ｓの成長速度で成長させ、ｎ型第２クラッド層１０７ａおよびｎ型クラッド層１０６を約０．０８ｎｍ／ｓの成長速度で成長させることによって、低い成長温度でｎ型第２クラッド層１０７ａおよびｎ型クラッド層１０６を成長させることに起因するｎ型第２クラッド層１０７ａおよびｎ型クラッド層１０６の結晶性の低下を抑制することができる。また、第１実施形態では、ｐ型窒化物系半導体層のＧａ（ＩＩＩ族）極性面上に、活性層１０７ｃを形成し、活性層１０７ｃのＧａ（ＩＩＩ族）極性面上に、ｎ型第２クラッド層１０７ａとｎ型クラッド層１０６とを形成しているので、ｐ型窒化物系半導体層のＮ極性面上に、活性層１０７ｃおよびｎ型クラッド層１０６を形成する場合と比較して、結晶性の良い層を形成することができる。

次に、本発明の効果を調べるために、異なる２つの成長条件で、ＭＱＷの井戸層のＩｎ組成を変化させた試料を作製し、それらの試料のフォトルミネッセンス（ＰＬ）を測定した。なお、本測定は、本発明の半導体レーザ素子（光半導体素子）の製造方法の効果の確認を目的に行ったものであるため、各半導体レーザ素子の成長条件は、上記第１実施形態とは若干異なる。

まず、試料の構造と作製方法について説明する。本発明に該当する条件１で作製した試料では、第１実施形態の選択成長下地層１２０上に、約１０００℃の成長温度および約０．４ｎｍ／ｓの成長速度で、ｐ型ＧａＮ層を成長させた。次に、約７５０℃の成長温度および約０．０４ｎｍ／ｓの成長速度で、ＭＱＷ活性層を成長させた。そして、ｐ型ＧａＮ層の成長温度（約１０００℃）よりも低い約９００℃の成長温度および約０．０８ｎｍ／ｓの成長速度でＩｎを含むｎ型Ｉｎ_０．１Ｇａ_０．９Ｎ層を成長させた。また、条件２の比較例の試料では、条件１と同様に作製した試料のＭＱＷ活性層の上に、約１０００℃の成長温度および約０．４ｎｍ／ｓの成長速度で、ｎ型ＧａＮ層を成長させた。

ここで、ＭＱＷ活性層は、約２０ｎｍの厚みを有するアンドープのＩｎ_ＴＧａ_１−ＴＮからなる４つの障壁層と、約３ｎｍの厚みを有するアンドープのＩｎ_ＵＧａ_１−ＵＮからなる３つの量子井戸層とが交互に積層した構造を有する。ＭＱＷ活性層として、条件１に対して以下のＡ、Ｂ、Ｄ、ＥのＩｎ組成比の試料を、条件２に対して以下のＡ、Ｂ、Ｃ、Ｄ、ＥのＩｎ組成比の試料を作製した。ＡのＭＱＷ活性層は、Ｉｎ_０．０５Ｇａ_０．９５Ｎの障壁層とＩｎ_０．１５Ｇａ_０．８５Ｎの量子井戸層とからなる。ＢのＭＱＷ活性層は、Ｉｎ_０．１Ｇａ_０．９Ｎの障壁層とＩｎ_０．２Ｇａ_０．８Ｎの量子井戸層とからなる。ＣのＭＱＷ活性層は、Ｉｎ_０．１Ｇａ_０．９Ｎの障壁層とＩｎ_０．２２Ｇａ_０．７８Ｎの量子井戸層とからなる。ＤのＭＱＷ活性層は、Ｉｎ_０．１２Ｇａ_０．８８Ｎの障壁層とＩｎ_０．２５Ｇａ_０．７５Ｎの量子井戸層とからなる。ＥのＭＱＷ活性層は、Ｉｎ_０．１７Ｇａ_０．８３Ｎの障壁層とＩｎ_０．３Ｇａ_０．７Ｎの量子井戸層とからなる。なお、これらのＩｎ組成比は、結晶成長時における設計値であり、試料における実測値ではなく、実際のＩｎ組成比は若干ばらついていると考えられる。

図１１に、本発明に相当する条件１で作製した試料と、比較例となる条件２で作製した試料とのＰＬ測定の結果を示す。図１１の横軸は、ＰＬ測定のピーク波長を示している。また、図１１の縦軸は、ＰＬ測定のピーク強度を示している。図１１に示した測定結果から、量子井戸層（活性層）のＩｎ組成比が２０％以上（Ｂ、Ｃ、Ｄ、Ｅ）であれば、４５０ｎｍ以上のピーク発光波長を有するとともに、Ｉｎ組成比２０％以上およびピーク発光波長４５０ｎｍ以上の条件で、本発明による条件１で作製した試料の方が、条件２で作製した比較例試料よりも強いピーク強度を有することが確認できた。これにより、Ｉｎの組成分離が起こりやすいＩｎ組成比２０％以上およびピーク発光波長４５０ｎｍ以上の条件において、本発明による条件１では、比較例による条件２に比べて、量子井戸層におけるＩｎ組成分離による劣化が強く抑制されたものと考えられる。

（第２実施形態）
図１２は、本発明の第２実施形態による発光ダイオード（ＬＥＤ）素子の平面図である。図１３は、図１２に示した第２実施形態によるＬＥＤ素子の３０００−３０００線に沿った断面図である。図１２および図１３を参照して、第２実施形態によるＬＥＤ素子の構造について説明する。なお、第２実施形態では、本発明の光半導体素子を、ＬＥＤ素子に適用した例について説明する。

第２実施形態によるＬＥＤ素子では、図１３に示すように、支持基板２０１とＬＥＤ素子部２５０とが、ＬＥＤ素子部２５０のｎ側の半導体層が支持基板２０１と対向するように半田層２０２を介して接着されている。また、第２実施形態では、ＬＥＤ素子部２５０のｐ側の半導体層は、ＬＥＤ素子部２５０の支持基板２０１側と反対側に形成されている。また、図１２および図１３に示すように、ＬＥＤ素子は、平面的に見て、一辺の幅Ｗ３が約４００μｍの正方形の形状を有する。

また、第２実施形態によるＬＥＤ素子は、図１３に示すように、半田層２０２上に、半田層２０２側から、上記第１実施形態と同じ構造のｎ側パッド電極２０３とｎ側オーミック電極２０４とが形成されている。すなわち、ｎ側パッド電極２０３は、半田層２０２側から、約３μｍの厚みを有するＡｕ層と、約２０ｎｍの厚みを有するＰｔ層とから構成されている。また、ｎ側オーミック電極２０４は、ｎ側パッド電極２０３上に形成されるとともに、約１０ｎｍの厚みを有するＡｌから構成されている。

ここで、第２実施形態では、ｎ側オーミック電極２０４上に、約１μｍの厚みを有するＩｎ_０．１５Ｇａ_０．８５Ｎからなるｎ型コンタクト層を兼ねるｎ型クラッド層２０５が形成されている。また、ｎ型クラッド層２０５上には、約３ｎｍの厚みを有するＩｎ_０．３５Ｇａ_０．６５Ｎからなる単一量子井戸（ＳＱＷ）構造を有する発光層２０６が形成されている。また、発光層２０６上には、約２０ｎｍの厚みを有するＡｌ_０．０５Ｇａ_０．９５Ｎからなるｐ型キャリアブロック層を兼ねるｐ型クラッド層２０７が形成されている。ｐ型クラッド層２０７上には、約３μｍの厚みを有するとともにＧａＮからなるｐ型コンタクト層２０８が形成されている。なお、発光層２０６は、本発明の「第１窒化物系半導体層」の一例であり、ｐ型クラッド層２０７は、本発明の「ｐ型窒化物系半導体層」の一例である。

また、ｐ型コンタクト層２０８上には、ｐ型コンタクト層２０８側から、約５ｎｍの厚みを有するＰｔ層と、約５ｎｍの厚みを有するＰｄ層と、約２０ｎｍの厚みを有するＡｕ層とからなるｐ側透光性オーミック電極２０９が形成されている。ｐ側透光性オーミック電極２０９の上面上の一部には、図１２に示すように、第１実施形態と同じ積層構造を有するｐ側パッド電極２１０が、平面的に見て、約１２５μｍの直径（Ｗ４）の円形で形成されている。すなわち、ｐ側パッド電極２１０は、ｐ側透光性オーミック電極２０９側から、約１００ｎｍの厚みを有するＴｉ層、約１００ｎｍの厚みを有するＰｄ層および約３０００ｎｍの厚みを有するＡｕ層から構成される。

図１４〜図１６は、図１２に示した第２実施形態によるＬＥＤ素子の製造プロセスを説明するための３０００−３０００線に沿った断面図である。次に、図１２〜図１６を参照して、第２実施形態によるＬＥＤ素子の製造プロセスについて説明する。

まず、図１４に示すように、ＭＯＶＰＥ法を用いて、サファイア基板１１６を約１１００℃の成長温度に保持した状態で、第１実施形態と同様の選択成長下地１２０上に、約３μｍの厚みを有するとともに、約５×１０^１７ｃｍ^−３のキャリア濃度を有するＭｇがドープされたＧａＮからなるｐ型コンタクト層２０８、約２０ｎｍの厚みを有するとともに、約５×１０^１７ｃｍ^−３のキャリア濃度を有するＭｇがドープされたＡｌ_０．０５Ｇａ_０．９５Ｎからなるｐ型キャリアブロック層を兼ねるｐ型クラッド層２０７をそれぞれ約０．３ｎｍ／ｓの成長速度で順次成長させる。なお、ｐ型コンタクト層２０８およびｐ型クラッド層２０７によってｐ型窒化物系半導体層が構成されている。

次に、サファイア基板１１６を約８００℃の成長温度に保持した状態で、ｐ型クラッド層２０７上に、約３ｎｍの厚みを有するとともに、約１×１０^１８ｃｍ^−３のＳｉがドープされたＩｎ_０．３５Ｇａ_０．６５ＮからなるＳＱＷ構造を有する発光層２０６、約１μｍの厚みを有するとともに、約５×１０^１８ｃｍ^−３のキャリア濃度を有するＳｉがドープされたＩｎ_０．１５Ｇａ_０．８５Ｎからなるｎ型コンタクト層を兼ねるｎ型クラッド層２０５をそれぞれ約０．０５ｎｍ／ｓの成長速度で順次成長させる。また、ＧａＮ層１１８からｎ型クラッド層２０５までの各層は、サファイア基板１１６側が窒素面の極性を有し、結晶成長の進む面は、Ｇａ極性面（ＩＩＩ族極性面）を有している。なお、ｐ型窒化物系半導体層の約１１００℃の成長温度は、本発明の「第１成長温度」の一例であり、発光層２０６およびｎ型クラッド層２０５の約８００℃の成長温度は、それぞれ、本発明の「第２成長温度」および「第３成長温度」の一例である。また、ｐ型窒化物系半導体層の約０．３ｎｍ／ｓの成長速度は、本発明の「第１成長速度」の一例であり、ｎ型クラッド層２０５の約０．０５ｎｍ／ｓの成長速度は、本発明の「第２成長速度」の一例である。また、サファイア基板１１６は、本発明の「成長用基板」の一例である。

次に、図１５に示すように、ｎ型クラッド層２０５上に、第１実施形態と同じ積層構造のｎ側オーミック電極２０４とｎ側パッド電極２０３とを形成する。すなわち、真空蒸着法などを用いて、ｎ型コンタクト層１０５上に、Ａｌからなるｎ側オーミック電極２０４を形成する。そして、ｎ側オーミック電極２０４上に、ｎ側オーミック電極２０４側から、Ｐｔ層およびＡｕ層からなるｎ側パッド電極２０３を形成する。

この後、支持基板２０１を、半田層２０２を介して、ＬＥＤ素子部２５０のｎ側パッド電極２０３の表面に貼り合わせる。そして、選択成長下地１２０をドライエッチング技術により除去することにより、ｐ型コンタクト層２０８の支持基板２０１と反対側の全面を露出させる。その後、ｐ型窒化物系半導体層のアクセプタを活性化し、所定の正孔濃度を得る。

次に、図１６に示すように、真空蒸着法などを用いて、ｐ型コンタクト層２０８の表面上に、ｐ側透光性オーミック電極２０９を形成する。その後、図１２および図１３に示したように、ｐ側透光性オーミック電極２０９上の一部に円形のｐ側パッド電極２１０を形成する。これにより、図１２に示した第２実施形態によるＬＥＤ素子が形成される。

上記の製造プロセスにより実際に第２実施形態によるＬＥＤ素子を作製して、特性を測定した。その結果、約５７０ｎｍのピーク発光波長を有する発光が得られた。

第２実施形態では、上記のように、ｎ型クラッド層２０５の成長温度（約８００℃）を、発光層２０６の成長温度（約８００℃）とほぼ同一の温度とすることによって、ｎ型クラッド層２０５を成長させる際に、発光層２０６にＩｎの組成分離が生じるのを容易に抑制することができるので、発光層２０６の劣化を容易に抑制することができる。

なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。

（第３実施形態）
図１７は、本発明の第３実施形態によるＬＥＤ素子の平面図である。図１８は、図１７に示した第３実施形態によるＬＥＤ素子の４０００−４０００線に沿った断面図である。図１７および図１８を参照して、第３実施形態によるＬＥＤ素子の構造について説明する。なお、第３実施形態では、本発明の光半導体素子を、ＬＥＤ素子に適用した例について説明する。また、第３実施形態では、上記第２実施形態と異なり、ＬＥＤ素子部３５０のｎ型半導体層を、支持基板３０１側と反対側に形成した例について説明する。

第３実施形態によるＬＥＤ素子では、図１８に示すように、支持基板３０１とＬＥＤ素子部３５０とが、ＬＥＤ素子部３５０のｐ側の半導体層が支持基板３０１と対向するように半田層３０２を介して接着されている。また、第３実施形態では、ＬＥＤ素子部３５０のｎ側の半導体層は、ＬＥＤ素子部３５０の支持基板３０１側と反対側に形成されている。また、図１７および図１８に示すように、ＬＥＤ素子は、平面的に見て、一辺の幅Ｗ５が約４００μｍの正方形の形状である。

また、第３実施形態によるＬＥＤ素子は、図１８に示すように、半田層３０２上には、半田層３０２側から、上記第１および第２実施形態と同じ構造のｐ側パッド電極３０３とｐ側オーミック電極３０４とが形成されている。

ｐ側オーミック電極３０４上には、約３μｍの厚みを有するＧａＮからなるｐ型コンタクト層３０５、約２０ｎｍの厚みを有するＡｌ_０．０５Ｇａ_０．９５Ｎからなるｐ型キャリアブロック層を兼ねるｐ型クラッド層３０６が順次形成されている。なお、ｐ型クラッド層３０６は、本発明の「ｐ型窒化物系半導体層」の一例である。

ｐ型クラッド層３０６上には、約３ｎｍの厚みを有するＩｎ_０．３５Ｇａ_０．６５ＮからなるＳＱＷ構造を有する発光層３０７、約１μｍの厚みを有するＩｎ_０．１５Ｇａ_０．８５Ｎからなるｎ型コンタクト層を兼ねるｎ型クラッド層３０８が順次形成されている。なお、発光層３０７は、本発明の「第１窒化物系半導体層」の一例である。

また、ｎ型クラッド層３０８上には、約３００ｎｍの厚みを有するＩＴＯ層からなるｎ側透光性オーミック電極３０９が形成されている。また、ｎ側透光性オーミック電極３０９の上面上の一部には、図１７に示すように、第１および第２実施形態と同じ積層構造を有するｎ側パッド電極３１０が、平面的に見て、約１２５μｍの直径（Ｗ６）の円形で形成されている。

図１９〜図２１は、図１７に示した第３実施形態によるＬＥＤ素子の製造プロセスを説明するための４０００−４０００線に沿った断面図である。次に、図１７〜図２１を参照して、第３実施形態によるＬＥＤ素子の製造プロセスについて説明する。

まず、図１９に示すように、ＭＯＶＰＥ法を用いて、サファイア基板１１６を約１１００℃の成長温度に保持した状態で、第１および第２実施形態と同様の選択成長下地１２０上に、約３μｍの厚みを有するとともに、約４×１０^１９ｃｍ^−３のＭｇがドープされた約５×１０^１７ｃｍ^−３のキャリア濃度を有するＧａＮからなるｐ型コンタクト層３０５、約２０ｎｍの厚みを有するとともに、約５×１０^１７ｃｍ^−３のキャリア濃度を有するＭｇがドープされたＡｌ_０．０５Ｇａ_０．９５Ｎからなるｐ型キャリアブロック層を兼ねるｐ型クラッド層３０６をそれぞれ約０．３ｎｍ／ｓの成長速度で順次成長させる。なお、ｐ型コンタクト層３０５およびｐ型クラッド層３０６によってｐ型窒化物系半導体層が構成されている。

次に、サファイア基板１１６を約８００℃の成長温度に保持した状態で、ｐ型クラッド層３０６上に、約３ｎｍの厚みを有するとともに、約１×１０^１８ｃｍ^−３のＳｉがドープされたＩｎ_０．３５Ｇａ_０．６５ＮからなるＳＱＷ構造を有する発光層３０７、約１μｍの厚みを有するとともに、約５×１０^１８ｃｍ^−３のキャリア濃度を有するＳｉがドープされたＩｎ_０．１５Ｇａ_０．８５Ｎからなるｎ型コンタクト層を兼ねるｎ型クラッド層３０８をそれぞれ約０．０５ｎｍ／ｓの成長速度で順次成長させる。また、ＧａＮ層１１８からｎ型コンタクト層を兼ねるｎ型クラッド層３０８までの各層の結晶成長の進む面は、Ｇａ極性面（ＩＩＩ族極性面）を有している。なお、ｐ型窒化物系半導体層の約１１００℃の成長温度は、本発明の「第１成長温度」の一例であり、発光層３０７およびｎ型クラッド層３０８の約８００℃の成長温度は、それぞれ、本発明の「第２成長温度」および「第３成長温度」の一例である。また、ｐ型窒化物系半導体層の約０．３ｎｍ／ｓの成長速度は、本発明の「第１成長速度」の一例であり、ｎ型クラッド層３０８の約０．０５ｎｍ／ｓの成長速度は、本発明の「第２成長速度」の一例である。また、サファイア基板１１６は、本発明の「成長用基板」の一例である。

次に、真空蒸着法などを用いて、ｎ型クラッド層３０８上に、ｎ側透光性オーミック電極３０９を形成する。その後、Ｃｕ−Ｗからなる一時的な支持基板３１２を、熱可塑性接着剤３１１を介して、ｎ側透光性オーミック電極３０９の表面に貼り合わせる。この後、図２０に示すように、選択成長下地１２０をドライエッチング技術により除去することにより、ｐ型コンタクト層３０５の支持基板３０１と反対側の全面を露出させる。その後、ｐ型窒化物系半導体層のアクセプタを活性化し、所定の正孔濃度を得る。

次に、第１および第２実施形態と同じ積層構造のｐ側オーミック電極３０４とｐ側パッド電極３０３とをｐ型コンタクト層３０５の表面上に順次形成する。すなわち、真空蒸着法などを用いて、ｐ型コンタクト層３０５の表面上に、Ａｌからなるｐ側オーミック電極３０４を形成する。そして、ｐ側オーミック電極３０４の表面上に、ｐ側オーミック電極３０４側から、Ｐｔ層およびＡｕ層からなるｐ側パッド電極３０３を形成する。そして、支持基板３０１を、半田層３０２を介して、ＬＥＤ素子部３５０のｐ側パッド電極３０３の表面に貼り合わせる。

その後、一時的な支持基板３１２を加熱により除去するとともに、熱可塑性接着剤を除去することにより、図２１に示すように、ｎ側透光性オーミック電極３０９を露出させる。最後に、図１８に示したように、真空蒸着法などを用いて、ｎ側透光性オーミック電極３０９上の一部に円形のｎ側パッド電極３１０を形成する。これにより、図２５に示した第３実施形態によるＬＥＤ素子が形成される。

なお、第３実施形態では、ｎ型クラッド層３０８側を一時的な支持基板３１２に接合した後、成長用基板としてのサファイア基板１１６を除去し、その後、ｐ型窒化物系半導体層側を支持基板３０１に接合して、一時的な支持基板３１２を除去することによって、Ｉｎを含まないｐ型窒化物系半導体層のＮ極性面上に支持基板３０１が接合されるので、ｎ型クラッド層３０８側をＬＥＤ素子の光取り出し面とすることができる。

また、透光性電極は、膜厚が薄いことや、または、接触面積が小さいことに起因してコンタクト層との接触抵抗が大きくなる場合がある一方、第３実施形態では、ｐ型窒化物系半導体層３３０よりオーミック接触特性が良好であるｎ型窒化物系半導体層にｎ側透光性オーミック電極３０９を形成することにより、ｎ側透光性オーミック電極３０９とコンタクト層との接触抵抗を小さくすることができる。

なお、第３実施形態の効果は、上記第１および第２実施形態と同様である。

（第４実施形態）
図２２は、本発明の第４実施形態による窒化物系半導体レーザ素子の平面図である。図２３は、図２２に示した第４実施形態による窒化物系半導体レーザ素子の５０００−５０００線に沿った断面図である。図２２および図２３を参照して、第４実施形態では、上記第１実施形態と異なり、ｎ側に電流狭窄構造（リッジ部）を有する窒化物系半導体レーザ素子の構造について説明する。

第４実施形態による窒化物系半導体レーザ素子では、図２２および図２３に示すように、約１００μｍの厚みを有するとともに、約５×１０^１７ｃｍ^−３のキャリア濃度を有するＭｇがドープされたｐ型ＧａＮ基板４０１（図２３参照）の（０００１）Ｇａ極性面上に、ｐ型ＧａＮ基板４０１の幅よりも小さい幅Ｗ７（約７．５μｍ）を有するｐ型クラッド層４０２、ｐ型キャリアブロック層４０３、ＭＱＷ構造を有する活性層４０４、ｎ型クラッド層４０５およびｎ型コンタクト層４０６が順次形成されている。なお、ｐ型ＧａＮ基板４０１は、本発明の「成長用基板」の一例である。

また、このｐ型クラッド層４０２は、約４００ｎｍの厚みを有するｐ型ＧａＮからなる。また、ｐ型キャリアブロック層４０３は、約５ｎｍの厚みを有するｐ型Ａｌ_０．０５Ｇａ_０．９５Ｎからなる。なお、ｐ型クラッド層４０２およびｐ型キャリアブロック層４０３は、本発明の「ｐ型窒化物系半導体層」の一例である。

ここで、第４実施形態では、活性層４０４は、約２０ｎｍの厚みを有するＩｎ_０．１５Ｇａ_０．８５Ｎからなる４層の障壁層と、約３ｎｍの厚みを有するＩｎ_０．２５Ｇａ_０．７５Ｎからなる３層の井戸層とが交互に積層されたＭＱＷ構造を有している。また、図２２および図２３に示すように、ｎ型クラッド層４０５は、約１０％のＩｎ組成比のＩｎを含むｎ型Ｉｎ_０．１Ｇａ_０．９Ｎからなる。なお、活性層４０４は、本発明の「第１窒化物系半導体層」の一例である。

また、ｎ型クラッド層４０５は、平坦部４０５ａと、平坦部４０５ａの中央部から上方に突出するように形成された凸部４０５ｂとを含んでいる。そして、ｎ型クラッド層４０５の平坦部４０５ａが、上記したｐ型ＧａＮ基板４０１の幅よりも小さく、かつ、発光層４の幅と同じ幅Ｗ７（約７．５μｍ）を有するとともに、約１００ｎｍの厚みを有している。また、ｎ型クラッド層４０５の凸部４０５ｂは、発光層４の幅よりも小さい幅Ｗ８（約１．５μｍ）を有するとともに、平坦部４０５ａの上面から約３００ｎｍの突出高さを有している。

また、ｎ型クラッド層４０５の凸部４０５ｂ上には、約１００ｎｍの厚みを有するｎ型Ｉｎ_０．０５Ｇａ_０．９５Ｎからなるｎ型コンタクト層４０６が形成されている。そして、ｎ型クラッド層４０５の凸部４０５ｂとｎ型コンタクト層４０６とによって、電流通路領域となる細長状のリッジ部４０７が構成されている。

また、リッジ部４０７を構成するｎ型コンタクト層４０６上には、約１０ｎｍの厚みを有するＡｌからなるｎ側オーミック電極４０８が形成されている。また、ｎ側オーミック電極４０８の上面以外の領域を覆うように、約２５０ｎｍの厚みを有するＳｉＮ膜からなる絶縁膜４０９が形成されている。

また、図２２および図２３に示すように、絶縁膜４０９の所定領域上に、ｎ側オーミック電極４０８の上面と接触するように、ｐ型ＧａＮ基板４０１の幅よりも小さい幅Ｗ９（約１５０μｍ）を有するｎ側パッド電極４１０が形成されている。このｎ側パッド電極４１０は、上記第１実施形態と同じ積層構造を有する。すなわち、ｎ側オーミック電極４０８および絶縁膜４０９側から、約３μｍの厚みを有するＡｕ層と、約２０ｎｍの厚みを有するＰｔ層とから構成されている。

また、ｐ型ＧａＮ基板４０１の裏面には、上記第１実施形態と同じ積層構造を有するｐ側オーミック電極４１１とｐ側パッド電極４１２とが形成されている。すなわち、ｐ側オーミック電極４１１は、ｐ側ＧａＮ基板１側から、約１００ｎｍの厚みを有するＰｄ層と、約１５０ｎｍの厚みを有するＡｕ層とから構成されている。また、ｐ側パッド電極４１２は、ｐ側オーミック電極４１１側から、約１００ｎｍの厚みを有するＴｉ層と、約１００ｎｍの厚みを有するＰｄ層と、約３０００ｎｍの厚みを有するＡｕ層とから構成されている。

図２４〜図３０は、図２２に示した第４実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための５０００−５０００線に沿った断面図である。次に、図２３〜図３０を参照して、第４実施形態による窒化物系半導体レーザ素子の製造プロセスについて説明する。

まず、図２４に示すように、ｐ型ＧａＮ基板４０１を約１１００℃の成長温度に保持した状態で、ｐ型ＧａＮ基板４０１の（０００１）Ｇａ極性面上に、約４００ｎｍの厚みを有するｐ型クラッド層４０２、約５ｎｍの厚みを有するｐ型Ａｌ_０．０５Ｇａ_０．９５Ｎからなるｐ型キャリアブロック層４０３をそれぞれ約０．４ｎｍ／ｓの成長速度で順次成長させる。続いて、窒素ガス雰囲気中で、約８００℃の温度条件下でアニール処理する。なお、ｐ型クラッド層４０２およびｐ型キャリアブロック層４０３の約１１００℃の成長温度は、本発明の「第１成長温度」の一例であり、ｐ型クラッド層４０２およびｐ型キャリアブロック層４０３の約０．４ｎｍ／ｓの成長速度は、本発明の「第１成長速度」の一例である。

次に、図２５に示すように、ｐ型ＧａＮ基板４０１を約８００℃の成長温度に保持した状態で、ｐ型キャリアブロック層４０３上に、約２０ｎｍの厚みを有するアンドープＩｎ_０．１５Ｇａ_０．８５Ｎからなる４層の障壁層と、約３ｎｍの厚みを有するアンドープＩｎ_０．２５Ｇａ_０．７５Ｎからなる３層の井戸層とが交互に成長させることによりＭＱＷ構造を有する活性層４０４を約０．０８ｎｍ／ｓの成長速度で形成する。続いて、ｐ型ＧａＮ基板４０１を約７８０℃の成長温度に保持した状態で、活性層４０４（障壁層）上に、ｎ型Ｉｎ_０．１Ｇａ_０．９Ｎからなるｎ型クラッド層４０５、約１００ｎｍの厚みを有するｎ型Ｉｎ_０．０５Ｇａ_０．９５Ｎからなるｎ型コンタクト層４０６をそれぞれ約０．０４ｎｍ／ｓの成長速度で順次成長させる。なお、活性層４０４およびｎ型クラッド層４０５の約８００℃の成長温度は、本発明の「第２成長温度」および「第３成長温度」の一例であり、ｎ型クラッド層４０５の約０．０４ｎｍ／ｓの成長速度は、本発明の「第２成長速度」の一例である。

次に、真空蒸着法を用いて、ｎ型コンタクト層４０６上の所定領域に、約１０ｎｍの厚みを有するＡｌからなるｎ側オーミック電極４０８を形成した後、約０．２５μｍの厚みを有するＳｉＯ_２からなる絶縁膜４１３を形成する。この際、図２６に示すように、ｎ側オーミック電極４０８および絶縁膜４１３が、約１．５μｍの幅Ｗ８を有する細長状になるように形成する。

次に、図２７に示すように、Ｃｌ_２系ガスによるドライエッチングを用いて、絶縁膜４１３をマスクとして、ｎ型コンタクト層４０６およびｎ型クラッド層４０５の上面から約３００ｎｍの厚み分をエッチングする。これにより、ｎ型コンタクト層４０６がパターニングされるとともに、ｎ型クラッド層４０５に平坦部４０５ａと凸部４０５ｂとが形成される。そして、ｎ型クラッド層４０５の凸部４０５ｂとｐ型コンタクト層６とによって細長状のリッジ部４０７が形成される。

次に、図２８に示すように、ｎ型クラッド層４０５の平坦部４０５ａの一部の領域に、ｎ側オーミック電極４０８およびリッジ部４０７を覆うように、レジスト４１４を形成し、レジスト４１４をマスクとして、ｎ型クラッド層４０５の平坦部４０５ａの上面から活性層４０４、ｐ型キャリアブロック層４０３およびｐ型クラッド層４０２までをエッチングする。この後、レジスト４１４を除去する。

次に、図２９に示すように、プラズマＣＶＤ法を用いて、ｐ型ＧａＮ基板４０１の上面、ｐ型クラッド層４０２、ｐ型キャリアブロック層４０３および活性層４０４の側面、ｎ型クラッド層４０５の平坦部４０５ａの上面、リッジ部４０７の側面およびｎ側オーミック電極４０８の側面を覆うように、約２５０μｍの厚みを有するＳｉＮからなる絶縁膜４０９を形成する。

次に、図３０に示すように、真空蒸着法を用いて、絶縁膜４０９の一部およびｎ側オーミック電極４０８の上面上に、下層から上層に向かって、約１００ｎｍの厚みを有するＴｉ層と、約１００ｎｍの厚みを有するＰｄ層と、約３０００ｎｍの厚みを有するＡｕ層とを形成することによって、ｎ側パッド電極４１０を構成する金属層を形成する。

最後に、図２３に示したように、真空蒸着法を用いて、ｐ型ＧａＮ基板４０１の裏面上に、ｐ側ＧａＮ基板１側から、約１００ｎｍの厚みを有するＰｄ層と、約１５０ｎｍの厚みを有するＡｕ層とからなるｐ側オーミック電極４１１を形成した後、ｐ側オーミック電極４１１上に、ｐ側オーミック電極４１１側から、約１００ｎｍの厚みを有するＴｉ層と、約１００ｎｍの厚みを有するＰｄ層と、約３０００ｎｍの厚みを有するＡｕ層とからなるｐ側パッド電極４１２を形成する。

上記の製造プロセスにより実際に第４実施形態による窒化物系半導体レーザ素子を作製して、特性を測定した。その結果、約４８０ｎｍのレーザ光が得られた。

第４実施形態では、上記のように、ｎ型クラッド層４０５の成長温度（約７８０℃）を、活性層４０４の成長温度（約８００℃）より低い温度にすることによって、ｎ型クラッド層４０５を成長させる際に、発光層４０４におけるＩｎの組成分離による劣化が生じるのを容易に抑制することができる。

なお、第４実施形態では、上記第１実施形態と異なり、ｎ側に電流狭窄構造を有するリッジ部４０７を形成した。ｐ型窒化物系半導体に比べ、ｎ型窒化物系半導体の方が導電率が高く、また、電極との接触抵抗が低いので、第４実施形態のｎ側に電流狭窄構造を有するリッジ部４０７を形成することによって、素子抵抗の上昇を小さくすることができる。

第４実施形態のその他の効果は、上記第１〜第３実施形態と同様である。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記第１〜第４実施形態では、本発明の光半導体素子を、半導体レーザ素子またはＬＥＤ素子に適用した例を示したが、本発明はこれに限らず、半導体レーザ素子およびＬＥＤ素子以外の半導体素子に適用してもよい。たとえば、半導体受光素子などに適用してもよい。

また、上記第１〜第４実施形態では、本発明の第１窒化物系半導体層として、活性層または発光層を適用した例を示したが、本発明はこれに限らず、受光層などの、発光層または活性層以外の層に適用してもよい。たとえば、第１窒化物系半導体層およびｎ型クラッド層は、ＡｌＧａＩｎＮなどのＡｌ_ＶＧａ_{１−Ｖ−Ｗ}Ｉｎ_ＷＮ（０＜Ｗ≦１）を用いて構成することができる。

また、上記第１〜第４実施形態では、Ｉｎを含む第１窒化物系半導体層およびＩｎを含むｎ型クラッド層は、Ｉｎ_ＵＧａ_１−ＵＮ（０＜Ｕ≦１）からなる例を示したが、本発明はこれに限らず、第１窒化物系半導体層およびｎ型クラッド層は、Ｉｎを含むものであれば、ＩｎＧａＮ以外から構成されていてもよい。たとえば、第１窒化物系半導体層およびｎ型クラッド層は、ＡｌＧａＩｎＮなどのＡｌ_ＶＧａ_{１−Ｖ−Ｗ}Ｉｎ_ＷＮ（０≦Ｖ＜１、０＜Ｗ≦１、０＜Ｖ＋Ｗ≦１）を用いて構成することができる。

また、上記第１〜第４実施形態では、ｐ型窒化物系半導体層をＡｌ_ＸＧａ_１−ＸＮ（０≦Ｘ≦１）からなる例を示したが、本発明はこれに限らず、Ａｌ_ＹＢ_ＺＧａ_{１−Ｙ−Ｚ}Ｎ（０≦Ｙ≦１、０≦Ｚ≦１、０≦Ｙ＋Ｚ≦１）を用いて構成されていてもよい。

また、上記第１〜第４実施形態では、活性層または発光層のＩｎ組成比を２０％以上とした例を示したが、本発明はこれに限らず、活性層または発光層のＩｎ組成比は２０％以下であってもよい。

また、上記第１〜第３実施形態では、成長用基板として、サファイア基板を用いた例を示したが、本発明はこれに限らず、成長用基板として、ＧａＡｓ、ＧａＰ、Ｓｉ、ＧａＮおよびＩｎＧａＮなどの窒化物系半導体基板などを用いてもよい。特に、成長用基板として、窒化物系半導体基板を用いることによって、半導体層と基板との格子定数差を非常に小さくすることができるので、基板上に成長させた窒化物系半導体層の転位を減少させることができる。さらに、ＩｎＧａＮ基板を用いることによって、第１窒化物系半導体層とＩｎＧａＮ基板との格子定数差を小さくすることができるので、より良好な第１窒化物系半導体層を得ることができる。

また、上記第１実施形態では、活性層とｎ型クラッド層との間にｎ型第２クラッド層を形成した例を示したが、本発明はこれに限らず、活性層とｎ型クラッド層との間にＧａＮまたはＡｌＧａＮからなるｎ型キャップ層を形成してもよい。

また、上記第２実施形態では、支持基板に不透明なＣｕ−Ｗを用いた例を示したが、本発明はこれに限らず、ｎ側オーミック電極およびｎ側パッド電極を光が透過する程度に膜厚を小さくするとともに、半田層の膜厚を小さくして透光性とし、さらに、支持基板をＳｉＣなどの導電性の透光性基板で構成してもよい。このように構成することによって、発光をｎ側から取り出すことができる。

また、上記第３実施形態では、ｎ側透光性オーミック電極を層状の電極で構成した例を示したが、本発明はこれに限らず、ｎ側透光性オーミック電極をメッシュ形状の電極で形成してもよい。

また、上記第４実施形態では、ｐ型ＧａＮ基板の（０００１）Ｇａ極性面上に、半導体層を成長させた例を示したが、本発明はこれに限らず、基板の面方位および成長の面方位は（０００１）Ｇａ極性面以外のものでもよい。たとえば、基板の面方位および成長の面方位は、（０００１）Ｇａ極性面から約１０°までオフ（傾斜）した面でもよい。

本発明の第１実施形態による半導体レーザ素子の平面図である。 図１に示した第１実施形態による半導体レーザ素子の１０００−１０００線に沿った断面図である。 図１に示した第１実施形態による半導体レーザ素子の２０００−２０００線に沿った断面図である。 図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための２０００−２０００線に沿った断面図である。 図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための２０００−２０００線に沿った断面図である。 図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための１０００−１０００線に沿った断面図である。 図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための１０００−１０００線に沿った断面図である。 図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための２０００−２０００線に沿った断面図である。 図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための２０００−２０００線に沿った断面図である。 図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための１０００−１０００線に沿った断面図である。 各窒化物系半導体試料のＰＬ測定の結果を示す図である。 本発明の第２実施形態によるＬＥＤ素子の平面図である。 図１２に示した第２実施形態によるＬＥＤ素子の３０００−３０００線に沿った断面図である。 図１２に示した第２実施形態によるＬＥＤ素子の製造プロセスを説明するための３０００−３０００線に沿った断面図である。 図１２に示した第２実施形態によるＬＥＤ素子の製造プロセスを説明するための３０００−３０００線に沿った断面図である。 図１２に示した第２実施形態によるＬＥＤ素子の製造プロセスを説明するための３０００−３０００線に沿った断面図である。 本発明の第３実施形態によるＬＥＤ素子の平面図である。 図１７に示した第３実施形態によるＬＥＤ素子の４０００−４０００線に沿った断面図である。 図１７に示した第３実施形態によるＬＥＤ素子の製造プロセスを説明するための４０００−４０００線に沿った断面図である。 図１７に示した第３実施形態によるＬＥＤ素子の製造プロセスを説明するための４０００−４０００線に沿った断面図である。 図１７に示した第３実施形態によるＬＥＤ素子の製造プロセスを説明するための４０００−４０００線に沿った断面図である。 本発明の第４実施形態による窒化物系半導体レーザ素子の平面図である。 図２２に示した第４実施形態による窒化物系半導体レーザ素子の５０００−５０００線に沿った断面図である。 図２２に示した第４実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための５０００−５０００線に沿った断面図である。 図２２に示した第４実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための５０００−５０００線に沿った断面図である。 図２２に示した第４実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための５０００−５０００線に沿った断面図である。 図２２に示した第４実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための５０００−５０００線に沿った断面図である。 図２２に示した第４実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための５０００−５０００線に沿った断面図である。 図２２に示した第４実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための５０００−５０００線に沿った断面図である。 図２２に示した第４実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための５０００−５０００線に沿った断面図である。 特許文献１に記載された従来の半導体受光素子の製造方法を説明するための断面図である。 特許文献１に記載された従来の半導体受光素子の製造方法を説明するための断面図である。

符号の説明

１０１、２０１、３０１ 支持基板
１０７ａ ｎ型第２クラッド層
１０７ｃ ＭＱＷ活性層（第１窒化物系半導体層）
４０４ 活性層（第１窒化物系半導体層）
１０９、４０３ ｐ型キャリアブロック層
１１６ サファイア基板（成長用基板）
２０６、３０７ 発光層（第１窒化物系半導体層）
２０７、３０６ ｐ型クラッド層（ｐ型窒化物系半導体層）
２０８ ｐ型コンタクト層
４０３ ｐ型キャリアブロック層
４０１ ｐ型ＧａＮ基板（成長用基板）

Claims (8)

1. 実質的にＩｎを含まないｐ型窒化物系半導体層と、
   前記ｐ型窒化物系半導体層のＩＩＩ族極性面上に形成され、Ｉｎを含む第１窒化物系半導体層と、
   前記第１窒化物系半導体層のＩＩＩ族極性面上に形成され、前記第１窒化物系半導体層のＩｎ組成比よりも低いＩｎ組成比を有するＩｎを含む第２窒化物系半導体層からなるｎ型クラッド層とを備えた、光半導体素子。
2. 前記第１窒化物系半導体層のＩｎ組成比は、２０％以上である、請求項１に記載の光半導体素子。
3. 前記ｎ型クラッド層側を支持するための支持基板をさらに備える、請求項１または２に記載の光半導体素子。
4. 前記ｎ型クラッド層は、前記第１窒化物系半導体層のｎ側に形成された窒化物系半導体層の内、最も膜厚の大きい層である、請求項１〜３のいずれか１項に記載の光半導体素子。
5. 前記ｎ型クラッド層は、前記第１窒化物系半導体層の内、最もバンドギャップの大きい層である、請求項１〜３のいずれか１項に記載の光半導体素子。
6. 成長用基板上に、実質的にＩｎを含まないｐ型窒化物系半導体層を第１成長温度で成長させる工程と、
   前記ｐ型窒化物系半導体層上に、Ｉｎを含む第１窒化物系半導体層を前記第１成長温度よりも低い第２成長温度で成長させる工程と、
   前記第１窒化物系半導体層上に、前記第１窒化物系半導体層のＩｎ組成比よりも低いＩｎ組成比を有するＩｎを含む第２窒化物系半導体層からなるｎ型クラッド層を前記第１成長温度よりも低い第３成長温度で成長させる工程とを備えた、光半導体素子の製造方法。
7. 前記ｎクラッド層の第３成長温度は、前記第１窒化物系半導体層の第２成長温度とほぼ同一の温度であるか、または、前記第１窒化物系半導体層の第２成長温度より低い温度である、請求項６に記載の光半導体素子の製造方法。
8. 前記ｎ型クラッド層を前記第３成長温度で成長させる工程の後に、前記成長用基板を除去する工程をさらに備える、請求項６または７に記載の光半導体素子の製造方法。

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