JP2007123401A

JP2007123401A - 集積回路

Info

Publication number: JP2007123401A
Application number: JP2005311214A
Authority: JP
Inventors: Takeshi Saito; 剛斉藤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-10-26
Filing date: 2005-10-26
Publication date: 2007-05-17

Abstract

【課題】簡易な構成で集積回路のピンアサインを切り替えることができる技術を提供する。
【解決手段】それぞれ機能が割り当てられ、その機能に応じたタイプのバッファを有するピンを複数備えた集積回路であって、同一のバッファタイプのピン同士において、割り当てる機能を切り替える切り替え手段を備えることを特徴とする集積回路。
【選択図】図１

Description

本発明は、特定用途向けに開発された集積回路であるＡＳＩＣ（Application Specific Integrated Circuit）に係り、特に、ピンアサインを切り替え可能なＡＳＩＣに関する。

特定用途向けに開発された集積回路であるＡＳＩＣは、それぞれ固有の機能が割り当てられた複数のピンを備えている。固有の機能は、例えば、データ信号、アドレス信号、制御信号の入出力である。

ＡＳＩＣはチップとして構成され、基板上に実装される。そして、それぞれのピンは、基板上にプリントされた電気回路の配線により、ターゲットとなるＣＰＵ等の対応するピンと接続される。

特許文献１には、機能ごとに独立してピンを設けると、プリント基板の小面積化に伴なうＡＳＩＣの省ゲート、省入出力ピンに逆行するため、双方向バッファと信号選択回路とを用いることにより、一つの外部バスを用いて複数の機能にかかるアクセス動作を実行させることが開示されている。

特開平９−２７４６０２号公報

ＡＳＩＣにおいて、どのピンにどの機能を割り当てるかというピンアサインは、ターゲットとなるＣＰＵ等のピンアサインに対応して決定される。すなわち、対応するピン同士を接続する際の基板上の配線引き回しが最適になるように設計される。

ところが、何らかの事情で、ターゲットとなるＣＰＵ等が、異なるピンアサインのＣＰＵ等に変更されたり、あるピンアサインのＣＰＵをターゲットとしていたＡＳＩＣを、ピンアサインの異なる他のＣＰＵにも用いるようにすることがある。

このような場合に、当初のピンアサインでは、変更後のＣＰＵあるいは他のＣＰＵと接続する際に、配線を複雑に引き回さざるをえず、信号品質が低下したり、ＥＭＩ（不要輻射ノイズ）の問題が発生するおそれがある。また、これを防ぐために、基板を多層化して回路を交差させるとコストアップを招いてしまう。

一方、特許文献１に開示されているように、双方向バッファと信号選択回路とを用いることにより、最適のアートワークを実現できるピンアサインに切り替えることも考えられるが、各ピンに双方向バッファを用いるとすると、不要なバッファが増えたり、制御のための回路規模が複雑になってしまう。

本発明は、簡易な構成で集積回路のピンアサインを切り替えることができる技術を提供することを目的とする。

上記課題を解決するため、本発明によれば、それぞれ機能が割り当てられ、その機能に応じたタイプのバッファを有するピンを複数備えた集積回路であって、
同一のバッファタイプのピン同士において、割り当てる機能を切り替える切り替え手段を備えることを特徴とする集積回路が提供される。

本発明では、切り替えるピンを同一のバッファタイプを有するピンに限ることにより、簡易な構成で集積回路のピンアサインを切り替えることができる。

ここで、前記バッファのタイプは、入力バッファ、出力バッファ、双方向バッファに区分されることができる。

また、前記切り替え手段は、外部からの、あるいは、集積回路内部からの切り替え信号によりあらかじめ定められた機能のいずれかに切り替えることができる。

本発明の実施例について図面を参照して説明する。以下に示す実施例において、ＡＳＩＣとＣＰＵとは、プリンタのコントローラを構成する集積回路の１つとして機能するものとする。すなわち、プリンタのコントローラ基板上に実装され、基板にプリントされた電気回路により両者は接続される。

ただし、本発明は、プリンタのコントローラを構成するＡＳＩＣに限られず、他の用途の集積回路にも適用することができる。また、ＡＳＩＣの接続対象もＣＰＵに限られず、他の集積回路、メモリ等とすることができる。

図１は、本発明の第１の実施例におけるＡＳＩＣ１００とＣＰＵ２００との接続形態を示す図である。第１の実施例において、ＡＳＩＣ１００は、図１（ａ）に示すように、ＣＰＵ＿Ａ２００ａと接続する場合と、図２（ｂ）に示すようにＣＰＵ＿Ｂ２００ｂと接続する場合があるものとする。なお、相互の接続を示す矢印は基板上にプリントされた電子回路のアートワークの一例を表わしている。

ここで、ＣＰＵ＿Ａ２００ａとＣＰＵ＿Ｂ２００ｂとは、ピンアサインが異なっている。本図の例では、ＣＰＵ＿Ａ２００ａは、左側にアドレス用のピンのうちＡＤＲ０−１５が配置され、下側にアドレス用のピンのうちＡＤＲ１６−３１が配置されている。一方、ＣＰＵ＿Ｂ２００ｂは、左側にアドレス用のピンのうちＡＤＲ１６−３１が配置され、下側にアドレス用のピンのうちＡＤＲ０−１５が配置されている。

このような状況は、例えば、ＡＳＩＣ１００を、ＣＰＵ＿Ａ２００ａをターゲットとして設計していたところ、何らかの事情でターゲットとなるＣＰＵがＣＰＵ＿Ｂ２００ｂに変更された場合や、ＣＰＵ＿Ａ２００ａを用いるコントローラ基板と、ＣＰＵ＿Ｂ２００ｂを用いるコントローラ基板にＡＳＩＣ１００を共用する場合などに起こりえる。

ここでは、ＡＳＩＣ１００は、もともとＣＰＵ＿Ａ２００ａをターゲットとして設計され、ＣＰＵ＿Ａ２００ａと接続するのに適したピンアサインになっているものとする。すなわち、図１（ａ）に示すように、ＡＤＲ０−１５同士、ＡＤＲ１５−３１同士を最適に接続できるようにアドレス用のピンが配置されている。具体的には、ＡＤＲ０−１５のピン群が左側に配置され、ＡＤＲ１５−３１のピン群が右側に配置されている。これにより、基板上の回路を交差させたり、複雑に引き回すことなく簡易なアートワークが実現できるようになっている。

このＡＳＩＣ１００のターゲットしてＣＰＵ＿Ｂ２００ｂを用いる場合に、図１（ａ）に示したようなＡＳＩＣ１００のピンアサインのままでは、以下のような問題が生じる。すなわち、各ピン群の位置関係から、ＡＤＲ０−１５同士、ＡＤＲ１５−３１同士を接続するためには、基板を多層化して回路を交差させるか、迂回させる必要が生じ、アートワークが複雑化してしまう。

そこで、第１の実施例において、ＡＳＩＣ１００は、図１（ｂ）に示すようなピンアサインに切り替えられるようになっている。この場合、図１（ａ）の場合とは逆に、ＡＤＲ０−１５のピン群が右側に配置され、ＡＤＲ１５−３１のピン群が左側に配置されている。

より具体的には、ＡＤＲ０として用いられていたピンはＡＤＲ１６として用いられ、ＡＤＲ１として用いられていたピンはＡＤＲ１７として用いられ、ＡＤＲ１５として用いられていたピンはＡＤＲ３１として用いられる。また、ＡＤＲ１５として用いられていたピンはＡＤＲ０として用いられ、ＡＤＲ１６として用いられていたピンはＡＤＲ１として用いられ、ＡＤＲ３１として用いられていたピンはＡＤＲ１５として用いられる。これら以外のピンについても同様である。

これにより、ＣＰＵ＿Ｂ２００ｂに接続される場合にも、ＡＤＲ０−１５同士、ＡＤＲ１５−３１同士を最適に接続できるようになり、基板上の回路を交差させたり、複雑に引き回すことなく簡易なアートワークが実現できるようになっている。

ここで、図１（ａ）に示したピンアサインと図１（ｂ）に示したピンアサインとでは、アドレス信号のピン同士が切り替えられるようになっている。このため、切り替え前後でバッファタイプが同一であるから、共通のバッファを用いることができる。これにより、ＡＳＩＣ１００のピン切り替え制御を簡易な構成とすることができる。

このように本発明では、ＡＳＩＣの回路規模を簡易にするため、同一のバッファタイプをもつピン同士を切り替え可能なようにしている。

ここで、同一のバッファタイプとは、まず、入力バッファ、出力バッファ、入出力バッファの種別が同じである必要がある。そして、入力系のバッファであれば、さらに、インタフェースレベルがＣＭＯＳかＴＴＬかで同一であり、また、シュミットトリガ入力があるかどうかが同一であることが望ましい。出力系のバッファであれば、出力駆動電流の大きさが同一であることが望ましい。

図２は、第１の実施例におけるピンアサインを切り替えるための内部回路の例を示す図である。本図の例で、ピンアサインの切り替えは、外部信号ＳＥＬあるいはＡＳＩＣの内部レジスタ信号ＳＥＬ＿ＲＥＧによってＡＳＩＣ内に設けられたセレクタを切り替えることによって行なわれる。ただし、外部信号ＳＥＬおよびＡＳＩＣの内部レジスタ信号ＳＥＬ＿ＲＥＧのいずれか一方によって切り替えるようにしてもよい。この場合、一方の信号は省くことができる。

本図に示すように、外部信号ＳＥＬあるいはＡＳＩＣの内部レジスタ信号ＳＥＬ＿ＲＥＧによってセレクタを切り替えることにより、それぞれ同一タイプの入力バッファを備える信号ピンであるＡＳＩＣのＡＤＲ０−ＡＤＲ１５、ＡＤＲ１６−ＡＤＲ３１は、ＡＤＲ１６−ＡＤＲ３１、ＡＤＲ０−ＡＤＲ１５に切り替えられることになる。もちろん、バス単位ではなく、ＡＳＩＣ内部の回路構成により各アドレス信号ピンは任意の組み合わせで切り替えることが可能である。

なお、ピンアサインの切り替えは、ターゲットとなる集積回路等に応じて実装後は固定とすることができるが、リアルタイムで切り替えることも可能である。

次に、本発明の第２の実施例について説明する。図３〜図５は、本発明の第２の実施例におけるＡＳＩＣ１１０とＣＰＵ２１０との接続形態を示す図である。本例では、バス単位ではなく、同一のバッファタイプを有する任意の信号ピン同士の切り替えが、複数のターゲットに対して行なわれる場合を説明する。

第２の実施例において、ＡＳＩＣ１１０は、ＣＰＵ＿Ａ２１０ａ、ＣＰＵ＿Ｂ２１０ｂ、ＣＰＵ＿Ｃ２１０ｃと異なる３つのＣＰＵをターゲットとしている。

ここで、図３〜図５に示すように、ＣＰＵ＿Ａ２１０ａは、左側にＤ０−７、Ｄ８−１５のデータピン群が配置され、下側にＤ１６−２３、Ｄ２４−３１のデータピン群が配置されている（図３）。ＣＰＵ＿Ｂ２１０ｂは、左側にＤ３１−２４、Ｄ２３−１６のデータピン群が配置され、下側にＤ１５−８、Ｄ７−０のデータピン群が配置されている（図４）。ＣＰＵ＿Ｃ２１０ｃは、下側にＤ０−７、Ｄ８−１５、Ｄ１６−２３、Ｄ２４−３１のデータピン群が配置されている（図５）。

そして、それぞれのターゲットに対して、ＡＳＩＣ１１０は、あらかじめ設定された範囲内でピンアサインを切り替えることにより、それぞれのデータピンを対応するピンに最適に接続できるようになる。これにより、基板上の回路を交差させたり、複雑に引き回すことなく簡易なアートワークが実現できるようになっている。

図３〜図５に示すように、第２の実施例では、バス単位ではなく、同一タイプの双方向バッファを備える任意の信号ピン同士の切り替えが行なわれている。例えば、図３のＤ０のデータピンは、図４ではＤ３１に切り替えられ、図５ではＤ１８に切り替えられている。

このような双方向バッファにおける複数の信号ピンの切り替えは、例えば、図６に示すような内部回路により実現することができる。

本図に示した例では、内部レジスタ信号あるいは外部信号ＳＥＬによりセレクタが切り替えられることにより、双方向バッファを備えるデータ信号ピンにおいて、例えば、ＤＡＴＡ０がＤＡＴＡ１５あるいはＤＡＴＡ３１に相互に切り替えられることになる。

次に、本発明の第３の実施例について説明する。図７は、本発明の第３の実施例におけるＡＳＩＣ１２０とＣＰＵ２２０との接続形態を示す図である。本例では、アドレス、データ、コマンドのように、異なる信号同士を切り替える場合を説明する。ただし、本発明において、ピンアサインの切り替えは、同一のバッファタイプであることを前提しているため、入力バッファを備えるアドレス用ピン群、双方向バッファを備えるデータ用ピン群、出力バッファを備えるコマンド用ピン群においてそれぞれピンアサインの切り替えが行なわれることになる。

第３の実施例において、ＡＳＩＣ１２０は、ＣＰＵ＿Ａ２２０ａ、ＣＰＵ＿Ｂ２２０ｂと異なる２つのＣＰＵをターゲットとしている。

ここで、図７（ａ）に示すように、ＣＰＵ＿Ａ２２０ａは、左側にＤＡＴＡ３２−６３のデータピン群が配置され、上側にＤＡＴＡ０−３１のデータピン群が配置され、右側にＡＤＲ０−１５、ＡＤＲ１６−３１のアドレスピン群が配置され、下側にＣＭＤＡ、ＣＭＤＢのコマンドピンが配置されている。また、図７（ｂ）に示すように、ＣＰＵ＿Ｂ２２０ｂは、左側にＤＡＴＡ０−３１のデータピン群が配置され、上側にＤＡＴＡ３２−６３のデータピン群が配置され、右側にＡＤＲ１６−３１、ＡＤＲ０−１５のアドレスピン群が配置され、下側にＣＭＤＢ、ＣＭＤＡのコマンドピンが配置されている。

そして、それぞれのターゲットに対して、ＡＳＩＣ１１０は、あらかじめ設定された範囲内でピンアサインを切り替えることにより、データピン群、アドレスピン群、コマンドピンを、ターゲットとなるＣＰＵの対応するピンに最適に接続できるようになる。これにより、基板上の回路を交差させたり、複雑に引き回すことなく簡易なアートワークが実現できるようになっている。

図７に示すように、第３の実施例では、それぞれ異なるバッファタイプを備えるデータピン群、アドレスピン群、コマンドピンにおいて、同時にピンアサインの切り替えが行なわれている。

なお、コマンドピンのような出力バッファにおけるピンアサインの切り替えは、例えば、図８に示すような内部回路により実現することができる。

本図に示した例では、内部レジスタ信号ＳＥＬ＿ＲＥＧあるいは外部信号ＳＥＬによりセレクタが切り替えられることにより、出力バッファを備えるデータ信号ピンにおいて、ＣＭＤＡ、ＣＭＤＢ、ＣＭＤＣ、ＣＭＤＤのピンがそれぞれ、ＣＭＤＣ、ＣＭＤＤ、ＣＭＤＡ、ＣＭＤＢに切り替えられることになる。

以上に示したように、本発明によれば、簡易な構成で集積回路のピンアサインを切り替えることができるようになる。

第１の実施例におけるＡＳＩＣとＣＰＵとの接続形態を示す図。入力バッファにおけるピンアサインの切り替えを行なうための内部回路の例。第２の実施例におけるＡＳＩＣとＣＰＵとの接続形態を示す図。第２の実施例におけるＡＳＩＣとＣＰＵとの接続形態を示す図。第２の実施例におけるＡＳＩＣとＣＰＵとの接続形態を示す図。双方向バッファにおけるピンアサインの切り替えを行なうための内部回路の例。第３の実施例におけるＡＳＩＣとＣＰＵとの接続形態を示す図。出力バッファにおけるピンアサインの切り替えを行なうための内部回路の例。

符号の説明

１００、１１０、１２０…ＡＳＩＣ
２００、２１０、２２０…ＣＰＵ

Claims

それぞれ機能が割り当てられ、その機能に応じたタイプのバッファを有するピンを複数備えた集積回路であって、
同一のバッファタイプのピン同士において、割り当てる機能を切り替える切り替え手段を備えることを特徴とする集積回路。
請求項１に記載の集積回路であって、
前記バッファのタイプは、入力バッファ、出力バッファ、双方向バッファに区分されることを特徴とする集積回路。
請求項１に記載の集積回路であって、
前記切り替え手段は、外部からの、あるいは、集積回路内部からの切り替え信号によりあらかじめ定められた機能のいずれかに切り替えることを特徴とする集積回路。