JP2007109955A - Semiconductor storage device and manufacturing method thereof - Google Patents

Semiconductor storage device and manufacturing method thereof Download PDF

Info

Publication number
JP2007109955A
JP2007109955A JP2005300457A JP2005300457A JP2007109955A JP 2007109955 A JP2007109955 A JP 2007109955A JP 2005300457 A JP2005300457 A JP 2005300457A JP 2005300457 A JP2005300457 A JP 2005300457A JP 2007109955 A JP2007109955 A JP 2007109955A
Authority
JP
Japan
Prior art keywords
diffusion region
film
charge
gate electrode
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005300457A
Other languages
Japanese (ja)
Inventor
Kotaro Kataoka
耕太郎 片岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2005300457A priority Critical patent/JP2007109955A/en
Publication of JP2007109955A publication Critical patent/JP2007109955A/en
Pending legal-status Critical Current

Links

Images

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor storage device capable of executing storage with reliability more than a conventional device. <P>SOLUTION: The device is provided with a charge holding film formed on a semiconductor layer and having a function of locally accumulating electric charges, a gate electrode formed on one part of the charge holding film, and a diffusion region formed on the semiconductor layers of both sides of the gate electrode. In the semiconductor device, the end of the gate electrode side of the diffusion region is positioned on the outside from or rather than immediately below the charge holding film. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体記憶装置及びその製造方法に関する。更に詳しくは、本発明は、電荷を蓄積する機能を有する絶縁膜をゲート電極の下に有し、記憶を従来以上の信頼性で行いうる半導体記憶装置及びその製造方法に関する。   The present invention relates to a semiconductor memory device and a manufacturing method thereof. More particularly, the present invention relates to a semiconductor memory device having an insulating film having a function of accumulating charges under a gate electrode and capable of storing data with higher reliability than before and a method for manufacturing the same.

半導体記憶装置として、種々の装置が報告されており、その中でNROM(窒化物含有の、プログラム可能な読み取り専用メモリ)が特開2001−156189号公報(特許文献1)で報告されている。以下、この公報に記載されたNROMについて図11〜図17を用いて説明する。   Various devices have been reported as semiconductor memory devices. Among them, NROM (Nitride-containing programmable read-only memory) is reported in Japanese Patent Laid-Open No. 2001-156189 (Patent Document 1). Hereinafter, the NROM described in this publication will be described with reference to FIGS.

図11は、従来のNROMの概略断面図である。このNROMは、NMOSFETの形成に準じて形成されている。このNROMは、p型の半導体基板201上に第一の絶縁膜202、電荷蓄積絶縁膜203、第二の絶縁膜204、ゲート電極205を有している。一般にはそれぞれ、半導体基板201としてはシリコン基板、第一の絶縁膜202及び第二の絶縁膜204としてはシリコン酸化膜、電荷蓄積絶縁膜203としてはシリコン窒化膜、ゲート電極205としてはポリシリコン膜が用いられる。   FIG. 11 is a schematic cross-sectional view of a conventional NROM. This NROM is formed according to the formation of the NMOSFET. This NROM has a first insulating film 202, a charge storage insulating film 203, a second insulating film 204, and a gate electrode 205 on a p-type semiconductor substrate 201. In general, the semiconductor substrate 201 is a silicon substrate, the first insulating film 202 and the second insulating film 204 are silicon oxide films, the charge storage insulating film 203 is a silicon nitride film, and the gate electrode 205 is a polysilicon film. Is used.

これらは周知の方法で形成できる。すなわち、第一の絶縁膜202は半導体基板201表面の熱酸化によって、また、電荷蓄積絶縁膜203、第二の絶縁膜204及びゲート電極205は化学気相成長法(CVD法)によって形成した材料膜を、リソグラフィ及びドライエッチングによって加工することで形成できる。   These can be formed by a known method. That is, the first insulating film 202 is formed by thermal oxidation of the surface of the semiconductor substrate 201, and the charge storage insulating film 203, the second insulating film 204, and the gate electrode 205 are formed by chemical vapor deposition (CVD). The film can be formed by processing by lithography and dry etching.

ゲート電極205の両側には、その一部をゲート電極205とオーバーラップする形で、イオン注入及び活性化アニールによって形成された、n型拡散領域206と207を有する。   On both sides of the gate electrode 205, there are n-type diffusion regions 206 and 207 formed by ion implantation and activation annealing so as to partially overlap the gate electrode 205.

拡散領域206と207間に電位差を設けた状態で、ゲート電極205へ正電圧を印加することにより、ゲート電極205下のチャネル領域208を介して拡散領域206と207間に電流が流れる。   By applying a positive voltage to the gate electrode 205 in a state where a potential difference is provided between the diffusion regions 206 and 207, a current flows between the diffusion regions 206 and 207 through the channel region 208 under the gate electrode 205.

なお、しばしば、拡散領域206及び207と、チャネル領域208との境界部に、ウェルよりもp型不純物濃度の濃いハロー領域(ポケット注入領域)209と210が設けられる。このハロー領域209と210は、一般に微細MOSFETにおいて短チャネル効果を抑制し、オフリークを抑える働きがある。加えて、特にNROMでは後述のように、多数回書込み消去を行った場合にも装置特性の低下を防ぐ効果があると、上記公報で説明されている。   Often, halo regions (pocket implantation regions) 209 and 210 having a p-type impurity concentration higher than that of the well are provided at the boundary between the diffusion regions 206 and 207 and the channel region 208. The halo regions 209 and 210 generally function to suppress a short channel effect and suppress off-leakage in a fine MOSFET. In addition, as described later, particularly in the NROM, it is described in the above-mentioned publication that there is an effect of preventing the deterioration of the device characteristics even when writing and erasing many times.

NROMの書込み及び読出し動作を図12〜13を用いて説明する。
図12は、書込みメカニズムの概略説明図である。書込みの際には、拡散領域207とゲート電極205に、正の高いプログラミング電圧を印加する。この時、通常のMOSFET動作と同様に、チャネル領域208に反転層211が形成され、拡散領域206をソース、拡散領域207をドレインとして、ソースからドレインへ電子が流れる。この場合、反転層211が拡散領域207近傍でピンチオフするため、拡散領域207近傍で電子が高電界によって加速され、ホットエレクトロンが発生する。このホットエレクトロンの一部は、高い正電圧が印加されたゲート電極205に引っ張られて紙面上方向へ走り、電荷蓄積絶縁膜203へトラップされる。この膜は絶縁膜であるため、トラップされた電子(電荷)212は膜中をほとんど移動せず、拡散領域207端近傍上に局在することになる。
NROM writing and reading operations will be described with reference to FIGS.
FIG. 12 is a schematic explanatory diagram of the writing mechanism. At the time of writing, a positive high programming voltage is applied to the diffusion region 207 and the gate electrode 205. At this time, similarly to the normal MOSFET operation, the inversion layer 211 is formed in the channel region 208, and electrons flow from the source to the drain using the diffusion region 206 as the source and the diffusion region 207 as the drain. In this case, since the inversion layer 211 is pinched off in the vicinity of the diffusion region 207, electrons are accelerated in the vicinity of the diffusion region 207 by a high electric field, and hot electrons are generated. A part of the hot electrons are pulled by the gate electrode 205 to which a high positive voltage is applied, run upward in the drawing, and trapped in the charge storage insulating film 203. Since this film is an insulating film, the trapped electrons (charges) 212 hardly move in the film and are localized near the end of the diffusion region 207.

図13(a)は、読出しメカニズムの概略説明図である。書込みの際には上述のように拡散領域207へ正電圧を印加したが、読出しの際には、逆に拡散領域206へ正の読出し電圧を印加し、拡散領域207及び半導体基板201の電位はグラウンドとする。ここでゲート電極205へ正電圧を印加すると、今度は拡散領域206をドレイン、拡散領域207をソースとして、ソースからドレインへ電子が流れる。この場合、図13(a)のように拡散領域207(ソース)端近傍の電荷蓄積絶縁膜203にトラップされた電子212が存在する場合、そのポテンシャルの影響により、電子212が存在しない場合に比較して電流213が小さなものになる。つまり、電子212の有無、ないし多寡を、MOSFETのドレイン電流の大小で検出できる、ということになる。ここで、213は読出し電流を意味する。   FIG. 13A is a schematic explanatory diagram of the reading mechanism. When writing, a positive voltage is applied to the diffusion region 207 as described above. However, when reading, a positive read voltage is applied to the diffusion region 206, and the potentials of the diffusion region 207 and the semiconductor substrate 201 are Ground. Here, when a positive voltage is applied to the gate electrode 205, electrons flow from the source to the drain, using the diffusion region 206 as the drain and the diffusion region 207 as the source. In this case, as shown in FIG. 13A, when the electrons 212 trapped in the charge storage insulating film 203 near the end of the diffusion region 207 (source) exist, compared to the case where the electrons 212 do not exist due to the influence of the potential. As a result, the current 213 becomes small. In other words, the presence or absence of electrons 212 or the number of electrons 212 can be detected by the magnitude of the drain current of the MOSFET. Here, 213 means a read current.

一方、図13(b)は、拡散領域206をソース、拡散領域207をドレインとして、同じ電荷蓄積状態を読出した場合を表す。反転層がピンチオフした状態、いわゆる飽和領域においては、電子212の直下には反転層が形成されないため、読出し電流214は、電子212のポテンシャルの影響を受けにくい。つまり、拡散領域207端付近に電子212を生じさせる書込み方法(図12)による情報は、拡散領域207をソースとする図13(a)の方法によれば検出される。しかし、拡散領域206をソースとする図13(b)の方法によればほとんど検出されない。   On the other hand, FIG. 13B shows a case where the same charge accumulation state is read using the diffusion region 206 as a source and the diffusion region 207 as a drain. In a state where the inversion layer is pinched off, that is, in a so-called saturation region, the inversion layer is not formed immediately below the electrons 212, so that the read current 214 is not easily affected by the potential of the electrons 212. That is, information by the writing method (FIG. 12) that generates electrons 212 near the end of the diffusion region 207 is detected by the method of FIG. 13A using the diffusion region 207 as a source. However, it is hardly detected by the method of FIG. 13B using the diffusion region 206 as a source.

更に、図12の書込み方法に準拠し、拡散領域207の代わりに拡散領域206へプログラミング電圧を印加すれば、今度は拡散領域206端近傍の電荷蓄積絶縁膜203へ電子を蓄積することができ、この場合は、拡散領域206をソースとしたときに検出可能となる。
このような方法によって、NROMは、1トランジスタで2ビットの情報を記憶することが可能である。
図14及び15に消去メカニズムの概略を示す。図14はNROMの概略断面図、図15は図14のバンド模式図である。
Further, in accordance with the writing method of FIG. 12, if a programming voltage is applied to the diffusion region 206 instead of the diffusion region 207, electrons can be stored in the charge storage insulating film 203 near the end of the diffusion region 206, In this case, detection is possible when the diffusion region 206 is used as a source.
By such a method, the NROM can store 2-bit information with one transistor.
14 and 15 show an outline of the erasing mechanism. FIG. 14 is a schematic sectional view of the NROM, and FIG. 15 is a schematic band diagram of FIG.

拡散領域207端部上の消去の際には、ゲート電極205へ負の高い消去電圧、拡散領域207へ正の高い消去電圧を印加し、半導体基板201は例えばグラウンド電位とする。特に、拡散領域207と半導体基板201の間の接合部にp型ハロー領域210が存在する場合、拡散領域207とハロー領域210のPN接合は急峻なプロファイルになっており、更に高い逆方向バイアスが印加される。そのため、図15のバンド図に示すように、ハロー領域210の荷電子帯から拡散領域207の伝導帯へ、一部の電子がバンド間トンネルによって流れ込む。このトンネル電子215は電界によって加速され、基板のシリコン原子と衝突し、ホットホール216とホットエレクトロン217のペアを生成する。このうちホットホール216の一部は、負バイアスが印加されたゲート電極205へ引っ張られ、電荷蓄積絶縁膜203へ入るため、すでに蓄積されていた電子と再結合し、蓄積していた電子を消滅させる。これによって、拡散領域207端部付近の紙面右側の電子のみを消去することができる。同様の方法で、拡散領域206端部付近の紙面左側の電子のみの消去も可能である。   At the time of erasing on the end portion of the diffusion region 207, a negative high erasing voltage is applied to the gate electrode 205 and a positive high erasing voltage is applied to the diffusion region 207, and the semiconductor substrate 201 is set to a ground potential, for example. In particular, when the p-type halo region 210 exists at the junction between the diffusion region 207 and the semiconductor substrate 201, the PN junction between the diffusion region 207 and the halo region 210 has a steep profile, and a higher reverse bias is applied. Applied. Therefore, as shown in the band diagram of FIG. 15, some electrons flow from the valence band of the halo region 210 to the conduction band of the diffusion region 207 by the interband tunnel. The tunnel electrons 215 are accelerated by the electric field, collide with silicon atoms on the substrate, and generate hot hole 216 and hot electron 217 pairs. Among these, a part of the hot hole 216 is pulled to the gate electrode 205 to which a negative bias is applied and enters the charge storage insulating film 203, so that it recombines with the already stored electrons and the stored electrons disappear. Let As a result, only the electrons on the right side of the paper near the end of the diffusion region 207 can be erased. In the same way, it is possible to erase only the electrons on the left side of the paper near the end of the diffusion region 206.

なお、上述のハロー領域209と210を備えることにより、書込み消去時の高度な電界を拡散領域近傍のみに発生させることができる。この時、電荷蓄積絶縁膜203における、書込み時に電子が注入される領域と、消去時にホールが注入される領域とを整合させることができ、消去動作で消去し切れない電子がチャネル上の電荷蓄積絶縁膜203内に残ることがない。そのため、繰り返し書込み消去を行った場合に、未消去電子の蓄積による装置特性低下を防止できるという効果があることが、上記公報に記載されている。
特開2001−156189号公報
By providing the above-described halo regions 209 and 210, a high-level electric field at the time of writing / erasing can be generated only in the vicinity of the diffusion region. At this time, in the charge storage insulating film 203, a region where electrons are injected during writing and a region where holes are injected during erasing can be matched, and electrons that cannot be completely erased by the erasing operation are accumulated on the channel. It does not remain in the insulating film 203. Therefore, it is described in the above-mentioned publication that there is an effect that it is possible to prevent deterioration of device characteristics due to accumulation of unerased electrons when repeated writing and erasing is performed.
JP 2001-156189 A

しかし、上記公報の技術においても、消去動作によって電荷蓄積絶縁膜203中の電子が完全に消去できるわけではない。従って、電荷蓄積絶縁膜203の一部に未消去の電子が残り、また一部には電子と再結合しなかったホールが残ることになる。このため、多数回書き換えによる劣化は完全には防止できず、やはり書き換え回数には限界がある。   However, even in the technique of the above publication, the electrons in the charge storage insulating film 203 cannot be completely erased by the erase operation. Accordingly, unerased electrons remain in part of the charge storage insulating film 203, and holes that have not recombined with electrons remain in part. For this reason, deterioration due to rewriting many times cannot be completely prevented, and there is a limit to the number of rewritings.

図16(a)及び(b)を用いてこれを説明する。図16(a)及び(b)は、背景技術の半導体記憶装置の拡散領域207端近傍を拡大して示した模式図である。   This will be described with reference to FIGS. 16 (a) and 16 (b). FIGS. 16A and 16B are schematic views showing an enlarged vicinity of the end of the diffusion region 207 of the semiconductor memory device of the background art.

まず、上述の手段に基づいて書込みを行う場合を、図16(a)を用いて説明する。書込み時にはゲート電極205及び拡散領域207には高い正の電圧が印加されている。このため、書込み時に発生するホットエレクトロンは、ゲート電極205の正バイアスによって紙面の上部方向に引っ張られると同時に、拡散領域207の電界の影響も受ける。その結果、ホットエレクトロンの一部は、両方のバイアスの影響によって紙面右上方向に向かって注入される(図における212aと212b)。この結果、注入電子212aと212bは、電荷蓄積絶縁膜203中にある程度の広がりをもって注入されることになる。   First, a case where writing is performed based on the above-described means will be described with reference to FIG. At the time of writing, a high positive voltage is applied to the gate electrode 205 and the diffusion region 207. For this reason, hot electrons generated at the time of writing are pulled upward by the positive bias of the gate electrode 205 and are also affected by the electric field of the diffusion region 207. As a result, a part of hot electrons is injected toward the upper right side of the drawing due to the influence of both biases (212a and 212b in the figure). As a result, the injected electrons 212a and 212b are injected into the charge storage insulating film 203 with a certain extent.

一方、上述の手段に基づいて消去を行う場合を、図16(b)を用いて説明する。消去時には、ゲート電極205には高い負の電圧、拡散領域207には高い正の電圧が印加されている。発生するホットホール216は、拡散領域207の正電圧と反発し、かつゲート電極205の負電圧に引っ張られる。その結果、ホットホール216は、紙面左上方向の電界の力を受ける。このため、図16(b)に示すように、ホットホール216は紙面左上方向に注入されやすくなる。この注入により、図16(a)における電子のうち212aが優先的に消去され、212bは消去される速度が遅くなる。   On the other hand, the case of erasing based on the above-described means will be described with reference to FIG. At the time of erasing, a high negative voltage is applied to the gate electrode 205 and a high positive voltage is applied to the diffusion region 207. The generated hot hole 216 repels the positive voltage of the diffusion region 207 and is pulled by the negative voltage of the gate electrode 205. As a result, the hot hole 216 receives the force of the electric field in the upper left direction of the paper. For this reason, as shown in FIG.16 (b), the hot hole 216 becomes easy to be inject | poured on the paper surface upper left direction. By this injection, 212a among the electrons in FIG. 16A is preferentially erased, and 212b is erased at a lower speed.

背景技術のように、ポケット注入領域210を形成して書込み消去時の横方向電界を拡散領域207〜ポケット注入領域210間の接合に集中させても、書込み時と消去時とではホットキャリア(電子、ホール、電荷)が電界から受ける力の方向が異なっているため、電荷蓄積絶縁膜203中へ電荷が注入される領域を完全に合致させることは困難である。   Even when the pocket injection region 210 is formed and the lateral electric field at the time of writing / erasing is concentrated at the junction between the diffusion region 207 and the pocket injection region 210 as in the background art, hot carriers (electrons) are generated at the time of writing and at the time of erasing. , Holes, charges) are different in the direction of the force received from the electric field, and it is difficult to completely match the region where charges are injected into the charge storage insulating film 203.

このような状況のもと、書込み・消去を繰り返すことで、図17に示すように、電荷蓄積絶縁膜203中には、書込み後にもホールが残存する領域218と、消去後にも電子が残存する領域219が存在することになる。また、これらの領域の分布は、書込み・消去の条件にもより、図17の通りの分布となるとは限らない。書込み/消去サイクルによるこれら残存キャリアの増加は、反転層キャリアの移動度劣化による読出し電流の低下、あるいはオフリークの上昇等、装置の性能劣化を招く。   Under such circumstances, by repeating writing and erasing, as shown in FIG. 17, in the charge storage insulating film 203, a region 218 in which holes remain even after writing and electrons remain even after erasing. Region 219 will exist. Further, the distribution of these regions is not necessarily the distribution shown in FIG. 17 depending on the write / erase conditions. The increase in these remaining carriers due to the write / erase cycle causes deterioration in device performance such as a decrease in read current due to mobility deterioration of the inversion layer carrier or an increase in off-leakage.

また特に、消去後に、拡散領域207の上の部位の電荷蓄積絶縁膜203中に未消去の電子が残存している場合、この部位の電子のポテンシャルはチャネル領域への影響が小さいため、消去直後には読出し電流の多寡へあまり影響しない。しかし、長期保持時には、絶縁膜中といえども、蓄積電荷は時間とともに電荷蓄積絶縁膜中のトラップ準位等を伝って徐々に拡散する。蓄積電荷の一部はチャネル長方向(紙面左方向)へ拡散してチャネル領域の特性に影響を与え、読出し電流を低下させる。つまり、長期保持時に書込み・消去ウィンドウが小さくなり、信頼性が低下するという問題がある。   In particular, after erasing, when unerased electrons remain in the charge storage insulating film 203 at the site above the diffusion region 207, the potential of the electron at this site has little effect on the channel region, so Does not significantly affect the amount of read current. However, during long-term holding, even in the insulating film, the accumulated charge gradually diffuses over time through the trap level in the charge accumulating insulating film. A part of the accumulated charge is diffused in the channel length direction (left direction in the drawing), affecting the characteristics of the channel region and reducing the read current. That is, there is a problem that the write / erase window becomes smaller during long-term holding, and the reliability is lowered.

かくして本発明によれば、半導体層上に形成された電荷を局在的に蓄積する機能を有する電荷保持膜と、
前記電荷を局在的に蓄積する機能を有する電荷保持膜の少なくとも一部の上に形成されたゲート電極と、
前記ゲート電極の両側の前記上記半導体層に形成された拡散領域とを備え、
前記拡散領域の前記ゲート電極側の端部が、前記電荷を局在的に蓄積する機能を有する電荷保持膜直下から又は直下よりも外側に位置していることを特徴とする半導体記憶装置が提供される。
Thus, according to the present invention, a charge retention film having a function of locally accumulating charges formed on the semiconductor layer,
A gate electrode formed on at least a part of the charge retention film having a function of locally accumulating the charge;
A diffusion region formed in the semiconductor layer on both sides of the gate electrode,
Provided is a semiconductor memory device characterized in that an end of the diffusion region on the gate electrode side is located directly below or outside the charge holding film having a function of locally accumulating the charge. Is done.

また、本発明によれば、上記半導体記憶装置の製造方法であって、
前記ゲート電極及び前記電荷を局在的に蓄積する機能を有する電荷保持膜の側面に絶縁体からなるサイドウォールスペーサを形成する工程と、
不純物注入及びアニールを行って前記拡散領域を形成する工程と
を有することを特徴とする半導体記憶装置の製造方法が提供される。
According to the present invention, there is also provided a method for manufacturing the above semiconductor memory device,
Forming a sidewall spacer made of an insulator on a side surface of the gate electrode and the charge holding film having a function of locally storing the charge;
And a step of forming the diffusion region by implanting impurities and annealing. A method of manufacturing a semiconductor memory device is provided.

本発明の半導体記憶装置は、1セルで複数ビットの記憶が可能であり、かつ拡散領域端が、ゲート電極下に存在する電荷保持膜よりも外側にある、いわゆるオフセット構造を有しており、書込み時と消去時にホットキャリアが注入される領域を、電荷を局在的に蓄積する機能を有する電荷保持膜の端部の限られた範囲に限定することができる。そのため、電子が注入される位置とホールが注入される位置がよく合致し、繰り返し書込み/消去を行うことによる残存キャリアの増加を抑制できる。このため、繰り返し書込み/消去を行っても装置の特性劣化を防止できるので、従来よりも繰り返し耐性が強く、信頼性の高い半導体記憶装置を提供することができる。   The semiconductor memory device of the present invention has a so-called offset structure in which a plurality of bits can be stored in one cell and the end of the diffusion region is outside the charge retention film existing under the gate electrode. The region into which hot carriers are injected during writing and erasing can be limited to a limited range at the end of the charge holding film having a function of locally accumulating charges. Therefore, the position where electrons are injected and the position where holes are injected are in good agreement, and an increase in residual carriers due to repeated writing / erasing can be suppressed. For this reason, even if repetitive writing / erasing is performed, deterioration of the characteristics of the device can be prevented, so that it is possible to provide a semiconductor memory device having higher repetitive resistance and higher reliability than conventional ones.

電荷を局在的に蓄積する機能を有する電荷保持膜が、少なくともその一部において、半導体層側より順に、第1の絶縁膜、電荷蓄積機能を有する絶縁体、及び第2の絶縁膜、からなる構造を有する場合、以下の効果を奏する。   A charge retention film having a function of locally accumulating charges includes at least a part of the first insulating film, an insulator having a charge storage function, and a second insulating film in order from the semiconductor layer side. In the case of having the structure, the following effects are obtained.

すなわち、電荷蓄積機能を有する絶縁体に蓄積された電荷は、第1の絶縁膜、第2の絶縁膜によって、ゲート電極や半導体層等への流出が防がれる。その結果、拡散領域が、電荷を局在的に蓄積する機能を有する電荷保持膜と、ゲート長方向に0〜20nmの幅でオフセットしている場合、次の効果を奏する。すなわち、書込み消去時のホットキャリア発生位置と電荷保持膜端との距離が比較的近く設定されているため、高速な書込み消去が可能となる。ホットキャリア発生位置と電荷保持膜が過度に離れると、書込み消去速度が低下してしまうため、高速な書込み消去の実現には、上記のようにオフセットを20nm以下とすることが効果的である。   That is, the charge accumulated in the insulator having a charge accumulation function is prevented from flowing out to the gate electrode, the semiconductor layer, or the like by the first insulating film and the second insulating film. As a result, when the diffusion region is offset from the charge holding film having a function of locally accumulating charges with a width of 0 to 20 nm in the gate length direction, the following effects are obtained. That is, since the distance between the hot carrier generation position at the time of writing / erasing and the edge of the charge holding film is set relatively close, high-speed writing / erasing is possible. If the hot carrier generation position and the charge holding film are excessively separated from each other, the write / erase speed decreases. Therefore, in order to realize high-speed write / erase, it is effective to set the offset to 20 nm or less as described above.

本発明の半導体記憶装置の製造方法によれば、拡散領域形成の際に、サイドウォールスペーサをマスクとして不純物注入を行うことにより、電荷を局在的に蓄積する機能を有する電荷保持膜と拡散領域とを容易にオフセットさせることができる。そのため、簡略な工程で本発明の半導体記憶装置を製造できる利点がある。   According to the method for manufacturing a semiconductor memory device of the present invention, a charge holding film and a diffusion region having a function of locally accumulating charges by performing impurity implantation using a sidewall spacer as a mask when forming the diffusion region. Can be easily offset. Therefore, there is an advantage that the semiconductor memory device of the present invention can be manufactured by a simple process.

また、ゲート電極及び/又は拡散領域の上面の少なくとも一部に、高融点金属と半導体との化合物膜を有する。化合物膜は低抵抗であるため、シート抵抗を低下でき、より消費電力の低い半導体記憶装置を実現できる。   In addition, a compound film of a refractory metal and a semiconductor is provided on at least a part of the upper surface of the gate electrode and / or the diffusion region. Since the compound film has low resistance, the sheet resistance can be reduced, and a semiconductor memory device with lower power consumption can be realized.

また、化合物膜を、拡散領域の形成後、高融点金属を堆積する工程と、熱処理によって、少なくとも拡散領域表面の半導体と高融点金属を反応させる工程と、未反応の高融点金属を除去する工程とを経て形成できる。そのため化合物膜を、自己整合的に簡便に形成することができて、しかも化合物膜間の電気的短絡を防止できる。   In addition, a step of depositing a refractory metal after forming a diffusion region, a step of reacting at least a semiconductor on the surface of the diffusion region with a refractory metal by heat treatment, and a step of removing unreacted refractory metal And can be formed. Therefore, the compound film can be easily formed in a self-aligning manner, and an electrical short circuit between the compound films can be prevented.

本発明の半導体記憶装置は、半導体層、絶縁膜、ゲート電極及び拡散領域を有している。
半導体層は、半導体装置に使用されるものであれば特に限定されない。半導体層には、基板上に形成された半導体層のみならず、半導体基板も含まれる。例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、GaAs、InGaAs、ZnSe、GaN等の化合物半導体によるバルク基板;SOI基板、SOS基板又は多層SOI基板;ガラスやプラスチック基板上に形成された半導体層(上記元素半導体や化合物半導体からなる層)が挙げられる。なかでもシリコン基板又は表面にシリコン層が形成されたSOI基板等が好ましい。半導体層は、単結晶、多結晶又はアモルファスのいずれであってもよい。
The semiconductor memory device of the present invention has a semiconductor layer, an insulating film, a gate electrode, and a diffusion region.
The semiconductor layer is not particularly limited as long as it is used in a semiconductor device. The semiconductor layer includes not only a semiconductor layer formed on the substrate but also a semiconductor substrate. For example, a bulk substrate made of an elemental semiconductor such as silicon or germanium, a compound semiconductor such as silicon germanium, GaAs, InGaAs, ZnSe, or GaN; an SOI substrate, an SOS substrate, or a multilayer SOI substrate; a semiconductor layer formed on a glass or plastic substrate ( A layer made of the above element semiconductor or compound semiconductor). Among these, a silicon substrate or an SOI substrate having a silicon layer formed on the surface is preferable. The semiconductor layer may be single crystal, polycrystalline, or amorphous.

半導体層上に形成されている電荷保持膜は、電荷を局在的に蓄積する機能を有していさえすれば、特に限定されず、半導体装置に使用される絶縁膜をいずれも使用できる。例えば、半導体層側から第一の絶縁膜、電荷蓄積絶縁体膜及び第二の絶縁膜の順で積層された絶縁膜、電荷蓄積可能な微細ドットを複数含有した絶縁膜等が挙げられる。なお、本明細書において、電荷とは、電子又は正孔を意味する。また、局在的にとは、電荷保持膜に注入された電荷が、その注入された位置に保持され、他の部分へ移動しないで存在することを意味する。   The charge holding film formed on the semiconductor layer is not particularly limited as long as it has a function of locally accumulating charges, and any insulating film used in a semiconductor device can be used. For example, an insulating film in which a first insulating film, a charge storage insulator film, and a second insulating film are stacked in this order from the semiconductor layer side, an insulating film containing a plurality of fine dots capable of storing charge, and the like can be given. In addition, in this specification, an electric charge means an electron or a hole. Further, “locally” means that the charges injected into the charge holding film are held at the injected position and do not move to other portions.

上記例示中、前者の絶縁膜の第一絶縁膜及び第二絶縁膜としては、シリコン酸化膜、シリコン酸窒化膜、高誘電材料膜(例えば、酸化アルミニウム、酸化ハフニウム、酸化ハフニウム−酸化シリコン混合物、酸化ジルコニウム、酸化ジルコニウム−酸化シリコン混合物、酸化イットリウム、酸化ランタン、酸化ランタン−酸化シリコン混合物、酸化プラセオジウム、酸化セリウム)等が挙げられる。電荷蓄積絶縁体膜としては、シリコン窒化膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜等が挙げられる。第一絶縁膜及び第二絶縁膜は、同一種の膜からなっていても、異なる種類の膜からなっていてもよいが、特に第一絶縁膜としては膜中のトラップ準位密度が低い材質の膜を用いるのが好ましい。トラップ準位密度が低い材質の膜としては、シリコン酸化膜、酸化アルミニウム膜等が挙げられる。構造の一例としては、第1の絶縁膜・電荷蓄積絶縁体膜・第2の絶縁膜すべてに酸化アルミニウム膜を用い、そのうち電荷蓄積絶縁体膜のみをトラップ準位密度の高いアルミニウムリッチな組成とした構造をとることも可能であるが、この場合は、同一のプロセス装置で上記3つの層すべてを形成できるメリットがある。   In the above examples, as the first insulating film and the second insulating film of the former insulating film, a silicon oxide film, a silicon oxynitride film, a high dielectric material film (for example, aluminum oxide, hafnium oxide, hafnium oxide-silicon oxide mixture, Zirconium oxide, zirconium oxide-silicon oxide mixture, yttrium oxide, lanthanum oxide, lanthanum oxide-silicon oxide mixture, praseodymium oxide, cerium oxide) and the like. Examples of the charge storage insulator film include a silicon nitride film, a titanium oxide film, a tantalum oxide film, and a hafnium oxide film. The first insulating film and the second insulating film may be made of the same type of film or different types of films, but the first insulating film is particularly a material having a low trap level density in the film. It is preferable to use this film. Examples of the film made of a material having a low trap level density include a silicon oxide film and an aluminum oxide film. As an example of the structure, an aluminum oxide film is used for all of the first insulating film, the charge storage insulator film, and the second insulating film, and only the charge storage insulator film has an aluminum-rich composition with a high trap state density. In this case, there is an advantage that all the three layers can be formed by the same process apparatus.

後者の微細ドットとしては、窒化シリコン等の窒化物;酸化アルミニウム、酸化チタニウム、酸化タンタル、酸化ハフニウム、酸化ジルコニウム、酸化亜鉛等の酸化物;シリコン;リン、ボロン等の不純物を含むシリケートガラス;シリコンカーバイド;強誘電体;金属等のドットが挙げられる。ドットの形状及び大きさは、所望する電荷の蓄積量に応じて適宜設定できる。ドットを含有する絶縁膜としては、シリコン酸化膜、シリコン酸窒化膜、高誘電材料膜等が挙げられる。   The latter fine dots include nitrides such as silicon nitride; oxides such as aluminum oxide, titanium oxide, tantalum oxide, hafnium oxide, zirconium oxide and zinc oxide; silicon; silicate glass containing impurities such as phosphorus and boron; silicon Carbide; Ferroelectric; Dot of metal or the like. The shape and size of the dots can be appropriately set according to the desired amount of accumulated charge. Examples of the insulating film containing dots include a silicon oxide film, a silicon oxynitride film, and a high dielectric material film.

電荷を局在的に蓄積する機能を有する電荷保持膜は、第一の絶縁膜、電荷蓄積絶縁体膜及び第二の絶縁膜の順で積層された絶縁膜が、製造が容易であるという観点から好ましい。   The charge retention film having a function of locally accumulating charge is an easy-to-manufacture manufacturing of an insulating film in which a first insulating film, a charge storage insulating film, and a second insulating film are stacked in this order. To preferred.

電荷を局在的に蓄積する機能を有する電荷保持膜の一部の上にはゲート電極が形成されている。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されない。例えば、ポリシリコン:銅、アルミニウム等の金属:タングステン、チタン、タンタル等の高融点金属:高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。なお、ゲート電極下の半導体層にはチャネル領域が位置している。   A gate electrode is formed on a part of the charge holding film having a function of accumulating charges locally. The gate electrode is not particularly limited as long as it is usually used in a semiconductor device. For example, polysilicon: metal such as copper and aluminum: refractory metal such as tungsten, titanium and tantalum: single layer film or laminated film such as silicide with refractory metal. Note that a channel region is located in the semiconductor layer under the gate electrode.

ゲート電極の両側の上記半導体層には拡散領域が形成されている。この拡散領域は、半導体層において、チャネル領域の両側に位置し、ソース/ドレイン領域として機能する。拡散領域の導電型及び不純物濃度は、半導体記憶装置の性能に応じて適宜設定できる。拡散領域の表面層には高融点金属のシリサイド層を備えていてもよい。   Diffusion regions are formed in the semiconductor layer on both sides of the gate electrode. This diffusion region is located on both sides of the channel region in the semiconductor layer and functions as a source / drain region. The conductivity type and impurity concentration of the diffusion region can be set as appropriate according to the performance of the semiconductor memory device. A surface layer of the diffusion region may be provided with a refractory metal silicide layer.

拡散領域は、半導体層に形成されたウェル領域内に位置していてもよい。ウェル領域は、拡散領域と異なる導電型を有していることが好ましい。この場合、拡散領域の導電型を第1導電型、ウェル領域の導電型を第2導電型とする。   The diffusion region may be located in a well region formed in the semiconductor layer. The well region preferably has a conductivity type different from that of the diffusion region. In this case, the conductivity type of the diffusion region is the first conductivity type, and the conductivity type of the well region is the second conductivity type.

また、本発明では、拡散領域の前記ゲート電極側の端部が、電荷を局在的に蓄積する機能を有する電荷保持膜直下から又は直下よりも外側に位置(オフセット)している。そのため、書込み時と消去時にホットキャリアが注入される領域を、電荷を局在的に蓄積する機能を有する電荷保持膜の端部の限られた範囲に限定することができる。この構造をオフセット構造と称し、電荷保持膜と拡散領域間で、電荷保持膜と拡散領域が存在しない箇所の半導体層をオフセット部分と称する。   In the present invention, the end of the diffusion region on the gate electrode side is positioned (offset) from directly below or outside the charge holding film having a function of locally accumulating charges. Therefore, the region where hot carriers are injected at the time of writing and erasing can be limited to a limited range at the end of the charge holding film having a function of locally accumulating charges. This structure is referred to as an offset structure, and a portion of the semiconductor layer where the charge holding film and the diffusion region do not exist between the charge holding film and the diffusion region is referred to as an offset portion.

オフセット部分のゲート長(チャネル長)方向の長さは、0〜20nmであることが好ましい。オフセット部分は、ゲート電極の少なくとも一方の端部側に位置している。オフセット部分は、ゲート電極の両側に位置することが好ましい。両側に位置する場合、オフセット部分のゲート長方向の長さは、同一でも異なっていてもよく、同一が好ましい。   The length of the offset portion in the gate length (channel length) direction is preferably 0 to 20 nm. The offset portion is located on at least one end side of the gate electrode. The offset portions are preferably located on both sides of the gate electrode. When located on both sides, the length of the offset portion in the gate length direction may be the same or different, and preferably the same.

更に、本発明では、以下の構成を備えていてもよい。
まず、拡散領域のゲート電極側の端部には、オフリークの抑制、読出し電流の低下防止等のために、拡散領域と同一又は異なる導電型の不純物領域を更に備えていてもよい。この不純物領域のゲート電極側端部は、ゲート電極及び/又は電荷を局在的に蓄積する機能を有する電荷保持膜に対してオフセット構造を有していてもいなくてもよい。
Furthermore, in the present invention, the following configuration may be provided.
First, an impurity region having the same or different conductivity type as that of the diffusion region may be further provided at the end of the diffusion region on the gate electrode side in order to suppress off-leakage and prevent a decrease in read current. The gate electrode side end of the impurity region may or may not have an offset structure with respect to the gate electrode and / or the charge holding film having a function of locally accumulating charges.

更に、電荷蓄積機能を有する部分は、ゲート電極直下全面に存在してもよいし、左右に二分してゲート電極端付近にのみ存在する構造をとってもよい。前者は、複雑な工程を経ることなく簡便に形成できるメリットがある。後者は、長期保持時に蓄積電荷が電荷保持膜に沿って徐々に移動し左右の情報が混合してしまうことを、より効果的に防止できるため、さらに保持特性を改善することができるメリットがある。目的に応じ、どちらかの構造を選択することができる。   Further, the portion having the charge storage function may exist on the entire surface directly under the gate electrode, or may have a structure in which the portion exists only in the vicinity of the end of the gate electrode divided into right and left. The former has an advantage that it can be easily formed without going through a complicated process. The latter has a merit that the retention characteristics can be further improved because it is possible to more effectively prevent the accumulated charges from moving gradually along the charge retention film and mixing left and right information during long-term retention. . Either structure can be selected according to the purpose.

(動作方法)
上記半導体記憶装置は、例えば、以下のように動作させることができる。
すなわち、半導体層の電位に対して、ゲート電極の電位と拡散領域の電位とが互いに逆のバイアスとなるように電圧印加を行う。この電圧印加により、電荷を局在的に蓄積する機能を有する電荷保持膜中の電荷を消去することができる。電荷の消去及び未消去を利用して、情報を書込み及び消去することができる。また、消去される電荷は、電荷保持膜中の電荷全部でも一部でもよい。
(Operation method)
The semiconductor memory device can be operated as follows, for example.
That is, the voltage is applied so that the potential of the gate electrode and the potential of the diffusion region are opposite to each other with respect to the potential of the semiconductor layer. By applying this voltage, the charges in the charge holding film having a function of locally accumulating charges can be erased. Information can be written and erased using charge erasure and non-erasure. Further, the charge to be erased may be all or a part of the charge in the charge holding film.

(製造方法)
上記半導体記憶装置において、オフセット部分は、例えば以下のように製造できる。
すなわち、ゲート電極及び前記電荷を局在的に蓄積する機能を有する電荷保持膜の側面に絶縁体からなるサイドウォールスペーサを形成する工程と、不純物注入及びアニールを行って前記拡散領域を形成する工程とを経ることにより、オフセット部分を形成できる。
(Production method)
In the semiconductor memory device, the offset portion can be manufactured as follows, for example.
That is, a step of forming a sidewall spacer made of an insulator on the side surface of the gate electrode and the charge retention film having a function of locally accumulating the charge, and a step of forming the diffusion region by performing impurity implantation and annealing Through these steps, an offset portion can be formed.

サイドウォールスペーサは、例えば、ゲート電極の側面を熱酸化する方法、全面にサイドウォールスペーサ形成用膜を積層し、異方性エッチングによりエッチバックする方法等により形成できる。   The sidewall spacer can be formed by, for example, a method of thermally oxidizing the side surface of the gate electrode, a method of stacking a sidewall spacer forming film on the entire surface, and etching back by anisotropic etching.

半導体記憶装置の他の構成要素は、特に限定されず公知の方法により形成できる。例えば、まず、半導体層上に電荷を局在的に蓄積する機能を有する電荷保持膜を形成する。次いで、電荷保持膜上に導電体膜を堆積する。更に、リソグラフィ及びエッチングによって導電体膜を加工することでゲート電極を形成する。この際に絶縁膜も同時にエッチングすることが好ましい。この後、上記サイドウォールスペーサ形成工程及び拡散領域形成工程に付すことで半導体記憶装置を製造できる。   Other components of the semiconductor memory device are not particularly limited and can be formed by a known method. For example, first, a charge retention film having a function of locally accumulating charges is formed on the semiconductor layer. Next, a conductor film is deposited on the charge retention film. Further, the gate electrode is formed by processing the conductor film by lithography and etching. At this time, it is preferable to etch the insulating film at the same time. Thereafter, the semiconductor memory device can be manufactured by being subjected to the sidewall spacer forming step and the diffusion region forming step.

また、拡散領域の表面層に高融点金属の化合物膜を備える場合、この化合物膜は、例えば以下の方法により得ることができる。まず、拡散領域形成後、前面に高融点金属層を積層する。次いで、熱処理に付して半導体層と高融点金属層とを反応させて化合物膜を形成する。更に、未反応の高融点金属層を除去することで、拡散領域の表面層のみに化合物膜を形成できる。   When a refractory metal compound film is provided on the surface layer of the diffusion region, this compound film can be obtained, for example, by the following method. First, after forming the diffusion region, a refractory metal layer is laminated on the front surface. Next, the compound film is formed by subjecting the semiconductor layer and the refractory metal layer to heat treatment. Furthermore, the compound film can be formed only on the surface layer of the diffusion region by removing the unreacted refractory metal layer.

(実施の形態)
以下、図を用いて本発明をより詳細に説明する。なお、以下においてはn型装置(拡散領域がn型の装置)について説明するが、不純物の導電型とバイアスを逆にすれば、p型装置として形成することも可能である。また、ここでは、電荷を電子とし、電荷保持膜に電子が蓄積された状態を書込み状態、蓄積されていない場合を消去状態と定義している。
(Embodiment)
Hereinafter, the present invention will be described in more detail with reference to the drawings. In the following, an n-type device (a device in which the diffusion region is an n-type) will be described. However, a p-type device can also be formed by reversing the impurity conductivity type and the bias. Here, the charge is defined as an electron, and a state where electrons are accumulated in the charge holding film is defined as a written state, and a case where no electrons are accumulated is defined as an erased state.

第1実施形態
図1(a)及び(b)を用いて第1実施形態における半導体記憶装置の構成を説明する。図1(a)は、第1実施形態の半導体装置の断面の模式図である。p型半導体層101上に、第一の絶縁膜102、電荷蓄積絶縁膜103、及び第二の絶縁膜104を有する。更にその上部に、ポリシリコン等よりなるゲート電極105を有する。また、ゲート電極105側面に絶縁体よりなるサイドウォールスペーサ106と107を有する。ゲート電極105下の半導体層101にはチャネル領域108を備え、ゲート電極の左右の半導体層101には、n型拡散領域109と110が形成されている。半導体層101としては例えばp型シリコン基板を用いる。ここで、拡散領域109及び110と電荷蓄積絶縁膜103とはオーバーラップせず、オフセットの位置関係にある。更に、拡散領域109と110がゲート電極105に接近している部位の半導体基板101には、p型不純物濃度が濃いハロー領域111と112を適宜設けてもよい。
First Embodiment A configuration of a semiconductor memory device according to a first embodiment will be described with reference to FIGS. FIG. 1A is a schematic cross-sectional view of the semiconductor device of the first embodiment. On the p-type semiconductor layer 101, a first insulating film 102, a charge storage insulating film 103, and a second insulating film 104 are provided. Furthermore, a gate electrode 105 made of polysilicon or the like is provided on the upper portion. Further, sidewall spacers 106 and 107 made of an insulator are provided on the side surface of the gate electrode 105. The semiconductor layer 101 under the gate electrode 105 includes a channel region 108, and n-type diffusion regions 109 and 110 are formed in the semiconductor layer 101 on the left and right sides of the gate electrode. For example, a p-type silicon substrate is used as the semiconductor layer 101. Here, the diffusion regions 109 and 110 and the charge storage insulating film 103 do not overlap and are in an offset positional relationship. Further, the halo regions 111 and 112 having a high p-type impurity concentration may be provided as appropriate in the semiconductor substrate 101 where the diffusion regions 109 and 110 are close to the gate electrode 105.

電荷蓄積絶縁膜103は、下部を第一の絶縁膜102、上部を第二の絶縁膜104で挿まれた構造をなし、これがメモリ機能体としての働きをもつ。第一の絶縁膜102と第二の絶縁膜104は、電荷蓄積絶縁膜103に蓄積される電荷にとっての障壁となり、蓄積電荷が半導体層101やゲート電極105へ簡単に流出することを防ぐ働きがある。
なおここでは、半導体層上に設けられる素子分離帯や、層間絶縁膜、電極、コンタクトプラグ等は図示省略している。
The charge storage insulating film 103 has a structure in which the lower part is inserted with the first insulating film 102 and the upper part is inserted with the second insulating film 104, and this serves as a memory function body. The first insulating film 102 and the second insulating film 104 serve as a barrier for charges accumulated in the charge storage insulating film 103 and function to prevent the stored charges from easily flowing out to the semiconductor layer 101 and the gate electrode 105. is there.
Here, an element isolation band, an interlayer insulating film, an electrode, a contact plug, and the like provided on the semiconductor layer are not shown.

本実施形態の半導体記憶装置は、拡散領域109及び110のゲート電極105側の端部が、ゲート長方向において、ゲート電極105直下よりも外側に位置している。このため、従来の半導体記憶装置に比べ、拡散領域109〜110間距離が大きく、微細装置においても、短チャネル効果によるオフリークをより小さくできるメリットがある。   In the semiconductor memory device of the present embodiment, the end portions of the diffusion regions 109 and 110 on the gate electrode 105 side are located outside the region immediately below the gate electrode 105 in the gate length direction. For this reason, the distance between the diffusion regions 109 to 110 is larger than that of the conventional semiconductor memory device, and even in a fine device, there is an advantage that off-leakage due to the short channel effect can be further reduced.

本実施形態の半導体記憶装置の書込み、消去、読出し動作は、上記背景技術での書込み、消去、読出し方法に準じて行えばよい。すなわち、例えば書込みを行う場合、拡散領域110に6V程度の正の書込み電圧、ゲート電極に6V程度の正の書込み電圧を印加し、p型半導体層及び拡散領域109を0Vとする。この時、図1(b)に示すように、ゲート電極下に反転層113が形成され、拡散領域109から110へ電子が流れる。しかし、反転層113が拡散領域110近傍でピンチオフするため、拡散領域110近傍で電子が高電界によって加速され、ホットエレクトロンが発生する。このホットエレクトロンの一部は、ゲート電極105の電界に引っ張られて紙面の上方向へ走る。上方向へ走ったホットエレクトロンは、拡散領域110の正電圧の影響も受けるため、上記背景技術にて述べたように、ある広がり分布を持って飛散する。   The writing, erasing, and reading operations of the semiconductor memory device of this embodiment may be performed according to the writing, erasing, and reading methods in the above background art. That is, for example, when writing is performed, a positive write voltage of about 6V is applied to the diffusion region 110, a positive write voltage of about 6V is applied to the gate electrode, and the p-type semiconductor layer and the diffusion region 109 are set to 0V. At this time, as shown in FIG. 1B, the inversion layer 113 is formed under the gate electrode, and electrons flow from the diffusion regions 109 to 110. However, since the inversion layer 113 is pinched off in the vicinity of the diffusion region 110, electrons are accelerated in the vicinity of the diffusion region 110 by a high electric field, and hot electrons are generated. A part of the hot electrons are pulled by the electric field of the gate electrode 105 and run upward in the drawing. The hot electrons that have traveled upward are also affected by the positive voltage of the diffusion region 110, and as described above in the background art, they are scattered with a certain spread distribution.

ここで、本実施形態では、拡散領域110と電荷蓄積絶縁膜103はオフセットの位置関係にある。従って、図2(a)の拡大図に示すように、ホットエレクトロン発生位置から見て紙面右上方向には、電荷蓄積絶縁膜103が存在していない。そのため、紙面右上方向のベクトルを持ったホットエレクトロンは、ほとんどトラップされることがない。紙面左上方向へ走ったホットエレクトロンのみが電荷蓄積絶縁膜103へ注入される。その結果、電荷蓄積絶縁膜103の端付近のみに電荷がトラップされる(蓄積電荷114)。すなわち、書込み時には、電荷蓄積絶縁膜103端部のごく限られた領域にのみ電荷が蓄積されることになり、蓄積電荷114が広い分布を持つことを防止できる。   Here, in the present embodiment, the diffusion region 110 and the charge storage insulating film 103 are in an offset positional relationship. Therefore, as shown in the enlarged view of FIG. 2A, the charge storage insulating film 103 does not exist in the upper right direction of the paper as viewed from the hot electron generation position. Therefore, hot electrons having a vector in the upper right direction of the paper are hardly trapped. Only hot electrons that have run in the upper left direction of the paper are injected into the charge storage insulating film 103. As a result, charges are trapped only near the ends of the charge storage insulating film 103 (stored charges 114). That is, at the time of writing, charges are stored only in a very limited region at the end of the charge storage insulating film 103, and the stored charge 114 can be prevented from having a wide distribution.

消去の場合は、例えばゲート電極105に−6V程度の負の消去電圧、右の拡散領域110へ6V程度の正の消去電圧を印加し、半導体層101を0Vとする。この時、半導体層の荷電子帯から拡散領域110の伝導帯へ、一部の電子がバンド間トンネルによって流れ込み、更に電界加速されて半導体層101中のシリコン原子と衝突してホットホール・ホットエレクトロンのペアを生成する。ホットホール115は、ゲート電極の負の電界に引かれると同時に、拡散領域110の正の電界と反発するため、発生位置から紙面左上方向への力を受ける。その結果、図2(b)に示すように、電荷蓄積絶縁膜103端部に注入され、図2(a)に示した蓄積電荷114を再結合によって消滅させる。   In the case of erasing, for example, a negative erasing voltage of about −6V is applied to the gate electrode 105 and a positive erasing voltage of about 6V is applied to the right diffusion region 110, so that the semiconductor layer 101 is set to 0V. At this time, some electrons flow from the valence band of the semiconductor layer to the conduction band of the diffusion region 110 by the interband tunnel, and further, the electric field is accelerated to collide with silicon atoms in the semiconductor layer 101 to cause hot holes and hot electrons. Generate a pair. Since the hot hole 115 is attracted by the negative electric field of the gate electrode and repels the positive electric field of the diffusion region 110, it receives a force in the upper left direction from the generation position. As a result, as shown in FIG. 2B, the charge is injected into the end portion of the charge storage insulating film 103, and the stored charge 114 shown in FIG.

以上の機構により消去が行われる。本実施形態では特に、書込み・消去時における電荷蓄積絶縁膜103への電荷の注入が、端部の狭い領域に限られるため、書込み時の電子注入と消去時のホール注入の位置ズレが抑えられる。書込みにおいて注入された電荷は消去時に効率的に消去され、消去後の電子残存が極力防止される。よって、繰り返し書き換え後でも性能劣化が起こりにくい。   Erasing is performed by the above mechanism. In this embodiment, in particular, the injection of charges into the charge storage insulating film 103 at the time of writing / erasing is limited to a narrow region at the end, so that the positional deviation between the electron injection at the time of writing and the hole injection at the time of erasing can be suppressed. . Charges injected in writing are efficiently erased at the time of erasing, and residual electrons after erasing are prevented as much as possible. Therefore, performance degradation is unlikely to occur even after repeated rewriting.

なお、蓄積電荷の読出し方法は、上記背景技術に準拠して行えばよい。すなわち、図1(b)において、今度は拡散領域110を0Vとし、拡散領域109に2V程度の正の読出し電圧を印加する。さらにゲート電極105へ3V程度の正の読出し電圧を印加すると、拡散領域110から拡散領域109へ電子が流れるが、蓄積電荷114の多寡によって、そのポテンシャルの影響により電子の流れにも大小が生じる。すなわち、蓄積電荷114の多寡を電流の大小として読出すことが可能であり、これを情報記憶として用いることができる。   Note that a method for reading the accumulated charge may be performed in accordance with the above background art. That is, in FIG. 1B, this time, the diffusion region 110 is set to 0 V, and a positive read voltage of about 2 V is applied to the diffusion region 109. Further, when a positive read voltage of about 3 V is applied to the gate electrode 105, electrons flow from the diffusion region 110 to the diffusion region 109. Depending on the amount of the stored charge 114, the magnitude of the flow of electrons is also affected by the potential. In other words, the amount of accumulated charge 114 can be read as the magnitude of the current, and this can be used as information storage.

また、本実施形態の装置は、上記背景技術と同様に2ビット記憶装置として使用することが可能である。すなわち書込みの際に、上記とは逆に拡散領域109に書込み正電圧、拡散領域110に0Vを印加した場合には、上述とは逆に紙面の左側、すなわち拡散領域109近傍の電荷蓄積絶縁膜103端部に電荷がトラップされる。   In addition, the device of this embodiment can be used as a 2-bit storage device as in the background art. That is, at the time of writing, when a write positive voltage is applied to the diffusion region 109 and 0 V is applied to the diffusion region 110 contrary to the above, the charge storage insulating film on the left side of the page, that is, in the vicinity of the diffusion region 109 contrary to the above. Charge is trapped at the end of 103.

この左側の電荷の読出しは、拡散領域109に0V、拡散領域110に例えば2Vの正電圧、ゲート電極に例えば3Vの正電圧を印加し、拡散領域109〜110間に流れる電流の大小として検出することで行える。この場合、左側に蓄積された電荷の多寡が電流の大小に大きな影響を与えるが、右側に蓄積された電荷の多寡は、電流の大小にあまり大きな影響を与えない。上記背景技術でも説明した通り、読出し時に紙面右の拡散領域110に印加される正電圧によって、付近の反転層がピンチオフするためである。逆に右側の電荷多寡を読出す際は、左の拡散領域109に正電圧を印加することで、左側の電荷多寡は概ね無視され右側の電荷多寡情報が電流量にメインに反映される。つまり、上述した背景技術の手法に従って、読出し方向を各々逆にすることにより、左側の蓄積電荷の有無、右側の蓄積電荷の有無を、個別に取り出すことができ、1つの装置に2ビットの情報を記憶させることができる。
紙面左側電荷の消去時には、左の拡散領域109へ正電圧、ゲート電極105へ負電圧を印加することで、消去を行うことができる。
This left-side charge is read out by applying 0 V to the diffusion region 109, a positive voltage of 2 V, for example, to the diffusion region 110, and a positive voltage of 3 V, for example, to the gate electrode, and detecting the magnitude of the current flowing between the diffusion regions 109 to 110 It can be done. In this case, the amount of charge accumulated on the left side greatly affects the magnitude of the current, but the amount of charge accumulated on the right side does not significantly affect the magnitude of the current. This is because the inversion layer in the vicinity is pinched off by the positive voltage applied to the diffusion region 110 on the right side of the sheet at the time of reading as described in the background art. Conversely, when reading the right charge amount, by applying a positive voltage to the left diffusion region 109, the left charge amount is substantially ignored, and the right charge amount information is reflected in the current amount. In other words, according to the background art method described above, by reversing the reading directions, the presence or absence of the accumulated charge on the left side and the presence or absence of the accumulated charge on the right side can be individually taken out, and 2-bit information is stored in one device. Can be stored.
When erasing the charge on the left side of the paper, erasing can be performed by applying a positive voltage to the left diffusion region 109 and a negative voltage to the gate electrode 105.

次に図3〜図6を用いて、第1実施形態の半導体記憶装置の製造方法を説明する。
まず、図3に示すように、p型半導体層101上に、第一の絶縁膜102、電荷蓄積絶縁膜103、第二の絶縁膜104より構成されるゲート絶縁膜、ゲート電極105を順次形成する。ここでは半導体層101として一般的な、素子分離領域を有するシリコン基板を用いたが、シリコン−ゲルマニウム基板等を用いてもよい。またガラス基板上に設けた半導体層(例えばシリコン層)を用いてもよい。
Next, a method for manufacturing the semiconductor memory device of the first embodiment will be described with reference to FIGS.
First, as shown in FIG. 3, a gate insulating film composed of a first insulating film 102, a charge storage insulating film 103, and a second insulating film 104 and a gate electrode 105 are sequentially formed on the p-type semiconductor layer 101. To do. Although a general silicon substrate having an element isolation region is used as the semiconductor layer 101 here, a silicon-germanium substrate or the like may be used. A semiconductor layer (eg, a silicon layer) provided over a glass substrate may be used.

第一の絶縁膜102は、シリコン基板101の表面を熱酸化することによって得た。膜厚は1nm〜10nm程度が好ましく、ここでは5nmとした。膜の材質は、上記熱酸化膜以外に、CVD酸化膜、高誘電材料膜あるいはラジカル酸化した酸化膜等を用いてもよいし、これらの組み合わせでもよい。   The first insulating film 102 was obtained by thermally oxidizing the surface of the silicon substrate 101. The film thickness is preferably about 1 nm to 10 nm, and is 5 nm here. In addition to the thermal oxide film, the film material may be a CVD oxide film, a high dielectric material film, a radical oxidized oxide film, or the like, or a combination thereof.

電荷蓄積絶縁膜103としては、シリコン窒化膜を用いたが、酸化アルミニウムや、酸化ハフニウム等、他の材質を用いてもよいし、電荷蓄積可能な微細ドットを複数含有した絶縁膜(シリコン酸化膜等)を用いることも可能であり、またこれらの膜の組み合わせでもよい。シリコン窒化膜を使用した本実施形態では、膜厚は1nm〜15nm、例えば5nmとした。特に薄膜化した場合には、蓄積電荷の横方向拡散を抑え、保持能力を高める利点がある。   As the charge storage insulating film 103, a silicon nitride film is used. However, other materials such as aluminum oxide and hafnium oxide may be used, or an insulating film containing a plurality of fine dots capable of storing charge (silicon oxide film). Etc.), or a combination of these films. In this embodiment using a silicon nitride film, the film thickness is 1 nm to 15 nm, for example, 5 nm. In particular, when the film is thinned, there is an advantage that the stored charge is suppressed by suppressing the lateral diffusion of the accumulated charge.

第二の絶縁膜104はここではCVD酸化膜を用い、厚さは例えば8nmとした。ここでもCVD酸化膜以外にも、上記シリコン窒化膜の表面を熱酸化して酸化膜を得ることも可能であるし、また、高誘電材料膜を用いることもできる。これらの膜の組み合わせでもよい。シリコン窒化膜表面を熱酸化する場合には、シリコン窒化膜の表面の一部が酸化膜として消費されるため、最終的に所望の膜厚のシリコン窒化膜が残るように、酸化による消費分を上乗せしたシリコン窒化膜を形成しておく。   Here, a CVD oxide film is used as the second insulating film 104, and the thickness thereof is, for example, 8 nm. Here, in addition to the CVD oxide film, the surface of the silicon nitride film can be thermally oxidized to obtain an oxide film, or a high dielectric material film can be used. A combination of these films may be used. When the silicon nitride film surface is thermally oxidized, a part of the surface of the silicon nitride film is consumed as an oxide film. Therefore, the consumption by oxidation is reduced so that a silicon nitride film having a desired film thickness remains finally. An overlaid silicon nitride film is formed.

ゲート電極105は、ポリシリコンを使用した。以上述べた膜はすべて、周知の熱酸化方法ないしCVD法によって形成することが可能である。   Polysilicon was used for the gate electrode 105. All the films described above can be formed by a known thermal oxidation method or CVD method.

しかる後、図4に示すように、周知のリソグラフィ及びドライエッチングによって、ゲート電極として加工される。なお、ここではゲート長を130nm、ゲート幅を200nmとした。更に必要に応じ、表面にシリコン酸化膜等により注入保護膜を適宜形成した後(図示略)、例えば、エネルギーが20〜60keVに設定されたp型不純物であるホウ素を、後述する拡散領域形成工程での砒素のドーズ量よりも少ないドーズ量である、1×1013〜1×1014cm-2程度の面積密度で注入し、ハロー注入領域111と112を設ける。これらは必須ではないが、設けることにより、後に形成する拡散領域の端部の接合プロファイルをより急峻にし、ホットキャリア生成効率を高めて、書込み消去速度を向上することができる。 Thereafter, as shown in FIG. 4, it is processed as a gate electrode by known lithography and dry etching. Here, the gate length is 130 nm and the gate width is 200 nm. Further, after appropriately forming an implantation protective film on the surface with a silicon oxide film or the like as necessary (not shown), for example, a diffusion region forming step to be described later using boron which is a p-type impurity whose energy is set to 20 to 60 keV The halo implantation regions 111 and 112 are formed by implanting at an area density of about 1 × 10 13 to 1 × 10 14 cm −2 , which is a dose amount smaller than the arsenic dose amount. These are not essential, but by providing them, the junction profile at the end of the diffusion region to be formed later can be made steeper, the hot carrier generation efficiency can be increased, and the write / erase speed can be improved.

次に、注入保護膜等を除去した後、図5に示すように、ゲート電極の側面に、膜厚20nm〜150nm程度の絶縁体からなるサイドウォールスペーサ106と107を形成する。基板上の全面にCVD法によってシリコン酸化膜等の絶縁膜を形成した後、エッチバックによって、これらを形成する方法が簡便である。ここではサイドウォールスペーサ106と107のゲート長方向の幅を50nmとした。   Next, after removing the implantation protective film and the like, sidewall spacers 106 and 107 made of an insulator having a thickness of about 20 nm to 150 nm are formed on the side surface of the gate electrode as shown in FIG. A method of forming an insulating film such as a silicon oxide film on the entire surface of the substrate by a CVD method and then forming these by etching back is simple. Here, the width of the sidewall spacers 106 and 107 in the gate length direction is set to 50 nm.

次に、拡散領域形成工程を行う。熱酸化ないしCVD酸化膜の堆積によって表面に注入保護膜(図示略)を形成した後、例えば、30keVにエネルギーが制御された砒素イオンを、例えば5×1015cm-2の面積密度で注入して、シリコン基板101の表面及びゲート電極105にn型不純物である砒素イオンをドープする。このとき、ゲート電極下のチャネル領域108及びサイドウォールスペーサ106と107の下には砒素イオンがドープされない。しかる後、窒素雰囲気下でアニール、例えば1050℃、10秒のRTA処理によって、注入イオンの活性化処理を行う。 Next, a diffusion region forming step is performed. After forming an implantation protective film (not shown) on the surface by thermal oxidation or CVD oxide film deposition, for example, arsenic ions whose energy is controlled to 30 keV are implanted at an area density of 5 × 10 15 cm −2 , for example. Then, the surface of the silicon substrate 101 and the gate electrode 105 are doped with arsenic ions that are n-type impurities. At this time, arsenic ions are not doped under the channel region 108 and the side wall spacers 106 and 107 under the gate electrode. Thereafter, the implanted ions are activated by annealing in a nitrogen atmosphere, for example, by RTA treatment at 1050 ° C. for 10 seconds.

このようにして、図6に示すように、シリコン基板101内に、紙面においてゲート電極105を中心にして略左右対称に、第2導電型の一例としてのn型拡散領域109及びn型拡散領域110を形成する。このアニールの際、砒素イオンのシリコン中拡散のため、サイドウォールスペーサ106と107の下部にまで砒素イオンが進入し、拡散領域109と110の一部がサイドウォールスペーサ106と107下にまで延伸する。上記アニールの条件を適当に設定することにより、拡散領域109と110の端(p型ウェル領域あるいはハロー領域と、拡散領域との接合部)をサイドウォールスペーサ106と107の下に位置させ、拡散領域109及び110とゲート電極105とがオフセットした構造が得られる。   In this way, as shown in FIG. 6, the n-type diffusion region 109 and the n-type diffusion region as an example of the second conductivity type are formed in the silicon substrate 101 so as to be substantially bilaterally symmetric about the gate electrode 105 on the paper surface. 110 is formed. During the annealing, arsenic ions diffuse into the silicon due to diffusion of arsenic ions into the lower portions of the side wall spacers 106 and 107, and part of the diffusion regions 109 and 110 extend under the side wall spacers 106 and 107. . By appropriately setting the annealing conditions, the ends of the diffusion regions 109 and 110 (junction between the p-type well region or the halo region and the diffusion region) are positioned under the side wall spacers 106 and 107, and diffusion is performed. A structure in which the regions 109 and 110 and the gate electrode 105 are offset is obtained.

ここで、拡散領域109及び110とサイドウォールスペーサ106及び107とのゲート長方向のオーバーラップ幅は40nmとした。また、拡散領域109及び110とゲート電極105とのゲート長方向のオフセット幅は10nmとした。   Here, the overlap width in the gate length direction between the diffusion regions 109 and 110 and the side wall spacers 106 and 107 was 40 nm. The offset width in the gate length direction between the diffusion regions 109 and 110 and the gate electrode 105 is 10 nm.

なお、上記説明では、サイドウォールスペーサ形成前にハロー注入工程を行ったが、サイドウォールスペーサ形成後、上記砒素イオン注入工程の前ないし後に行うことも可能である。この場合は例えば、エネルギーが20〜60keVに設定されたp型不純物であるホウ素を、上記砒素のドーズ量よりも少ないドーズ量である1×1013〜1×1014cm-2程度の面積密度で、垂直方向に対して15°から45°の間の角度で注入して、サイドウォールスペーサ106と107の下部へのホウ素注入を行ない、しかる後にアニールを行う事によって、各拡散領域109と110端部付近に、p型不純物であるホウ素の濃度が濃いハロー領域111と112を形成することができる。このハロー領域を形成することによって、拡散領域109と110がゲート電極105下にまで拡散することを抑え、オフセット構造を安定して形成することができる。 In the above description, the halo implantation process is performed before the formation of the sidewall spacer. However, it may be performed before or after the arsenic ion implantation process after the formation of the sidewall spacer. In this case, for example, boron, which is a p-type impurity whose energy is set to 20 to 60 keV, is an area density of about 1 × 10 13 to 1 × 10 14 cm −2, which is a dose smaller than the dose of arsenic. Then, the diffusion regions 109 and 110 are implanted by implanting at an angle between 15 ° and 45 ° with respect to the vertical direction, implanting boron into the lower portions of the sidewall spacers 106 and 107, and then performing annealing. The halo regions 111 and 112 having a high concentration of p-type impurity boron can be formed in the vicinity of the end portion. By forming this halo region, diffusion regions 109 and 110 can be prevented from diffusing under gate electrode 105, and an offset structure can be stably formed.

尚、以上の工程により、第1導電型であるp型ウェル領域は、当初、シリコン基板101の全体であったが、シリコン基板101に、拡散領域109と110を形成したことにより、第1導電型であるp型ウェル領域が、シリコン基板101における拡散領域109と110が形成されなかった領域である非拡散領域まで、減少することは勿論である。   By the above steps, the p-type well region which is the first conductivity type was originally the entire silicon substrate 101, but the first conductivity is obtained by forming the diffusion regions 109 and 110 in the silicon substrate 101. Of course, the p-type well region which is a mold is reduced to the non-diffusion region in which the diffusion regions 109 and 110 are not formed in the silicon substrate 101.

以上の工程を経て、図1に示した第1実施形態の構造が得られる。本実施形態では、上述したように、電荷蓄積絶縁膜103が、拡散領域109及び110とオフセットしている。そのため、書込み・消去時の、電荷蓄積絶縁膜103へのホットキャリア注入位置を、膜端部の狭い領域に限定させ、消去後にも未消去電子が残存することを極力防ぐことができる。これによって、多数回の書込み・消去を行っても、性能低下を抑えることができる。   Through the above steps, the structure of the first embodiment shown in FIG. 1 is obtained. In this embodiment, as described above, the charge storage insulating film 103 is offset from the diffusion regions 109 and 110. For this reason, the hot carrier injection position into the charge storage insulating film 103 at the time of writing / erasing can be limited to a narrow region at the end of the film, and the remaining unerased electrons can be prevented as much as possible after erasing. As a result, the performance degradation can be suppressed even if writing / erasing is performed many times.

なお、電荷蓄積絶縁膜103と、拡散領域109及び110との水平方向の距離(オフセット量)としては、オフセット量が大きすぎると、ドライブ電流の低下を招くため、20nm以下であることがより好ましい。   The horizontal distance (offset amount) between the charge storage insulating film 103 and the diffusion regions 109 and 110 is preferably 20 nm or less because the drive current is reduced if the offset amount is too large. .

第2実施形態
第2実施形態を、図7と8を用いて説明する。第2実施形態では、サイドウォールスペーサ106と107の形成前にハロー注入工程、及び表面近傍のハロー濃度を下げるためのn型不純物による打ち返し注入を行う。すなわち、第1実施形態に従って図3のようにゲート電極を加工した後、必要に応じて表面に注入保護膜(図示せず)を形成する。この後、エネルギーが15〜20keVに設定されたp型不純物であるホウ素を、ドーズ量1×1013〜1×1014cm-2程度の面積密度で、垂直方向に対して10°以下の角度で注入する。
Second Embodiment A second embodiment will be described with reference to FIGS. In the second embodiment, before the formation of the sidewall spacers 106 and 107, the halo implantation step and the back implantation with n-type impurities for reducing the halo concentration near the surface are performed. That is, after processing the gate electrode as shown in FIG. 3 according to the first embodiment, an implantation protective film (not shown) is formed on the surface as necessary. Thereafter, boron, which is a p-type impurity having an energy set to 15 to 20 keV, has an area density of about 1 × 10 13 to 1 × 10 14 cm −2 at an angle of 10 ° or less with respect to the vertical direction. Inject with.

更に本実施形態では、エネルギーが20〜40keVに設定されたn型不純物であるヒ素を、ホウ素注入以下の注入量で、垂直方向に対して10°以下の角度で注入する(図7)。
しかる後、CVD法によって全面に20nm〜150nm程度の絶縁膜を堆積した後、反応性イオンエッチング(RIE)を用いたエッチバックによってサイドウォールスペーサ106と107を形成する。
Furthermore, in this embodiment, arsenic, which is an n-type impurity whose energy is set to 20 to 40 keV, is implanted at an angle of 10 ° or less with respect to the vertical direction with an implantation amount equal to or less than boron implantation (FIG. 7).
Thereafter, an insulating film having a thickness of about 20 nm to 150 nm is deposited on the entire surface by a CVD method, and sidewall spacers 106 and 107 are formed by etch back using reactive ion etching (RIE).

この後、例えば、30keVにエネルギーが制御された砒素イオンを、5×1015cm-2の面積密度で注入し、RTA等のアニール処理を行う。その結果、サイドウォールスペーサ106と107の下の一部にまで伸びた拡散領域109と110、サイドウォールスペーサ106と107下のp型濃度が濃いハロー領域116と117、さらにその上部、第一の絶縁膜102との境界近くに、ヒ素打ち返しによってハロー濃度が下げられたハロー打ち返し領域118と119が形成される(図8)。 Thereafter, for example, arsenic ions whose energy is controlled to 30 keV are implanted at an area density of 5 × 10 15 cm −2 , and annealing treatment such as RTA is performed. As a result, the diffusion regions 109 and 110 extending to a part below the side wall spacers 106 and 107, the halo regions 116 and 117 having a high p-type concentration under the side wall spacers 106 and 107, the upper portion, Near the boundary with the insulating film 102, halo return regions 118 and 119 in which the halo concentration is lowered by arsenic return are formed (FIG. 8).

このハロー打ち返し領域を設けることで、サイドウォールスペーサ106と107下の浅い領域の抵抗を下げ、読出し電流を大きくできるので、十分な読出しマージンが確保され、信頼性が向上するという利点がある。   By providing this halo return region, the resistance of the shallow region under the side wall spacers 106 and 107 can be lowered and the read current can be increased, so that there is an advantage that a sufficient read margin is secured and the reliability is improved.

本実施形態では、サイドウォールスペーサ106と107の形成前にハロー注入を行っている。そのため、サイドウォールスペーサ106と107下部領域へハロー注入を、鉛直に近い角度で比較的低いエネルギーで行うことができるので、所望の深さに精度よく注入することができる。ハロー打ち返し注入に関しても同様である。   In the present embodiment, halo implantation is performed before the sidewall spacers 106 and 107 are formed. Therefore, halo can be injected into the lower regions of the sidewall spacers 106 and 107 at a relatively low energy at an angle close to the vertical, so that it can be accurately injected to a desired depth. The same applies to the halo reversal injection.

また、これらの注入の後でサイドウォールスペーサ106と107を形成するにあたっては、これらを熱酸化で形成するよりも、CVD膜の堆積とエッチバックによって形成した方が好ましい。なぜなら、後者は、処理温度が低いため、注入プロファイルへの影響が少なく、高い精度で不純物プロファイルを制御できるためである。
以下、層間絶縁膜やコンタクトプラグ等の形成を適宜行うことにより、第2実施形態の半導体記憶装置が作製される。
Further, when the sidewall spacers 106 and 107 are formed after these implantations, it is preferable to form them by deposition and etchback of a CVD film rather than by thermal oxidation. This is because the latter has a low processing temperature and thus has little influence on the implantation profile, and the impurity profile can be controlled with high accuracy.
Thereafter, the semiconductor memory device of the second embodiment is manufactured by appropriately forming an interlayer insulating film, a contact plug, and the like.

第3実施形態
第3実施形態を、図9(a)及び(b)を用いて説明する。第3実施形態は、半導体記憶装置の電極形成に関するものであり、半導体記憶装置をより高性能化することができる。
Third Embodiment A third embodiment will be described with reference to FIGS. 9 (a) and 9 (b). The third embodiment relates to electrode formation of a semiconductor memory device, and can improve the performance of the semiconductor memory device.

まず、第1の実施形態の説明に従って得られる図1(a)に示す構造に対し、フッ酸系溶液によって拡散領域109と110上及びゲート電極105上の自然酸化膜を極力除去する。この後、図9(a)に示すように、上面全面に、高融点金属膜120を堆積する。高融点金属膜120の材料としては、チタン、コバルト、ニッケル等の金属が挙げられる。この堆積工程は、スパッタリング法を用いるのが一般的であるが、他にCVD法等を用いてもよく、特に手段は問わない。適当な手段により、10〜50nm程度の膜厚で高融点金属120を堆積する。   First, with respect to the structure shown in FIG. 1A obtained according to the description of the first embodiment, the natural oxide films on the diffusion regions 109 and 110 and the gate electrode 105 are removed as much as possible with a hydrofluoric acid solution. Thereafter, as shown in FIG. 9A, a refractory metal film 120 is deposited on the entire upper surface. Examples of the material of the refractory metal film 120 include metals such as titanium, cobalt, and nickel. In this deposition step, a sputtering method is generally used, but a CVD method or the like may be used in addition, and any means is not particularly limited. By appropriate means, the refractory metal 120 is deposited with a film thickness of about 10 to 50 nm.

次に、第1及び第2の2段階熱処理を行う。
まず、第1の熱処理として、400℃〜700℃程度の温度範囲で、10秒〜30秒程度のRTA処理を行う。この第1の熱処理によって、拡散領域109と110上面が高融点金属膜120と接触している部分、及びゲート電極105上面が高融点金属膜120と接触している部分において、シリコンと高融点金属が反応し、高融点金属シリサイド膜が形成される。
Next, first and second two-stage heat treatments are performed.
First, as the first heat treatment, RTA treatment is performed for about 10 seconds to 30 seconds in a temperature range of about 400 ° C. to 700 ° C. By this first heat treatment, silicon and the refractory metal are formed in the portion where the upper surfaces of the diffusion regions 109 and 110 are in contact with the refractory metal film 120 and the portion in which the upper surface of the gate electrode 105 is in contact with the refractory metal film 120. React to form a refractory metal silicide film.

一方、上記のような比較的低温の温度では、高融点金属膜120と、シリコン酸化膜等からなる絶縁膜106との反応は抑えられ、高融点金属シリサイド膜は形成されない(本明細書では特に図示していないが、素子分離領域上も同じ理由により、高融点金属シリサイド膜は形成されない)。このため、シリコンが高融点金属と接触している部位のみに選択的に高融点金属シリサイド膜を形成することができる。   On the other hand, at a relatively low temperature as described above, the reaction between the refractory metal film 120 and the insulating film 106 made of a silicon oxide film or the like is suppressed, and a refractory metal silicide film is not formed (particularly in this specification). Although not shown, the refractory metal silicide film is not formed on the element isolation region for the same reason. For this reason, a refractory metal silicide film can be selectively formed only in a portion where silicon is in contact with a refractory metal.

続いて、硫酸と過酸化水素水との混合溶液によるウェットエッチングによって未反応の高融点金属膜を除去する。これにより、図9(b)に示すように、拡散領域109と110上に高融点金属シリサイド膜122と123が形成され、ゲート電極105上に高融点金属シリサイド膜121が形成されて、なおかつこれらが互いに電気的に絶縁されている構造を得ることができる。   Subsequently, the unreacted refractory metal film is removed by wet etching using a mixed solution of sulfuric acid and hydrogen peroxide. As a result, as shown in FIG. 9B, the refractory metal silicide films 122 and 123 are formed on the diffusion regions 109 and 110, and the refractory metal silicide film 121 is formed on the gate electrode 105. Can be obtained that are electrically insulated from each other.

この後、第2の熱処理として、800℃〜1000℃程度の温度範囲で、10秒〜30秒程度のRTA処理を行う。この処理により、高融点金属シリサイド膜121、122及び123の抵抗をさらに低下させることができる。   Thereafter, as the second heat treatment, RTA treatment is performed for about 10 seconds to 30 seconds in a temperature range of about 800 ° C. to 1000 ° C. By this treatment, the resistance of the refractory metal silicide films 121, 122 and 123 can be further reduced.

以上の工程により、自己整合的に、ゲート電極105及び拡散領域109と110上に低抵抗な高融点金属シリサイド膜を形成することができる。これによって、ゲート電極105と拡散領域109及び110のシート抵抗が低下するため、半導体記憶装置の低消費電力化、動作の高速化を実現できる。   Through the above steps, a low-resistance refractory metal silicide film can be formed on the gate electrode 105 and the diffusion regions 109 and 110 in a self-aligning manner. As a result, the sheet resistance of the gate electrode 105 and the diffusion regions 109 and 110 is reduced, so that low power consumption and high speed operation of the semiconductor memory device can be realized.

以上のように、第1実施形態では、サイドウォールスペーサが、拡散領域をゲート電極に対しオフセットさせるためと、シリサイド膜を自己整合的にゲート電極と拡散領域の上の表面に形成し互いにショートすることを防ぐための、2つの役割を兼ねている。つまり2つの大きな役割が、簡便な工程によって同時に実現されているのである。なお、ここでは第1実施形態の半導体記憶装置に対して本手法を適用した例を説明したが、上記の他の実施形態に対しても、まったく同じ手法を適用できる。   As described above, in the first embodiment, the sidewall spacers are formed on the surface of the gate electrode and the diffusion region in a self-aligned manner so as to offset the diffusion region with respect to the gate electrode, and short-circuit each other. It also has two roles to prevent this. In other words, two major roles are realized simultaneously by a simple process. Although an example in which the present technique is applied to the semiconductor memory device of the first embodiment has been described here, the same technique can be applied to the other embodiments described above.

第4実施形態
第4実施形態を、図10を用いて説明する。第4実施形態は、図10に示すように、電荷蓄積絶縁膜103と拡散領域109、110とはオフセット構造をとっているが、ゲート電極105は電荷蓄積絶縁膜103よりもチャネル方向(紙面左右方向)に幅広く設置され、拡散領域109、110の一部にオーバーラップしている。電荷蓄積絶縁膜103と拡散領域109、110がオフセットしていれば、すでに述べたように繰り返し耐性を改善する効果が得られるのであるから、上記図1のような構造に限定されることなく、このような図10のような構造をとることも可能である。
Fourth Embodiment A fourth embodiment will be described with reference to FIG. In the fourth embodiment, as shown in FIG. 10, the charge storage insulating film 103 and the diffusion regions 109 and 110 have an offset structure, but the gate electrode 105 is more in the channel direction (left and right of the paper surface) than the charge storage insulating film 103. In the direction) and overlaps part of the diffusion regions 109 and 110. If the charge storage insulating film 103 and the diffusion regions 109 and 110 are offset, the effect of repeatedly improving the resistance can be obtained as described above. Therefore, the structure is not limited to the structure shown in FIG. It is also possible to take such a structure as shown in FIG.

加えて、本第4実施形態の構造では、ゲート電極105と拡散領域109、110がオーバーラップしているため、拡散領域109近傍から拡散領域110近傍までのチャネル領域全体に効果的にゲート電極105の電界をかけることができ、書込み消去速度を高速化させ、読出し電流の増加によって読出しマージンを増加させることができる。   In addition, since the gate electrode 105 and the diffusion regions 109 and 110 overlap in the structure of the fourth embodiment, the gate electrode 105 is effectively applied to the entire channel region from the vicinity of the diffusion region 109 to the vicinity of the diffusion region 110. The read / erase speed can be increased, and the read margin can be increased by increasing the read current.

第4実施形態の構造は、周知のCVDやリソグラフィなどのプロセス技術の組み合わせによって得ることができる。半導体基板101上に熱酸化膜、電荷蓄積絶縁膜材料を設けた後、リソグラフィ及びエッチングにより、後に設けるゲート電極の幅よりも小さく加工することで、第一の絶縁膜102、電荷蓄積絶縁膜103を得る。次に、半導体基板101上を適宜熱酸化した後、CVD酸化膜、ポリシリコン等を堆積した後、リソグラフィ及びエッチングにより、第二の絶縁膜104、ゲート電極105を加工する。しかる後、上記第一の実施形態に倣って適宜不純物注入とアニールを行い、拡散領域109、110、ハロー領域111、112を形成することで、図10の構造を得ることができる。   The structure of the fourth embodiment can be obtained by a combination of known process techniques such as CVD and lithography. After a thermal oxide film and a charge storage insulating film material are provided over the semiconductor substrate 101, the first insulating film 102 and the charge storage insulating film 103 are processed by lithography and etching so as to be smaller than the width of a gate electrode provided later. Get. Next, after the semiconductor substrate 101 is thermally oxidized as appropriate, a CVD oxide film, polysilicon, or the like is deposited, and then the second insulating film 104 and the gate electrode 105 are processed by lithography and etching. Thereafter, according to the first embodiment, impurity implantation and annealing are appropriately performed to form the diffusion regions 109 and 110 and the halo regions 111 and 112, whereby the structure of FIG. 10 can be obtained.

本発明の第1実施形態の半導体記憶装置の要部の概略断面図及び書込み動作を説明する概略断面図である。1A is a schematic cross-sectional view of a main part of a semiconductor memory device according to a first embodiment of the present invention, and FIG. 本発明の第1実施形態の半導体記憶装置の書込み時の電荷の蓄積メカニズム及び消去メカニズムを説明する概略断面拡大図である。FIG. 3 is an enlarged schematic cross-sectional view illustrating a charge accumulation mechanism and an erase mechanism during writing in the semiconductor memory device according to the first embodiment of the present invention. 本発明の第1実施形態の半導体記憶装置の製造方法を説明する概略断面図である。It is a schematic sectional drawing explaining the manufacturing method of the semiconductor memory device of 1st Embodiment of this invention. 本発明の第1実施形態の半導体記憶装置の製造方法を説明する概略断面図である。It is a schematic sectional drawing explaining the manufacturing method of the semiconductor memory device of 1st Embodiment of this invention. 本発明の第1実施形態の半導体記憶装置の製造方法を説明する概略断面図である。It is a schematic sectional drawing explaining the manufacturing method of the semiconductor memory device of 1st Embodiment of this invention. 本発明の第1実施形態の半導体記憶装置の製造方法を説明する概略断面図である。It is a schematic sectional drawing explaining the manufacturing method of the semiconductor memory device of 1st Embodiment of this invention. 本発明の第2実施形態の半導体記憶装置の製造方法を説明する概略断面図である。It is a schematic sectional drawing explaining the manufacturing method of the semiconductor memory device of 2nd Embodiment of this invention. 本発明の第2実施形態の半導体記憶装置の製造方法を説明する概略断面図である。It is a schematic sectional drawing explaining the manufacturing method of the semiconductor memory device of 2nd Embodiment of this invention. 本発明の第3実施形態の半導体記憶装置の製造方法を説明する概略断面図である。It is a schematic sectional drawing explaining the manufacturing method of the semiconductor memory device of 3rd Embodiment of this invention. 本発明の第4実施形態の半導体記憶装置の要部の概略断面図を説明する概略断面図である。It is a schematic sectional drawing explaining the schematic sectional drawing of the principal part of the semiconductor memory device of 4th Embodiment of this invention. 従来の半導体記憶装置の要部の概略断面図である。It is a schematic sectional drawing of the principal part of the conventional semiconductor memory device. 従来の半導体記憶装置の書込み動作を説明する概略断面図である。It is a schematic sectional drawing explaining the write-in operation | movement of the conventional semiconductor memory device. 従来の半導体記憶装置において、(a)図11の書込み動作によって書込まれた部位を読出すための読出し動作、(b)図11の書込み動作によって書込まれた部位とは反対側の部位を読出すための読出し動作を、それぞれ説明する概略断面図である。In the conventional semiconductor memory device, (a) a read operation for reading a part written by the write operation of FIG. 11, and (b) a part opposite to the part written by the write operation of FIG. It is a schematic sectional drawing explaining each read-out operation for reading. 従来の半導体記憶装置の消去動作を説明する概略断面図である。It is a schematic sectional drawing explaining the erasing operation | movement of the conventional semiconductor memory device. 従来の半導体記憶装置の消去動作を説明するPN接合部のバンド模式図である。It is the band schematic diagram of the PN junction part explaining the erase operation of the conventional semiconductor memory device. 図11の要部を拡大した模式図である。It is the schematic diagram which expanded the principal part of FIG. 従来の半導体記憶装置の書込み・消去の繰り返し後の状態を説明する概略図である。It is the schematic explaining the state after repetition of writing and erasing of the conventional semiconductor memory device.

符号の説明Explanation of symbols

101 半導体層
102、202 第一の絶縁膜
103、203 電荷蓄積絶縁膜
104、204 第二の絶縁膜
105、205 ゲート電極
106、107 サイドウォールスペーサ
108、208 チャネル領域
109、110、206、207 拡散領域
111、112 ハロー注入領域
113、211 反転層
114 蓄積電荷
115、216 ホットホール
111、112、116、117、209、210 ハロー領域
118、119 ハロー打ち返し領域
120 高融点金属膜
121、122、123 高融点金属シリサイド膜
201 半導体基板
212、212a、212b 電子
213、214 読出し電流
215 トンネル電子
218 ホール残存領域
219 電子残存領域
101 Semiconductor layer 102, 202 First insulating film 103, 203 Charge storage insulating film 104, 204 Second insulating film 105, 205 Gate electrode 106, 107 Side wall spacer 108, 208 Channel region 109, 110, 206, 207 Diffusion Region 111, 112 halo injection region 113, 211 inversion layer 114 accumulated charge 115, 216 hot hole 111, 112, 116, 117, 209, 210 halo region 118, 119 halo return region 120 refractory metal film 121, 122, 123 high Melting point metal silicide film 201 Semiconductor substrate 212, 212a, 212b Electron 213, 214 Read current 215 Tunnel electron 218 Hole remaining region 219 Electron remaining region

Claims (7)

半導体層上に形成された電荷を局在的に蓄積する機能を有する電荷保持膜と、
前記電荷を局在的に蓄積する機能を有する電荷保持膜の少なくとも一部の上に形成されたゲート電極と、
前記ゲート電極の両側の前記上記半導体層に形成された拡散領域とを備え、
前記拡散領域の前記ゲート電極側の端部が、前記電荷を局在的に蓄積する機能を有する電荷保持膜直下から又は直下よりも外側に位置していることを特徴とする半導体記憶装置。
A charge retention film having a function of locally accumulating charges formed on the semiconductor layer;
A gate electrode formed on at least a part of the charge retention film having a function of locally accumulating the charge;
A diffusion region formed in the semiconductor layer on both sides of the gate electrode,
The semiconductor memory device, wherein an end of the diffusion region on the gate electrode side is located directly under or outside the charge holding film having a function of locally accumulating the charge.
前記半導体層が、第1導電型のウェル領域を備え、前記拡散領域が前記ウェル領域内に位置し、かつ第2導電型である請求項1に記載の半導体記憶装置。   The semiconductor memory device according to claim 1, wherein the semiconductor layer includes a well region of a first conductivity type, the diffusion region is located in the well region, and is of a second conductivity type. 前記電荷を局在的に蓄積する機能を有する電荷保持膜が、少なくともその一部において、半導体層側より順に、第1の絶縁膜、電荷蓄積機能を有する絶縁体、及び第2の絶縁膜からなる構造を有する請求項1に記載の半導体記憶装置。   The charge retention film having a function of locally accumulating charge is at least partially in order from the first insulating film, the insulator having the charge accumulation function, and the second insulating film in order from the semiconductor layer side. The semiconductor memory device according to claim 1, having a structure as follows. 前記拡散領域が、前記電荷を局在的に蓄積する機能を有する電荷保持膜と、ゲート長方向に0〜20nmの幅でオフセットしている請求項1に記載の半導体記憶装置。   2. The semiconductor memory device according to claim 1, wherein the diffusion region is offset from a charge holding film having a function of locally accumulating the charge with a width of 0 to 20 nm in a gate length direction. 前記ゲート電極、前記拡散領域、又は前記ゲート電極及び前記拡散領域が、それらの上面の少なくとも一部に、高融点金属の化合物膜を有する請求項1に記載の半導体記憶装置。   The semiconductor memory device according to claim 1, wherein the gate electrode, the diffusion region, or the gate electrode and the diffusion region have a refractory metal compound film on at least a part of their upper surfaces. 請求項1に記載の半導体記憶装置の製造方法であって、
前記ゲート電極及び前記電荷を局在的に蓄積する機能を有する電荷保持膜の側面に絶縁体からなるサイドウォールスペーサを形成する工程と、
不純物注入及びアニールを行って前記拡散領域を形成する工程と
を有することを特徴とする半導体記憶装置の製造方法。
A method of manufacturing a semiconductor memory device according to claim 1,
Forming a sidewall spacer made of an insulator on a side surface of the gate electrode and the charge holding film having a function of locally storing the charge;
And a step of forming the diffusion region by performing impurity implantation and annealing.
前記拡散領域を形成する工程後、
高融点金属を上記拡散領域上面の少なくとも一部を覆うように堆積する工程と、
熱処理によって、前記拡散領域表面の半導体と前記高融点金属とを反応させることで高融点金属の化合物膜を形成する工程と、
未反応の高融点金属を除去する工程と
を有する請求項6に記載の半導体記憶装置の製造方法。
After the step of forming the diffusion region,
Depositing a refractory metal so as to cover at least part of the upper surface of the diffusion region;
Forming a refractory metal compound film by reacting the semiconductor on the surface of the diffusion region with the refractory metal by heat treatment;
The method for manufacturing a semiconductor memory device according to claim 6, further comprising a step of removing unreacted refractory metal.
JP2005300457A 2005-10-14 2005-10-14 Semiconductor storage device and manufacturing method thereof Pending JP2007109955A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005300457A JP2007109955A (en) 2005-10-14 2005-10-14 Semiconductor storage device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005300457A JP2007109955A (en) 2005-10-14 2005-10-14 Semiconductor storage device and manufacturing method thereof

Publications (1)

Publication Number Publication Date
JP2007109955A true JP2007109955A (en) 2007-04-26

Family

ID=38035569

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005300457A Pending JP2007109955A (en) 2005-10-14 2005-10-14 Semiconductor storage device and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP2007109955A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007158093A (en) * 2005-12-06 2007-06-21 Sony Corp Nonvolatile semiconductor memory device, and manufacturing method thereof
JP2009049368A (en) * 2007-08-13 2009-03-05 Micronics Internatl Co Ltd High speed erasure type charge trapping memory cell
JP2012080055A (en) * 2010-10-01 2012-04-19 National Chiao Tung Univ Dielectric with praseodymium oxide, transistor including praseodymium oxide, and method of manufacturing the same

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0677491A (en) * 1992-05-27 1994-03-18 Rohm Co Ltd Semiconductor device
JPH06338619A (en) * 1993-03-31 1994-12-06 Citizen Watch Co Ltd Non-volatile semiconductor memory and manufacture thereof
JP2001156188A (en) * 1999-03-08 2001-06-08 Toshiba Corp Semiconductor storage device and method for manufacturing the same
JP2002319637A (en) * 2001-04-23 2002-10-31 Sharp Corp Semiconductor memory, write method and read method therefor and integrated circuit device using the same
JP2004349312A (en) * 2003-05-20 2004-12-09 Sharp Corp Semiconductor memory device
JP2005064178A (en) * 2003-08-11 2005-03-10 Renesas Technology Corp Semiconductor device and manufacturing method therefor
JP2005142354A (en) * 2003-11-06 2005-06-02 Matsushita Electric Ind Co Ltd Non-volatile semiconductor storage device, its driving method, and manufacturing method
JP2005277190A (en) * 2004-03-25 2005-10-06 Fujitsu Ltd Semiconductor memory and its manufacturing method

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0677491A (en) * 1992-05-27 1994-03-18 Rohm Co Ltd Semiconductor device
JPH06338619A (en) * 1993-03-31 1994-12-06 Citizen Watch Co Ltd Non-volatile semiconductor memory and manufacture thereof
JP2001156188A (en) * 1999-03-08 2001-06-08 Toshiba Corp Semiconductor storage device and method for manufacturing the same
JP2002319637A (en) * 2001-04-23 2002-10-31 Sharp Corp Semiconductor memory, write method and read method therefor and integrated circuit device using the same
JP2004349312A (en) * 2003-05-20 2004-12-09 Sharp Corp Semiconductor memory device
JP2005064178A (en) * 2003-08-11 2005-03-10 Renesas Technology Corp Semiconductor device and manufacturing method therefor
JP2005142354A (en) * 2003-11-06 2005-06-02 Matsushita Electric Ind Co Ltd Non-volatile semiconductor storage device, its driving method, and manufacturing method
JP2005277190A (en) * 2004-03-25 2005-10-06 Fujitsu Ltd Semiconductor memory and its manufacturing method

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007158093A (en) * 2005-12-06 2007-06-21 Sony Corp Nonvolatile semiconductor memory device, and manufacturing method thereof
JP2009049368A (en) * 2007-08-13 2009-03-05 Micronics Internatl Co Ltd High speed erasure type charge trapping memory cell
JP2012080055A (en) * 2010-10-01 2012-04-19 National Chiao Tung Univ Dielectric with praseodymium oxide, transistor including praseodymium oxide, and method of manufacturing the same

Similar Documents

Publication Publication Date Title
US7863135B2 (en) Method of manufacturing a nonvolatile semiconductor memory device, and a nonvolatile semiconductor memory device
US7667253B2 (en) Non-volatile memory device with conductive sidewall spacer and method for fabricating the same
JP4521597B2 (en) Semiconductor memory device and manufacturing method thereof
US20110001179A1 (en) Semiconductor device and manufacturing method of the same
US9263595B2 (en) Non-volatile memories and methods of fabrication thereof
JP2008078387A (en) Semiconductor device
JP5161494B2 (en) Semiconductor memory device
KR20030086823A (en) Nonvolatile Memory Device With Non-planar Gate-Insulating Layer And Method Of Fabricating The Same
JP4854955B2 (en) Semiconductor device and manufacturing method thereof
JP2007109955A (en) Semiconductor storage device and manufacturing method thereof
JP2009141248A (en) Method of manufacturing non-volatile semiconductor storage device and non-volatile semiconductor storage device
US20070007578A1 (en) Sub zero spacer for shallow MDD junction to improve BVDSS in NVM bitcell
JP4750633B2 (en) Semiconductor memory device and manufacturing method of semiconductor memory device
JP2007103764A (en) Semiconductor memory device and its manufacturing method
JPH0992734A (en) Fabrication of split gate semiconductor device
CN110718463A (en) Tunneling field effect transistor and forming method thereof
JP2011096727A (en) Method of manufacturing semiconductor device
JP2007109954A (en) Semiconductor storage device, manufacturing method thereof and operating method thereof
KR100601053B1 (en) Transistor using impact ionization and method for manufacturing the same
JP2006210706A (en) Nonvolatile semiconductor memory device, its manufacturing method, and its driving method
JP4405302B2 (en) Semiconductor memory device
CN104282695A (en) Semiconductor device and manufacturing method thereof
JP2009141144A (en) Semiconductor memory device, and methods of manufacturing and driving the same
JP2005277024A (en) Semiconductor device and its manufacturing method
TW201011897A (en) NOR type Flash member structure with dual-ion implantation and manufacturing method thereofmanufacturing method thereof

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080220

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100531

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100615

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100804

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101124

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110419