JP2009141144A - Semiconductor memory device, and methods of manufacturing and driving the same - Google Patents

Semiconductor memory device, and methods of manufacturing and driving the same Download PDF

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Inventor
Kenji Kimoto
賢治 木本
Original Assignee
Sharp Corp
シャープ株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide a nonvolatile semiconductor memory device capable of preventing characteristic deterioration due to a hot carrier without any increase in parasitic resistance, and to provide a method of manufacturing the same.
SOLUTION: The semiconductor memory device has a semiconductor layer 3 formed on a glass substrate 1, a charge holding film 21 made of an ONO (Oxide-Nitride-Oxide) film formed on the semiconductor layer 3, and a gate electrode 22 provided on the charge holding film 21. Further, the semiconductor memory device has a source/drain region 23 provided to the semiconductor layer 3 to overlap with the gate electrode 22 and made of a compound of a semiconductor and a metal such as nickel silicide.
COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体記憶装置及びその製造方法とデータ消去駆動方法に関する。 The present invention relates to a semiconductor memory device and a manufacturing method and a data erase method for driving.

MONOS(Metal‐Oxide‐Nitride‐Oxide‐Semiconductor)型記憶素子、フローティングゲート型記憶素子を始めとしたMIS(Metal‐Insulator‐Semiconductor)型電界効果トランジスタ構造を持つ記憶素子では、一般的にシングルドレイン構造が用いられ、ONO(Oxide‐Nitride‐Oxide)膜やフローティングゲートといった電荷保持膜中へのチャネルホットキャリア注入を用いたデータ書き込みが行われる。 MONOS with (Metal-Oxide-Nitride-Oxide-Semiconductor) type storage device, the storage device having the MIS (Metal-Insulator-Semiconductor) type field effect transistor structure including a floating gate type memory element, typically a single drain structure is used, ONO (Oxide-Nitride-Oxide) data writing using channel hot carrier injection into the film and the floating gate such charge holding film is performed.
シングルドレイン構造におけるソース領域およびドレイン領域は、ゲート電極をマスクとして、N型チャネル素子の場合はP、As、Sbのいずれかを、P型チャネル素子の場合はBを、高濃度にイオン注入した後、活性化アニールすることによって形成される。 Source and drain regions in the single drain structure, a gate electrode as a mask, P is the case of the N-type channel device, As, one of Sb, in the case of P-type channel element B, is ion-implanted at a high concentration after, it is formed by activation annealing. これによりソース領域およびドレイン領域は、ゲート電極に対して自己整合的な位置に形成することが出来るため、素子特性のばらつきを小さくすることが出来る。 Thereby the source and drain regions, since it is possible to form a self-aligned position with respect to the gate electrode, it is possible to reduce variations in device characteristics.

図8に、従来技術によって製造した半導体記憶装置の例を示す。 Figure 8 shows an example of a semiconductor memory device manufactured by the prior art. 図8に示した半導体記憶装置は、ガラス基板51上に保護絶縁膜52を介して多結晶シリコン53を形成し、この多結晶シリコン53の上にゲート絶縁膜54およびゲート電極55を積層し、ゲート電極55をマスクとして結晶シリコン53にBを注入し、活性化アニ−ルしてソース領域56、ドレイン領域57を形成したものである。 The semiconductor memory device shown in FIG. 8, via the protective insulating film 52 on the glass substrate 51 to form a polycrystalline silicon 53, the gate insulating film 54 and the gate electrode 55 is laminated on the polysilicon 53, the gate electrode 55 by implanting B crystal silicon 53 as a mask, the activation annealing - source region 56 and Le is obtained by forming a drain region 57. この半導体記憶装置は、更に層間絶縁膜61、ソース電極62、ドレイン電極63が形成される。 The semiconductor memory device further interlayer insulating film 61, source electrode 62, drain electrode 63 is formed.

しかしながら、図9に示すように、前記シングルドレイン構造を用いたMIS型電界効果トランジスタ構造を持つ記憶素子では、ソース領域56及びドレイン領域57に対してゲート電極13がオーバーラップする長さTは600℃以下の活性化アニ−ルによるB(ボロン)の熱拡散よって形成される部分であるため小さい。 However, as shown in FIG. 9, the memory device having a MIS field effect transistor structure using the single drain structure, the length T of the gate electrode 13 overlaps the source region 56 and drain region 57 is 600 ℃ following activation annealing - is smaller thermal diffusion Thus moiety formed of B (boron) according to Le. そのため、チャネルホットキャリアに対する耐性が弱い。 Therefore, resistance to channel hot carriers is weak. 即ち、データ書き込み時のチャネルホットキャリアHがドレイン端近傍上の絶縁膜中に注入されるチャネルホットキャリアCにより、ドレイン端部が空乏化され、更には反転層が形成されることによって、ドレイン領域57がゲート電極55に対して容易にオフセットSを生じてしまう。 That is, the channel hot carriers C channel hot carrier H when writing data is injected into the insulating film on the drain edge near by the drain end is depleted, even an inversion layer is formed, the drain region 57 will readily occur offset S to the gate electrode 55. 特に、前記オフセットをソース側としてデータ読み出し動作を行う場合は、S値(サブスレッショルド係数)の劣化、オン電流が減少することによるオン電流の劣化等が顕著となり、良好なデータ保持特性が得られない。 In particular, when data reading operation of the offset as the source side, the deterioration of the S value (subthreshold swing), deterioration of the ON current caused by the on-current decreases becomes significant, good data retention characteristics can be obtained Absent. S値とは、サブスレッショルド領域において、ドレイン電流が1桁上昇するのに必要なゲート電圧増加を表す値である。 The S-value in the sub-threshold region, the drain current is a value representing the gate voltage increase necessary to increase an order of magnitude. 即ち、S=1/(d(log 10 (Id))/dVg)(Idはドレイン電流)で表される。 That is expressed by S = 1 / (d (log 10 (Id)) / dVg) (Id is a drain current).

また、低消費電力を実現する不揮発性メモリトランジスタが、例えば特許文献1に開示されている。 The nonvolatile memory transistor to achieve low power consumption, for example, disclosed in Patent Document 1. 特許文献1のメモリトランジスタは、半導体層上に、第1絶縁膜、フローティングゲート、第2絶縁膜、コントロール電極を積層し、このゲートの側方の半導体層にチタン、タングステン、コバルト、モリブデン等の金属をスパッタリング法により金属層を形成し、次に熱処理してシリサイド化することにより、ソース領域とドレイン領域を形成する構造である。 Memory transistor disclosed in Patent Document 1, on a semiconductor layer, a first insulating film, a floating gate, a second insulating film, laminating a control electrode, titanium semiconductor layer on the side of the gate, tungsten, cobalt, molybdenum, etc. metal a metal layer is formed by sputtering, by silicidation heat treatment then, a structure that forms a source region and a drain region. この構成によりチャネル領域とソース領域、ドレイン領域の境界にショットキー接合を形成する。 The channel region and the source region by this arrangement, forming a Schottky junction at the boundary of the drain region. ショットキー接合の電位障壁は、pn接合の電位障壁に比して、小さいため、低い電圧を印加することで電流を流すことができ、従って低消費電力化が実現できるものである。 The potential barrier of the Schottky junction, than the potential barrier of the pn junction, which is smaller, it is possible to flow electric current by applying a low voltage, thus in which low power consumption can be realized.
しかしながら、この構造のメモリトランジスタもチャネルホットキャリアに対する耐性が弱く、従って容易にオフセットを生じ、S値の劣化、オン電流の劣化等が顕著となる。 However, the memory transistor is weak resistance to channel hot carriers of this structure, thus easily cause offset, the degradation of the S values, deterioration of the ON current is conspicuous.

更に、例えば、ガラス基板上に形成した半導体よりなる素子、例えばGeを始めとする低融点無機半導体上に形成される素子、ゲート電極に金属等の比較的融点若しくは軟化点の低い材料が用いられる素子、電荷保持膜の一部に高誘電率膜(例えば、HfO 2 、ZrO 2 、Ta 25等)が用いられる素子等のように、少なくともソース領域およびドレイン領域への不純物注入後のプロセスが、600℃程度以下の低温で行われる場合は、ソース領域およびドレイン領域における不純物の活性化率が低くなる。 Furthermore, for example, elements made of semiconductor formed on a glass substrate, for example, elements formed on the low melting inorganic semiconductors including Ge, relatively melting point or low softening point material such as a metal gate electrode is used element, a high dielectric constant film on a part of the charge holding film (e.g., HfO 2, ZrO 2, Ta 2 O 5 , etc.) so that the element or the like to be used, the process after the impurity implantation to at least the source and drain regions but if carried out in low temperatures below about 600 ° C., the activation rate of impurity in the source region and the drain region is reduced. そのため、ソース領域およびドレイン領域のキャリア密度が十分に高濃度とならず、従って、ホットキャリアによる特性劣化は更に顕著となる。 Therefore, not the carrier density is sufficiently high concentrations of the source region and the drain region, therefore, characteristic deterioration due to hot carriers becomes more remarkable.

また、データの書き込みは、チャネルホットキャリア、または基板からのFN(Fowler−Nordheim)型トンネリングを用いた、電荷保持膜中へのキャリア注入によって行われるのが一般的である。 The write data were used FN (Fowler-Nordheim) type tunneling from the channel hot carrier or substrate, it is generally performed by the carrier injection into the charge holding film. データの消去は、電荷保持膜のうち、データ書き込み動作によって電荷が捕獲された領域に、前記電荷とは逆極性の電荷をほぼ等量注入することによって行うのが理想的である。 Erasing data, out of the charge holding film, a region where the charge by the data write operation is trapped, the said charge done by substantially equal amounts injected charges of opposite polarity is ideal.
しかしながら、データ消去は、基板からのFN型トンネリング注入、またはドレイン(またはソース)接合近傍でのバンド間トンネリングによって発生するホットキャリアを用いた電荷保持膜中へのキャリア注入よって行われるのが一般的であるが、電荷保持膜のうちデータ書き込み動作によって電荷が捕獲された領域に対してデータ消去時のキャリア注入位置を合わせ、前記電荷とは逆極性の電荷をほぼ等量注入することは容易ではない。 However, data erasure, FN type tunneling injection, or drain (or source) typically from being performed by the injection of carriers into the charge holding film using a hot carrier generated by band-to-band tunneling at the junction vicinity from the substrate in a while, the combined carrier injection position at the time of data erasing to the region where the charge is captured by the data write operation of the charge holding film, and the charge is easy to be substantially equal amounts injected opposite polarity charges Absent. 従って、過消去が起こりやすく、素子特性の劣化を招きやすい。 Thus, over-erased easily occurs, it tends to cause the deterioration of the device characteristics.

また、特にSOI(Silicon−on−Insulator)基板やガラス基板上の薄膜半導体上等に素子を形成する場合は、ボディコンタクトがないため、FN型トンネリングによってチャネルキャリアとは逆極性のキャリアを半導体から電荷保持膜へ注入することや、バンド間トンネリングによって電荷保持膜へキャリア注入を行うことは出来ない。 In particular when forming a SOI (Silicon-on-Insulator) thin film semiconductor choice in devices of the substrate or a glass substrate, because there is no body contact, the channel carrier by FN type tunneling opposite polarity carriers from the semiconductor and injecting into the charge holding film, it is impossible to perform carrier injection into the charge holding film by inter-band tunneling. もしもボディコンタクトを設けるとしても、素子面積が非常に大きくなったり、ゲート電極が電荷保持膜を介して被覆する半導体領域が大きくなるため、ゲート電極‐半導体間の静電容量が大きくなり、読み出し速度の低下を招いたりする問題がある。 Even if provision of body contact, or become very large device area, since the semiconductor region where the gate electrode to cover over the charge holding film is increased, the gate electrode - the capacitance between the semiconductor is increased, the read speed there is a problem or led to a lowering of.
特開2004−296852号公報 JP 2004-296852 JP

この発明は、前記課題を解決するものであり、その目的は、寄生抵抗の増大がなく、ホットキャリアによる特性劣化を抑制できる半導体記憶装置およびその製造方法を提供することと、ボディコンタクトを必要とせず、過消去を抑制したデータ消去駆動方法を提供することにある。 This invention is intended to solve the problem, not an object of an increase in parasitic resistance without providing a semiconductor memory device and a manufacturing method thereof can be suppressed deterioration of characteristics due to hot carriers, it requires body contact not to provide a data erasing drive method which suppresses over-erased.

前記目的を達成するため、本発明の第1の観点による半導体記憶装置は、半導体層と、前記半導体層上に形成した電荷保持膜と、前記電荷保持膜上に設けたゲート電極と、前記半導体層に前記ゲート電極とオーバーラップするように設けられた、半導体と金属の化合物からなるソース・ドレイン領域を有することを特徴としている。 To achieve the above object, a semiconductor memory device according to the first aspect of the present invention includes a semiconductor layer, and the charge holding film formed on the semiconductor layer, a gate electrode provided on the charge holding film, the semiconductor provided to the gate electrode overlaps the layer is characterized by having a source-drain region made of a compound semiconductor and metal.

前記構成の半導体記憶装置によれば、半導体と金属の化合物からなるソース・ドレイン領域がゲート電極に対してオーバーラップしているため、データ書き込み時等に発生するチャネルホットキャリアが電荷保持膜やソース・ドレイン領域近傍の絶縁膜中等に捕獲されてソース・ドレイン領域が空乏化することがない。 According to the semiconductor memory device of the construction, since the source and drain regions made of a compound semiconductor and a metal are overlapped with the gate electrode, channel hot carriers are charge holding film and the source generated during data writing, etc. source and drain regions are captured in the insulating film secondary vicinity of the drain region never depleted. 従って、ソース・ドレイン領域がゲート電極に対してオフセットすることを防ぐことが出来る。 Therefore, it is possible to prevent the source and drain regions are offset with respect to the gate electrode. これにより、読み出し時のS値の劣化や、オン電流の劣化を防ぐことが出来る。 Accordingly, deterioration and the read time of the S-value, can prevent deterioration of the ON current.
また、例えば、ドレイン領域近傍の電荷保持膜中にチャネルホットキャリアを注入した場合、キャリア注入領域下の半導体表面ではバンドが変調され、蓄積層が形成される。 Further, for example, when injected channel hot carriers into the charge holding film in the vicinity of the drain region, the band is modulated in the semiconductor surface under the carrier injection region, the accumulation layer is formed. 半導体層表面のバンドが変調されるため、半導体層とドレイン領域との間のショットキー障壁の幅は小さくなり、更に、鏡像効果によってショットキー障壁高さが小さくなる。 Since the band of the semiconductor layer surface is modulated, the width of the Schottky barrier between the semiconductor layer and the drain region is reduced, further, the Schottky barrier height is reduced by mirror image effect. 従って、ドレイン領域と蓄積層は電気的に接続されるため、ドレイン領域とゲート電極間にバイアス電圧を印加することにより、蓄積層中キャリアのFN(Fowler−Nordheim)型トンネリングによるデータ消去が可能となる。 Therefore, since the drain region and the storage layer to be electrically connected, by applying a bias voltage between the drain region and the gate electrode, allows the data erasure by FN (Fowler-Nordheim) type tunneling of carriers in the storage layer and Become. 従って、ボディコンタクトなしで、データ消去が可能である。 Therefore, without body contact, it is possible to data erasure.

また、一実施形態の半導体記憶装置では、前記オーバーラップの長さが2〜100nmであることを特徴としている。 In the semiconductor memory device of one embodiment, the length of the overlap is characterized in that it is a 2 to 100 nm. オーバーラップの長さを2nm以上とすることにより、ゲート電極への電圧印加によるショットキー障壁高さの変調効果を確実に得ることが出来る。 By the length of the overlap between more than 2 nm, it is possible to reliably obtain a modulation effect of the Schottky barrier height caused by a voltage applied to the gate electrode. オーバーラップの長さが2nmより小さい場合は、製造工程中の熱処理工程における雰囲気中の残留酸素等によって半導体と金属の化合物表面がわずかに酸化されることによって、良好なショットキー接合特性とショットキー障壁高さ変調効果が得られない場合がある。 If the length of the overlap 2nm less than that by the compound surface of the semiconductor and the metal is slightly oxidized by residual oxygen in the atmosphere in the heat treatment step in the manufacturing process, good Schottky junction characteristics and schottky there are cases where the barrier height modulation effect can not be obtained. また、オーバーラップの長さが過剰に大きい場合、オーバーラップ容量の増加によるデータ読み出し速度の低下や、ゲート電極とソース・ドレイン領域との間のリーク電流の増加や短絡の原因になるため、100nm以下とするのが望ましい。 Further, if the length of the overlap is excessively large, it becomes reduced and the data reading speed due to the increased overlap capacitance, the increase and cause a short circuit of the leakage current between the gate electrode and the source and drain regions, 100 nm it is desirable to or less. 従って、オーバーラップの長さは、2〜100nmが望ましいが、さらに好ましくは5〜30nmである。 Therefore, the length of the overlap is 2~100nm is desired, more preferably from 5 to 30 nm. これにより、ショットキー障壁高さ変調のために十分なオーバーラップ長と、十分に小さいオーバーラップ容量を両立することが出来るため、データの読み出しや、チャネルホットキャリア注入によるデータの書き込みを高速に行うことが出来る。 Thus, a sufficient overlap length for the Schottky barrier height modulation, since it is possible to achieve both sufficiently small overlap capacitance, perform data and read, the writing of data by channel hot carrier injection at high speed it can be. また、ゲート電極とソース・ドレイン領域との間のリーク電流の増加や短絡の確率が非常に小さくなるため、素子の信頼性が向上する。 Also, the probability of growth and short-circuit of the leakage current between the gate electrode and the source and drain regions becomes very small, thereby improving the reliability of the device.

また、一実施形態の半導体記憶装置では、前記半導体と金属の化合物が、前記半導体層を構成する半導体と、Ni、Co、Ti、Er、Yb、またはPtとの化合物であることを特徴としている。 In the semiconductor memory device of one embodiment, the compound semiconductor and metal, and a semiconductor constituting the semiconductor layer, Ni, Co, Ti, Er, characterized in that a compound of Yb or Pt, .
前記金属は、Ni、Co、Ti、Er、Yb、またはPtであることが好ましい。 It said metals, Ni, Co, Ti, Er, preferably a Yb or Pt,. 例えば、半導体層がシリコンの場合、Ni、Co、Ti、Er、Yb、Ptは、600℃以下でシリコンと反応して金属シリサイドを形成するため、この金属シリサイドをソース・ドレインとすることが出来る。 For example, when the semiconductor layer is silicon, Ni, Co, Ti, Er, Yb, Pt, in order to form a metal silicide by reacting with silicon at 600 ° C. or less, can be a metal silicide source and drain . 例えば、NiSiは320〜550℃程度、CoSiは400〜600℃程度、TiSiは500〜600℃程度、ErSi x (典型的にはx=1.7)は400〜600℃程度、YbSi x (x≒2)は600℃程度、PtSiは400〜600℃程度で形成可能である。 For example, NiSi is about from 320 to 550 ° C., CoSi about 400 to 600 ° C., TiSi about 500~600 ℃, ErSi x (typically x = 1.7) is about 400~600 ℃, YbSi x (x ≒ 2) about 600 ° C., PtSi can be formed at about 400 to 600 ° C.. 尚、これら金属シリサイドの金属とシリコンの組成比は、典型的なものを示しているが、反応温度等のプロセス条件によって組成比は変化し得る。 The composition ratio of metal and silicon, these metal silicide, while indicating exemplary and composition ratio by the process conditions such as reaction temperature may vary. このような金属シリサイドは、不純物拡散層に比べて非常に低抵抗であるのに加え、金属シリサイド/シリコン界面が通常の金属/シリコン界面に比べて極めて安定で再現性の高い整流特性を示すため、良好なデバイス特性が得られやすい。 Such metal silicide, in addition to a very low resistance compared to the impurity diffusion layer, to show a very stable and highly reproducible rectifying characteristics than metal silicide / silicon interface is typically a metal / silicon interface , easy good device characteristics. 更に、これらの金属シリサイドは自己整合シリサイド化プロセスによって形成可能であるため、簡単にソース・ドレイン領域を形成することが出来る。 Moreover, these metal silicide, capable formed by self-aligned silicidation process, it is possible to easily form the source and drain regions.

また、一実施形態の半導体記憶装置では、前記半導体層がシリコンであり、前記半導体と金属の化合物が、NiSiであることを特徴としている。 In the semiconductor memory device of one embodiment, the a semiconductor layer is silicon, said compound semiconductor and metal, are characterized by a NiSi.
前記構成の半導体記憶装置によれば、NiSiはニッケルシリサイドの中でも最低抵抗相であり、600℃以下で形成可能な他の金属シリサイドに比べても低抵抗であるので、もっとも効果的に寄生抵抗を低減し、データ読み出し速度を向上することが出来る。 According to the semiconductor memory device of the construction, NiSi is the lowest resistance phase among nickel silicide, since a low resistance as compared to other metal silicide can be formed at 600 ° C. or less, the most effective parasitic resistance reduced, it is possible to improve the data read speed. また、NiSiは320〜550℃程度で形成可能であるため、600℃以下のプロセス温度で低抵抗ソース・ドレインを形成することが出来る。 Further, NiSi, capable formed at approximately from 320 to 550 ° C., can be formed a low resistance source and drain at 600 ° C. below the process temperature.

また、一実施形態の半導体記憶装置では、前記半導体層は、前記ソース・ドレイン領域と接する領域に、前記半導体層とは導電型が逆の不純物を含む領域を有することを特徴としている。 Further, in the semiconductor memory device of one embodiment, the semiconductor layer, a region in contact with said source and drain regions, wherein the semiconductor layer is characterized in that conductivity type having a region including the reverse impurities. 半導体の導電型はN型が好ましい。 Semiconductor conductivity type N-type is preferable.
前記構成の半導体記憶装置によれば、書き込み時に電圧を印加すると、前記半導体層と前記ソース・ドレイン領域間のショットキー障壁高さおよび幅が変調され、ゲート電極下のチャネルを通過するキャリアに対してはショットキー障壁高さが実効的に小さくなるので寄生抵抗が小さくなる。 According to the semiconductor memory device of the arrangement, when a voltage is applied at the time of writing, the semiconductor layer and the Schottky barrier height and width between the source and drain regions is modulated with respect to the carriers passing through the channel under the gate electrode parasitic resistance is reduced because the Schottky barrier height is effectively small Te. 同時に、前記キャリアと逆極性のキャリアに対するショットキー障壁高さは大きくなるので、逆バイアス印加時の接合リーク電流を抑制することができる。 At the same time, since the Schottky barrier height is increased relative to the carrier and the opposite polarity of the carrier, it is possible to suppress junction leakage current when a reverse bias is applied. 本発明の半導体記憶装置はP型MOSであるので、低電圧で高速な書き込み動作、および消去動作が実現できる。 Since the semiconductor memory device of the present invention is a P-type MOS, high speed write operation at low voltage, and the erasing operation can be realized.
尚、前記半導体層とは導電型が逆の不純物を含む領域は、完全に空乏化されていてもよい。 Incidentally, the region where the conductive type of the semiconductor layer comprises a reverse impurities may completely be depleted.

また、一実施形態の半導体記憶装置では、前記電荷保持膜が、酸化シリコン、窒化シリコン、酸化シリコンの順に堆積された積層膜であることを特徴としている。 In the semiconductor memory device of one embodiment, the charge holding film is a silicon oxide is characterized by a laminated film deposited silicon nitride, in order of silicon oxide.
前記構成の半導体記憶装置によれば、MONOS(Metal−Oxide−Nitride−Oxide−Semiconductor)型記憶素子を構成することが出来る。 According to the semiconductor memory device of the construction, MONOS (Metal-Oxide-Nitride-Oxide-Semiconductor) type storage device can be configured.

また、一実施形態の半導体記憶装置では、前記電荷保持膜が、酸化シリコン、導電性物質、酸化シリコンの順に堆積された積層膜、または、酸化シリコン、導電性物質、酸化シリコン、窒化シリコン、酸化シリコンの順に堆積された積層膜であることを特徴としている。 In the semiconductor memory device of one embodiment, the charge holding film is a silicon oxide, a conductive material, sequentially deposited laminated film of silicon oxide or a silicon oxide, a conductive material, silicon oxide, silicon nitride, oxide it is characterized in that a laminate film deposited in order of silicon.
前記構成の半導体記憶装置によれば、フローティングゲート型記憶素子を構成することができる。 According to the semiconductor memory device of the construction, it is possible to constitute a floating gate storage element.

また、一実施形態の半導体記憶装置では、前記導電性物質が、Si、TiN、TaN、NiSi、Geのいずれかである。 In the semiconductor memory device of one embodiment, the conductive material is either Si, TiN, TaN, NiSi, of Ge.
前記構成の半導体記憶装置によれば、前記導電性物質として、Si、TiN、TaN、NiSi、Geいずれかを用いることにより、容易にフローティングゲート型記憶素子を構成することが出来る。 According to the semiconductor memory device of the arrangement, as the conductive material, Si, TiN, TaN, NiSi, Ge by using either it can be easily configured the floating gate type memory device. また、Si、TiN、TaN、NiSi、Geのフェルミレベルは、酸化シリコンのバンドギャップの中央付近に位置するため、良好な記憶保持特性を得ることが出来る。 Furthermore, Si, TiN, TaN, NiSi, the Fermi level of Ge, in order to position near the center of the band gap of the silicon oxide, it is possible to obtain a good memory retention characteristics. またSi、TiN、TaN、NiSi、Geのフェルミレベルは、シリコンのバンドギャップ中央付近に位置するため、特に、前記半導体がシリコンの場合は、良好なデータ記憶特性が得られる。 The Si, TiN, TaN, NiSi, Ge Fermi level, since that is located near the band gap center of the silicon, in particular, the case where the semiconductor is silicon, good data storage characteristics are obtained.

また、一実施形態の半導体記憶装置では、前記半導体が、ガラス基板上に設けられていることを特徴としている。 In the semiconductor memory device of one embodiment, the semiconductor is characterized by being provided on a glass substrate.
前記構成の半導体記憶装置によれば、プロセス温度が600℃程度以下に制限される。 According to the semiconductor memory device of the arrangement, the process temperature is limited to below about 600 ° C.. 一般的に用いられる高濃度不純物ドープによって形成されたソース・ドレイン領域が、十分な活性化率が得られないためにチャネルホットキャリアによるオフセットが起こりやすいのとは対照的に、前記構成の半導体記憶装置では、ソース・ドレイン領域が空乏化しないため、チャネルホットキャリアによる特性劣化がおこりにくい。 Generally the source and drain regions formed by the high concentration impurity doped employed is, as opposed to prone to offset due sufficient activation rate channel hot carriers in order not obtained, the semiconductor memory of the configuration in apparatus, the source and drain regions are not depleted, hardly occurs characteristic deterioration due to channel hot carriers.

また、一実施形態の半導体記憶装置では、前記半導体がGeまたはアモルファスシリコンである。 In the semiconductor memory device of one embodiment, the semiconductor is Ge or amorphous silicon.
前記構成の半導体記憶装置によれば、プロセス温度が600℃程度以下に制限される。 According to the semiconductor memory device of the arrangement, the process temperature is limited to below about 600 ° C.. 一般的に用いられる高濃度不純物ドープによって形成されたソース・ドレイン領域が、十分な活性化率が得られないためにチャネルホットキャリアによるオフセットが起こりやすいのとは対照的に、前記構成の半導体記憶装置では、ソース・ドレイン領域が空乏化しないため、チャネルホットキャリアによる特性劣化がおこりにくい。 Generally the source and drain regions formed by the high concentration impurity doped employed is, as opposed to prone to offset due sufficient activation rate channel hot carriers in order not obtained, the semiconductor memory of the configuration in apparatus, the source and drain regions are not depleted, hardly occurs characteristic deterioration due to channel hot carriers.

また、本発明の第2の観点による半導体記憶装置の製造方法は、半導体層に、半導体と金属の化合物によってソース・ドレイン領域を形成する工程と、前記半導体層上に電荷保持膜を形成する工程と、前記ソース・ドレイン領域にオーバーラップするように、前記電荷保持膜上にゲート電極を形成する工程とを、この順に実施することを特徴としている。 A method of manufacturing a semiconductor memory device according to the second aspect of the present invention, the semiconductor layer, forming source and drain regions by a compound semiconductor and the metal, forming a charge holding film on the semiconductor layer When the to source overlap drain region, and forming a gate electrode on the charge holding film is characterized by carrying out in this order.
前記半導体記憶装置の製造方法によれば、前記半導体記憶装置を容易に製造することが出来る。 Wherein according to the manufacturing method of the semiconductor memory device can be easily manufactured the semiconductor memory device.

また、本発明の第3の観点による半導体記憶装置の製造方法は、半導体層上に電荷保持膜を形成する工程と、前記電荷保持膜上にゲート電極を形成する工程と、前記ゲート電極に対して自己整合的な位置に、半導体と金属との化学反応によってソース・ドレイン領域を形成する工程とを、この順に実施することを特徴としている。 The manufacturing method of the third aspect a semiconductor memory device according to the present invention includes the steps of forming a charge holding film on a semiconductor layer, forming a gate electrode on the charge holding film, with respect to the gate electrode Te in self-aligned position, and forming a source and drain regions by a chemical reaction between the semiconductor and the metal is characterized by carrying out in this order.
前記構成の半導体記憶装置の製造方法によれば、ソース・ドレイン領域をゲート電極に対して自己整合的に形成することが出来るので、素子特性のばらつきを小さくすることができる。 According to the manufacturing method of the semiconductor memory device of the construction, since the source and drain regions can be formed in self-alignment to the gate electrode, it is possible to reduce variations in device characteristics.

また、本発明の第4の観点による半導体記憶装置のデータ消去駆動方法は、前記ソース・ドレイン領域のうち、前記電荷保持膜中の電荷が捕獲されている領域に接する方の領域と、ゲート電極との間に、前記電荷の極性が正の場合は、ゲート電極の電位の方が高くなるように、または前記電荷の極性が負の場合には、ゲート電極の電位の方が低くなるように、電位勾配を与えることを特徴としている。 The fourth aspect data erasing method for driving a semiconductor memory device according to the present invention, among the source-drain region, and a region towards contacting the area where the charge of the charge holding film is captured, the gate electrode between, when the polarity of the charge is positive, if so towards the gate electrode potential becomes higher, or the polarity of the charge is negative, as towards the gate electrode potential becomes lower It is characterized by providing a potential gradient.

前記構成の半導体記憶装置のデータ消去方法によれば、例えば、ドレイン領域近傍の電荷保持膜中にチャネルホットキャリアを注入した場合、キャリア注入領域下の半導体層表面ではバンドが変調され、蓄積層が形成される。 According to the data erasing method of the semiconductor memory device of the construction, for example, when injected channel hot carriers into the charge holding film in the vicinity of the drain region, the band is modulated in the semiconductor layer surface under the carrier injection region, the accumulation layer It is formed. 半導体層表面のバンドが変調されるため、半導体層とドレイン領域との間のショットキー障壁の幅は小さくなり、更に、鏡像効果によってショットキー障壁高さが小さくなる。 Since the band of the semiconductor layer surface is modulated, the width of the Schottky barrier between the semiconductor layer and the drain region is reduced, further, the Schottky barrier height is reduced by mirror image effect. 従って、ドレイン領域と蓄積層は電気的に接続されるため、ドレイン領域とゲート電極間にバイアス電圧を印加することにより、蓄積層中キャリアのFN(Fowler−Nordheim)型トンネリングによるデータ消去が可能となる。 Therefore, since the drain region and the storage layer to be electrically connected, by applying a bias voltage between the drain region and the gate electrode, allows the data erasure by FN (Fowler-Nordheim) type tunneling of carriers in the storage layer and Become. 従って、ボディコンタクトなしで、データ消去が可能であるため、SOI基板やガラス基板上に成長した薄膜半導体層上に素子を形成する場合にも適用可能である。 Therefore, without body contact, because data can be erased, it is also applicable to a case where an element is formed grown thin-film semiconductor layer on a SOI substrate or a glass substrate.

また、前記FN型トンネリングは、電荷保持膜のうち、チャネルホットキャリアが注入されている領域において最も効率的に起こるため、チャネルホットキャリアが注入されている領域に選択的にチャネルホットキャリアとは逆極性のキャリアを注入し、データ消去を行うことが出来る。 Furthermore, the FN type tunneling Among charge holding film, contrary to the most for efficient in place, selectively channel hot carriers in a region where a channel hot carriers are injected in the area where the channel hot carriers are injected injecting the polarity of the carrier, it is possible to perform a data erasure. また、電荷保持膜中に捕獲されている正味の電荷量が小さくなるにつれて、前記ショットキー障壁高さおよび幅の変調量が小さくなるため、FN型トンネリングによるキャリア注入量は小さくなる。 Further, as the charge amount of the net that is trapped in the charge holding film is reduced, the shot since the modulation amount of key barrier height and width is reduced, the carrier injection amount by the FN type tunneling is reduced. 従って、過消去を抑制し、素子特性の劣化を防ぐことができる。 Therefore, to suppress over-erased, it is possible to prevent the deterioration of device characteristics.

以上より明らかなように、この発明の半導体記憶装置およびその製造方法、データ消去駆動方法によれば、寄生抵抗の増大なく、ホットキャリアによる特性劣化を抑制できる半導体記憶装置およびその製造方法を提供することができ、更に、ボディコンタクトを必要とせず、過消去を抑制したデータ消去駆動方法が提供される。 As apparent from the above, a method a semiconductor memory device and its manufacturing The present invention, according to the data erasing drive method, without increase of the parasitic resistance, to provide a semiconductor memory device and a manufacturing method thereof can be suppressed deterioration of characteristics due to hot carriers it can, further, does not require a body contact, the data erase driving method suppresses over-erased is provided.

以下、この発明の半導体記憶装置およびその製造方法を図示の実施形態により詳細に説明する。 It will be described in detail below by the embodiment shown a semiconductor memory device and a manufacturing method thereof of the present invention.
尚、各実施形態では、ガラス基板上に形成した多結晶シリコンを用いた場合を中心に説明するが、この発明に使用できる半導体は前記ガラス基板上に形成した多結晶シリコンには限定されず、半導体であれば何でも良い。 In each embodiment, it will be mainly described the case of using the polycrystalline silicon formed on a glass substrate, not limited to the polycrystalline silicon semiconductor is formed on the glass substrate that can be used in the present invention, It may be any semiconductor.
但し、例えば、ガラス基板上に形成した半導体よりなる素子、例えばGeを始めとする低融点無機半導体上に形成される素子、ゲート電極に金属等の融点若しくは軟化点の比較的低い材料が用いられる素子、電荷保持膜の一部に高誘電率膜(例えば、HfO 2 、ZrO 2 、Ta 25等)が用いられる素子等のように、少なくともソース領域およびドレイン領域への不純物注入後のプロセスが600℃程度以下に制限される場合は、半導体中に不純物を高濃度にドープして形成されるソース領域およびドレイン領域中の不純物活性化率は低くなり、ホットキャリアによる特性劣化が大きくなるため、この発明による特性改善効果は特に大きくなる。 However, for example, elements made of semiconductor formed on a glass substrate, for example, elements formed on the low melting inorganic semiconductors including Ge, relatively low material melting or softening point such as metal gate electrode is used element, a high dielectric constant film on a part of the charge holding film (e.g., HfO 2, ZrO 2, Ta 2 O 5 , etc.) so that the element or the like to be used, the process after the impurity implantation to at least the source and drain regions If There is limited below about 600 ° C., impurity activation rate in the source and drain regions are formed by doping impurity at a high concentration into the semiconductor is low, since the characteristics degradation due to hot carriers becomes large , characteristic improvement effect according to the invention is particularly large.

また、各実施形態では、P型チャネル素子を中心に説明するが、不純物の導電型を逆にし、正孔と電子を逆にすることによって、N型チャネル素子を形成することも出来る。 In each embodiment, will be mainly described P-type channel device, the conductivity types of impurities reversed by the holes and electrons in the opposite, it is also possible to form the N-type channel device. 無論、両型の素子が同一基板上に形成されてもよい。 Of course, both types of elements may be formed on the same substrate.

(実施形態1) (Embodiment 1)
本実施形態1の半導体記憶装置は、ガラス基板上に成長した多結晶シリコン上に、電荷保持膜としてONO膜を有するMIS(Metal−Insulator−Semiconductor)型電界効果トランジスタを構成し、そのソース領域及びドレイン領域はNiSiからなり、且つ、ゲート電極に対して一部分がオーバーラップするように配置されている。 The semiconductor memory device of the first embodiment, on the polycrystalline silicon grown on a glass substrate, constitutes a MIS (Metal-Insulator-Semiconductor) type field effect transistor having an ONO film as the charge holding film, and the source region drain region consists NiSi, and a portion to the gate electrode is arranged so as to overlap.

図1(a)〜(e)は本発明の実施形態1の半導体記憶装置の製造方法を説明するために工程順に示した半導体記憶装置の断面図であり、図2は本発明の実施形態1の半導体装置の断面図を示す。 Figure 1 (a) ~ (e) is a cross-sectional view of the semiconductor memory device shown in process order to explain the method of manufacturing the semiconductor memory device of Embodiment 1 of the present invention, the embodiment 1 of FIG. 2 is the invention It shows a cross-sectional view of a semiconductor device.
図1(a)に示すように、ガラス基板1上に保護絶縁膜2を介して成長したN型多結晶シリコンを島状に形成した多結晶シリコン3上に、レジスト4を塗布し、リソグラフィー技術によって、ソース領域5およびドレイン領域6となるべき領域を開口する。 As shown in FIG. 1 (a), on the polycrystalline silicon 3 formed an N-type polycrystalline silicon grown through the protective insulating film 2 on a glass substrate 1 in an island shape, a resist 4 is applied, lithography by opening the region that becomes the source and drain regions 5 and 6. 多結晶シリコンは、CGシリコン(連続粒界シリコン)とするのが望ましい。 Polycrystalline silicon, to a CG silicon (continuous grain silicon) is desired. 島状に形成した多結晶シリコン3は、例えば液晶表示装置の1画素に対応して1つの島状多結晶シリコンを形成する。 Polycrystalline silicon 3 which is formed in an island shape, to form one island-like polycrystalline silicon, for example, corresponding to one pixel of the liquid crystal display device. 続いて、例えばスパッタリング法によってNi膜、続いてTiN膜を堆積し、TiN/Ni積層膜5を形成する。 Then, for example, Ni film by sputtering, followed by deposition of a TiN film, to form a TiN / Ni laminated film 5. Ni膜の膜厚は、多結晶シリコン3の膜厚の1/4以上多結晶シリコン3の膜厚以下とするのが好ましく、多結晶シリコン3の膜厚の1/3以上2/3以下とするのがより望ましく、最も良好な特性を得ることが出来る。 The film thickness of the Ni coating is preferably less than 1/4 the thickness of the polycrystalline silicon 3 having a thickness of the polycrystalline silicon 3, 1/3 or 2/3 of the thickness of the polycrystalline silicon 3 or less and more desirably to, it is possible to obtain a best characteristic. Ni膜の膜厚を多結晶シリコン3の膜厚の1/4以上とすることにより、後の工程で形成するニッケルシリサイドを保護絶縁膜2に接して形成することが出来るため、リーク電流を著しく低減することが出来る。 Since the film thickness of the Ni film and 1/4 or more of the thickness of the polycrystalline silicon 3, a nickel silicide formed in a subsequent step the protective insulating film 2 in contact with it is able to form, the leak current remarkably it can be reduced. また、Ni膜の膜厚を多結晶シリコン3の膜厚より大きくすると、過剰なシリサイド化反応起こり、ソース・ドレイン領域のゲート電極に対するオーバーラップが大きくなる、ゲート電極とソース・ドレイン領域の短絡の原因になる、等の問題が生じやすい。 Further, when the thickness of the Ni film is greater than the thickness of the polycrystalline silicon 3, occur excessive silicidation reaction, the overlap is increased to the gate electrode of the source and drain regions, a gate electrode and a short circuit of the source and drain regions cause, the problem is likely to occur and the like. また、TiN膜は、10nm以上100nm以下とするのが好ましい。 Further, TiN film is preferably set to 10nm or more 100nm or less. TiN膜は、シリサイド化反応時にNi等の金属、または、ニッケルシリサイド等の半導体と金属の化合物が酸化するのを防ぐ効果があるが、膜厚10nm以下では十分な効果を得ることが出来ない。 TiN film, a metal such as Ni during silicidation reaction, or is effective to prevent the compound semiconductor and metal such as nickel silicide is oxidized, it is impossible to obtain a sufficient effect with a thickness of 10nm or less. また、TiN膜の膜厚が厚過ぎると、スパッタリング時間が長くなる、後の工程でTiN膜を除去するのにかかる時間が非常に長くなる、ゲート電極とソース・ドレイン領域の短絡の原因になる、等の問題が生じるため、膜厚は100nm以下とするのが好ましい。 Further, the film thickness is too thick TiN film, sputtering time becomes long, the time it takes to remove the TiN film in the process is very long after, causing a short circuit of the gate electrode and the source and drain regions since the problems such as occur, the film thickness is preferably between 100nm or less.
Niの代わりに、Co、Ti、Er、Yb、または、Ptを用いても良い。 Instead of Ni, Co, Ti, Er, Yb, or it may be used Pt.

尚、ここでは半導体層にN型多結晶シリコンを用いたが、導電型はN型に限らず、完成したトランジスタがP型チャネル素子として動作可能である限り何でも良い。 Note that, although an N-type polycrystalline silicon on the semiconductor layer, the conductive type is not limited to N-type, whatever may unless the finished transistor is operable as P-type channel device. 例えば、P型多結晶シリコンを用いて、多結晶シリコンに接して形成する絶縁膜中の固定電荷や、多結晶シリコンの粒界にある界面準位の効果によって、N型チャネル素子として動作させることも可能である。 For example, it is used a P-type polycrystalline silicon, fixed charge and in the insulating film formed in contact with the polycrystalline silicon, the effect of interface states at the grain boundaries of polycrystalline silicon, is operated as a N-type channel device it is also possible. N型チャネル素子を形成する場合も同様に、N型チャネル素子として動作する導電型の多結晶シリコンを用いればよい。 Similarly, when forming the N-type channel device, it may be used polycrystalline silicon conductivity type which operates as a N-type channel device. しかし、実施形態1では、P型チャネル素子の方がN型チャネル素子よりも低電圧で高速な書き込み動作、消去動作が実現され、メモリウインドウが大きくなる。 However, in the first embodiment, it is faster write operation at a lower voltage than N-type channel device of P-type channel device, the erase operation is realized, the memory window increases.
半導体層の厚さは、10〜100nmが望ましく、30〜60nmがより望ましい。 The thickness of the semiconductor layer, 10 to 100 nm is desirable, 30 to 60 nm is more desirable. トランジスタの閾値は半導体層の膜厚に依存するため、10nm以下では 半導体層の膜厚ばらつきに起因する閾値のばらつきが大きくなり、メモリウインドウを確保するのが困難になる。 Because the threshold of the transistor depends on the thickness of the semiconductor layer, variation in the threshold is increased due to the thickness variation of the semiconductor layer is 10nm or less, it becomes difficult to secure the memory window. また、リーク電流を抑制するため、半導体層の膜厚は100nm以下が好ましい。 Further, in order to suppress the leakage current, the thickness of the semiconductor layer is preferably 100nm or less. 半導体層の厚さが30〜60nmであれば、より顕著に本発明のメモリとしての効果を得ることができる。 If the thickness of the semiconductor layer is 30 to 60 nm, it is possible to obtain an effect as a memory of the more pronounced the present invention.

次に、図1(b)に示すように、レジスト剥離液中で超音波洗浄を行うことにより、レジスト上のTiN/Ni積層膜5をリフトオフする。 Next, as shown in FIG. 1 (b), by performing the ultrasonic cleaning with the resist stripping solution, is lifted off the TiN / Ni multilayer film 5 on the resist. その後、剥離したNiの再付着がないように、アセトン、IPA(イソプロピルアルコール)等の有機溶媒、及び、超純水にて十分に洗浄することが好ましい。 Then, as there is no reattachment of detached Ni, acetone, IPA organic solvent (isopropyl alcohol) or the like, and it is preferable to sufficiently washed with ultrapure water.
次に、図1(c)に示すように、450℃程度でRTA(Rapid Thermal Annealing)を行い、NiSi領域6を形成する。 Next, as shown in FIG. 1 (c), subjected to RTA (Rapid Thermal Annealing) is about 450 ° C., to form a NiSi region 6. RTAの温度は320℃〜550℃程度でも良い。 Temperature of RTA may be about 320 ° C. to 550 ° C.. RTA時間は例えば、30秒〜10分とすればよい。 RTA time, for example, may be set to 30 seconds to 10 minutes. その後、硫酸と過酸化水素水の混合液中にて、未反応のNiを除去する。 Thereafter, a mixed liquid of sulfuric acid and hydrogen peroxide, to remove the unreacted Ni. NiSi領域6は、ソースおよびドレインとして機能する。 NiSi region 6 functions as a source and a drain.
Niの代わりに、Co、Ti、Er、Yb、または、Ptを用いる場合のRTA温度はそれぞれ、400〜600℃程度、500〜600℃程度、400〜600℃程度、600℃程度、400〜600℃程度とすることにより、CoSi、TiSi、ErSi x (典型的にはx=1.7)、YbSi x (x≒2)、PtSiを形成することが出来る。 Instead of Ni, Co, Ti, Er, Yb, or each RTA temperature in this case is the use of Pt, about 400 to 600 ° C., about 500 to 600 ° C., about 400 to 600 ° C., 600 ° C. approximately, 400 to 600 by about ℃, CoSi, TiSi, ErSi x ( typically x = 1.7), YbSi x ( x ≒ 2), can be formed PtSi. 尚、これらの金属シリサイドの金属とシリコンの組成比は典型的なものを示しているが、RTA温度等のプロセス条件により、組成比が変わることもある。 Although the composition ratio of these metal silicide of the metal and silicon shows a typical, the process conditions such as RTA temperatures, sometimes the composition ratio is changed.

ここで形成したNiSiはニッケルシリサイドの中でも最低抵抗相であり、最も好ましいが、320℃程度以下のRTAをおこなうことにより、Ni x Si(x≒2)を形成しても良いし、550〜600℃程度のRTAを行うことにより、NiSi x (x≒2)を形成しても良い。 Here the formed NiSi is the lowest resistance phase among nickel silicide, but most preferably, by performing the following RTA about 320 ° C., may be formed Ni x Si (x ≒ 2) , 550~600 by performing ℃ about RTA, it may be formed NiSi x (x ≒ 2). 単結晶シリコン基板やSOI(Silicon−on−Insulator)基板等の高温プロセスを適用可能な半導体基板を用いる場合は、550℃程度以上のRTAをおこなうことにより、NiSi x (x≒2)を形成することも可能である。 When using the applicable semiconductor substrate a high-temperature process such as a single crystal silicon substrate or a SOI (Silicon-on-Insulator) substrate, by performing the above RTA about 550 ° C., to form a NiSi x (x ≒ 2) it is also possible.

このように、NiSiは600℃程度以下で形成可能な低抵抗シリサイドであるので、例えば、ガラス基板上に成長した半導体上に形成される素子、例えばGeを始めとする低融点無機半導体上に形成される素子、ゲート電極に金属等の融点若しくは軟化点の比較的低い材料が用いられる素子、電荷保持膜の一部に高誘電率膜(例えば、HfO 2 、ZrO 2 、Ta 25等)が用いられる素子等を製造する場合のように、少なくともソース領域およびドレイン領域形成工程及びそれ以降のプロセスが600℃程度以下に制限される場合は、特に有効である。 Thus, because NiSi is low resistance silicide can be formed in the following order of 600 ° C., for example, elements formed on a semiconductor grown on a glass substrate, formed on the low melting inorganic semiconductors, for example, started Ge is the element, the element having a relatively low material is used in the melting or softening point such as metal gate electrodes, the high dielectric constant film on a part of the charge holding film (e.g., HfO 2, ZrO 2, Ta 2 O 5 , etc.) as in the case of manufacturing the element is used like, if at least a source region and a drain region forming step and the subsequent process is limited to less than about 600 ° C., is particularly effective. また、TiN/Ni積層膜5の代わりにAu層を堆積し、金シリサイドを形成しても良い。 Further, depositing a Au layer in place of the TiN / Ni multilayer film 5 may be formed of gold silicide.

次に、図1(d)に示すように、例えばCVD(Chemical Vapor Deposition;化学的気相成長)法によって第1の酸化シリコン膜を10nm、窒化シリコン膜を20nm、第2の酸化シリコン膜を20nm順次堆積することにより、ONO(Oxide−Nitride−Oxide)膜11を形成する。 Next, as shown in FIG. 1 (d), for example, CVD (Chemical Vapor Deposition; chemical vapor deposition) 10 nm the first silicon oxide film by methods, a silicon nitride film 20 nm, the second silicon oxide film by 20nm sequentially deposited to form the ONO (Oxide-Nitride-Oxide) film 11. それぞれの膜厚は任意であるが、第2の酸化シリコン膜の膜厚は第1の酸化シリコン膜の膜厚より大きいことが好ましい。 Although the film thickness is optional, it is preferable that the thickness of the second silicon oxide film is larger than the thickness of the first silicon oxide film. なぜなら、特にFN(Fowler‐Nordheim)型トンネルによるキャリア注入を行う場合、ゲート電極からのキャリア注入を抑制することができるからである。 This is because especially when performing carrier injection by FN (Fowler-Nordheim) tunneling, can be inhibited carrier injection from the gate electrode.

また、ONO膜11の代わりに、酸化シリコン、シリコン、酸化シリコンの順に堆積した積層膜、酸化シリコン、多結晶シリコン、ONO膜の順に堆積した積層膜等を用いることにより、フローティングゲート型の記憶素子とすることもできる。 Instead of the ONO film 11, silicon oxide, silicon, layered film deposited in the order of silicon oxide, silicon oxide, polycrystalline silicon, by using a laminate film or the like deposited in order of the ONO film, a floating gate type memory device It can also be a. 尚、前記積層膜中のシリコンは単結晶シリコンに限らず、アモルファスシリコンまたは多結晶シリコンでもよい。 The silicon in the multilayer film is not limited to a single-crystal silicon, or amorphous silicon or polycrystalline silicon.
その後、ゲート用導電性膜12を堆積する。 Then, depositing a gate conductive film 12. 例えばスパッタリング法によって、TaN膜を50nm、W膜を150nm、順次堆積すれば良い。 For example, by a sputtering method, 50 nm of TaN film, W film 150 nm, may be sequentially deposited. それぞれの膜厚は任意である。 Each of the film thickness is optional.

次に、レジストを塗布し、リソグラフィー技術によってレジストをパターニングした後、例えばRIE(Reactive Ion Etching:反応性イオンエッチング)により、ONO膜11、ゲート用導電性膜12をエッチングし、図1(e)に示すように、ゲート絶縁膜21、ゲート電極22を形成する。 Next, resist is coated, after patterning the resist by lithography, for example, RIE: by (Reactive Ion Etching reactive ion etching), ONO film 11, the gate conductive film 12 is etched, FIG. 1 (e) as shown in, the gate insulating film 21, to form the gate electrode 22. このとき、ゲート電極22の両端がNiSi領域6の上部に一部分がオーバーラップするようにパターニングする。 At this time, both ends of the gate electrode 22 is a portion on top of the NiSi regions 6 is patterned to overlap. ゲート電極22がNiSi領域6とオーバーラップするゲート長方向の長さTは、2〜100nmになるように形成される。 The length T of the gate length direction in which the gate electrode 22 overlaps the NiSi regions 6 are formed to be 2 to 100 nm. 更にオーバーラップする長さは5〜30nmが好ましい。 Length further overlapping 5~30nm is preferred.
次に、図2に示すように、層間絶縁膜25、上部配線26,27を形成することにより、本発明の半導体記憶装置は完成する。 Next, as shown in FIG. 2, the interlayer insulating film 25, by forming the upper wiring 26 and 27, the semiconductor memory device of the present invention is completed.

本発明の半導体記憶装置は、ソース領域23およびドレイン領域24がNiSiで形成されているため、NiSiよりなるソース領域23およびドレイン領域24端部上の絶縁膜中にホットキャリアが注入されても空乏化することがない。 The semiconductor memory device of the present invention, since the source region 23 and drain region 24 are formed in the NiSi, depletion also hot carriers are injected into the insulating film on the source region 23 and drain region 24 ends consisting NiSi not be of. そのため、ホットキャリアによる特性劣化を極めて抑制することができる。 Therefore, it is possible to significantly suppress the characteristic deterioration due to hot carriers. また、ソース領域23およびドレイン領域24は、ゲート電極22に対してオーバーラップするように形成しているので、ソース領域23およびドレイン領域24を形成するNiSi/多結晶シリコン間のショットキー障壁高さおよび幅はゲート電極13にバイアス電圧を印加することによって変調される。 The source region 23 and drain region 24, since the formed so as to overlap with the gate electrode 22, the Schottky barrier height between the NiSi / polycrystalline silicon to form a source region 23 and drain region 24 and the width is modulated by applying a bias voltage to the gate electrode 13.

次に、本発明の半導体記憶装置における記憶動作について、説明する。 Next, the storage operation in the semiconductor memory device of the present invention will be described.
以下、NiSiからなるソース領域23及びドレイン領域24の一方を第1の電極、他方を第2の電極と呼ぶ。 Hereinafter, the first electrode one of the source region 23 and drain region 24 composed of NiSi, the other is referred to as a second electrode.
まず、データの書き込みは、ゲート電極22および第1の電極に正バイアスをかけることによって発生するチャネルホットキャリア(正孔)を第1の電極近傍の電荷保持膜21中へ注入することによって行う。 First, data writing is performed by injecting channel hot carriers (holes) generated by applying a positive bias to the gate electrode 22 and the first electrode into the charge holding film 21 of the first electrode near. 例えば、ゲート電極22に10V、第1の電極に10V、第2の電極に0Vを印加する。 For example, 10V to the gate electrode 22, 10V to the first electrode, and 0V is applied to the second electrode.
このとき、半導体と金属の化合物からなるソース領域23、ドレイン領域24がゲート電極22に対してオーバーラップしているため、データ書き込み時等に発生するチャネルホットキャリアが電荷保持膜21やソース領域23、ドレイン領域24近傍の絶縁膜中等に捕獲されることにより、ソース領域23、ドレイン領域24が空乏化し、ゲート電極22に対してオフセットすることを防ぐことが出来る。 At this time, the source region 23 made of a compound semiconductor and the metal, since the drain region 24 are overlapped with the gate electrode 22, channel hot carriers charge retention which occurs when writing data such as film 21, a source region 23 , by being trapped in the insulating film-secondary drain region 24 near the source region 23, turned into the drain region 24 is depleted, it can be prevented from being offset with respect to the gate electrode 22. 従って、読み出し時のS値の劣化や、オン電流の劣化を防ぐことが出来る。 Therefore, deterioration of the S values ​​at the time of reading, it is possible to prevent deterioration of the ON current.

データの読み出しは、例えば、ゲート電極22に5V、第1の電極に0V、第2の電極に書き込み時より低い正バイアス、例えば3Vを印加することによって行う。 Data read is done, for example, 5V to the gate electrode 22, 0V to the first electrode, below the time of writing to the second electrode positive bias, by applying, for example, 3V. 第1の電極近傍の電荷保持膜21に正孔が捕獲されている場合、閾値電圧が正にシフトし、第1の電極と第2の電極間の電流が減少するため、データを読み出しが可能となる。 When holes in the charge holding film 21 of the first electrode neighborhood is captured, and shifted positive threshold voltage, since the current between the first electrode and the second electrode is reduced, it can read the data to become.

データの消去ついて、図3を用いて説明する。 For erasing the data will be described with reference to FIG. 図3は、図2の一部分のみを示し、かつデータ消去動作の説明に必要な部分を示している。 Figure 3 shows the parts necessary for explanation of only shown, and the data erase operation portion of Fig.
図3に示すように、第1の電極501近傍のONO膜100中に正孔504が捕獲されている場合、正孔が捕獲されているONO膜100下には電子の蓄積層503が誘起される。 As shown in FIG. 3, if the hole 504 in the ONO film 100 of the first electrode 501 near is captured, the electron accumulation layer 503 is induced under the ONO film 100 in which holes are trapped that. 更に、捕獲された正孔504による電界によって、第1の電極501と蓄積層503との間のショットキー障壁の高さと幅が変調されるので、第1の電極501と蓄積層503との間の抵抗は小さくなる。 Furthermore, the electric field due to the trapped holes 504, the height and width of the Schottky barrier between the storage layer 503 and the first electrode 501 is modulated, between the first electrode 501 and the storage layer 503 the resistance decreases. 捕獲された正孔504の密度が十分に高い場合は、第1の電極501と蓄積層503との間はオーミックに連結される。 If the density of the captured hole 504 is sufficiently high, between the first electrode 501 and the storage layer 503 is connected to the ohmic. この場合、例えば、ゲート電極22に−40V、第1の電極501に0Vを印加し、第2の電極502はオープンとすると、FN型トンネリングにより、多結晶シリコン3からONO膜100への電子注入が起こる。 In this case, for example, -40 V to the gate electrode 22, 0V is applied to the first electrode 501, the second electrode 502 is open, the FN type tunneling, electron injection from the polycrystalline silicon 3 to ONO film 100 It occurs.

このとき、ONO膜100の中でも、特に捕獲された正孔504と多結晶シリコン3との間の電界が最も大きくなるため、蓄積層503からONO膜100へのFN型トンネリングによる電子注入が最も効率よく起こり、従って、捕獲された正孔504を選択的に打ち消すことができる。 In this case, among the ONO film 100, particularly trapped because the electric field between the hole 504 and the polycrystalline silicon 3 is maximized, electron injection by FN type tunneling from the storage layer 503 in the ONO film 100 is the most efficient well happen, therefore, it is possible to cancel the captured hole 504 selectively.
更に、電子注入によって捕獲された正孔504の正味の密度が小さくなると、FN型トンネリングによる電子注入の効率が落ちると共に、多結晶シリコン3と第1の電極501との間のショットキー障壁高さ及び幅の変調量が減少し、第1の電極501から多結晶シリコン3への電子供給の効率が落ちる。 Furthermore, the Schottky barrier height between the net density of the holes 504 which are trapped by the electron injection is small, with the efficiency of electron injection by FN type tunneling falls, the polycrystalline silicon 3 and the first electrode 501 and modulation amount is decreased in width, the efficiency of supply of electrons into the polycrystalline silicon 3 falls from the first electrode 501. 従って、捕獲された正孔504の正味の密度が減少するのと共に、FN型トンネリングによる電子注入は自動的に抑制され、過消去を抑制することができる。 Thus, the density of the net along with the decrease of the captured holes 504, electron injection by FN type tunneling is automatically suppressed, it is possible to suppress the over-erased.
尚、第1の電極と第2の電極の印加電圧を入れ替えることにより、第2の電極近傍のONO膜100中へのチャネルホットキャリア(正孔)注入によるデータの書き込み、データの読み出し、データの消去を行うこともできる。 Note that by switching the voltage applied to the first electrode and the second electrode, the writing of data by channel hot carriers (holes) injection into the second electrode near the ONO film 100, the data reading, data It can also be erased. 即ち、1素子あたり、2bitのデータ記憶が可能である。 That, per element, it is possible to data storage 2bit.

(実施形態2) (Embodiment 2)
本実施形態2の半導体記憶装置は、実施形態1の半導体記憶装置同様に、ガラス基板上に成長した多結晶シリコン上に、電荷保持膜としてONO膜を有するMIS(Metal−Insulator−Semiconductor)型電界効果トランジスタを構成し、そのソース領域及びドレイン領域はNiSiからなり、且つ、ゲート電極に対してオーバーラップするように配置されている。 The semiconductor memory device of this embodiment 2, similarly to the semiconductor memory device of Embodiment 1, on the polycrystalline silicon grown on a glass substrate, MIS with ONO film as the charge holding film (Metal-Insulator-Semiconductor) type field configure effect transistor, a source region and a drain region thereof is made of NiSi, and are arranged so as to overlap with the gate electrode. 更に、実施形態2の半導体記憶装置は、NiSiからの固層拡散により、ソース領域端部及びドレイン領域端部にはP型領域を形成することを特徴としている。 Further, the semiconductor memory device of the second embodiment, the solid phase diffusion from NiSi, the source region ends and the drain region end is characterized by forming a P-type region.

図4(f)〜(h)は本発明の実施形態2の半導体装置の製造方法を説明するための、工程順に示した半導体装置の断面図である。 Figure 4 (f) ~ (h) is for explaining the manufacturing method of the semiconductor device of Embodiment 2 of the present invention, it is a cross-sectional view of the semiconductor device shown in order of steps.
まず、前記実施形態1に示したように、図1(a)〜(e)の工程を行う。 First, as shown in the embodiment 1, the step of FIG. 1 (a) ~ (e).
次に、図4(f)に示すように、例えばCVD法によって、第3の酸化シリコン膜31を堆積する。 Next, as shown in FIG. 4 (f), for example by CVD, to deposit a third silicon oxide film 31. ここで、第3の酸化シリコン膜31は、後述するB注入時の注入保護膜として働き、B注入時の汚染やダメージを抑制することができる。 Here, the third silicon oxide film 31 can act as an implantation protective film during B injection to be described later, to suppress the contamination or damage during the B injection. 更に、後述するアニール工程において、Bが外方拡散することを防ぐことができるため、NiSiからなるソース領域5及びドレイン領域6から多結晶シリコン3への固相拡散が効率的に起こり、P型領域32のB濃度を高くすることができる。 Furthermore, in the annealing step to be described later, since the B can be prevented from being diffused outward, solid phase diffusion from the source region 5 and drain region 6 of NiSi into the polycrystalline silicon 3 occurs efficiently, P-type it is possible to increase the B concentration in the region 32.

次に、図4(g)に示すように、ゲート電極22をマスクとして、NiSi領域6中にBをイオン注入後、窒素雰囲気または不活性ガス雰囲気にて400℃程度のアニールを行う。 Next, as shown in FIG. 4 (g), the gate electrode 22 as a mask, after ion implantation of B into NiSi regions 6, the annealing of about 400 ° C. in a nitrogen atmosphere or an inert gas atmosphere. アニール温度は、350〜550℃程度であれば良いが、NiSi領域6を形成した温度以下であることが好ましい。 The annealing temperature may be about 350 to 550 ° C., but is preferably below the temperature of forming the NiSi regions 6. このアニールにより、BはNiSi領域6からの固相拡散によって、NiSi領域6/多結晶シリコン3界面付近に偏析し、ソース領域5及びドレイン領域6近傍の多結晶シリコン3中に比較的高濃度のP型領域32が形成される。 This annealing, B is by solid phase diffusion from NiSi regions 6, segregated in the vicinity of 3 interface NiSi regions 6 / polycrystalline silicon, a relatively high concentration of the polycrystalline silicon 3 in the source region 5 and drain region 6 near P-type region 32 is formed.
尚、P型領域32は完全に空乏化していてもよい。 Incidentally, P-type region 32 may completely also be depleted. P型領域32によって、NiSi領域6/多結晶シリコン3間の正孔に対するショットキー障壁高さが実効的に小さくなるので、寄生抵抗を低減することができ、また電子に対するショットキー障壁高さが実効的に大きくなるので逆バイアス印加時の接合リークを抑制することができる。 The P-type region 32, since the Schottky barrier height for holes between NiSi regions 6 / polycrystalline silicon 3 is effectively reduced, it is possible to reduce the parasitic resistance and the Schottky barrier height for electrons since effectively increases can be suppressed junction leakage when a reverse bias is applied. 尚、Bの代わりにInを用いても良い。 It may also be used In the place of the B. また、N型チャネル素子の場合は、Bの代わりにP、As、Sb、Sのいずれかを用いることにより同様の効果を得ることができる。 In the case of N-type channel device, it is possible to obtain P instead of B, As, Sb, the same effect by using either S.

尚、ONO膜21中へのホットキャリア注入によってP型領域32が空乏化しても、NiSi領域6はゲート電極22に対してオーバーラップするように形成しているので、S値の劣化等の特性劣化はほとんど起こらない。 Even if the P-type region 32 by hot carrier injection into the ONO film 21 is depleted, the NiSi regions 6 are formed so as to overlap with the gate electrode 22, characteristics such as degradation of the S value deterioration does not occur almost.
次に、図4(h)に示すように、層間絶縁膜25、上部配線26,27を形成して、本発明の半導体記憶装置は完成する。 Next, as shown in FIG. 4 (h), an interlayer insulating film 25, to form the upper wiring 26 and 27, the semiconductor memory device of the present invention is completed.
実施形態2の書き込み動作、読出し動作、消去動作は実施形態1と同じである。 Write operation the second embodiment, a read operation, the erase operation is the same as the first embodiment.

(実施形態3) (Embodiment 3)
本実施形態3の半導体記憶装置は、実施形態1の半導体記憶装置同様に、ガラス基板上に成長した多結晶シリコン上に、電荷保持膜としてONO膜を有するMIS(Metal−Insulator−Semiconductor)型電界効果トランジスタを構成し、そのソース領域及びドレイン領域は自己整合シリサイドプロセスによって形成したNiSiからなり、且つ、ゲート電極に対してオーバーラップするように配置されている。 The semiconductor memory device of the present embodiment 3, as in the semiconductor memory device of Embodiment 1, on the polycrystalline silicon grown on a glass substrate, MIS with ONO film as the charge holding film (Metal-Insulator-Semiconductor) type field configure effect transistor, a source region and a drain region thereof is made of NiSi formed by a self-aligned silicide process, and are arranged so as to overlap with the gate electrode.

図5(a)〜図6(f)は本発明の実施形態3の半導体装置の製造方法を説明するための、工程順に示した半導体装置の断面図である。 Figure 5 (a) ~ FIG 6 (f) is for explaining the manufacturing method of the semiconductor device of Embodiment 3 of the present invention, is a cross-sectional view of the semiconductor device shown in order of steps.
図5(a)に示すように、ガラス基板1上に保護絶縁膜2を介して成長したP型多結晶シリコンを島状に形成した多結晶シリコン3上に、例えばCVD(Chemical Vapor Deposition;化学的気相成長)法によって第1の酸化シリコン膜を10nm、窒化シリコン膜を20nm、第2の酸化シリコン膜を20nm順次堆積してONO膜11を形成し、続いて、TaN膜を50nm、W膜12を150nm順次堆積し、ゲート用導電性膜12を形成する。 Figure 5 (a), a on the polycrystalline silicon 3 formed a P-type polycrystalline silicon grown through the protective insulating film 2 on a glass substrate 1 in an island shape, for example, CVD (Chemical Vapor Deposition; chemical the first silicon oxide film 10 nm, 20nm silicon nitride film by vapor deposition) method, the second silicon oxide film is 20nm are sequentially deposited to form the ONO film 11, followed by, 50 nm to TaN film, W the film 12 is 150nm sequentially deposited to form the gate conductive film 12.
半導体層の厚さは、10〜100nmが望ましく、30〜60nmがより望ましい。 The thickness of the semiconductor layer, 10 to 100 nm is desirable, 30 to 60 nm is more desirable. トランジスタの閾値は半導体層の膜厚に依存するため、10nm以下では 半導体層の膜厚ばらつきに起因する閾値のばらつきが大きくなり、メモリウインドウを確保するのが困難になる。 Because the threshold of the transistor depends on the thickness of the semiconductor layer, variation in the threshold is increased due to the thickness variation of the semiconductor layer is 10nm or less, it becomes difficult to secure the memory window. また、リーク電流を抑制するため、半導体層の膜厚は100nm以下が好ましい。 Further, in order to suppress the leakage current, the thickness of the semiconductor layer is preferably 100nm or less. 半導体層の厚さが30〜60nmであれば、より顕著に本発明のメモリとしての効果を得ることができる。 If the thickness of the semiconductor layer is 30 to 60 nm, it is possible to obtain an effect as a memory of the more pronounced the present invention.

ONO膜11の代わりに、酸化シリコン、シリコン、酸化シリコンの順に堆積した積層膜、酸化シリコン、シリコン、ONO膜の順に堆積した積層膜等を用いることにより、フローティングゲート型の記憶素子とすることもできる。 Instead of the ONO film 11, silicon oxide, silicon, layered film deposited in the order of silicon oxide, silicon oxide, silicon, by using a laminate film or the like deposited in order of the ONO film, be a floating gate type memory device it can. 尚、前記積層膜中のシリコンはアモルファスシリコンまたは多結晶シリコンでもよい。 The silicon in the multilayer film may be of amorphous silicon or polycrystalline silicon. また、前記積層膜中のシリコンの代わりに、TiN、TaN、Geを用いても良い。 In place of the silicon in the multilayer film, TiN, TaN, may be used Ge.

次に、レジストを塗布し、リソグラフィー技術によってレジストをパターニングした後、例えばRIE(Reactive Ion Etching)により、ゲート用導電性膜11、ONO膜12をエッチングし、図5(b)に示すように、ゲート絶縁膜21とゲート電極22を形成する。 Next, resist is coated, after patterning the resist by lithography, for example, by RIE (Reactive Ion Etching), the gate conductive film 11, ONO film 12 are etched, as shown in FIG. 5 (b), forming a gate insulating film 21 and the gate electrode 22. その後、例えばCVD法にて第3の酸化シリコン膜35を10〜20nm程度堆積する。 Then, for example, is deposited to a thickness of about 10~20nm the third silicon oxide film 35 by CVD.
次に、図5(c)に示すように、RIEによって第3の酸化シリコン膜35をエッチバックすることにより、ゲート側壁36を形成する。 Next, as shown in FIG. 5 (c), by etching back the third silicon oxide film 35 by RIE, thereby forming the gate sidewall 36. ゲート側壁36の厚さは、多結晶シリコン3の膜厚より小さいことが好ましい。 The thickness of the gate sidewall 36 is preferably smaller than the thickness of the polycrystalline silicon 3. これは、第3の酸化シリコン膜35の膜厚を多結晶シリコン3の膜厚より小さく設定することにより容易に実現される。 This is readily realized by the thickness of the third silicon oxide film 35 is set smaller than the thickness of the polycrystalline silicon 3. ゲート側壁36の厚さを多結晶シリコン3の膜厚より小さくすることにより、後の工程で形成する金属シリサイド(例えば、NiSi)をゲート電極22に対してオーバーラップするように形成するのが容易となる。 By the thickness of the gate sidewalls 36 are less than the thickness of the polycrystalline silicon 3, a metal silicide (e.g., NiSi) is formed in a subsequent step easy to form to overlap with the gate electrode 22 to become.

次に、図6(d)に示すように、例えばスパッタリング法によりNi膜、続いてTiN膜を堆積し、TiN/Ni積層膜5を形成する。 Next, as shown in FIG. 6 (d), for example, a Ni film by the sputtering method, followed by depositing a TiN film, to form a TiN / Ni laminated film 5. Ni膜の膜厚は、多結晶シリコン3の膜厚の1/4以上多結晶シリコン3の膜厚以下とするのが好ましく、多結晶シリコン3の膜厚の1/3以上2/3以下とするのがより望ましく、最も良好な特性を得ることが出来る。 The film thickness of the Ni coating is preferably less than 1/4 the thickness of the polycrystalline silicon 3 having a thickness of the polycrystalline silicon 3, 1/3 or 2/3 of the thickness of the polycrystalline silicon 3 or less and more desirably to, it is possible to obtain a best characteristic. Ni膜の膜厚を多結晶シリコン3の膜厚の1/4以上とすることにより、後の工程で形成するニッケルシリサイドを保護絶縁膜2に接して形成することが出来るため、リーク電流を著しく低減することが出来る。 Since the film thickness of the Ni film and 1/4 or more of the thickness of the polycrystalline silicon 3, a nickel silicide formed in a subsequent step the protective insulating film 2 in contact with it is able to form, the leak current remarkably it can be reduced. また、Ni膜の膜厚を多結晶シリコン3の膜厚より大きくすると、過剰なシリサイド化反応起こり、ソース・ドレイン領域のゲート電極に対するオーバーラップが大きくなる、ゲート電極とソース・ドレイン領域の短絡の原因になる、等の問題が生じやすい。 Further, when the thickness of the Ni film is greater than the thickness of the polycrystalline silicon 3, occur excessive silicidation reaction, the overlap is increased to the gate electrode of the source and drain regions, a gate electrode and a short circuit of the source and drain regions cause, the problem is likely to occur and the like. また、TiN膜は、10nm以上100nm以下とするのが好ましい。 Further, TiN film is preferably set to 10nm or more 100nm or less. TiN膜は、シリサイド化反応時にNi等の金属、または、ニッケルシリサイド等の半導体と金属の化合物が酸化するのを防ぐ効果があるが、膜厚10nm以下では十分な効果を得ることが出来ない。 TiN film, a metal such as Ni during silicidation reaction, or is effective to prevent the compound semiconductor and metal such as nickel silicide is oxidized, it is impossible to obtain a sufficient effect with a thickness of 10nm or less. また、TiN膜の膜厚が厚過ぎると、スパッタリング時間が長くなる、後の工程でTiN膜を除去するのにかかる時間が非常に長くなる、ゲート電極とソース・ドレイン領域の短絡の原因になる、等の問題が生じるため、膜厚は100nm以下とするのが好ましい。 Further, the film thickness is too thick TiN film, sputtering time becomes long, the time it takes to remove the TiN film in the process is very long after, causing a short circuit of the gate electrode and the source and drain regions since the problems such as occur, the film thickness is preferably between 100nm or less.
Niの代わりに、Co、Ti、Er、Yb、または、Ptを用いても良い。 Instead of Ni, Co, Ti, Er, Yb, or it may be used Pt.

次に、図6(e)に示すように、450℃程度のRTAを行うことにより、NiSi領域38が自己整合的に形成される。 Next, as shown in FIG. 6 (e), by performing about 450 ° C. RTA, NiSi regions 38 are formed in a self-aligned manner. このとき、NiSi領域38はゲート電極22に対してオーバーラップするように形成する。 At this time, NiSi region 38 is formed so as to overlap with the gate electrode 22. 通常320℃〜550℃程度のRTAを行うことにより、最低抵抗相のNiSiが形成され、最も好ましいが、シリコンの過不足によりNiSi y (y≠1)となる場合もあり得る。 By performing the normal 320 ° C. to 550 ° C. of about RTA, it is formed NiSi lowest resistance phase, but most preferably, there may be a case where the NiSi y (y ≠ 1) by excess or deficiency of silicon. その後、硫酸と過酸化水素水の混合液中にて、未反応のNiを除去する。 Thereafter, a mixed liquid of sulfuric acid and hydrogen peroxide, to remove the unreacted Ni. NiSi領域38は、ソースおよびドレインとして機能する。 NiSi region 38 functions as a source and a drain. NiSi領域38がゲート電極22に対してオーバーラップする距離は、Ni膜の膜厚を制御することにより、実施することができる。 Distance NiSi region 38 overlaps the gate electrode 22, by controlling the thickness of the Ni film, may be implemented.
ゲート電極22がNiSi領域38とオーバーラップするゲート長方向の長さTは、2〜100nmになるように形成される。 The length T of the gate length direction in which the gate electrode 22 overlaps the NiSi regions 38 are formed to be 2 to 100 nm. オーバーラップの長さを2nm以上とすることにより、ゲート電極への電圧印加によるショットキー障壁高さの変調効果を確実に得ることが出来る。 By the length of the overlap between more than 2 nm, it is possible to reliably obtain a modulation effect of the Schottky barrier height caused by a voltage applied to the gate electrode. オーバーラップの長さが2nmより小さい場合は、製造工程中の熱処理工程における雰囲気中の残留酸素等によって半導体と金属の化合物表面がわずかに酸化されることによって、良好なショットキー接合特性とショットキー障壁高さ変調効果が得られない場合がある。 If the length of the overlap 2nm less than that by the compound surface of the semiconductor and the metal is slightly oxidized by residual oxygen in the atmosphere in the heat treatment step in the manufacturing process, good Schottky junction characteristics and schottky there are cases where the barrier height modulation effect can not be obtained. また、オーバーラップの長さが過剰に大きい場合、オーバーラップ容量の増加によるデータ読み出し速度の低下や、ゲート電極とソース・ドレイン領域との間のリーク電流の増加や短絡の原因になるため、100nm以下とするのが望ましい。 Further, if the length of the overlap is excessively large, it becomes reduced and the data reading speed due to the increased overlap capacitance, the increase and cause a short circuit of the leakage current between the gate electrode and the source and drain regions, 100 nm it is desirable to or less. オーバーラップの長さは、2〜100nmが望ましいが、さらに好ましくは5〜30nmである。 The length of the overlap, but 2~100nm is desired, more preferably from 5 to 30 nm. これにより、ショットキー障壁高さ変調のために十分なオーバーラップ長と、十分に小さいオーバーラップ容量を両立することが出来るため、データの読み出しや、チャネルホットキャリア注入によるデータの書き込みを高速に行うことが出来る。 Thus, a sufficient overlap length for the Schottky barrier height modulation, since it is possible to achieve both sufficiently small overlap capacitance, perform data and read, the writing of data by channel hot carrier injection at high speed it can be. また、ゲート電極とソース・ドレイン領域との間のリーク電流の増加や短絡の確率が非常に小さくなるため、素子の信頼性が向上する。 Also, the probability of growth and short-circuit of the leakage current between the gate electrode and the source and drain regions becomes very small, thereby improving the reliability of the device.
Niの代わりに、Co、Ti、Er、Yb、または、Ptを用いる場合のRTA温度はそれぞれ、400〜600℃程度、500〜600℃程度、400〜600℃程度、600℃程度、400〜600℃程度とすることにより、CoSi、TiSi、ErSi x (典型的にはx=1.7)、YbSi x (x≒2)、PtSiを形成することが出来る。 Instead of Ni, Co, Ti, Er, Yb, or each RTA temperature in this case is the use of Pt, about 400 to 600 ° C., about 500 to 600 ° C., about 400 to 600 ° C., 600 ° C. approximately, 400 to 600 by about ℃, CoSi, TiSi, ErSi x ( typically x = 1.7), YbSi x ( x ≒ 2), can be formed PtSi. 尚、これらの金属シリサイドの金属とシリコンの組成比は典型的なものを示しているが、RTA温度等のプロセス条件により、組成比が変わることもある。 Although the composition ratio of these metal silicide of the metal and silicon shows a typical, the process conditions such as RTA temperatures, sometimes the composition ratio is changed.

このように、NiSiは600℃程度以下で形成可能な低抵抗シリサイドであるので、例えば、ガラス基板上に成長した半導体上に形成される素子、Geを始めとする低融点無機半導体上に形成される素子、ゲート電極に金属等の融点若しくは軟化点の比較的低い材料が用いられる素子、電荷保持膜の一部に高誘電率膜(例えば、HfO 2 、ZrO 2 、Ta 25等)が用いられる素子等を製造する場合のように、少なくとも少なくともソース領域およびドレイン領域形成工程およびそれ以降のプロセスが600℃程度以下に制限される場合は、特に有効である。 Thus, because NiSi is low resistance silicide can be formed in the following order of 600 ° C., for example, it is formed on the low melting inorganic semiconductor to elements formed on a semiconductor grown on a glass substrate, including a Ge that element, element relatively low material is used in the melting or softening point such as metal gate electrodes, the high dielectric constant film on a part of the charge holding film (e.g., HfO 2, ZrO 2, Ta 2 O 5 , etc.) as in the case of producing the device or the like used, if at least at least a source region and a drain region forming step and the subsequent process is limited to less than about 600 ° C., it is particularly effective.
次に、図5(f)に示すように、層間絶縁膜25、上部配線26,27を形成することにより、本発明の半導体記憶装置は完成する。 Next, as shown in FIG. 5 (f), the interlayer insulating film 25, by forming the upper wiring 26 and 27, the semiconductor memory device of the present invention is completed.
実施形態3の書き込み動作、読出し動作、消去動作は実施形態1と同じである。 Write operation of the third embodiment, a read operation, the erase operation is the same as the first embodiment.

(実施形態4) (Embodiment 4)
本実施形態4の半導体記憶装置は、実施形態3の半導体記憶装置の構造において、NiSi領域38からの固層拡散により、ソース領域端部及びドレイン領域端部にP型領域を形成したものである。 The semiconductor memory device of the fourth embodiment, in the structure of the semiconductor memory device of the third embodiment, the solid phase diffusion from NiSi region 38 is obtained by forming a P-type region to the source region ends and the drain region end .
図7(f)〜(h)は本発明の実施形態4の半導体装置の製造方法を説明するための、工程順に示した半導体装置の断面図である。 Figure 7 (f) ~ (h) is for explaining the manufacturing method of the semiconductor device of Embodiment 4 of the present invention, it is a cross-sectional view of the semiconductor device shown in order of steps.

まず、前記実施形態3に示したように、図5(a)〜図6(e)の工程を行う。 First, as shown in the embodiment 3, the step of FIG. 5 (a) ~ FIG 6 (e).
次に、図7(f)に示すように、第4の酸化シリコン膜41を10nm程度体積後、ゲート電極22およびゲート側壁36をマスクとして、多結晶シリコン3中にBをイオン注入する。 Next, as shown in FIG. 7 (f), after the 10nm approximately volume A fourth silicon oxide film 41, the gate electrode 22 and the gate sidewalls 36 as a mask, the B ions are implanted in the polycrystalline silicon 3.
次に、図7(g)に示すように、窒素雰囲気または不活性ガス雰囲気にて400℃程度のアニールを行う。 Next, as shown in FIG. 7 (g), performing annealing at about 400 ° C. in a nitrogen atmosphere or an inert gas atmosphere. アニール温度は、350〜550℃程度であれば良いが、NiSi領域6を形成した温度以下であることが好ましい。 The annealing temperature may be about 350 to 550 ° C., but is preferably below the temperature of forming the NiSi regions 6. このアニールにより、BはNiSi領域6/多結晶シリコン3界面付近に偏析し、NiSi領域6近傍の多結晶シリコン3中に比較的高濃度のP型領域42が形成される。 This annealing, B is segregated in the vicinity of NiSi regions 6 / polycrystalline silicon 3 interface, P-type region 42 having a relatively high concentration in the polycrystalline silicon 3 in NiSi region 6 is formed near. 尚、P型領域42は完全に空乏化していてもよい。 Incidentally, P-type region 42 may completely also be depleted. これにより、NiSi領域6/多結晶シリコン3間の正孔に対するショットキー障壁高さが実効的に小さくなるので、寄生抵抗を低減することができ、また電子に対するショットキー障壁高さは実効的に大きくなるので接合リークを抑制することができる。 Thus, the Schottky barrier height for holes between NiSi regions 6 / polycrystalline silicon 3 is effectively reduced, it is possible to reduce the parasitic resistance and the Schottky barrier height for electrons is effectively It becomes larger can suppress junction leakage. 尚、Bの代わりにInを用いても良い。 It may also be used In the place of the B. また、N型チャネル素子の場合は、Bの変わりにP、As、Sb、Sのいずれかを用いることにより同様の効果を得ることができる。 In the case of N-type channel device, it is possible to obtain P instead of B, As, Sb, the same effect by using either S.
次に、図7(h)に示すように、公知の方法により、層間絶縁膜25、上部配線26,27を形成することにより、本発明の半導体記憶装置は完成する。 Next, as shown in FIG. 7 (h), by known methods, the interlayer insulating film 25, by forming the upper wiring 26 and 27, the semiconductor memory device of the present invention is completed.
実施形態4の書き込み動作、読出し動作、消去動作は実施形態1と同じである。 Write operation of the fourth embodiment, a read operation, the erase operation is the same as the first embodiment.

この発明の第1実施形態の半導体記憶装置の製造工程を示す図である。 It is a diagram showing a manufacturing process of the semiconductor memory device of the first embodiment of the present invention. 第1実施形態の半導体記憶装置の最終工程を示す図である。 It is a diagram illustrating a final process of the semiconductor memory device of the first embodiment. この発明の半導体記憶装置において、データ消去方法を説明するための、半導体記憶装置の断面図である。 In the semiconductor memory device of the present invention, for explaining a data erasing method, a cross-sectional view of a semiconductor memory device. この発明の第2実施形態の半導体記憶装置の製造工程を示し、図1(e)に続く半導体記憶装置の製造工程を示す図である。 It shows a manufacturing process of the semiconductor memory device of the second embodiment of the invention, showing a manufacturing process of a semiconductor memory device subsequent to FIG. 1 (e). この発明の第3実施形態の半導体記憶装置の製造工程を示す図である。 It is a diagram showing a manufacturing process of the semiconductor memory device of the third embodiment of the present invention. 図4に続く、第3実施形態の半導体記憶装置の製造工程を示す図である。 Subsequent to FIG. 4 is a diagram showing a manufacturing process of the semiconductor memory device of the third embodiment. この発明の第4実施形態の半導体記憶装置の製造工程を示し、図5(e)に続く半導体記憶装置の製造工程を示す図である。 It shows a manufacturing process of the semiconductor memory device of the fourth embodiment of the invention, showing a manufacturing process of a semiconductor memory device subsequent to FIG. 5 (e). 従来技術であるシングルドレイン構造を用いたMIS型電界効果トランジスタ構造を持つ記憶素子の断面図である。 It is a cross-sectional view of a memory device having a MIS field effect transistor structure using a single drain structure is prior art. 従来技術であるシングルドレイン構造を用いたMIS型電界効果トランジスタ構造を持つ記憶素子の問題点を説明するための、断面図である。 For describing a problem of the storage device having a MIS field effect transistor structure using a single drain structure is prior art, it is a cross-sectional view.

符号の説明 DESCRIPTION OF SYMBOLS

1 ガラス基板3 多結晶シリコン4 レジスト5 TiN/Ni積層膜6 NiSi領域21 ONO膜22 ゲート電極26,27 上部電極32,42 N型領域31 第3の酸化シリコン膜36 ゲート側壁41 第4の酸化シリコン膜100 ONO膜101 ゲート用導電性膜501 第1の電極502 第2の電極503 蓄積層504 捕獲された正孔 1 glass substrate 3 polycrystalline silicon 4 resist 5 TiN / Ni laminated film 6 NiSi regions 21 ONO film 22 gate electrode 27 upper electrode 32, 42 N-type region 31 third silicon oxide film 36 gate sidewalls 41 fourth oxidation of silicon film 100 ONO film 101 gate conductive film 501 first electrode 502 second electrode 503 storage layer 504 captured holes

Claims (12)

  1. 半導体層と、 And the semiconductor layer,
    前記半導体層上に形成した電荷保持膜と、 A charge holding film formed on the semiconductor layer,
    前記電荷保持膜上に設けたゲート電極と、 A gate electrode provided on the charge holding film,
    前記半導体層に前記ゲート電極と一部オーバーラップするように設けられた半導体と金属の化合物からなるソース・ドレイン領域を有する半導体記憶装置。 Semiconductor memory device having a source-drain region made of a compound semiconductor and metal that is provided so as to the portion overlapped with the gate electrode on the semiconductor layer.
  2. 前記オーバーラップの長さは、2〜 100nmである請求項1に記載の半導体記憶装置。 The length of the overlap, the semiconductor memory device according to claim 1, wherein. 2 to 100 nm.
  3. 前記半導体と金属の化合物は、前記半導体層を構成する半導体と、Ni、Co、Ti、Er、Yb、またはPtとの化合物よりなる請求項1に記載の半導体記憶装置。 It said compound semiconductor and metal, semiconductor memory device according to the semiconductor constituting the semiconductor layer, Ni, Co, Ti, Er, Yb or claim 1 consisting of a compound of the Pt,.
  4. 前記半導体層はシリコンであり、前記半導体と金属の化合物はNiSiである請求項1に記載の半導体記憶装置。 The semiconductor layer is silicon, said compound semiconductor and a metal semiconductor memory device according to claim 1 is NiSi.
  5. 前記半導体層が前記ソース・ドレイン領域と接する領域に、前記半導体層とは導電型が逆の不純物を含む領域を備える請求項1に記載の半導体記憶装置。 Wherein in a region where the semiconductor layer is in contact with said source and drain regions, a semiconductor memory device according to claim 1, further comprising an area conductivity type including a reverse impurities from said semiconductor layer.
  6. 前記電荷保持膜は、酸化シリコン、窒化シリコン、酸化シリコンの順に堆積された積層膜、酸化シリコン、導電性物質、酸化シリコンの順に堆積された積層膜、または酸化シリコン、導電性物質、酸化シリコン、窒化シリコン、酸化シリコンの順に堆積された積層膜である請求項1に記載の半導体記憶装置。 The charge holding film, a silicon oxide, silicon nitride, sequentially deposited laminated film of silicon oxide, silicon oxide, a conductive material, sequentially deposited laminated film of silicon oxide or silicon oxide, a conductive material, silicon oxide, silicon nitride, a semiconductor memory device according to claim 1 is a laminate film deposited in order of silicon oxide.
  7. 前記導電性物質は、Si、TiN、TaN、NiSi、Geのいずれかである請求項6に記載の半導体装置。 The conductive material, Si, TiN, TaN, NiSi, semiconductor device according to claim 6 which is either Ge.
  8. 前記半導体層は、ガラス基板上に設けられている請求項1に記載の半導体記憶装置。 The semiconductor layer, a semiconductor memory device according to claim 1 which is provided on a glass substrate.
  9. 前記半導体層は、Geまたはアモルファスシリコンである請求項1に記載の半導体記憶装置。 The semiconductor layer, a semiconductor memory device according to claim 1 is Ge or amorphous silicon.
  10. 半導体層に、半導体と金属の化合物によってソース・ドレイン領域を形成する工程と、 The semiconductor layer, forming source and drain regions by a compound semiconductor and a metal,
    前記半導体層上に電荷保持膜を形成する工程と、 Forming a charge holding film on the semiconductor layer,
    前記ソース・ドレイン領域にオーバーラップするように、前記電荷保持膜上にゲート電極を形成する工程とを、この順に実施する半導体記憶装置の製造方法。 Said to source overlap drain regions, a method of manufacturing a semiconductor memory device and forming a gate electrode on the charge holding film, carried out in this order.
  11. 半導体層上に電荷保持膜を形成する工程と、 Forming a charge holding film on the semiconductor layer,
    前記電荷保持膜上にゲート電極を形成する工程と、 Forming a gate electrode on the charge holding film,
    前記ゲート電極に対して自己整合的な位置に、半導体と金属との化学反応によってソース・ドレイン領域を形成する工程とを、この順に実施する半導体記憶装置の製造方法。 Wherein the self-aligned position with respect to the gate electrode, a method of manufacturing a semiconductor memory device and forming a source and drain regions by a chemical reaction between the semiconductor and the metal, carried out in this order.
  12. 前記ソース・ドレイン領域のうち、前記電荷保持膜中の電荷が捕獲されている領域に接する方の領域と、ゲート電極との間に、前記電荷の極性が正の場合は、ゲート電極の電位の方が高くなるように、または前記電荷の極性が負の場合には、ゲート電極の電位の方が低くなるように、電位勾配を与える請求項1から9までのいずれか1項に記載の半導体記憶装置のデータ消去駆動方法。 Of the source and drain regions, and a region towards contacting the area where the charge of the charge holding film is trapped, between the gate electrode, the polarity of the charge in the case of positive, the gate electrode potential as it is higher, or when the polarity of the charge is negative, as towards the gate electrode potential becomes lower, the semiconductor according to any one of claims 1 to give a potential gradient to 9 data erasing method of driving a storage device.
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