JP2007109954A - Semiconductor storage device, manufacturing method thereof and operating method thereof - Google Patents

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Kotaro Kataoka
Takayuki Ogura
孝之 小倉
耕太郎 片岡
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シャープ株式会社
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor storage device capable of executing storage of a plurality of bits in one cell with more reliability than a conventional device. <P>SOLUTION: The device is provided with a charge holding film formed on a semiconductor layer and having a function of locally accumulating electric charges; a gate electrode formed on one part of the charge holding film; and a diffusion region formed on the semiconductor layers of both sides of the gate electrode. In the semiconductor device, the end of the gate electrode side of the diffusion region is positioned on the outside rather than an immediately below the gate electrode, and the charge holding film extends to at least a portion on an end of the gate electrode side of the diffusion region. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体記憶装置、その製造方法及びその動作方法に関する。 The present invention relates to a semiconductor memory device, to a process for their preparation and methods of operating the same. 更に詳しくは、本発明は、電荷を蓄積する機能を有する絶縁膜をゲート電極の下に有し、1セルにおいて複数ビットの記憶を従来以上の信頼性で行いうる半導体記憶装置、その製造方法及びその動作方法に関する。 More particularly, the present invention has an insulating film having a function of storing electric charges under the gate electrode, the semiconductor memory device may be carried out prior or reliability storage of multiple bits in one cell, its manufacturing method and It related to a method of operating the same.

半導体記憶装置として、種々の装置が報告されており、その中でNROM(窒化物含有の、プログラム可能な読み取り専用メモリ)が特開2001−156189号公報(特許文献1)で報告されている。 As semiconductor memory devices have been reported various devices, (nitride-containing, programmable read-only memory) NROM therein have been reported in JP 2001-156189 (Patent Document 1). 以下、この公報に記載されたNROMについて図16〜図21を用いて説明する。 Hereinafter, the NROM described in this publication will be described with reference to FIGS. 16 to 21.

図16は、従来のNROMの概略断面図である。 Figure 16 is a schematic cross-sectional view of a conventional NROM. このNROMは、NMOSFETの形成に準じて形成されている。 The NROM is formed according to the formation of the NMOSFET. このNROMは、p型の半導体基板201上に第1の絶縁膜202、電荷蓄積絶縁膜203、第2の絶縁膜204、ゲート電極205を有している。 The NROM, the first insulating film 202 on the p-type semiconductor substrate 201, a charge storage insulating film 203, the second insulating film 204, and a gate electrode 205. 一般にはそれぞれ、半導体基板201としてはシリコン基板、第1の絶縁膜202及び第2の絶縁膜204としてはシリコン酸化膜、電荷蓄積絶縁膜203としてはシリコン窒化膜、ゲート電極205としてはポリシリコン膜が用いられる。 Each general, the silicon substrate as the semiconductor substrate 201, the first insulating film 202 and the second silicon oxide film as the insulating film 204, a silicon nitride film as a charge storage insulating film 203, the polysilicon film as the gate electrode 205 It is used.

これらは周知の方法で形成できる。 These can be formed by a known method. すなわち、第1の絶縁膜202は半導体基板201表面の熱酸化によって、また、電荷蓄積絶縁膜203、第2の絶縁膜204及びゲート電極205は化学気相成長法(CVD法)によって形成した材料膜を、リソグラフィ及びドライエッチングによって加工することで形成できる。 That is, the material first insulating film 202 is formed by the thermal oxidation of the semiconductor substrate 201 surface and the charge storage insulating film 203, the second insulating film 204 and the gate electrode 205 is a chemical vapor deposition (CVD) membranes can be formed by processing by lithography and dry etching.

ゲート電極205の両側には、その一部をゲート電極205とオーバーラップする形で、イオン注入及び活性化アニールによって形成された、n型拡散領域206と207を有する。 On both sides of the gate electrode 205, in a manner overlapping the gate electrode 205 and a portion, having been formed by ion implantation and activation annealing, the n-type diffusion region 206 207.

拡散領域206と207間に電位差を設けた状態で、ゲート電極205へ正電圧を印加することにより、ゲート電極205下のチャネル領域208を介して拡散領域206と207間に電流が流れる。 In a state in which a potential difference between the diffusion regions 206 and 207, by applying a positive voltage to the gate electrode 205, current flows between the diffusion region 206 and 207 via the gate electrode 205 under the channel region 208.

なお、しばしば、拡散領域206及び207と、チャネル領域208との境界部に、ウェルよりもp型不純物濃度の濃いハロー領域(ポケット注入領域)209と210が設けられる。 Note that often the diffusion regions 206 and 207, at the boundary between the channel region 208, dark halo region p-type impurity concentration (the pocket injection regions) 209 and 210 are provided than the well. このハロー領域209と210は、一般に微細MOSFETにおいて短チャネル効果を抑制し、オフリークを抑える働きがある。 This halo region 209 and 210, generally to suppress the short-channel effects in fine MOSFET, there is work to suppress the off-leak. 加えて、特にNROMでは後述のように、多数回書込み消去を行った場合にも装置特性の低下を防ぐ効果があると、上記公報で説明されている。 In addition, in particular as described below in NROM, to be effective to prevent reduction in even device characteristics when performing a large number of times writing and erasing, described in the above publication.

NROMの書込み及び読出し動作を図17〜19を用いて説明する。 Will be described with reference to FIG. 17 to 19 write and read operations of the NROM.
図17は、書込みメカニズムの概略説明図である。 Figure 17 is a schematic illustration of a write mechanism. 書込みの際には、拡散領域207とゲート電極205に、正の高いプログラミング電圧を印加する。 During writing, the diffusion region 207 and the gate electrode 205, applies a positive high programming voltage. この時、通常のMOSFET動作と同様に、チャネル領域208に反転層211が形成され、拡散領域206をソース、拡散領域207をドレインとして、ソースからドレインへ電子が流れる。 At this time, like a normal MOSFET operation, the inversion layer 211 is formed in the channel region 208, the diffusion region 206 source, a drain diffusion region 207, electrons flow from the source to the drain. この場合、反転層211が拡散領域207近傍でピンチオフするため、拡散領域207近傍で電子が高電界によって加速され、ホットエレクトロンが発生する。 In this case, since the inversion layer 211 is pinched off near the diffusion region 207, electrons are accelerated by a high electric field in the vicinity diffusion region 207, hot electrons are generated. このホットエレクトロンの一部は、高い正電圧が印加されたゲート電極205に引っ張られて紙面上方向へ走り、電荷蓄積絶縁膜203へトラップされる。 This part of the hot electrons, high positive voltage is pulled to the gate electrode 205 applied running the upward direction of the paper surface are trapped into the charge storage insulating film 203. この膜は絶縁膜であるため、トラップされた電子(電荷)212は膜中をほとんど移動せず、拡散領域207端近傍上に局在することになる。 This film can be an insulating film, trapped electrons (charge) 212 hardly move Makuchu will be localized to the diffusion region 207 ends the vicinity.

図18は、読出しメカニズムの概略説明図である。 Figure 18 is a schematic illustration of a reading mechanism. 書込みの際には上述のように拡散領域207へ正電圧を印加したが、読出しの際には、逆に拡散領域206へ正の読出し電圧を印加し、拡散領域207及び半導体基板201の電位はグラウンドとする。 During the writing has been a positive voltage is applied to the diffusion region 207 as described above, at the time of reading, a positive read voltage is applied to the diffusion region 206 in the reverse, the potential of the diffusion region 207 and the semiconductor substrate 201 to the ground. ここでゲート電極205へ正電圧を印加すると、今度は拡散領域206をドレイン、拡散領域207をソースとして、ソースからドレインへ電子が流れる。 Here, when a positive voltage is applied to the gate electrode 205, in turn drain diffusion region 206, the diffusion region 207 as the source, electrons flow from the source to the drain. この場合、図18のように拡散領域207(ソース)端近傍の電荷蓄積絶縁膜203にトラップされた電子212が存在する場合、そのポテンシャルの影響により、電子212が存在しない場合に比較して電流213が小さなものになる。 In this case, when the diffusion region 207 (source) end electronic 212 trapped in the charge storage insulating film 203 in the vicinity, as in Figure 18 are present, the influence of the potential, as compared with the case where the electron 212 no current 213 is a small thing. つまり、電子212の有無、ないし多寡を、MOSFETのドレイン電流の大小で検出できる、ということになる。 That is, the presence or absence of the electron 212, or the amount, can be detected by the magnitude of the MOSFET drain current, it comes to. ここで、213は読出し電流を意味する。 Here, 213 denotes a read current.

一方、図19は、拡散領域206をソース、拡散領域207をドレインとして、同じ電荷蓄積状態を読出した場合を表す。 On the other hand, FIG. 19, the diffusion region 206 source, a drain diffusion region 207, represents the case read out the same charge accumulation state. 反転層がピンチオフした状態、いわゆる飽和領域においては、電子212の直下には反転層が形成されないため、読出し電流214は、電子212のポテンシャルの影響を受けにくい。 State inversion layer is pinched off, in the so-called saturation region, since the right under the electron 212 inversion layer is not formed, the read current 214 is less susceptible to potential of the electron 212. つまり、拡散領域207端付近に電子212を生じさせる書込み方法(図17)による情報は、拡散領域207をソースとする図18の方法によれば検出される。 That is, the information by writing method (Figure 17) to cause electrons 212 to diffusion region 207 near the end is detected according to the diffusion region 207 in the method of FIG. 18, source. しかし、拡散領域206をソースとする図19の方法によればほとんど検出されない。 However, almost no detected according diffusion region 206 in the method of FIG. 19, source.

更に、図17の書込み方法に準拠し、拡散領域207の代わりに拡散領域206へプログラミング電圧を印加すれば、今度は拡散領域206端近傍の電荷蓄積絶縁膜203へ電子を蓄積することができ、この場合は、拡散領域206をソースとしたときに検出可能となる。 Furthermore, conforming to the writing method of FIG. 17, by applying a programming voltage to the diffusion region 206 in place of the diffusion region 207, in turn, it can accumulate electrons to the charge storage insulating film 203 of the diffusion region 206 ends near, in this case, it is possible to detect when the diffusion region 206 as a source.
このような方法によって、NROMは、1トランジスタで2ビットの情報を記憶することが可能である。 Such method, NROM is capable of storing 2-bit information in one transistor.

図20及び21に消去メカニズムの概略を示す。 Figure 20 and 21 shows a schematic of the erase mechanism. 図20はNROMの概略断面図、図21は図20のバンド模式図である。 Figure 20 is a schematic sectional view of a NROM, FIG. 21 is a band-schematic diagram of FIG. 20.
拡散領域207端部上の消去の際には、ゲート電極205へ負の高い消去電圧、拡散領域207へ正の高い消去電圧を印加し、半導体基板201は例えばグラウンド電位とする。 During erasure of the diffusion region over 207 end, high negative erase voltage to the gate electrode 205, by applying a high positive erase voltage to the diffusion region 207, the semiconductor substrate 201 is a ground potential for example. 特に、拡散領域207と半導体基板201の間の接合部にp型ハロー領域210が存在する場合、拡散領域207とハロー領域210のPN接合は急峻なプロファイルになっており、更に高い逆方向バイアスが印加される。 In particular, if there are p-type halo region 210 at the junction between the diffusion region 207 and the semiconductor substrate 201, PN junction diffusion region 207 and the halo region 210 has become a steep profile, the higher reverse bias It applied. そのため、図21のバンド図に示すように、ハロー領域210の荷電子帯から拡散領域207の伝導帯へ、一部の電子がバンド間トンネルによって流れ込む。 Therefore, as shown in the band diagram of FIG. 21, the valence band of the halo region 210 to the conduction band of the diffusion region 207, a part of the electrons flow by band-to-band tunneling. このトンネル電子215は電界によって加速され、基板のシリコン原子と衝突し、ホットホール216とホットエレクトロン217のペアを生成する。 The tunneling electrons 215 are accelerated by the electric field, it collides with the silicon atoms of the substrate, to produce a pair of hot holes 216 and hot electrons 217. このうちホットホール216の一部は、負バイアスが印加されたゲート電極205へ引っ張られ、電荷蓄積絶縁膜203へ入るため、すでに蓄積されていた電子と再結合し、蓄積していた電子を消滅させる。 Some of these hot holes 216 is pulled to the gate electrode 205 negative bias is applied, to enter into the charge storage insulating film 203, already accumulated recombined with electrons were extinguished electrons had accumulated make. これによって、拡散領域207端部付近の紙面右側の電子のみを消去することができる。 This makes it possible to delete the right side of the electron diffusion region 207 near the ends. 同様の方法で、拡散領域206端部付近の紙面左側の電子のみの消去も可能である。 In a similar manner, it is possible erasure of only the left side of the electron diffusion region 206 near the ends.

なお、上述のハロー領域209と210を備えることにより、書込み消去時の高度な電界を拡散領域近傍のみに発生させることができる。 Incidentally, by providing the halo region 209 and 210 described above, it is possible to generate a high electric field during writing and erasing only the diffusion region near. この時、電荷蓄積絶縁膜203における、書込み時に電子が注入される領域と、消去時にホールが注入される領域とを整合させることができ、消去動作で消去し切れない電子がチャネル領域上の電荷蓄積絶縁膜203内に残ることがない。 At this time, in the charge storage insulating film 203, and a region where electrons at the time of writing is injected, it is possible to align the region in which holes are injected at the time of erasing, charge electrons which can not be erased by the erase operation on the channel region It never remains in the storage insulating film 203. そのため、繰り返し書込み消去を行った場合に、未消去電子の蓄積による装置特性低下を防止できるという効果があることが、上記公報に記載されている。 Therefore, when performing repeated writing and erasing, that there is an effect that a device characteristic reduction due to the accumulation of unerased electrons can be prevented is described in the above publication.
特開2001−156189号公報 JP 2001-156189 JP

前記従来のNROMには、微細化が困難という問題点がある。 Wherein the conventional NROM, there is a problem that it is difficult to miniaturize.
すなわち、ゲート長の小さい微細装置では、上述のように2ビットメモリとして使用した場合、各ビットの蓄積電荷の位置が互いに過度に接近してしまう。 That is, a small micro device having a gate length, when used as a 2-bit memory, as described above, the position of the accumulated charge of each bit will close together excessively. この接近が、メモリ機能の信頼性等に悪影響を及ぼすことになる。 This approach is, it will adversely affect the reliability of the memory function. 例えば、一方のビットのみに書込みを行った場合、蓄積電荷位置が互いに十分離れていれば、消去状態であるもう一方のビットの読出し時には、上述したように、この書込み側ビットの蓄積電荷の影響をほとんど受けない。 For example, in the case of performing a writing only one bit, if the accumulated charge position if away from each other sufficiently, at the time of reading of the other bit is erased state, as described above, the influence of the write side bit accumulated charge the little received. そのため、「消去状態」と「書込み状態」の差を明確に得ることができる。 Therefore, it is possible to obtain a "erase state" differences "write status" clear.

しかし、微細化により、互いの電荷蓄積位置が接近してくると、読出しの際に逆ビットの情報の影響を受けやすくなる。 However, due to miniaturization, the charge storage location from each other approaching, susceptible to reverse bits of information during reading. その結果、読出し側ビットの情報だけでなく、逆ビットが「書込み状態」か「消去状態」かによっても読出し側ビットの読出し電流に差が生じてしまう。 As a result, not only the read side of the bit information, a difference in read current in the read-side bit depending on whether reverse bit "write state" or "erase state" occurs. この差が生じる分、「書込み状態」と「消去状態」の読出しマージンが小さくなってしまい、メモリの信頼性を低下させる。 Amount that this difference occurs, becomes small read margin between the "write state", "erase state", it reduces the reliability of the memory.

また、長期保持の観点からも、両ビットの電荷蓄積位置が過度に近いことは好ましくない。 Moreover, for long-term holding, the charge storage location of both bits excessively close it is not preferable. 電荷は絶縁膜中にトラップされているため、短期的に見れば、電荷はほとんど移動せず局在化している。 Charge because it is trapped in the insulating film, if the short term, the charge is localized hardly move. しかし有限温度のもとでは、蓄積電荷の一部が電荷蓄積絶縁膜内でわずかずつ移動し、長期的にはやがて両ビットの情報が次第に混ざり合ってしまう恐れがあり、長期保持の信頼性を低下させる原因となる。 However Under finite temperature, part of the accumulated charge is moved little by little in a charge storage insulating film, there is a possibility that long-term eventually both bit information in resulting in mixed gradually, the reliability of long-term retention It causes a decrease.

特に、昨今の情報化社会においては多くの情報量を扱うことから、半導体記憶装置に対しては、単位面積あたりの記憶容量を増やすことが望まれている。 In particular, because many information amount in recent information society, for a semiconductor memory device, it is desired to increase the storage capacity per unit area. そのため、蓄積電荷の有無の2段階だけではなく、段階的に多寡をもたせてそれぞれを情報記憶に利用する、多数ビット化への要望がある。 Therefore, not only the two stages of the presence or absence of stored charge, utilizing respective information stored remembering stepwise amount, there is a demand for a large number bitting. しかし、上記のような信頼性の問題は、多数ビット化への障害となりうる。 However, reliability problems as described above may be an obstacle to many bitting.

更には、微細化に伴うオフリーク増大の問題もある。 Furthermore, there is also off-leak increased problems associated with miniaturization. ゲート電極下部の電荷蓄積機能を有する絶縁膜は、ゲート絶縁膜としての役割を兼ね、かつ第1の絶縁膜・電荷蓄積絶縁膜・第2の絶縁膜からなる層構造を持っている。 Insulating film having a charge storage capability of the lower gate electrode also serves as a role as a gate insulating film, and has a layer structure of a first insulating film, a charge storage insulating film, a second insulating film. 第1の絶縁膜、第2の絶縁膜は、電荷蓄積絶縁膜から外部へ蓄積電荷が流出することを防いでいる。 The first insulating film, a second insulating film, the stored charge is prevented from flowing out to the outside from the charge storage insulating film. 電荷を長期保持するためには、第1、第2の絶縁膜の膜厚は、トンネル現象による電荷流出を極力抑えられるだけの厚さが必要である。 For long-term holding the charge, the first thickness of the second insulating film, it is necessary only The thickness of the maximum protection against the charge outflow due to a tunnel phenomenon. これがゲート絶縁膜の薄膜化を阻害している。 This is to inhibit reduction in thickness of the gate insulating film. そのため、微細装置では、オフリークの増大の原因となる。 Therefore, a fine device is responsible for the increase in off-leak.

かくして本発明によれば、半導体層上に形成された電荷を局在的に蓄積する機能を有する電荷保持膜と、 Thus, according to the present invention, a charge holding film having the function of locally storing the formed charges on the semiconductor layer,
前記電荷を局在的に蓄積する機能を有する電荷保持膜の一部の上に形成されたゲート電極と、 A gate electrode formed on a portion of the charge holding film having the function of storing the electric charge localized,
前記ゲート電極の両側の前記上記半導体層に形成された拡散領域とを備え、 And a both sides of the said semiconductor layer which is formed on the diffusion region of the gate electrode,
前記拡散領域の前記ゲート電極側の端部が、前記ゲート電極直下よりも外側に位置し、 End of the gate electrode side of the diffusion region is positioned outside the right underneath the gate electrode,
前記電荷を局在的に蓄積する機能を有する電荷保持膜が、少なくとも前記拡散領域の前記ゲート電極側の端部上にまで延在していることを特徴とする半導体記憶装置が提供される。 Charge holding film having the function of storing the electric charge localized A semiconductor memory device characterized in that it extends to at least on the end portion of the gate electrode side of the diffusion region is provided.

また、本発明によれば、上記半導体記憶装置の製造方法であって、 Further, according to the present invention, there is provided a method of manufacturing the semiconductor memory device,
前記電荷を局在的に蓄積する機能を有する電荷保持膜を形成する工程と、前記電荷保持膜上に導電体膜を堆積する工程と、リソグラフィ及びエッチングによって前記導電体膜を加工することでゲート電極を形成する工程と、 Forming a charge holding film having the function of storing the electric charge localized, depositing a conductor film on the charge holding film, a gate by processing the conductive film by lithography and etching forming an electrode,
前記ゲート電極の側面に絶縁体からなるサイドウォールスペーサを形成する工程と、 Forming a sidewall spacer made of an insulating material on the side surfaces of the gate electrode,
不純物注入及びアニールを行って前記拡散領域を形成する工程とを有することを特徴とする半導体記憶装置の製造方法が提供される。 Method of manufacturing a semiconductor memory device characterized by a step of forming said diffusion region by performing impurity implantation and annealing are provided.

更に、本発明によれば、上記半導体記憶装置の動作方法であって、 Further, according to the present invention, there is provided a method of operating the semiconductor memory device,
前記半導体層の電位に対して、前記ゲート電極の電位と前記拡散領域の電位とが互いに逆のバイアスとなるように電圧印加を行うことで、前記電荷を局在的に蓄積する機能を有する電荷保持膜中の電荷の一部のみを消去することを特徴とする半導体記憶装置の動作方法が提供される。 With respect to the potential of the semiconductor layer, said that the potential of said diffused region of the gate electrode a voltage is applied so that the reverse bias to each other, the charge having a function of storing the electric charge localized method of operating a semiconductor memory device characterized by erasing only a portion of the charge in the holding film is provided.

本発明の半導体記憶装置は、拡散領域のゲート電極側の端部がゲート電極直下よりも外側にある、いわゆるオフセット構造を有しており、かつ電荷を局在的に蓄積する機能を有する電荷保持膜がゲート電極下より外の拡散領域のゲート電極側の端部上にまで広がっている。 The semiconductor memory device of the present invention, charge retention having a function end of the gate electrode side of the diffusion region is outside than directly below the gate electrode has a so-called offset structure, and storing charge localized film is spread to the end of the gate electrode side diffusion region outside from under the gate electrode. この装置を2ビットメモリセルとして使用した際、左右のビットの電荷蓄積部位を互いに離すことができる。 When using this device as a 2-bit memory cell can be separated charge storage sites of the left and right bits together. その結果、微細装置においても、両ビットの情報を各々明確に取り出すことができ、書込み状態と消去状態の読出しマージンが大きくなって、メモリとしての信頼性を高めることができる。 As a result, even in a fine device, information of both the bit can be taken each clearly and reads margin erase state and the write state is increased, it is possible to improve the reliability of the memory. また、拡散領域同士の距離がゲート長よりも大きくなっているオフセット構造のため、従来の半導体記憶装置よりも短チャネル効果が抑えられ、オフリークをより低くできる。 Moreover, because of the offset structure in which the distance between the diffusion region is larger than the gate length, than the conventional semiconductor memory device short-channel effect is suppressed, it can lower the off-leak. よって、消費電力の低い半導体記憶装置が提供できる。 Therefore, low power consumption semiconductor memory device can be provided.

また更に、電荷保持膜中において電荷が蓄積される部位は、ゲート電極端付近から、ゲート電極外側のオフセット部分にかけてである。 Furthermore, the site where the charge in the charge holding film is accumulated is from the vicinity of the gate electrode end, toward the offset portion of the outer gate electrode. ゲート電極端部とオフセット部分との、両方に蓄積電荷がある場合(書込み状態)・片方のみに電荷がある場合(中間状態)・両方とも電荷がない場合(消去状態)、の3つの状態を情報記憶に利用することで、1セル当りに記憶できる情報量を増加させることができ、1セルあたり2ビット以上の記憶容量をもつ装置の実現も可能となる。 The gate electrode end portion and the offset portion, when both have the accumulated charge when there is a (written state) one only charge the absence both (intermediate state) charges (erased state), the three states by using the information storage, it is possible to increase the amount of information that can be stored per cell, realization of devices with two or more bits of storage capacity per cell also becomes possible.

また、電荷を局在的に蓄積する機能を有する電荷保持膜が、少なくともその一部において、半導体層側より順に、第1の絶縁膜、電荷蓄積機能を有する絶縁体、及び第2の絶縁膜、からなる構造を有する場合、以下の効果を奏する。 The charge holding film having the function of locally accumulating charge, at least in part, in order from the semiconductor layer side, the insulator having the first insulating film, a charge storage function, and the second insulating film if it has a structure consisting of the following effects.

すなわち、電荷蓄積機能を有する絶縁体に蓄積された電荷は、第1の絶縁膜、第2の絶縁膜によって、ゲート電極や半導体層等への流出が防がれる。 That is, the charge stored in the insulator having a charge storage function, the first insulating film, the second insulating film, the outflow of the gate electrode and the semiconductor layer or the like is prevented. その結果、特に長期保持時の信頼性を高めることができる。 As a result, it is possible to especially improve the reliability of long-term retention.

また、第1の絶縁膜の膜厚が、ゲート電極の下と、ゲート電極の外側の部位とで、互いに異なる場合、次の効果を奏する。 Furthermore, it exhibits a thickness of the first insulating film, and under the gate electrode, in a region outside the gate electrode, if different, the following effects each other. 電荷消去速度は、第1の絶縁膜の膜厚に強く依存する。 Charge erasing rate depends strongly on the thickness of the first insulating film. そのため、ゲート電極端部の電荷蓄積機能を有する絶縁体からの電荷消去と、オフセット部分の電荷蓄積機能を有する絶縁体からの電荷消去の速度とを、大きく変えることができる。 Therefore, the charge erasing an insulator having a charge accumulation function of the gate electrode end portion, the speed of the charge erasing an insulator having a charge accumulation function of the offset portion can vary greatly. その結果、ゲート電極端部とオフセット部のうちの一方の部位のみに蓄積電荷が存在する中間状態を、制御よく、比較的容易に形成することができる。 As a result, the intermediate state in which one site only in the accumulation charges are present within the gate electrode end and the offset portion, the control well, it is possible to relatively easily formed. 制御性が高まることは、装置の信頼性向上や、装置動作の高速化につながるメリットとなる。 The control is enhanced is a merit that leads to improved reliability and high speed of the device operation of the apparatus.

また、第1の絶縁膜の膜厚が、ゲート電極の下部よりも、ゲート電極の外側の部位の方が薄い場合、次の効果を奏する。 Further, the thickness of the first insulating film, than the lower gate electrode, if towards the sites outside of the gate electrode is thin, the following advantages. すなわち、ゲート電極端部付近の電荷の消去よりも、オフセット部分の電荷の消去を、より効果的に速くすることができ、中間状態の形成を、より制御よく実現できる。 In other words, than the erasure of the charge near the end of the gate electrode, the erase charge offset portion, more effectively it is possible to quickly, the formation of intermediate states, can be realized more controlled better.

また、第1の絶縁膜のバンドギャップが、ゲート電極の下と、ゲート電極の外側の部位とで、互いに異なる場合、次の効果を奏する。 Furthermore, it exhibits a band gap of the first insulating film, and under the gate electrode, in a region outside the gate electrode, if different, the following effects each other. すなわち、ゲート電極端部からの電荷消去と、オフセット部分の電荷消去の速度を変えることができる。 That is, it is possible to change the charge erasing from the gate electrode end portion, the speed of the charge erasing the offset portion. その結果、ゲート電極端部とオフセット部分のうちの一方のみに蓄積電荷が存在する上記中間状態を、制御よく、比較的容易に形成することができる。 As a result, the intermediate state on only one accumulated charge are present in the gate electrode end and the offset portion, good control can be relatively easily formed. 制御性が高まることは、装置の信頼性向上や、装置動作の高速化につながるメリットとなる。 The control is enhanced is a merit that leads to improved reliability and high speed of the device operation of the apparatus.

また、第1の絶縁膜のバンドギャップが、ゲート電極の下部よりも、ゲート電極の外側の部位の方が小さい場合、次の効果を奏する。 Further, the band gap of the first insulating film, than the lower gate electrode, if towards the sites outside of the gate electrode is small, the following advantages. すなわち、ゲート電極端部付近の電荷の消去よりも、オフセット部分の電荷の消去を、より効果的に速くすることができ、中間状態の形成を、より制御よく実現できる。 In other words, than the erasure of the charge near the end of the gate electrode, the erase charge offset portion, more effectively it is possible to quickly, the formation of intermediate states, can be realized more controlled better.

また、本発明の半導体記憶装置の製造方法によれば、本発明の半導体記憶装置を、通常の半導体プロセス装置を用い、複雑なプロセスを経ることなく、比較的低コストで製造することができる利点がある。 According to the manufacturing method of the semiconductor memory device of the present invention, the advantage of the semiconductor memory device of the present invention, using a normal semiconductor process device, without a complicated process, can be produced at relatively low cost there is.

また、サイドウォールスペーサを、ゲート電極の表面を熱酸化することによって形成できる。 Further, the sidewall spacer, the surface of the gate electrode can be formed by thermal oxidation. そのため、簡便かつ安価にサイドウォールスペーサを形成することができる。 Therefore, it is possible to form the sidewall spacers simply and inexpensively.

また、ゲート電極の側面にサイドウォールスペーサを、表面へ絶縁膜を堆積する工程と、異方性エッチング法を用いて絶縁膜をエッチバックする工程により形成できる。 Further, the side wall spacers on the side surfaces of the gate electrode, depositing an insulating film on the surface, an insulating film by using the anisotropic etching method can be formed by the step of etching back. この形成方法は、熱酸化によらない比較的低温のプロセスである。 This forming method is the relatively low temperature of the process does not depend on the thermal oxidation. そのため、サイドウォールスペーサ形成前に半導体層にハロー領域形成のための不純物注入等を行っても、サイドウォールスペーサ形成工程が不純物プロファイルへ与える影響が小さくてすむ。 Therefore, even if the impurity implantation for the halo region formed in the semiconductor layer before the sidewall spacer formation, the sidewall spacer formation process requires only a small influence on the impurity profile. よって、プロファイル設計の制御性を高めることができる。 Therefore, it is possible to enhance the controllability of the profile design. これによって、所望の装置特性を実現するための設計の自由度が増す他、装置特性のバラツキを抑えて歩留まりを高める効果がある。 Thus, in addition to increasing the degree of freedom in design to achieve the desired device characteristics, the effect of increasing the yield by suppressing the variations in the device characteristics.

また、製造方法が、ゲート電極下部以外の部分の電荷を局在的に蓄積する機能を有する電荷保持膜形成用の材料膜を除去することで第1の電荷を局在的に蓄積する機能を有する電荷保持膜を形成する工程と、表面へ第2の電荷を局在的に蓄積する機能を有する電荷保持膜形成用の材料膜を形成する工程と、異方性エッチング法を用いて、第2の材料膜をエッチバックすることで第2の電荷を局在的に蓄積する機能を有する電荷保持膜を形成する工程とを有することで以下の効果を奏する。 Also, the functions manufacturing method, the first charge by removing material film for charge holding film having the function of locally accumulating charges in the portion other than the lower gate electrode localized accumulate forming a charge holding film having the steps of forming a material film for charge holding film forming the second charge to the surface has a function localized accumulate, using anisotropic etching technique, the the effects of the following by a step of forming a charge holding film having a function of storing the second charge localized manner the second material layer by etching back.

すなわち、電荷を局在的に蓄積する機能を有する電荷保持膜の膜厚がゲート電極の下とゲート電極の外側の部位とで互いに異なる半導体記憶装置を、特殊なプロセスを用いることなく、既存の製造装置(ライン装置)を用いて製造することができる。 That is, a different semiconductor memory device, and an outer portion of the lower gate electrode of the charge holding film having a film thickness of the gate electrode having the function of locally accumulating charge, without using a special process, the existing it can be produced using the manufacturing apparatus (line unit).

また、ゲート電極及び/又は拡散領域の上面の少なくとも一部に、高融点金属と半導体との化合物膜を有する。 Further, at least a portion of the upper surface of the gate electrode and / or the diffusion region has a compound film of a refractory metal and a semiconductor. 化合物膜は低抵抗であるため、シート抵抗を低下でき、より消費電力の低い半導体記憶装置を実現できる。 For compound film is a low resistivity, can lower the sheet resistance, it is possible to realize a more low power consumption semiconductor memory device.

また、化合物膜を、拡散領域の形成後、高融点金属を堆積する工程と、熱処理によって、少なくとも拡散領域表面の半導体と高融点金属を反応させる工程と、未反応の高融点金属を除去する工程とを経て形成できる。 Further, the compound film, after formation of the diffusion region, removing the step of depositing a refractory metal, by heat treatment, a step of reacting the semiconductor and refractory metal of at least diffusion region surface, the unreacted refractory metal It can be formed through the door. そのため化合物膜を、自己整合的に簡便に形成することができて、しかも化合物膜間の電気的短絡を防止できる。 The reason compound film, it can be self-aligned manner easily formed, yet can prevent electrical shorting between compound film.

また、本発明の半導体記憶装置の動作方法では、半導体層の電位に対して、ゲート電極の電位と拡散領域の電位とが互いに逆のバイアスとなるように電圧印加を行うことで、電荷を局在的に蓄積する機能を有する電荷保持膜中の電荷の一部のみを消去することができる。 Further, in the operation method of the semiconductor memory device of the present invention, by performing relative to the potential of the semiconductor layer, the voltage applied to the potential of the diffusion region of the gate electrode are opposite bias to each other, the station charges it can be erased only a portion of the charge in the charge holding film having the function of standing accumulate. よって、書込み状態と消去状態の中間的状態を安定して制御よく得ることができる。 Therefore, it is possible to obtain better control of the intermediate state of the erased state and the write state stably. そのため、動作の信頼性と、動作の速度を向上できる。 Therefore, it is possible to improve the reliability of the operation, the speed of operation.

本発明の半導体記憶装置は、半導体層、絶縁膜、ゲート電極及び拡散領域を有している。 The semiconductor memory device of the present invention, a semiconductor layer, an insulating film, and a gate electrode and the diffusion region.
半導体層は、半導体装置に使用されるものであれば特に限定されない。 The semiconductor layer is not particularly limited as long as it is used for a semiconductor device. 半導体層には、基板上に形成された半導体層のみならず、半導体基板も含まれる。 The semiconductor layer is not only a semiconductor layer formed on a substrate, a semiconductor substrate is also included. 例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、GaAs、InGaAs、ZnSe、GaN等の化合物半導体によるバルク基板;SOI基板、SOS基板又は多層SOI基板;ガラスやプラスチック基板上に形成された半導体層(上記元素半導体や化合物半導体からなる層)が挙げられる。 For example, silicon, an element semiconductor such, silicon germanium, GaAs, InGaAs, ZnSe, bulk substrate of a compound semiconductor such as GaN, SOI substrate, SOS substrate and a multilayer SOI substrate; a semiconductor layer formed on a glass or plastic substrate ( made of the elemental semiconductor or a compound semiconductor layer) and the like. なかでもシリコン基板又は表面にシリコン層が形成されたSOI基板等が好ましい。 Among these silicon substrate or an SOI substrate having a silicon layer formed on the surface is preferred. 半導体層は、単結晶、多結晶又はアモルファスのいずれであってもよい。 The semiconductor layer is a single crystal, it may be either polycrystalline or amorphous.

半導体層上に形成されている電荷保持膜は、電荷を局在的に蓄積する機能を有していさえすれば、特に限定されず、半導体装置に使用される絶縁膜をいずれも使用できる。 Charge holding film formed on the semiconductor layer, if even have the ability to localize to accumulate charges, it is not particularly limited, and any insulating film used in a semiconductor device can be used. 例えば、半導体層側から第1の絶縁膜、電荷蓄積絶縁体膜及び第2の絶縁膜の順で積層された絶縁膜、電荷蓄積可能な微細ドットを複数含有した絶縁膜等が挙げられる。 For example, the first insulating film from the semiconductor layer side, the charge storage insulating film and the second insulating film sequentially in the laminated insulating film, the insulating film and the like in which a plurality containing a charge accumulable fine dots. なお、本明細書において、電荷とは、電子又は正孔を意味する。 In this specification, the charge is meant electrons or holes. また、局在的にとは、電荷保持膜に注入された電荷が、その注入された位置に保持され、他の部分へ移動しないで存在することを意味する。 In addition, A localized, charges injected into the charge holding film is held in its implanted position, which means that there not move to other parts.

上記例示中、前者の絶縁膜の第1絶縁膜及び第2絶縁膜としては、シリコン酸化膜、シリコン酸窒化膜、高誘電材料膜(例えば、酸化アルミニウム、酸化ハフニウム、酸化ハフニウム−酸化シリコン混合物、酸化ジルコニウム、酸化ジルコニウム−酸化シリコン混合物、酸化イットリウム、酸化ランタン、酸化ランタン−酸化シリコン混合物、酸化プラセオジウム、酸化セリウム)等が挙げられる。 In the above example, the first insulating film and the second insulating film of the former insulating film, a silicon oxide film, a silicon oxynitride film, a high dielectric material film (e.g., aluminum oxide, hafnium oxide, hafnium oxide - silicon oxide mixture, zirconium oxide, zirconium oxide - silicon oxide mixture, yttrium oxide, lanthanum oxide, lanthanum oxide - silicon oxide mixture, praseodymium oxide, and the like cerium oxide) and the like. 電荷蓄積絶縁体膜としては、シリコン窒化膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜等が挙げられる。 As the charge storage insulator film, a silicon nitride film, titanium oxide film, tantalum oxide film, and a hafnium oxide film or the like. 第1絶縁膜及び第2絶縁膜は、同一種の膜からなっていても、異なる種類の膜からなっていてもよいが、特に第1絶縁膜としては膜中のトラップ準位密度が低い材質の膜を用いるのが好ましい。 The first insulating film and the second insulating film, be made from the same kind of film, different types of may be made from the membrane, but the trap level density in the film is low, especially as a first insulating film material preferably used in the film. トラップ準位密度が低い材質の膜としては、シリコン酸化膜、酸化アルミニウム膜等が挙げられる。 The film trap level density is low material, a silicon oxide film, and aluminum oxide film. 構造の一例としては、第1の絶縁膜・電荷蓄積絶縁体膜・第2の絶縁膜すべてに酸化アルミニウム膜を用い、そのうち電荷蓄積絶縁体膜のみをトラップ準位密度の高いアルミニウムリッチな組成とした構造をとることも可能であるが、この場合は、同一のプロセス装置で上記3つの層すべてを形成できるメリットがある。 As an example of the structure, the first using an insulating film, charge storage insulator film, a second insulating film all aluminum oxide film, and of which the charge storage insulator film only trap levels dense aluminum-rich composition and although it is also possible to adopt a structure, in this case, there is a merit that in the same process device can form all the three layers.

後者の微細ドットとしては、窒化シリコン等の窒化物;酸化アルミニウム、酸化チタニウム、酸化タンタル、酸化ハフニウム、酸化ジルコニウム、酸化亜鉛等の酸化物;シリコン;リン、ボロン等の不純物を含むシリケートガラス;シリコンカーバイド;強誘電体;金属等のドットが挙げられる。 The latter fine dots, nitrides such as silicon nitride; aluminum oxide, titanium oxide, tantalum oxide, hafnium oxide, zirconium oxide, oxides such as zinc oxide; silicon; silicon; phosphorus, silicate glass containing impurity such as boron carbide; ferroelectric; include dots such as metal. ドットの形状及び大きさは、所望する電荷の蓄積量に応じて適宜設定できる。 The shape and size of the dots can be set as appropriate in accordance with the accumulated amount of a desired charge. ドットを含有する絶縁膜としては、シリコン酸化膜、シリコン酸窒化膜、高誘電材料膜等が挙げられる。 The insulating film containing a dot, a silicon oxide film, a silicon oxynitride film, and a high-dielectric material film or the like.

電荷を局在的に蓄積する機能を有する電荷保持膜は、第1の絶縁膜、電荷蓄積絶縁体膜及び第2の絶縁膜の順で積層された絶縁膜が、製造が容易であるという観点から好ましい。 Viewpoint charge holding film having the function of locally accumulating charge, the first insulating film, charge storage insulating film and the second insulating film sequentially in the laminated insulating film is easy to manufacture preferable from.

電荷を局在的に蓄積する機能を有する電荷保持膜の一部の上にはゲート電極が形成されている。 On the part of the charge holding film having the function of locally accumulating charges a gate electrode is formed. ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されない。 The gate electrode is typically not particularly limited as long as it is used for a semiconductor device. 例えば、ポリシリコン:銅、アルミニウム等の金属:タングステン、チタン、タンタル等の高融点金属:高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。 For example, polysilicon: copper, metal such as aluminum: tungsten, titanium, a refractory metal such as tantalum: include single-layer film or a multilayer film of silicide of a refractory metal. なお、ゲート電極下の半導体層にはチャネル領域が位置している。 The channel region is located in the semiconductor layer under the gate electrode.

ゲート電極の両側の上記半導体層には拡散領域が形成されている。 Diffusion regions on both sides of the semiconductor layer of the gate electrode is formed. この拡散領域は、半導体層において、チャネル領域の両側に位置し、ソース/ドレイン領域として機能する。 The diffusion region in the semiconductor layer located on both sides of the channel region functions as a source / drain region. 拡散領域の導電型及び不純物濃度は、半導体記憶装置の性能に応じて適宜設定できる。 Conductivity type and the impurity concentration in the diffusion region can be set as appropriate in accordance with the performance of the semiconductor memory device. 拡散領域の表面層には高融点金属のシリサイド層を備えていてもよい。 The surface layer of the diffusion region may comprise a silicide layer of a refractory metal.

拡散領域は、半導体層に形成されたウェル領域内に位置していてもよい。 Diffusion region may be located in the semiconductor layer which is formed in the well region. ウェル領域は、拡散領域と異なる導電型を有していることが好ましい。 Well region, it preferably has a different conductivity type as the diffusion region. この場合、拡散領域の導電型を第1導電型、ウェル領域の導電型を第2導電型とする。 In this case, the conductive type of the first conductivity type diffusion region, the conductivity type of the well region a second conductivity type.

更に、本発明の半導体記憶装置は、拡散領域のゲート電極側の端部が、チャネル長方向において、ゲート電極直下よりも外側に位置している。 Further, the semiconductor memory device of the present invention, the end portion of the gate electrode side of the diffusion region is, in the channel length direction, is located outside the right under the gate electrode. この構造をオフセット構造と称し、ゲート電極と拡散領域間で、ゲート電極と拡散領域が存在しない箇所の半導体層をオフセット部分と称する。 Referred to this structure an offset structure, between the gate electrode diffusion region, it referred to the semiconductor layer of the portion having no gate electrode diffusion region and the offset portion. オフセット部分のゲート長(チャネル長)方向における長さは、半導体記憶装置の性能に応じて適宜設定できる。 Gate length (channel length) length in the direction of the offset portion can be set as appropriate in accordance with the performance of the semiconductor memory device.

オフセット部分は、ゲート電極の少なくとも一方の端部側に位置している。 Offset portion is located at least one end side of the gate electrode. オフセット部分は、ゲート電極の両側に位置することが好ましい。 Offset portion is preferably located on both sides of the gate electrode. 両側にオフセット部分を有する場合、オフセット部分のゲート長方向の長さは、同一でも異なっていてもよく、同一が好ましい。 If an offset portion on each side, the length in the gate length direction of the offset portion may be the same or different, the same is preferable.
オフセット部分が両側にある場合、拡散領域間の幅は、ゲート長の1.05倍〜1.5倍であることが好ましい。 If the offset portion is on both sides, the width between the diffusion region is preferably 1.05 to 1.5 times the gate length.

また、本発明では、電荷を局在的に蓄積する機能を有する電荷保持膜が、少なくとも拡散領域の前記ゲート電極側の端部上にまで延在している。 In the present invention, the charge holding film having the function of locally accumulating charge extends to over at least an end portion of the gate electrode side diffusion region. 電荷を局在的に蓄積する機能を有する電荷保持膜が、ゲート電極下から拡散領域のゲート電極側の端部上にまで延在していることで、拡散領域から絶縁膜への電荷の注入及び放出を容易に行うことができる。 Charge holding film having the function of locally accumulating charge, that extends from below the gate electrode to on the end portion of the gate electrode side of the diffusion region, injection of charges into the insulating film from the diffusion region and it is possible to easily perform the discharge.

拡散領域のゲート電極側の端部は、電荷を局在的に蓄積する機能を有する電荷保持膜とオーバーラップしていることが好ましい。 End of the gate electrode side of the diffusion region is preferably overlaps the charge holding film having the function of locally accumulates charge. このオーバーラップ幅に特に上限は無いが、電荷の長期保持の観点からは、電荷を局在的に蓄積する機能を有する電荷保持膜中の電荷の拡散を極力防ぐことが、長期保持能力のさらなる改善につながるため、例えばオーバーラップ幅を0〜70nm程度とすると、より好ましい。 Particularly there is no upper limit to the overlap width, from the viewpoint of long-term retention of charge, prevents the diffusion of the charges in the charge holding film having the function of locally storing charge as much as possible, further long-term retention It leads to an improvement, for example, when the overlap width of about 0 to 70 nm, more preferably.

更に、本発明では、以下の構成を備えていてもよい。 Further, in the present invention may comprise the following configuration.
まず、拡散領域のゲート電極側の端部には、オフリークの抑制、読出し電流の低下防止等のために、拡散領域と同一又は異なる導電型の不純物領域を更に備えていてもよい。 First, the end portion of the gate electrode side of the diffusion region, suppression of off leak, for lowering prevention of read current may further comprise an impurity region of the same or different conductivity type and the diffusion region. この不純物領域のゲート電極側端部は、ゲート電極に対してオフセット構造を有していてもいなくてもよい。 The gate electrode side end portion of the impurity region may or may not have an offset structure to the gate electrode.

次に、電荷を局在的に蓄積する機能を有する電荷保持膜において、電荷蓄積機能を有する部分は、少なくとも上記延在している部分に存在していることが好ましい。 Then, in the charge holding film having the function of locally storing charge, the portion having a charge storage function, it is preferably present in a portion that Mashimashi least the extension. 更に、電荷蓄積機能を有する部分は、ゲート電極端部でかつ直下にも存在していることが好ましい。 Moreover, the portion having a charge storage function is preferably also present immediately below and a gate electrode end portion. この部分がゲート電極端部でかつ直下に存在することで、ゲート電極下部と延在している部分とで、蓄積される電荷の注入及び放出し易さを変化させることができる。 By this portion exists immediately below and a gate electrode end portion, at a portion extending the lower gate electrode, it is possible to change the injection and release ease of charge stored. この注入及び放出し易さを利用して、電荷の蓄積状態の種類を増やすことができる。 The injection and discharge to utilize ease, it is possible to increase the types of charge accumulation state. よって、より多数ビット化を実現できる。 Therefore, it is possible to realize a larger number bitting.

更に、電荷蓄積機能を有する部分は、ゲート電極直下全面に存在してもよいし、左右に二分してゲート電極端付近にのみ存在する構造をとってもよい。 Moreover, the portion having a charge storage function may be present in the gate electrode directly below the entire surface may take the structure present only in the vicinity of the gate electrode end bisecting the left and right. 前者は、複雑な工程を経ることなく簡便に形成できるメリットがある。 The former has a merit capable of easily forming without a complicated process. 後者は、長期保持時に蓄積電荷が電荷保持膜に沿って徐々に移動し左右の情報が混合してしまうことを、より効果的に防止できるため、さらに保持特性を改善することができるメリットがある。 The latter, because it gradually moved left and right information stored charge during prolonged retention along the charge holding film will be mixed, it can be more effectively prevented, there is a merit that it is possible to further improve the retention characteristics . 目的に応じ、どちらかの構造を選択することができる。 Depending on the purpose, it is possible to select either the structure.

また、電荷を局在的に蓄積する機能を有する電荷保持膜が、第1の絶縁膜、電荷蓄積絶縁体膜及び第2の絶縁膜の順で積層された絶縁膜の場合、第1の絶縁膜が、ゲート電極下部と延在している部分とで、互いに異なる膜厚及び/又はバンドギャップを有していてもよい。 The charge holding film having the function of locally accumulating charge, in the case of the first insulating film, charge storage insulating film and successively with laminated insulating film of the second insulating film, the first insulating film, with a portion extending the lower gate electrode may have different thicknesses and / or a band gap from each other. このことによりゲート電極下部と延在している部分とで、蓄積される電荷の注入及び放出し易さを変化させることができる。 In a portion extending the lower gate electrode Thus, it is possible to change the injection and release ease of charge stored. よって、より多数ビット化を実現できる。 Therefore, it is possible to realize a larger number bitting. 更に、延在している部分の第1の絶縁膜の膜厚を薄く及び/又はバンドギャップを小さくすることで、この部分の電荷の注入及び放出し易さを、ゲート電極下部より向上することができる。 Furthermore, by reducing the first layer thinner and / or band gap thickness of the insulating film in a portion extending, by injection and release ease of charge of this portion is improved from the lower gate electrode can.

なお、延在している部分の第1の絶縁膜の膜厚は、上記利点を効果的に実現するためには、ゲート電極下部より10%以上小さいことが好ましく、一方、蓄積電荷の外部への流出を防ぎ長期保持を実現するという観点からは、3nm以上の膜厚を有することが、より好ましい。 The thickness of the first insulating film in a portion extending, in order to effectively realize the above advantages, it is preferably less than 10% than the lower gate electrode, while the stored charge to the outside from the viewpoint of realizing the long-term retention prevents the outflow, it is more preferably has a thickness of at least 3 nm.

また、延在している部分の第1の絶縁膜のバンドギャップは、上記利点を効果的に実現するためには、ゲート電極下部より10%以上小さいことが好ましく、一方、蓄積電荷の外部への流出を防ぎ長期保持を実現するという観点からは、半導体層に対し、1eV以上の障壁を第1の絶縁膜が有することが、より好ましい。 The first portion extending band gap of the insulating film, in order to effectively realize the above advantages, it is preferably less than 10% than the lower gate electrode, while the stored charge to the outside effluent from the viewpoint of realizing the long-term retention prevents the, to the semiconductor layer, it is more preferable with a more barrier 1eV first insulating film.

また、ゲート電極下部と延在している部分とで、電荷蓄積絶縁体膜の種類を代えることで、蓄積される電荷の注入及び放出し易さを変化させることもできる。 Further, in a portion extending the lower gate electrode, by changing the type of the charge storage insulating film, it can be changed to inject and discharge ease of charge stored.
本明細書では、ゲート電極下部に位置する電荷を局在的に蓄積する機能を有する電荷保持膜を第1の電荷保持膜と、延在している部分に位置する電荷保持膜を第2の電荷保持膜とも称する。 In this specification, the charge holding film having the function of locally accumulating charges located on the lower gate electrode and the first charge holding film, extending Mashimashi and charge holding film and the second located at a portion which also referred to as a charge holding film.

(動作方法) (Method of operation)
上記半導体記憶装置は、例えば、以下のように動作させることができる。 The semiconductor memory device, for example, can be operated as follows.

すなわち、半導体層の電位に対して、ゲート電極の電位と拡散領域の電位とが互いに逆のバイアスとなるように電圧印加を行う。 That is, relative to the potential of the semiconductor layer, a voltage is applied so that the potential of the diffusion region of the gate electrode are opposite bias to each other. この電圧印加により、電荷を局在的に蓄積する機能を有する電荷保持膜中の電荷を消去することができる。 The voltage application can be erased charges in the charge holding film having the function of locally accumulates charge. 電荷の消去及び未消去を利用して、情報を書込み及び消去することができる。 Using the erase and non-erase charge, information can be written to and erased. また、消去される電荷は、電荷保持膜中の電荷全部でも一部でもよい。 The charge to be erased may be part even charge the whole of the charge holding film.

(製造方法) (Production method)
上記半導体記憶装置は、例えば以下のように製造できる。 The semiconductor memory device may be manufactured as follows, for example.
すなわち、まず、半導体層上に電荷を局在的に蓄積する機能を有する電荷保持膜を形成する。 That is, first, to form a charge holding film having the function of locally accumulated charges on the semiconductor layer. 次いで、電荷保持膜上に導電体膜を堆積する。 Then, depositing a conductive film on the charge holding film. 更に、リソグラフィ及びエッチングによって導電体膜を加工することでゲート電極を形成する。 Further, a gate electrode by processing the conductive film by lithography and etching. この後、ゲート電極が電荷保持膜の一部の上に位置するように、ゲート電極の側面に絶縁体からなるサイドウォールスペーサを形成する。 Thereafter, as a gate electrode on a portion of the charge holding film, to form the sidewall spacer made of an insulating material on the side surfaces of the gate electrode. 次に、不純物注入及びアニールを行って前記拡散領域を形成することで半導体記憶装置を製造できる。 Next, it can be manufactured semiconductor memory device by forming the diffusion region by performing impurity implantation and annealing.

サイドウォールスペーサは、例えば、ゲート電極の側面を熱酸化する方法、全面にサイドウォールスペーサ形成用膜を積層し、異方性エッチングによりエッチバックする方法等により形成できる。 Sidewall spacers, for example, the side surfaces of the gate electrode method of thermal oxidation, by laminating a sidewall spacer formation film on the entire surface, can be formed by a method such as etching back by anisotropic etching.

また、拡散領域の表面層に高融点金属の化合物膜を備える場合、この化合物膜は、例えば以下の方法により得ることができる。 Furthermore, if comprising a compound film of a refractory metal on the surface layer of the diffusion region, the compound film can be obtained, for example, by the following method. まず、拡散領域形成後、前面に高融点金属層を積層する。 First, after the diffused pattern forming, laminating a refractory metal layer on the front. 次いで、熱処理に付して半導体層と高融点金属層とを反応させて化合物膜を形成する。 Then reacting the semiconductor layer and the refractory metal layer is subjected to heat treatment to form a compound film. 更に、未反応の高融点金属層を除去することで、拡散領域の表面層のみに化合物膜を形成できる。 Further, by removing the refractory metal layer unreacted to form a compound film only on the surface layer of the diffusion region.

電荷を局在的に蓄積する機能を有する電荷保持膜が、第1の電荷保持膜と第2の電荷保持膜からなる場合、例えば、以下のようにこれらの膜を形成できる。 Charge holding film having the function of locally accumulating charge, if made of a first charge holding film and the second charge holding film can be formed, for example, these films as follows.
まず、ゲート電極形成後、ゲート電極直下以外の電荷を局在的に蓄積する機能を有する電荷保持膜形成用材料膜を除去することで第1の電荷保持膜を形成する。 First, after the gate electrode is formed, a charge other than directly below the gate electrode to form a first charge holding film by removing the charge holding film forming material layer having a function of localized accumulation. 次いで、少なくともゲート電極側面を覆うように第2の電荷保持膜形成用の材料膜を形成する。 Then, a second material layer for charge holding film formed to cover at least the gate electrode side. 更に、異方性エッチング法を用いて、第2の材料膜をエッチバックすることで第2の電荷保持膜を形成することができる。 Furthermore, by using the anisotropic etching method, the second material layer can be formed of the second charge-holding film by etching back.

(実施形態) (Embodiment)
以下、図を用いて本発明をより詳細に説明する。 Hereinafter, the present invention will be described in more detail with reference to FIG. なお、以下においてはn型装置(拡散領域がn型の装置)について説明するが、不純物の導電型とバイアスを逆にすれば、p型装置として形成することも可能である。 In the following it will be described n-type device (diffusion regions of n-type devices) for, if the conductivity type and the bias of impurities Conversely, it is also possible to form a p-type device. また、ここでは、電荷を電子とし、電荷保持膜に電子が蓄積された状態を書込み状態、蓄積されていない場合を消去状態と定義している。 Further, here, the charge and electronic, is defined as the erase state where electrons in the charge holding film is accumulated state write state, not accumulated.

第1実施形態 図1(a)及び(b)を用いて第1実施形態における半導体記憶装置の構成を説明する。 A configuration of a semiconductor memory device according to the first embodiment with reference to the first embodiment FIG. 1 (a) and (b) will be described. 図1(a)は、第1実施形態の半導体装置の断面の模式図である。 Figure 1 (a) is a schematic sectional view of a semiconductor device of the first embodiment. p型半導体層101上に、第1の絶縁膜102、電荷蓄積絶縁膜103、及び第2の絶縁膜104を有する。 On the p-type semiconductor layer 101, a first insulating film 102, a charge storage insulating film 103, and the second insulating film 104. 更にその上部に、ポリシリコン等よりなるゲート電極105、及びゲート電極105側面に絶縁体よりなるサイドウォールスペーサ106と107を有する。 Further thereon, having a side wall spacers 106 and 107 gate electrode 105 made of polysilicon or the like, and that the gate electrode 105 side made of an insulating material. ゲート電極105の左右の半導体層101には、n型拡散領域109と110が形成されている。 The semiconductor layer 101 of the left and right of the gate electrode 105, n-type diffusion region 109 and 110 are formed. 半導体層101としては例えばp型シリコン基板を用いる。 The use of p-type silicon substrate, for example as the semiconductor layer 101. ここで、拡散領域109及び110とゲート電極105とはオーバーラップせず、オフセットの位置関係にある(図中、111と112はオフセット部分)。 Here, not overlap with the diffusion regions 109 and 110 and the gate electrode 105, a positional relationship of the offset (in the figure, 111 and 112 offset portion). また、少なくとも拡散領域109と110のゲート電極寄りの端の位置の上にまで、第1の絶縁膜102、電荷蓄積絶縁膜103が伸びている。 Moreover, until the top of the position of the end of at least the diffusion regions 109 and 110 gate electrode side of the first insulating film 102, the charge storage insulating film 103 extends. また、ゲート電極105下の半導体層101にはチャネル領域108が位置している。 The channel region 108 is located in the semiconductor layer 101 under the gate electrode 105.

以上より、電荷蓄積絶縁膜103が、下部を第1の絶縁膜102、上部を第2の絶縁膜104又はサイドウォールスペーサ106と107で挟まれた構造をなし、これがメモリ機能体としての働きをもつ。 From the above, a charge storage insulating film 103, the lower first insulating film 102, without a sandwiched structure with the upper and second insulating film 104 or the side wall spacer 106 107, which serves as a memory function body with. 第1の絶縁膜102と第2の絶縁膜104は、電荷蓄積絶縁膜103に蓄積される電荷にとっての障壁となり、電荷が半導体層101やゲート電極105へ簡単に流出することを防ぐ働きがある。 A first insulating film 102 second insulating film 104, a barrier for the charge stored in the charge storage insulating film 103, there is work to prevent easy outflow to charge the semiconductor layer 101 and the gate electrode 105 .

なお、ここでは、半導体層上に設けられる素子分離帯や、層間絶縁膜、電極、コンタクトプラグ等は図示省略している。 Here, the isolation zone and which is provided on the semiconductor layer, an interlayer insulating film, electrode, contact plugs are not shown. またこれも図示しないが、オフセット部分111と112の基板中にホウ素濃度の濃いハロー領域を形成してもよい。 Also this is also not shown, may be formed deep halo region having a boron concentration in the substrate of the offset portion 111 and 112.

本実施形態の半導体記憶装置は、ゲート電極105と拡散領域109及び110とがオフセットしている。 The semiconductor memory device of the present embodiment, the gate electrode 105 and the diffusion regions 109 and 110 are offset. このため、従来の半導体記憶装置に比べ、拡散領域109〜110間距離が大きく、微細装置においても、短チャネル効果によるオフリークをより小さくできるメリットがある。 Therefore, compared with the conventional semiconductor memory device, a large distance between the diffusion regions 109-110, also in the fine device, there is a merit that the off-leakage due to the short channel effect can be further reduced.

本実施形態の半導体記憶装置の書込み、消去、読出し動作は、上記背景技術での書込み、消去、読出し方法に準じて行えばよい。 Writing of the semiconductor memory device of this embodiment, erase, read operation, writing above background art, erase may be carried out in accordance with the reading method. すなわち、例えば書込みを行う場合、拡散領域110に6V程度の正の書込み電圧、ゲート電極に6V程度の正の書込み電圧を印加し、p型半導体層及び拡散領域109を0Vとする。 That is, for example, when writing, positive write voltage of about 6V to the diffusion region 110, a positive write voltage of about 6V is applied to the gate electrode, the p-type semiconductor layer and the diffusion region 109 and 0V. この時、図1(b)に示すように、ゲート電極下に反転層113が形成され、拡散領域109から110へ電子が流れる。 At this time, as shown in FIG. 1 (b), the inversion layer 113 is formed under the gate electrode, electrons flow from the diffusion region 109 to 110. しかし、反転層113が拡散領域110近傍でピンチオフするため、拡散領域110近傍で電子が高電界によって加速され、ホットエレクトロンが発生する。 However, since the inversion layer 113 is pinched off by the diffusion region 110 near the electron in the diffusion region 110 near are accelerated by a high electric field, hot electrons are generated. このホットエレクトロンの一部は、ゲート電極105の電界に引っ張られて紙面の上方向へ走り、電荷蓄積絶縁膜103でトラップされ、蓄積電荷114となる。 Some of the hot electrons are pulled by the electric field of the gate electrode 105 runs in the direction on the paper surface, are trapped in the charge storage insulating film 103, the accumulated charge 114. この蓄積電荷114は、サイドウォールスペーサ107下部から、拡散領域110寄りのゲート電極105下部にかけての部位の電荷蓄積絶縁膜103中にトラップされることになる。 The accumulated charge 114 from the lower side wall spacers 107, will be trapped in the charge storage insulating film 103 sites over the lower gate electrode 105 of the diffusion region 110 closer.

この電荷(上記書込み操作によって、装置に対し紙面右側に蓄積された電荷)の読出しは、以下のように行う。 (By the above write operation, the charge accumulated in the right side with respect to device) The charge read in is performed as follows. すなわち、拡散領域110を0Vとし、拡散領域109に2V程度の正の読出し電圧を印加する。 That is, the diffusion region 110 and 0V, thereby applying a positive read voltage of approximately 2V to diffusion region 109. 更にゲート電極105へ3V程度の正の読出し電圧を印加する。 Further applying a positive read voltage of approximately 3V to the gate electrode 105. その結果、拡散領域110から拡散領域109へ電子が流れるが、蓄積電荷114の多寡によって、そのポテンシャルの影響により電子の流れにも大小が生じる。 As a result, electrons flow into the diffusion region 109 from the diffusion region 110, the amount of stored charge 114, the magnitude is generated in the flow of electrons due to the influence of the potential. すなわち、蓄積電荷114の多寡を電流の大小として読出すことが可能であり、これを情報記憶として用いることができる。 That is, it is possible to read the amount of accumulated charge 114 as the magnitude of the current, this can be used as an information storage.

一方、書込みの際に、上記とは逆に拡散領域109に正電圧、拡散領域110に0Vを印加した場合には、上述とは逆に紙面の左側、すなわちサイドウォールスペーサ106下部から、拡散領域109寄りのゲート電極105下部にかけての部位の電荷蓄積絶縁膜103中に電荷がトラップされる。 On the other hand, when writing, a positive voltage to the diffusion region 109 contrary to the above, when 0V is applied to the diffusion region 110, the left side of the paper in contrast to the above, i.e. from the lower sidewall spacers 106, the diffusion region 109 side portion of the charge in the charge storage insulating film 103 toward the lower gate electrode 105 are trapped.

この左側の電荷の読出しは、拡散領域109に0V、拡散領域110に例えば2Vの正電圧、ゲート電極に例えば3Vの正電圧を印加することで、拡散領域109と110間に流れる電流の大小として検出することにより行える。 Reading of the left side of the charge, 0V to the diffusion region 109, a positive voltage of, for example, 2V to the diffusion region 110, by applying a positive voltage to the gate electrode for example 3V, as the magnitude of current flowing between the diffusion regions 109 and 110 performed by detecting. この場合、左側に蓄積された電荷の多寡が電流の大小に大きな影響を与えるが、右側に蓄積された電荷の多寡は、電流の大小にあまり大きな影響を与えない。 In this case, the amount of charge stored on the left has a great effect on the magnitude of the current, amount of electric charges accumulated in the right side does not have much larger effect on the magnitude of the current. 上記従来技術の欄でも説明した通り、読出し時に紙面右の拡散領域110に印加される正電圧によって、付近の反転層がピンチオフするためである。 As described in the column of the prior art, the positive voltage applied to the paper right diffusion region 110 at the time of reading, the inversion layer near the is to pinch off.

逆に右側の電荷多寡情報を読出す際は、左の拡散領域109に正電圧を印加することで、左側の電荷多寡情報は無視され右側の電荷多寡情報が電流量に主として反映される。 When reading the charge amount information for the right Conversely, by applying a positive voltage to the left diffusion region 109, charge amount information on the left charge amount information is ignored right primarily reflected in the amount of current. つまり、上述した背景技術の手法に従って、読出し方向を各々逆にすることにより、左側の蓄積電荷の有無、右側の蓄積電荷の有無を、個別に取り出すことができ、1つの装置に2ビットの情報を記憶させることができる。 That is, according to the procedure of the background art described above, by reversing each reading direction, the presence or absence of left accumulated charge, whether a right stored charge can be taken out separately, 2-bit information in one device it can be stored.

本実施形態では、電荷蓄積絶縁膜103が、ゲート電極105下よりも外部にまで延在している。 In this embodiment, the charge storage insulating film 103 extends to the outside than the lower gate electrode 105. そのため、サイドウォールスペーサ107(106)下部から、拡散領域110(109)寄りのゲート電極105下部にかけての部位の電荷蓄積絶縁膜103中に電荷が蓄積される。 Therefore, the sidewall spacer 107 (106) lower, charges are accumulated in the charge storage insulating film 103 sites over the gate electrode 105 under the diffusion region 110 (109) closer. その結果、左右両ビットの電荷蓄積位置が互いに離れることになる。 As a result, the charge storage location of the left and right bit away from each other. このため、両ビットの情報を明確に切り分けることができ、長期保持の際の信頼性も高くなる。 Therefore, it is possible to isolate the information of both bits clearly, the higher reliability in long-term retention.

消去の場合も、背景技術と同様の方法で、例えばゲート電極105に−6V程度の負の消去電圧、右の拡散領域110へ6V程度の正の消去電圧を印加し、半導体層101を0Vとする。 For erased, the background art and the same method, for example, a negative erase voltage of about -6V to the gate electrode 105, the positive erase voltage of about 6V is applied to the right diffusion region 110, and 0V to the semiconductor layer 101 to. この時、半導体層の荷電子帯から拡散領域110の伝導帯へ、一部の電子がバンド間トンネルによって流れ込み、更に電界加速されて半導体層101中のシリコン原子と衝突してホットホール・ホットエレクトロンのペアを生成する。 In this case, the valence band of the semiconductor layer to the conduction band of the diffusion region 110, a part of the electrons flow by band-to-band tunneling, further field accelerated by hot hole hot electrons collide with silicon atoms in the semiconductor layer 101 to generate a pair. ホットホールの一部はゲート電極105の電界に引っ張られ、電荷蓄積絶縁膜103に入って蓄積電荷114と再結合して電荷を消滅させる。 Some of the hot holes are pulled to the electric field of the gate electrode 105, to extinguish the charge recombine with accumulated charge 114 contained in the charge storage insulating film 103. これによって、右側に蓄積されていた電荷のみを消去させることができる。 Thereby, it is possible to erase only the charge stored on the right. 左側蓄積電荷の消去の場合は、左の拡散領域109へ正電圧印加を行う。 For erasing the left accumulated charge, it provides positive voltage is applied to the left diffusion region 109.

以上のように、書込み・読出し・消去は、背景技術と同様の方法を使用できる。 As described above, the write-read-erase can be used a method similar to the background art. ここで、本実施形態の場合、左右の電荷蓄積位置は、ゲート電極105の端部からオフセット部分111と112上にかけてであり、上記背景技術よりも更に互いに距離を離すことができる。 Here, in this embodiment, charge storage location of the left and right are from the end of the gate electrode 105 toward the offset portion 111 and the 112, it can be separated further distance from each other than the background art. このため、両者の情報を分離しやすい。 For this reason, it is easy to separate them of information. 特に左右ビットの一方を書込み状態、一方を消去状態としたまま長期保持させたとき、電荷蓄積絶縁膜103中のトラップ準位等を介して書込み側ビットから蓄積電荷が徐々に横方向に移動する。 Especially while the write state of the left and right bits, when brought into long held while an erase state one, accumulated charge from the write side bit gradually moves laterally through the trap level and the like in the charge storage insulating film 103 . 蓄積電荷が消去側ビットにまで達してしまうと、書込み側読出しと消去側読出しの差が小さくなり、判別が困難になる。 When the accumulated charge will reach the erase side bits, the difference between the erase side read and write side reading becomes small, discrimination becomes difficult. 左右の電荷蓄積位置が互いに離れている本実施形態では、このような情報の混合がより起こりにくく、従って情報の長期保持に有利である。 In this embodiment the charge storage positions of the left and right are separated from each other, mixing less likely to occur in such information, therefore it is advantageous for long-term retention of information.

次に図2〜図5を用いて、第1実施形態の半導体記憶装置の製造方法を説明する。 Next, with reference to FIGS, illustrating a method of manufacturing the semiconductor memory device of the first embodiment.
まず、図2に示すように、p型半導体層101上に、第1の絶縁膜102、電荷蓄積絶縁膜103、第2の絶縁膜104より構成されるゲート絶縁膜、ゲート電極105を順次形成する。 First, as shown in FIG. 2, on the p-type semiconductor layer 101 are sequentially formed first insulating film 102, a charge storage insulating film 103, the second insulating film 104 than the configured gate insulating film, a gate electrode 105 to.

ここでは半導体層101として一般的な、素子分離領域を有するシリコン基板を用いたが、シリコン−ゲルマニウム基板等を用いてもよい。 Here common as the semiconductor layer 101 is a silicon substrate having an isolation region, the silicon - may be used germanium substrate, or the like. また、ガラス基板上に設けた半導体層(例えばシリコン層)を用いてもよい。 It may also be used a semiconductor layer provided on a glass substrate (e.g., silicon layer).

第1の絶縁膜102は、シリコン基板101の表面を熱酸化することによって得た。 The first insulating film 102, the surface of the silicon substrate 101 was obtained by thermal oxidation. 膜厚は1nm〜10nm程度が好ましく、ここでは5nmとした。 Thickness is preferably about 1 nm to 10 nm, and a 5nm here. 膜の材質は、上記熱酸化膜以外に、CVD酸化膜、高誘電材料膜、ラジカル酸化により得た酸化膜等を用いてもよい。 The nature of the film, in addition to the thermal oxide film, CVD oxide film, a high dielectric material layer may be used an oxide film or the like obtained by radical oxidation. また、これら膜の組み合わせでもよい。 It may also be a combination of these films.

電荷蓄積絶縁膜103としては、シリコン窒化膜を用いたが、酸化アルミニウムや、酸化ハフニウム等、他の材質を用いてもよいし、電荷蓄積可能な微細ドットを複数含有した絶縁膜(シリコン酸化膜等)を用いることも可能である。 The charge storage insulating film 103, the silicon nitride film is used, or aluminum oxide, hafnium oxide or the like, may be used other materials, insulating film (a silicon oxide film containing multiple charge storable fine dots it is also possible to use, etc.). またこれらの膜の組み合わせでもよい。 Or it may be a combination of these films. シリコン窒化膜を使用した本実施形態では、膜厚は1nm〜15nm、例えば5nmとした。 In the present embodiment using the silicon nitride film, the film thickness was 1 nm to 15 nm, for example, 5 nm. 特に薄膜化した場合には、蓄積電荷の横方向拡散を抑え、保持能力を高める利点がある。 Especially when thinned to suppress the lateral diffusion of the accumulated charges, there is an advantage to increase the holding ability.

第2の絶縁膜104は、ここではCVD酸化膜を用い、厚さは例えば8nmとした。 The second insulating film 104, here using the CVD oxide film was a thickness for example between 8 nm. CVD酸化膜以外にも、上記シリコン窒化膜の表面を熱酸化して酸化膜を得ることも可能であるし、また、高誘電材料膜を用いることもできる。 Besides CVD oxide film, the surface of the silicon nitride film to it is also possible to obtain the oxide film is thermally oxidized, can also be used a high-dielectric material film. これらの膜の組み合わせでもよい。 Or a combination of these films. シリコン窒化膜表面を熱酸化する場合には、シリコン窒化膜の表面の一部が酸化膜として消費されるため、最終的に所望の膜厚のシリコン窒化膜が残るように、酸化による消費分を上乗せしたシリコン窒化膜を形成しておく。 The silicon nitride film surface in the case of thermal oxidation, a part of the surface of the silicon nitride film is consumed as oxide film, as the final desired thickness of the silicon nitride film remains, the consumption caused by oxidation previously forming a plus silicon nitride film.

ゲート電極105は、ポリシリコンを使用した。 The gate electrode 105 was used polysilicon. ゲート電極は、ポリシリコン膜を、周知のリソグラフィ及びドライエッチングによって形成できる。 The gate electrode, the polysilicon film can be formed by known lithography and dry etching. なお、ここでは、ゲート長を130nmとし、ゲート幅を200nmとした。 Here, the gate length is 130 nm, the gate width was 200 nm.

ただし、本実施形態では、第2の絶縁膜104でエッチングを止めることで、これより下の膜を残す。 However, in the present embodiment, by stopping the etching at the second insulating film 104, leaving the film below it. 更に、ゲート電極105直下以外の第2の絶縁膜をウェットエッチングによって取り除く。 Further, removing the second insulating film except under the gate electrode 105 by wet etching. この工程は必須ではないが、第2の絶縁膜表面はゲートエッチ時にエッチング種のプラズマによるダメージが入っている恐れがある。 This step is not essential, the second insulating film surface, there is a possibility that contains damaged by etching species in the plasma during the gate etch. そのため、メモリ装置としての信頼性を高める上で、ゲート電極105直下以外の第2の絶縁膜を除去しておく方が好ましい。 Therefore, in enhancing the reliability of the memory device, it is preferable to remove the second insulating film except under the gate electrode 105. このようにして、図3の形状が得られる。 In this way, the shape of FIG. 3 is obtained.

次に、ゲート電極105の側面に、膜厚20nm〜150nm程度の絶縁体からなるサイドウォールスペーサ106と107を形成する。 Then, the sides of the gate electrode 105 to form sidewall spacers 106 and 107 made of film thickness 20nm~150nm about the insulator. これは、基板上の全面にCVD法によってシリコン酸化膜等の絶縁膜を形成した後、エッチバックによって形成することも可能である。 This, after an insulating film such as a silicon oxide film by CVD on the entire surface of the substrate, can be formed by an etch-back. また、ゲート電極の表面を熱酸化することによって得ることもできる(図4)。 Further, the surface of the gate electrode can also be obtained by thermal oxidation (Fig. 4). 特に後者の方法は簡便であり、製造コストを下げられる利点がある。 Particularly the latter method is simple and has the advantage of lowered manufacturing costs. ここでは後者の方法を採用する(前者の方法の利点については、後述する第2実施形態で言及する)。 Here adopting the latter method (The advantages of the former method, referred to in the second embodiment to be described later). ここでは、サイドウォールスペーサ106と107のゲート長方向の幅を50nmとした。 Here, the gate length direction of the width of the sidewall spacers 106 and 107 was set to 50nm.

次に、拡散領域形成工程を行う。 Next, the diffusion region forming step. 本実施形態の拡散領域形成工程では、シリコン層表面に残存している第1の絶縁膜102及び電荷蓄積絶縁膜103をそのまま注入保護膜として使用している。 The diffused pattern forming step of the present embodiment uses the first insulating film 102 and the charge storage insulating film 103 remaining on the silicon layer surface as it is injected protective film. 更にこの上にCVD酸化膜等を堆積して、注入保護膜厚を調整してもよい。 Further depositing a CVD oxide film or the like on this, the injection protective film thickness may be adjusted. また、表面に露出している電荷蓄積絶縁膜103とその下の第1の絶縁膜102をエッチング除去した後、熱酸化ないしCVD酸化膜の堆積によって新たに注入保護膜を形成してもよい。 Further, a charge storage insulating film 103 exposed to the surface of the first insulating film 102 thereunder after etching is removed, to no thermal oxidation may be newly formed implantation protecting film by deposition of CVD oxide film.

しかる後、例えば、30keVにエネルギーが制御された砒素イオンを、5×10 15 cm -2の面積密度で注入して、シリコン基板101の表面及びゲート電極105にn型不純物である砒素イオンをドープする。 Thereafter, for example, arsenic ions energy is controlled to 30 keV, 5 × 10 15 was injected at areal density cm -2, arsenic ion doping an n-type impurity on the surface and the gate electrode 105 of the silicon substrate 101 to. このとき、ゲート下のチャネル領域108、及びサイドウォールスペーサ106と107の下には砒素イオンがドープされない。 In this case, the channel region 108 under the gate, and under the sidewall spacers 106 and 107 are arsenic ions are not doped.

しかる後、窒素雰囲気下でアニール、例えば1050℃で10秒のRTA処理によって、注入イオンの活性化処理を行う。 Thereafter, perform annealing, for example, by RTA for 10 seconds at 1050 ° C., the activation treatment of the implanted ions in a nitrogen atmosphere. このようにして、図5に示すように、シリコン基板101内に、紙面においてゲート電極105を中心にして略左右対称に、第2導電型の一例としてのn型拡散領域109と110を形成する。 In this way, as shown in FIG. 5, the silicon substrate 101, in a substantially symmetrical about the gate electrode 105 on the paper to form an n-type diffusion region 109 and 110 as an example of a second conductivity type . このアニールの際、砒素イオンのシリコン中拡散のため、サイドウォールスペーサ106と107の下部にまで砒素イオンが進入し、拡散領域109と110の一部はサイドウォールスペーサ106と107下にまで延伸する。 During the annealing, for silicon arsenic ion diffusion, arsenic ions enters to the bottom of the sidewall spacers 106 and 107, a part of the diffusion region 109 and 110 extends to the lower sidewall spacers 106 and 107 . 上記アニールの条件を適当に設定することにより、拡散領域109と110の端(ウェル領域との接合)をサイドウォールスペーサ106と107の下に位置させ、かつ拡散領域106と107及びゲート電極105との間にオフセット部分111と112を形成することができる。 By properly setting the conditions for the annealing, and the diffusion region 109 end 110 (the junction between the well region) is located under the sidewall spacers 106 and 107, and the diffusion regions 106 107 and the gate electrode 105 it is possible to form the offset portion 111 and 112 between.

ここで、拡散領域106及び107と電荷蓄積絶縁膜103とのゲート長方向のオーバーラップ幅は40nmとした。 Here, the gate length direction of the overlap width between the diffusion regions 106 and 107 and the charge storage insulating film 103 was set to 40 nm. また、オフセット部分111と112のゲート長方向の幅は10nmとした。 The gate length direction of the width of the offset portion 111 and 112 was set to 10 nm.

なお、上記アニール工程の前に、ハロー注入を行ってもよい。 Note that before the annealing step may be performed halo implant. ハロー注入は、上記砒素イオン注入工程の前ないし後に行われる。 Halo implant is performed prior to after the arsenic ion implantation process. ハロー注入は、p型不純物であるホウ素の、20〜60keVの注入エネルギーで、上記砒素の面積密度よりも少ない1×10 13 〜1×10 14 cm -2程度の面積密度で、垂直方向に対して15°から45°の間の角度でサイドウォールスペーサ106と107の下部への注入を意味する。 Halo implant, boron as a p-type impurity, an implantation energy of 20~60KeV, an area density of 1 × 10 13 about ~1 × 10 14 cm -2 less than the area density of the arsenic, with respect to the vertical direction It means the injection into the lower portion of the sidewall spacers 106 and 107 at an angle between 15 ° to 45 ° Te. ハロー注入後、アニールを行う事によって、各拡散領域109と110端部付近のオフセット部分111と112に、p型不純物であるホウ素の濃度が濃いハロー領域を形成する(図示せず)。 After halo implant, by performing the annealing, the offset portion 111 and 112 in the vicinity of 110 ends the diffusion regions 109, the concentration of boron which is a p-type impurity to form a deep halo region (not shown). このハロー領域を形成することによって、拡散領域109と110がゲート電極105下にまで拡散することを抑え、オフセット部分111と112を安定して形成することができる。 By forming the halo region may be diffused region 109 and 110 suppresses the diffusion to the lower gate electrode 105 is formed by an offset portion 111 and 112 stable.

なお、上記各種構成部材形成前は、第1導電型であるp型ウェル領域は、当初、シリコン基板101の全体であった。 Incidentally, before the various components formed, p-type well region of the first conductivity type is initially were entire silicon substrate 101. シリコン基板101に、拡散領域109、110を形成したことにより、第1導電型であるp型ウェル領域が、シリコン基板101における拡散領域109と110が形成されなかった領域まで、減少することは勿論である。 The silicon substrate 101, by forming the diffusion region 109, 110, p-type well region of the first conductivity type is, to the region where the diffusion region 109 and 110 is not formed in the silicon substrate 101, the decrease of course it is.

以上の工程を経て、図1に示した第1実施形態の装置構造が得られる。 Through the above steps, the device structure of the first embodiment shown in FIG. 1 can be obtained. ここで必要に応じて、ゲート電極105上部の絶縁膜や、表面に露出した部分の電荷蓄積絶縁膜103をエッチング除去してもよい。 Here if necessary, the upper part of or an insulating film gate electrode 105, a charge storage insulating film 103 of the portion exposed on the surface may be removed by etching.

第2実施形態 第2実施形態を、図6及び7を用いて説明する。 A second embodiment the second embodiment will be described with reference to FIGS. 6 and 7. 第2実施形態では、サイドウォールスペーサ106と107の形成前に、ハロー注入及び表面近傍のハロー濃度を下げるためのn型不純物による打ち返し注入を行う。 In the second embodiment, before the formation of sidewall spacers 106 and 107, performs the injection Uchikaeshi by n-type impurity for reducing the halo density of halo implantation and near surface. すなわち、第1実施形態に従って図3のようにゲート電極を加工した後、必要に応じて表面に注入保護膜(図示せず)を形成する。 That is, after processing the gate electrode as shown in FIG. 3 in accordance with the first embodiment, to form an injection protective film (not shown) on the surface as needed. この後、p型不純物であるホウ素を、15〜20keVのエネルギーで、1×10 13 〜1×10 14 cm -2程度の面積密度で、垂直方向に対して10°以下の角度で注入する。 Thereafter, boron is p-type impurity, at an energy of 15~20KeV, at 1 × 10 13 ~1 × 10 14 cm -2 order of area density, is injected at an angle of 10 ° or less with respect to the vertical direction. 更に本実施形態では、エネルギーが20〜40keVに設定されたn型不純物である砒素を、ホウ素の面積密度以下で、垂直方向に対して10°以下の角度で注入する(図6)。 Further in this embodiment, the arsenic energy is n-type impurity is set to 20~40KeV, in the following area density of boron, 10 ° injected with the following angle relative to the vertical direction (FIG. 6).

しかる後、サイドウォールスペーサ106と107を形成する。 Thereafter, to form the sidewall spacers 106 and 107. ここでは、ゲート電極105の表面を直接熱酸化する方法よりも、CVD法によって全面に絶縁膜を堆積した後、反応性イオンエッチング(RIE)を用いたエッチバックによってサイドウォールスペーサを形成する方法が好ましい。 Here, rather than a method of directly thermally oxidizing the surface of the gate electrode 105, after depositing the whole surface insulating film by CVD, a method of forming a sidewall spacer by etching back using reactive ion etching (RIE) preferable. この方法は、熱酸化方法よりも低温の方法であるため、先に注入したホウ素と砒素の半導体層中の熱拡散を抑えることができる。 Since this method than the thermal oxidation process is a low temperature method, it is possible to suppress the thermal diffusion in the semiconductor layer of boron and arsenic injected earlier.

この後、例えば、30keVにエネルギーが制御された砒素イオンを、5×10 15 cm -2の面積密度で注入する。 Thereafter, for example, arsenic ions energy is controlled to 30 keV, injected at areal density of 5 × 10 15 cm -2. 次いで、RTA等のアニール処理を行うことで、サイドウォールスペーサ106と107の下の一部にまで伸びた拡散領域109と110、サイドウォールスペーサ106と107下のp型濃度が濃いハロー領域115と116、更にその上部、第1の絶縁膜102との境界近くに、砒素打ち返しによってハロー濃度が下げられたハロー打ち返し領域117と118が形成される。 Then, by performing the annealing treatment such as RTA, sidewall spacers 106 and the diffusion region 109 extends to a portion below the 107 and 110, sidewall spacers 106 and 107 p-type concentration underlying the dark halo region 115 116, further thereon, near the boundary between the first insulating film 102, the halo Uchikaeshi region 117 and 118 which are lowered halo density by Uchikaeshi arsenic is formed. このハロー打ち返し領域は必須ではないため、形成工程を省略してもかまわない。 Since this halo Uchikaeshi region is not essential, it is also possible to omit the forming step. しかし、これを設けることで、サイドウォールスペーサ106と107下のハロー濃度が高くなりすぎて読出し電流が低下してしまうことを防ぐことができる利点がある。 However, by providing this, read too high halo concentrations below the sidewall spacers 106 and 107 current has the advantage that it is possible to prevent the decrease.

本実施形態では、サイドウォールスペーサ106と107の形成前にハロー注入を行っている。 In the present embodiment, it is performed halo implantation before formation of the sidewall spacers 106 and 107. そのため、サイドウォールスペーサ106と107下部領域へハロー注入を、鉛直に近い角度で比較的低いエネルギーで行うことができる。 Therefore, the halo implantation sidewall spacers 106 to 107 lower region, can be carried out at a relatively low energy vertically close angle. その結果、所望の深さに精度よく注入することができる。 As a result, it is possible to accurately inject the desired depth. ハロー打ち返し注入に関しても同様である。 The same is true with respect to the halo Uchikaeshi injection. また、これらの注入の後でサイドウォールスペーサ106と107を形成するにあたっては、これらを熱酸化で形成するよりも、CVD膜の堆積とエッチバックによって形成するほうが好ましい。 Also, in the forming the sidewall spacers 106 and 107 after these injections, rather than forming them by thermal oxidation, preferably better be formed by deposition and etch back of the CVD film. 後者の方法は、処理温度が低いため、注入プロファイルへの影響が少なく、高い精度で不純物プロファイルを制御できる利点がある。 The latter method, since the processing temperature is low, less affected by the implantation profile, there is an advantage that can control the impurity profile with high accuracy.
以下、層間絶縁膜やコンタクトプラグ等の形成を適宜行うことにより、第2実施形態の半導体記憶装置が作製される。 Hereinafter, by performing appropriate form such as an interlayer insulating film, a contact plug, the semiconductor memory device of the second embodiment is fabricated.

第3実施形態 第3実施形態は、本発明の半導体記憶装置の消去方法に関するものであり、本実施形態により、1つのセルに記憶できる情報量を更に増やすことができる。 Third Embodiment The third embodiment relates to a method of erasing semiconductor memory device of the present invention, the present embodiment can further increase the amount of information that can be stored in one cell.

第1実施形態では、バンド間トンネル電子によって生成されるホットホールを用いて、電荷蓄積絶縁膜中に蓄積されている電荷を消去したが、本実施形態では、電界によるFNトンネル(Fowler−Nordheim tunneling)を用いて蓄積電荷を抜き取る方法をとる。 In the first embodiment, by using the hot holes generated by band-to-band tunneling electrons have been erased charge stored in the charge storage insulating film, in the present embodiment, FN tunneling by the electric field (Fowler-Nordheim tunneling ) employ a method to extract the accumulated charge with. 本方法では、蓄積電荷の一部のみを抜き取ることができる。 In this way, it is possible to withdraw only a part of the accumulated charge. 図8(a)及び(b)を用いてこれを説明する。 This will be explained with reference to FIG. 8 (a) and (b).

図8(a)は、第1実施形態の図1(b)に従って紙面右側のビットに書込みを行い、電荷が蓄積された状態である。 8 (a) is carried out to write to the right side of the bit according to FIG. 1 of the first embodiment (b), a state where electric charge is accumulated. ゲート電極105右端付近の下からサイドウォールスペーサ107の下にかけての電荷蓄積絶縁膜103中に電荷が蓄積されている。 Charge in the charge storage insulating film 103 to bottom of the side wall spacers 107 from beneath the gate electrode 105 near the right end is accumulated. ここで便宜的に、これらの電荷のうち概ねゲート電極端下部付近に存在する電荷を114a、概ねサイドウォールスペーサ下部付近に存在する電荷を114bとして表すことにする。 Here for convenience, it will be representative of the charge that generally present in the vicinity of the gate electrode end bottom of these charge 114a, as 114b the charge present generally sidewall spacers near the bottom. この状態において左の拡散領域109をドレイン、右の拡散領域110をソースとして読出しを行うと、右側ビットの蓄積電荷114aと114bの両方のポテンシャルにより読出し電流が小さくなり、「書込み状態」として認識することができる(蓄積電荷114aと114bがともに無ければ、読出し電流が大きくなり「消去状態」として認識される)。 Drain the left diffusion region 109 in this state, when the right diffusion region 110 performs the reading as the source, the read current is reduced by the potential both accumulated charges 114a and 114b of the right bit is recognized as "write state" can (if stored charge 114a and 114b are both absent, the read current is recognized as increased and "erase state").

ここで、ゲート電極105に高い負の電圧、例えば−14Vを印加し、右の拡散領域110に4V程度の正電圧を印加する。 Here, a high negative voltage to the gate electrode 105, for example by applying a -14 V, is applied a positive voltage of about 4V in the right diffusion region 110. 半導体層101の電位は0Vとする。 Potential of the semiconductor layer 101 is set to 0V. この時、ゲート電極105と右の拡散領域110との間の強い電界により、蓄積電荷のうちの一部、すなわちサイドウォールスペーサ107下の、拡散領域110端近くの蓄積電荷114bのみが、FNトンネルによって、拡散領域110へと抜き取られる。 At this time, the strong electric field between the gate electrode 105 and right diffusion region 110, a portion of the stored charge, i.e. the lower side wall spacers 107, only the stored charge 114b of the diffusion region 110 ends nearly, FN tunneling the drawn off into the diffusion region 110. 一方、拡散領域110端から離れた部位の蓄積電荷114aはそのまま電荷蓄積絶縁膜103中に残る。 On the other hand, the accumulated charge 114a of portion away from the diffusion region 110 ends intact remain in the charge storage insulating film 103.

このようにして、図8(b)に示すように右側ビットの電荷の一部が抜き取られた状態が得られる。 In this manner, the state where a part of the right bit of the charge has been removed as shown in FIG. 8 (b) is obtained. この状態で、左側拡散領域109をドレイン、右側拡散領域110をソースとして右側ビットの読出しを行う。 In this state, the reading of the right bit to the left diffusion region 109 drain, as the source of the right diffusion region 110. この場合、読出し電流119は、電荷114b抜き取り前の図8(a)の状態に対する読出し電流よりも大きく、消去状態に対する読出し電流よりも小さくなる。 In this case, the read current 119 is greater than the read current on the state of charge 114b extraction before in FIG. 8 (a), smaller than the read current to the erased state. つまり、図8(a)の状態と消去状態の中間的状態として認識することができる。 That can be recognized as an intermediate state in the erase state and the state of FIG. 8 (a). つまり、消去状態・中間状態・書込み状態の、3つの状態を情報記憶に利用することができ、1つのセルに記憶できる情報量を増やすことができる。 That is, the erased state, the intermediate state, a write state, can be used for an information storage three states, it is possible to increase the amount of information that can be stored in one cell. これによって、単位面積あたりの記憶容量が高い高密度記憶容量メモリセルアレイが実現できる。 Thus, the storage capacity per unit area can be realized a high-density storage capacity memory cell array.

なお、残された蓄積電荷を消去する場合、あるいは蓄積電荷すべてを一度に消去する場合には、第1実施形態と同様、バンド間トンネルによるホットホール生成を用いることもできるし、あるいはFNトンネルによって電荷を消去することも可能である。 In the case erasing remaining accumulated charges, or to erase all stored charge at a time, as in the first embodiment, it is possible to use hot hole generation due to band-to-band tunneling, or by FN tunneling it is also possible to erase the charge.

FNトンネルによる電荷消去を行う場合には、例えばゲート電極105に−18V程度の高い負電圧、半導体層101と拡散領域110に0Vを印加する。 When performing charge erasing by the FN tunnel, for example, a high negative voltage of about -18V to the gate electrode 105, 0V is applied to the semiconductor layer 101 and the diffusion region 110. これにより、電荷蓄積絶縁膜全面に紙面上下方向の強い電界がかかり、蓄積電荷をすべて消去することができる。 Accordingly, it takes up and down direction of a strong electric field in the charge storage insulating film over the entire surface, it is possible to erase all the stored charge.

以上は、紙面右側の蓄積電荷の消去に関して述べたが、紙面左側の蓄積電荷の消去に関しても、左右を逆に読みかえて同様に行うことができる。 Above it has been described with respect to erase the right side of the stored charge, with regard erasing the left side of the stored charge can be carried out similarly replaced with left and right reversed.
なお、第1の絶縁膜102、電荷蓄積絶縁膜103、第2の絶縁膜104の膜厚をより薄くすれば、消去時の各電圧を低くすることもできる。 Note that the first insulating film 102, a charge storage insulating film 103, if the film thickness of the second insulating film 104 thinner, it is also possible to lower the respective voltage during erase. よって、目的に応じた電荷保持能力を損なわない範囲で、膜厚を適宜設定すればよい。 Accordingly, within a range that does not impair the charge retention capability according to the purpose, it may be appropriately set the thickness.

第4実施形態 第4実施形態を、図9〜図14を用いて説明する。 The fourth embodiment The fourth embodiment is described with reference to FIGS. 9-14. まず、第1実施形態の図3のようにリソグラフィ技術とエッチング技術を用いてゲート電極を形成する。 First, a gate electrode is formed using lithography and etching techniques as shown in FIG. 3 of the first embodiment. この実施形態では、ゲートエッチ後更に続けて、ゲート電極105下部以外の第2の絶縁膜104と電荷蓄積絶縁膜103も除去しておく。 In this embodiment, it continued after the gate etch Furthermore, the second insulating film 104 and the charge storage insulating film 103 other than the lower gate electrode 105 should be removed. 更にフッ酸溶液を用いたエッチング等の方法で、ゲート電極105下部以外の第1の絶縁膜102も除去する(図9)。 Further in the method of etching using a hydrofluoric acid solution, a first insulating film other than the lower gate electrode 105 102 it is also removed (Fig. 9). その結果、ゲート電極105下部に第1の電荷保持膜が形成される。 As a result, the first charge holding film is formed on the lower gate electrode 105.

更にこの後、半導体層101の露出した表面に対して熱酸化を行い、これをフッ酸溶液等でウェットエッチング除去する、いわゆる犠牲酸化処理を行ってもよい。 Furthermore Thereafter, thermal oxidation is performed to the exposed surface of the semiconductor layer 101, which is removed wet etching with hydrofluoric acid solution or the like, may be subjected to so-called sacrificial oxidation process. この犠牲酸化処理を行うことで、エッチング工程や上記の電荷蓄積絶縁膜除去工程において半導体層101表面がプラズマによるダメージを受けていても、このダメージを除去することができ、メモリの信頼性を更に高めることができる。 By performing the sacrificial oxidation process, even if the semiconductor layer 101 surface is not damaged by plasma in the etching step and said charge storage insulating film removing process, it is possible to eliminate this damage, further the reliability of the memory it is possible to increase.

次に、図10に示すように、表面への熱酸化を行うことで、露出している半導体層101の表面へ絶縁膜121、ゲート電極105の側面及び上面に絶縁膜122を設ける。 Next, as shown in FIG. 10, by performing a thermal oxidation to the surface, insulating the surface layer 121 of the semiconductor layer 101 is exposed, an insulating film 122 on the side and upper surfaces of the gate electrode 105. 引き続きCVD法を用いて、シリコン窒化膜等の電荷蓄積絶縁膜123、シリコン酸化膜等の絶縁膜124を順次堆積する。 Subsequently using the CVD method, the charge storage insulating film 123 such as a silicon nitride film are sequentially deposited an insulating film 124 such as a silicon oxide film. ここで、半導体層101上の絶縁膜121の膜厚は、本実施形態では、第1の絶縁膜102よりも薄い膜厚とする。 Here, the thickness of the insulating film 121 on the semiconductor layer 101, in this embodiment, a thin film thickness than the first insulating film 102. 例えば、第1の絶縁膜の膜厚を5nm、半導体層101上の絶縁膜121の膜厚を4nmとする。 For example, 5 nm film thickness of the first insulating film, the thickness of the insulating film 121 on the semiconductor layer 101 and 4 nm. 電荷蓄積絶縁膜123の膜厚は、ゲート電極下の電荷蓄積絶縁膜103と同程度でよく、例えば5nmとする。 The thickness of the charge storage insulating film 123, a charge storage insulating film 103 below the gate electrode may be a comparable, for example, 5 nm. 絶縁膜124の膜厚は20nm〜150nm程度とする。 The thickness of the insulating film 124 is about 20 nm to 150 nm.

続いて、RIEを用いて、全面をエッチバックすることにより、図11に示すように、ゲート電極105側面部分に、絶縁膜122、電荷蓄積絶縁膜123、絶縁膜124からなるサイドウォールスペーサが形成される。 Then, using RIE, by etching back the entire surface, as shown in FIG. 11, the gate electrode 105 side portion, the insulating film 122, a charge storage insulating film 123, the sidewall spacer made of an insulating film 124 formed It is. このサイドウォールスペーサは、ゲート電極105下のメモリ機能体と類似の構造をなし、第2の電荷保持膜としての働きをもつ。 The sidewall spacers, without a structure similar to the memory function body below the gate electrode 105, has a function as a second charge holding film. つまり、ゲート電極105下には、紙面下より順に、第1の絶縁膜102、電荷蓄積絶縁膜103及び第2の絶縁膜104の3層からなるゲート絶縁膜が存在し、これがメモリ機能体としての働きを持っている。 In other words, the lower gate electrode 105, in order from the paper under the first insulating film 102, the gate insulating film is present consisting of three layers of a charge storage insulating film 103 and the second insulating film 104, as this is the memory function body it has the function of. 一方、サイドウォールスペーサ部も同様に、絶縁膜120と121・電荷蓄積絶縁膜123・絶縁膜124の3つの部分からなるメモリ機能体を有している。 On the other hand, also the sidewall spacer portion, and a memory function bodies of three portions of the insulating film 120 and 121, the charge storage insulating film 123 and insulation film 124. 特にこのサイドウォールスペーサの下部では、ゲート電極105下と同様、電荷蓄積絶縁膜123の一部が絶縁膜120と121を介して半導体層101と向かい合う構造になっている。 Especially in the lower portion of the side wall spacer, similar to the lower gate electrode 105, a part of the charge storage insulating film 123 has a structure that faces the semiconductor layer 101 through the insulating film 120 and 121.

ところで本実施形態のエッチバックは、まず電荷蓄積絶縁膜123をエッチングストッパーとしてゲート電極側壁部以外の絶縁膜124を除去し、続いて絶縁膜120と121をエッチングストッパーとしてゲート電極側壁部以外の電荷蓄積絶縁膜123を除去する、という手法を用いている。 Meanwhile etchback of the present embodiment, first charge storage insulating film 123 and insulating film 124 other than the gate electrode side wall is removed as an etching stopper, followed by the insulating film 120 and 121 charges other than the gate electrode side wall as an etching stopper removing the storage insulating film 123 uses a technique called. しかし、これらの膜は必ずしもすべて除去しなければならないわけではなく、適度な膜厚を残し、後の注入工程における注入保護膜として流用することも可能である。 However, these films are not necessarily have to be necessarily all removed, leaving an appropriate film thickness, it is possible to divert the implantation protecting film after the implantation step.

ただし、これらの膜を一度除去し、再度注入保護膜を形成した方が、サイドウォールスペーサ部の膜の膜厚制御性が高いため、本実施形態では、サイドウォールスペーサ部以外の膜をすべて除去することとする。 However, removal of all remove these membranes once found the formation of the re-injection protective film, has high film thickness controllability of the film sidewall spacer portion, in the present embodiment, the film other than the side wall spacer portions I decided to. つまり、まず、ゲート電極105側面部以外の絶縁膜124、電荷蓄積絶縁膜123をエッチバックによって除去する。 That is, first, the insulating film 124 other than the gate electrode 105 side surface portion is removed by etching back the charge storage insulating film 123. 更に、フッ酸等によるウェットエッチングによって、半導体層101表面に露出した絶縁膜120と121も除去する。 Furthermore, by wet etching using hydrofluoric acid or the like, the insulating film 120 exposed in the semiconductor layer 101 surface 121 is also removed. この後、熱酸化やCVDによって注入保護膜(図示せず)を適宜形成する。 Thereafter, (not shown) injected protective film by thermal oxidation or CVD is suitably formed. しかる後、例えば、30keVにエネルギーが制御された砒素イオンを、5×10 15 cm -2の面積密度で注入し、RTA等のアニール処理を行う。 Thereafter, for example, arsenic ions energy is controlled to 30 keV, injected at areal density 5 × 10 15 cm -2, an annealing treatment such as RTA. この結果、拡散領域109と110が形成される(図12)。 As a result, the diffusion region 109 and 110 are formed (FIG. 12).

以上の工程により、第1実施形態の図1と同じく、ゲート電極と拡散領域とがオフセットし、かつメモリ機能体がゲート電極下から拡散領域端にまで延在した構造を得ることができる。 Through the above steps, as in the Figure 1 of the first embodiment, may be a gate electrode and the diffusion region are offset, and the memory function bodies get rolled Mashimashi structure to the diffusion region end from under the gate electrode.

本実施形態では、電荷蓄積絶縁膜103及び123と半導体層101の間に設けられる絶縁膜、すなわちゲート電極105下の第1の絶縁膜102と、サイドウォールスペーサ下部の絶縁膜120と121とが、別の工程で形成されるため、互いに異なる膜厚とすることが比較的容易にできる。 In this embodiment, an insulating film provided between the charge storage insulating film 103 and 123 and the semiconductor layer 101, i.e. the first insulating film 102 under the gate electrode 105, and a sidewall spacer bottom of the insulating film 120 and 121 , because they are formed in separate steps, it can be relatively easy to different thicknesses from each other.

なお、第2実施形態の手法に従い、ハロー領域やハロー打ち返し領域を形成してもよい。 Incidentally, according to the procedure of the second embodiment, it may be formed halo region or halo Uchikaeshi region. この場合は、電荷蓄積絶縁膜123を堆積した後、絶縁膜124を堆積する前に、第2実施形態に倣ってハロー注入やハロー打ち返し注入を行えばよい。 In this case, after depositing the charge storage insulating film 123, before depositing the insulating film 124, it may be performed halo implantation and halo Uchikaeshi injection following the second embodiment. この時、電荷蓄積絶縁膜123をそのまま注入保護膜として利用することができる。 In this case, it is possible to use a charge storage insulating film 123 as it is injected protective film. また、これらの注入を行った後に絶縁膜124を堆積し、エッチバックしてサイドウォールを形成することで、サイドウォールスペーサ下に注入種を導入することができる(第2実施形態の図6、7参照)。 Further, depositing an insulating film 124 after the these injections, by forming the sidewalls is etched back, it is possible to introduce the implanted species under the sidewall spacers (of the second embodiment FIG. 6, see 7).

本実施形態の半導体記憶装置への書込みは、第1実施形態と同じ方法でなされる。 Writing to the semiconductor memory device of this embodiment is done in the same way as the first embodiment. すなわち、例えば紙面右側の電荷蓄積絶縁体へ電子を注入する場合、半導体層101及び拡散領域109を0V、拡散領域110を正の書込み電圧、ゲート電極105に正の書込み電圧を印加する。 That is, for example, when electrons are injected into the right side of the charge storage insulator, a semiconductor layer 101 and the diffusion region 109 0V, applying a positive write voltage diffusion regions 110 positive write voltage, to the gate electrode 105. この結果、拡散領域109から拡散領域110間へ電子が流れ、拡散領域110近傍の高電界で加速されることでホットエレクトロンを生じる。 As a result, electrons flow from the diffusion region 109 to between the diffusion region 110, resulting in hot electrons by being accelerated by a high electric field of the diffusion region 110 near. このホットエレクトロンが電荷蓄積絶縁膜中へトラップされる。 The hot electrons are trapped into the charge storage insulating film. この時、図13に示すように、本実施形態において電荷が蓄積されるのは、ゲート電極105下の電荷蓄積絶縁膜103の紙面右側部分(蓄積電荷125)、及び、右側サイドウォールスペーサ中の電荷蓄積絶縁膜123の下部(蓄積電荷126)である。 At this time, as shown in FIG. 13, the charge is accumulated in the present embodiment, the right side portion of the charge storage insulating film 103 below the gate electrode 105 (accumulated charge 125), and, in the right side wall spacer it is a lower (accumulated charge 126) of charge storage insulating film 123. 読出しも、第1実施形態に倣って行われる。 Reading is also performed following the first embodiment.

消去もまた、第1実施形態に準じて行うが、本実施形態では、消去時間を調節することによって、1セルあたりの記憶情報量を増やすことができる。 Clear also performed according to the first embodiment, but in this embodiment, by adjusting the erasure time, it is possible to increase the amount of stored information per cell.
紙面右側の蓄積電荷の消去を行う場合には、第1実施形態に倣い、ゲート電極105に負の消去電圧、拡散領域110に正の消去電圧、半導体層101に0Vを印加する。 When erasing the right side of the stored charge, the copying to the first embodiment, a negative erase voltage to the gate electrode 105, 0V is applied to the diffusion region 110 positive erase voltage, the semiconductor layer 101. その結果、拡散領域110と半導体層101の間にバンド間トンネル電流127が発生し、その電子が更に電界による加速を受けてホットホール128を生じさせる。 As a result, band-to-band tunneling current 127 between the diffusion region 110 and the semiconductor layer 101 occurs, causing hot holes 128 that electrons are further subjected to acceleration by the electric field. その一部が電荷蓄積絶縁膜中の電荷を消滅させる。 Partially annihilate the charge in the charge storage insulating film. このプロセスは第1実施形態にて説明した通りである。 The process is as described in the first embodiment.

ここで、本実施形態での特徴は、サイドウォールスペーサ下部の絶縁膜121の膜厚を、ゲート電極下の第1の絶縁膜102よりも薄く設定したことにある。 Here, features of the present embodiment, the thickness of the sidewall spacer bottom of the insulating film 121 is to set thinner than the first insulating film 102 under the gate electrode. 消去時に単位時間あたり絶縁膜を越えて電荷蓄積絶縁膜へ到達するホットホールの数は、特に絶縁膜厚に敏感に依存するため、薄い絶縁膜121を越えて電荷蓄積絶縁膜123へ入るホットホールの方が、第1の絶縁膜102を越えて電荷蓄積絶縁膜103へ入るホットホールよりも多くなり、電荷蓄積絶縁膜123中の電荷が優先的に消去される。 Number of hot holes reaching beyond the insulating film per unit time at the time of erasing the charge storage insulating film, hot hole particularly for sensitively dependent on the thickness of the insulating film, to enter the charge storage insulating film 123 over the thin insulating film 121 who is the more than hot holes entering the first insulating film 102 beyond the charge storage insulating film 103, the charge in the charge storage insulating film 123 is erased preferentially. これを利用し、適当な時間の消去パルスを印加することで、電荷蓄積絶縁膜103中の電荷125をできるだけ残しながら、サイドウォールスペーサ部の電荷蓄積絶縁膜123中の電荷を消去できる。 By utilizing this, by applying an erase pulse of appropriate time, while leaving as much as possible the charge 125 in the charge storage insulating film 103, it can be erased charge in the charge storage insulating film 123 of the side wall spacer portions. この図14の状態は、書込みと消去の中間状態である。 State of FIG. 14 is an intermediate state of the write and erase. 第3実施形態にて説明したように、この中間状態も記憶情報の一状態として利用することで、1セル当りに記憶できる情報量を増やすことができる。 As described in the third embodiment, the intermediate state also can be used as one state of stored information, it is possible to increase the amount of information that can be stored per cell. 本実施形態では、バンド間トンネルを利用した消去方法を用いながら、この中間状態を制御よく実現できるため、高速にこれを実現できるメリットがある。 In the present embodiment, while using the erasure method utilizing a band-to-band tunneling, can be realized better control this intermediate state, there is a merit of achieving this high speed.

中間状態から、更に完全な消去状態にするには、上述のバンド間トンネル消去を更に長時間行ってもよいし、ゲート電極105と半導体層101に電界をかけてFNトンネルによって電荷を引き抜いてもよい。 From the intermediate state, further to the full erase state may be performed for more time the interband tunneling erase described above, even when withdrawn charge by FN tunneling by applying an electric field to the gate electrode 105 and the semiconductor layer 101 good. これは、第3実施形態にて説明した通りである。 This is as described in the third embodiment.

また、本実施形態では、バンド間トンネルによる消去を用いたが、第3実施形態と同様の手法で、FNトンネルによるサイドウォール部電荷の優先的引き抜きを行って、中間状態を作ることも可能である。 Further, in this embodiment uses an erase due to band-to-band tunneling, in a similar manner as the third embodiment, by performing the preferential extraction of sidewall portions charge by FN tunneling, it is also possible to make the intermediate state is there. 特に、サイドウォールスペーサ部の絶縁膜121膜厚を薄く設定していることで、サイドウォールスペーサ内の電荷126(図13)がより引き抜きやすくなっている。 In particular, it has been set thin insulating film 121 thickness of the sidewall spacer portion, a charge 126 of the side wall in the spacer (13) is much easier to pull. そのため中間状態をより制御よく作り出すことができる。 Therefore it is possible to produce an intermediate state more control well. 特にFNトンネルを用いた消去では、電流が殆ど流れないため、低消費電力装置の実現に有効である。 In particular it erased using FN tunneling, since a current hardly flows, it is effective to realize a low power consumption device.

更に、本実施形態では、ゲート電極105下の第1の絶縁膜102の膜厚よりも、サイドウォールスペーサ下部の絶縁膜120と121の膜厚を薄く設定したが、これを逆にすることも可能である。 Further, in the present embodiment, than the thickness of the first insulating film 102 under the gate electrode 105 has been set to be thinner the thickness of the sidewall spacer bottom of the insulating film 120 and 121, also in reversing possible it is. この場合には、ゲート電極105下の蓄積電荷125が消去時に優先的に消去される。 In this case, the accumulated charge 125 under the gate electrode 105 is erased preferentially at the time of erasing. よって、この電荷125が消去されサイドウォールスペーサ部の電荷126が残存している状態まで消去を行うことで、中間状態が実現できる。 Therefore, by performing the erase to the state charge 126 remains in sidewall spacer unit charge 125 is erased, the intermediate state can be realized.

ただし、上述した実施形態のようにサイドウォールスペーサ下部の絶縁膜121の方を薄く設定した方が、より高い制御性を実現できるメリットがある。 However, it was set to be thinner toward the sidewall spacers bottom of the insulating film 121 as in the embodiment described above, there is a merit capable of realizing a higher controllability. すなわち、消去時に、ゲート電極105に負電圧、拡散領域110に正電圧、半導体層101に0Vを印加した際、ゲート電極105〜拡散領域110間に、ゲート電極105〜半導体層101間よりも強い電界がかかることになる。 That is, at the time of erasing, a negative voltage to the gate electrode 105, a positive voltage to the diffusion region 110, when 0V is applied to the semiconductor layer 101, between the gate electrode 105 to the diffusion region 110 is stronger than between the gate electrode 105 to the semiconductor layer 101 so that the electric field is applied. 更にこの時サイドウォールスペーサ下の絶縁膜120と121の膜厚が薄ければ、強い電界と薄い膜厚の相乗効果によってサイドウォールスペーサ部の電荷126をより高速に消去することができる。 In addition the thickness of the insulating film 120 and 121 under the case side wall spacer is thin, it is possible to erase the charge 126 of the side wall spacer portions faster by the strong electric field and a small thickness of the synergistic effect.

これにより、サイドウォールスペーサ部電荷126の消去速度と、ゲート電極105下電荷125の消去速度との差をより大きくできる。 Thus, the erasing speed of the sidewall spacer unit charge 126, the difference between the erase speed of the gate electrode 105 under the charge 125 can be further increased. そのため、ゲート電極105下電荷125のみが残存する中間状態を、安定して高速に作り出すことができる。 Therefore, the intermediate state in which only the lower charge 125 gate electrode 105 remains in a stable manner can be produced at high speed.

第5実施形態 第5実施形態の半導体記憶装置も、概ね第4実施形態にそって作製されるが、図12において、ゲート電極下の第1の絶縁膜102と、サイドウォールスペーサ下部の絶縁膜120と121との材料を異なるものとし、異なるバンドギャップを有する材質とすることを特徴とする。 The semiconductor memory device according to the fifth embodiment The fifth embodiment also, but generally is produced along the fourth embodiment, in FIG. 12, a first insulating film 102 under the gate electrode, the sidewall spacer bottom of the insulating film 120 and the materials 121 different, characterized by a material having different band gaps. 例えば第1の絶縁膜102としてシリコン酸化膜、サイドウォールスペーサ下絶縁膜120と121として、よりバンドギャップの小さいシリコン酸窒化膜を利用する。 For example, the first insulating film 102 as a silicon oxide film, a sidewall spacer under the insulating film 120 and 121, utilizes a smaller silicon oxynitride film band gap. このように、両者の材質を異なるものとし、異なるバンドギャップとすることで、ホットキャリアにとっての電気的障壁高さに差をつけることができる。 Thus, the materials of both different, by a different band gap, it is possible to differentiate the electrical barrier height for the hot carriers.

この方法によっても、第4実施形態で説明したように、ゲート電極下電荷蓄積絶縁膜103中の電荷の消去速度と、サイドウォールスペーサ中電荷蓄積絶縁膜123下部の電荷の消去速度に差をつけることができる。 With this method, as described in the fourth embodiment, attaching the erasing speed of the charge in the gate electrode below the charge storage insulating film 103, the difference in erase speed of the charge of the lower sidewall spacers in the charge storage insulating film 123 be able to. その結果、書込みと消去の中間状態を制御よく作ることができる。 As a result, it is possible to make better control the intermediate state of the write and erase.
なお、第1の絶縁膜102や、絶縁膜120と121は、CVD法等を用いて形成することも可能であり、上記以外の材料の膜を使用してもよい。 Note that, the first insulating film 102, the insulating film 120 and 121, it may also be formed using a CVD method or the like, may be used a film of material other than the above.

また、上述の実施形態とは逆に、サイドウォールスペーサ下絶縁膜120と121よりもゲート電極105下の第1の絶縁膜102の方が、バンドギャップが小さく電気的障壁の低い材質を用いることも可能である。 Moreover, contrary to the embodiment described above, towards the first insulating film 102 below the gate electrode 105 than the sidewall spacers under the insulating film 120 and 121, the use of low material having electrical barrier smaller bandgap it is also possible. しかし、上記第4実施形態で述べたと同様の理由から、サイドウォールスペーサ下部の絶縁膜120と121に、よりバンドギャップの小さい材料を使用した方が、消去時に、ゲート電極105下の電荷125が消去される速度と、サイドウォールスペーサ部の電荷126が消去される速度に大きな差をつけることができる。 However, for the same reason as described in the fourth embodiment, the sidewall spacer bottom of the insulating film 120 and 121, better to use a smaller band gap material, at the time of erasing, charge 125 below the gate electrode 105 and speed to be erased, the charge 126 of the side wall spacer portion can be given a large difference in speed to be erased. このため、サイドウォールスペーサ下部電荷126が消去されゲート電極105下電荷125が残存する中間状態を、より容易に作り出すことができる。 Therefore, the intermediate state sidewall spacers lower charge 126 gate electrode 105 under the charge 125 is erased remains, can be created more easily.

第6実施形態 第6実施形態を、図15(a)及び(b)を用いて説明する。 The sixth embodiment The sixth embodiment is described with reference to FIGS. 15 (a) and 15 (b). 第6実施形態は、半導体記憶装置の電極形成に関するものであり、半導体記憶装置をより高性能化することができる。 Sixth embodiment relates electrode formed of a semiconductor memory device, it is possible to higher performance of the semiconductor memory device.

まず、第1実施形態の説明に従って得られる図1(a)に示す構造に対し、フッ酸系溶液によって拡散領域109、110上及びゲート電極105上の自然酸化膜を極力除去する。 First, with respect to the structure shown in FIG. 1 obtained as described in the first embodiment (a), as much as possible to remove the natural oxide film on the upper diffusion regions 109, 110 and the gate electrode 105 with hydrofluoric acid solution. この後、図15(a)に示すように、上面全面に、高融点金属膜129を堆積する。 Thereafter, as shown in FIG. 15 (a), the entire upper surface, depositing a refractory metal film 129. 高融点金属膜129の材料としては、チタン、コバルト、ニッケル等の金属が挙げられる。 As the material of the refractory metal film 129, titanium, cobalt, and a metal such as nickel. この堆積工程は、スパッタリング法を用いるのが一般的であるが、他にCVD法等を用いてもよく、特に手段は問わない。 This deposition step is to use a sputtering method is generally, other may be by CVD or the like, not particularly means limited. 適当な手段により、10〜50nm程度の膜厚で高融点金属129を堆積する。 By any suitable means, depositing a refractory metal 129 with a film thickness of about 10 to 50 nm.

次に、第1及び第2の2段階熱処理を行う。 Next, the first and second 2-stage heat treatment. まず、第1の熱処理として、400℃〜700℃程度の温度範囲で、10秒〜30秒程度のRTA処理を行う。 As a first heat treatment at a temperature range of about 400 ° C. to 700 ° C., RTA is performed for about 10 seconds to 30 seconds. この第1の熱処理によって、拡散領域109と110上面が高融点金属膜129と接触している部分、及びゲート電極105上面が高融点金属膜129と接触している部分において、シリコンと高融点金属が反応し、高融点金属シリサイド膜が形成される。 By the first heat treatment, in the portion where the portion diffused region 109 and 110 upper surface is in contact with the refractory metal film 129, and the gate electrode 105 upper surface is in contact with the refractory metal film 129, the silicon and the refractory metal There reacted refractory metal silicide film is formed. 一方、上記のような比較的低温の温度では、高融点金属膜129と、シリコン酸化膜等からなる絶縁膜106との反応は抑えられ、高融点金属シリサイド膜は形成されない。 On the other hand, the relatively low temperature as described above, the refractory metal film 129, the reaction between the insulating film 106 made of a silicon oxide film or the like is suppressed, the refractory metal silicide film is not formed. 本明細書では特に図示していないが、素子分離領域上も同じ理由により、高融点金属シリサイド膜は形成されない。 Although not specifically illustrated herein, by the same reason on the isolation region, a refractory metal silicide film is not formed. このため、シリコンが高融点金属と接触している部位のみに選択的に高融点金属シリサイド膜を形成することができる。 Therefore, it is possible silicon to form a selectively refractory metal silicide film only at a portion in contact with the refractory metal.

続いて、硫酸と過酸化水素水との混合溶液によるウェットエッチングによって未反応の高融点金属膜を除去する。 Subsequently, to remove the unreacted refractory metal film by wet etching with a mixed solution of sulfuric acid and hydrogen peroxide. これにより、図15(b)に示すように、拡散領域109と110上に高融点金属シリサイド膜131と132が形成され、ゲート電極105上に高融点金属シリサイド膜130が形成されて、なおかつこれらが互いに電気的に絶縁されている構造を得ることができる。 Thus, as shown in FIG. 15 (b), a refractory metal silicide film 131 and 132 are formed in the diffusion region 109 and 110 on, and the refractory metal silicide film 130 is formed on the gate electrode 105, yet these There can be obtained a structure that is electrically insulated from each other.

この後、第2の熱処理として、800℃〜1000℃程度の温度範囲で、10秒〜30秒程度のRTA処理を行うことにより、高融点金属シリサイド膜130、131及び132の抵抗を更に低下させることができる。 Thereafter, as a second heat treatment at a temperature range of about 800 ° C. to 1000 ° C., by performing the RTA treatment for about 10 seconds to 30 seconds, further reducing the resistance of the refractory metal silicide layer 130, 131 and 132 be able to. 以上の工程により、自己整合的に、ゲート電極105及び拡散領域109と110上に低抵抗な高融点金属シリサイド膜を形成することができる。 Through the above process, a self-aligned manner, it is possible to form a low-resistance refractory metal silicide film on the gate electrode 105 and the diffusion region 109 110 on. これによって、ゲート電極105及び拡散領域109と110のシート抵抗が低下するため、半導体記憶装置の低消費電力化、動作の高速化を実現できる。 Thus, since the sheet resistance of the gate electrode 105 and the diffusion region 109 and 110 is reduced, power consumption of the semiconductor memory device, a high-speed operation can be realized.

なお、本実施形態で説明した手法は、いわゆるサリサイド技術に基づくものであるが、本発明の半導体記憶装置がゲート電極側面部に絶縁体サイドウォールスペーサを有しているが故に、この手法が可能となっている。 Incidentally, the method described in the present embodiment is based on the so-called salicide technique, because although the semiconductor memory device has an insulator sidewall spacers on the gate electrode side portion of the present invention, allows this approach It has become. つまり、ここでは第1実施形態の半導体記憶装置に対して本手法を適用した例を説明したが、上記の他の実施形態に対しても、まったく同じ手法の適用が可能である。 In other words, here is explained an example of applying the present method to a semiconductor memory device of the first embodiment, also for other embodiments above, it is possible to exactly apply the same technique.

本発明の第1実施形態の半導体記憶装置の要部の概略断面図及び書込み動作を説明する概略断面図である。 It is a schematic cross-sectional view illustrating a schematic cross-sectional view and a write operation of a main part of a semiconductor memory device of the first embodiment of the present invention. 本発明の第1実施形態の半導体記憶装置の製造方法を説明する概略断面図である。 It is a schematic sectional view explaining the manufacturing method of the semiconductor memory device of the first embodiment of the present invention. 本発明の第1実施形態の半導体記憶装置の製造方法を説明する概略断面図である。 It is a schematic sectional view explaining the manufacturing method of the semiconductor memory device of the first embodiment of the present invention. 本発明の第1実施形態の半導体記憶装置の製造方法を説明する概略断面図である。 It is a schematic sectional view explaining the manufacturing method of the semiconductor memory device of the first embodiment of the present invention. 本発明の第1実施形態の半導体記憶装置の製造方法を説明する概略断面図である。 It is a schematic sectional view explaining the manufacturing method of the semiconductor memory device of the first embodiment of the present invention. 本発明の第2実施形態の半導体記憶装置の製造方法を説明する概略断面図である。 It is a schematic cross-sectional views illustrating a method of manufacturing a semiconductor memory device according to a second embodiment of the present invention. 本発明の第2実施形態の半導体記憶装置の製造方法を説明する概略断面図である。 It is a schematic cross-sectional views illustrating a method of manufacturing a semiconductor memory device according to a second embodiment of the present invention. 本発明の第3実施形態の半導体記憶装置における、書込み状態と消去状態との中間状態を形成するための動作と、中間状態の読出し動作を説明する概略断面図である。 In the semiconductor memory device of the third embodiment of the present invention, it is a schematic sectional view for explaining the operation and for forming an intermediate state between the erased state and the write state, the read operation of the intermediate state. 本発明の第4実施形態の半導体記憶装置の製造方法を説明する概略断面図である。 It is a schematic sectional view explaining the manufacturing method of the semiconductor memory device of the fourth embodiment of the present invention. 本発明の第4実施形態の半導体記憶装置の製造方法を説明する概略断面図である。 It is a schematic sectional view explaining the manufacturing method of the semiconductor memory device of the fourth embodiment of the present invention. 本発明の第4実施形態の半導体記憶装置の製造方法を説明する概略断面図である。 It is a schematic sectional view explaining the manufacturing method of the semiconductor memory device of the fourth embodiment of the present invention. 本発明の第4実施形態の半導体記憶装置の製造方法を説明する概略断面図である。 It is a schematic sectional view explaining the manufacturing method of the semiconductor memory device of the fourth embodiment of the present invention. 本発明の第4実施形態の半導体記憶装置の書込み状態を説明する概略断面図である。 It is a schematic cross-sectional view illustrating a writing state of the semiconductor memory device of the fourth embodiment of the present invention. 本発明の第4実施形態の半導体記憶装置において、書込み状態と消去状態の中間状態を形成するための動作を説明する概略断面図である。 In the semiconductor memory device of the fourth embodiment of the present invention, it is a schematic sectional view for explaining an operation for forming an intermediate state of the erased state and the write state. 本発明の第6実施形態の半導体記憶装置の製造方法を説明する概略断面図である。 It is a schematic sectional view explaining the manufacturing method of the semiconductor memory device of the sixth embodiment of the present invention. 従来の半導体記憶装置の要部の概略断面図である。 It is a schematic sectional view of a main portion of a conventional semiconductor memory device. 従来の半導体記憶装置の書込み動作を説明する概略断面図である。 It is a schematic cross-sectional view for explaining a write operation of a conventional semiconductor memory device. 従来の半導体記憶装置において、図17の書込み動作によって書込まれた部位を読出すための読出し動作を説明する概略断面図である。 In the conventional semiconductor memory device is a schematic cross-sectional view for explaining a read operation for reading the site that was written by the write operation of FIG. 17. 従来の半導体記憶装置において、図17の書込み動作によって書込まれた部位とは反対側の部位を読出すための読出し動作を説明する概略断面図である。 In the conventional semiconductor memory device is a schematic cross-sectional view for explaining a read operation for reading the site opposite to the site that was written by the write operation of FIG. 17. 従来の半導体記憶装置の消去動作を説明する概略断面図である。 It is a schematic cross-sectional view illustrating an erase operation of a conventional semiconductor memory device. 従来の半導体記憶装置の消去動作を説明するPN接合部のバンド模式図である。 A band schematic diagram of a PN junction illustrating an erase operation of a conventional semiconductor memory device.

符号の説明 DESCRIPTION OF SYMBOLS

101 半導体層 102、202 第1の絶縁膜 103、123、203 電荷蓄積絶縁膜 104、204 第2の絶縁膜 105、205 ゲート電極 106、107 サイドウォールスペーサ 108、208 チャネル領域 109、110、206、207 拡散領域 111、112 オフセット部分 113、211 反転層 114 蓄積電荷 114a ゲート電極端付近下部の蓄積電荷 114b サイドウォールスペーサ下部の蓄積電荷 115、116、209、210 ハロー領域 117、118 ハロー打ち返し領域 119、214 読出し電流 120、121、122、124 絶縁膜 125 電荷蓄積絶縁膜103中の蓄積電荷 126 電荷蓄積絶縁膜123中の蓄積電荷 127 バンド間トンネル電流 128、216 ホットホール 129 高 101 semiconductor layer 102, 202 first insulating film 103,123,203 charge storage insulating film 104, 204 second insulating layer 105, 205 a gate electrode 106, 107 sidewall spacers 108 and 208 channel region 109,110,206, 207 diffusion regions 111 and 112 offset portion 113,211 inversion layer 114 accumulated charge 114a gate electrode end near the lower storage charge 114b sidewall spacers bottom of accumulated charge 115,116,209,210 halo regions 117, 118 halo Uchikaeshi region 119, 214 read current 120,121,122,124 insulating film 125 charge storage insulating film between the accumulated charge 126 in the charge storage insulating film 123 in 103 in the accumulated charge 127 band tunneling current 128,216 hot hole 129 high 融点金属膜 130、131、132 化合物膜 201 半導体基板 212 電子 213、214 読出し電流 215 トンネル電子 217 ホットエレクトロン Melting-point metal film 130, 131, 132 compound film 201 semiconductor substrate 212 electronic 213,214 read current 215 tunneling 217 hot electrons

Claims (16)

  1. 半導体層上に形成された、電荷を局在的に蓄積する機能を有する電荷保持膜と、 It formed on the semiconductor layer, a charge holding film having the function of locally storing charge,
    前記電荷を局在的に蓄積する機能を有する電荷保持膜の一部の上に形成されたゲート電極と、 A gate electrode formed on a portion of the charge holding film having the function of storing the electric charge localized,
    前記ゲート電極の両側の前記上記半導体層に形成された拡散領域とを備え、 And a both sides of the said semiconductor layer which is formed on the diffusion region of the gate electrode,
    前記拡散領域の前記ゲート電極側の端部が、前記ゲート電極直下よりも外側に位置し、 End of the gate electrode side of the diffusion region is positioned outside the right underneath the gate electrode,
    前記電荷を局在的に蓄積する機能を有する電荷保持膜が、少なくとも前記拡散領域の前記ゲート電極側の端部上にまで延在していることを特徴とする半導体記憶装置。 The semiconductor memory device charge holding film having the function of storing the electric charge localized, characterized in that it extends to at least on the end portion of the gate electrode side diffusion region.
  2. 前記半導体層が、第1導電型のウェル領域を備え、前記拡散領域が前記ウェル領域内に位置し、かつ第2導電型である請求項1に記載の半導体記憶装置。 The semiconductor layer includes a well region of a first conductivity type, the positioned diffusion region said well region, and a semiconductor memory device according to claim 1 which is a second conductivity type.
  3. 前記電荷を局在的に蓄積する機能を有する電荷保持膜が、少なくともその一部において、半導体層側より順に、第1の絶縁膜、電荷蓄積機能を有する絶縁体、及び第2の絶縁膜からなる構造を有する請求項1に記載の半導体記憶装置。 Charge holding film having the function of storing the electric charge localized are at least in part, in order from the semiconductor layer side, the first insulating film, an insulator having a charge accumulation function, and the second insulating film the semiconductor memory device according to claim 1 having made structure.
  4. 前記第1の絶縁膜が、前記ゲート電極直下と、前記ゲート電極の端部から前記拡散領域側とで、互いに異なる膜厚を有する請求項3に記載の半導体記憶装置。 It said first insulating film, wherein a directly under the gate electrode, between the diffusion region side from an end portion of the gate electrode, the semiconductor memory device according to claim 3 having different thicknesses from each other.
  5. 前記第1の絶縁膜が、前記ゲート電極直下より、前記ゲート電極の端部から前記拡散領域側の方が薄い膜厚を有する請求項4に記載の半導体記憶装置。 Said first insulating film, said directly below the gate electrode, the semiconductor memory device according to an end portion of the gate electrode to claim 4 having a film thickness thinner the diffusion region side.
  6. 前記第1の絶縁膜が、前記ゲート電極直下と、前記ゲート電極の端部から前記拡散領域側とで、互いに異なるバンドギャップを有する請求項3に記載の半導体記憶装置。 It said first insulating film, wherein a directly under the gate electrode, between the diffusion region side from an end portion of the gate electrode, the semiconductor memory device according to claim 3 having different band gaps from each other.
  7. 前記第1の絶縁膜が、前記ゲート電極直下より、前記ゲート電極の端部から前記拡散領域側の方が小さいバンドギャップを有する請求項6に記載の半導体記憶装置。 It said first insulating film, directly below the gate electrode, the semiconductor memory device according to claim 6 having a band gap smaller the diffusion region side from an end portion of the gate electrode.
  8. 前記電荷を局在的に蓄積する機能を有する電荷保持膜が、前記ゲート電極直下に位置する第1の電荷を局在的に蓄積する機能を有する電荷保持膜と、前記ゲート電極の端部から前記拡散領域側に延在する第2の電荷を局在的に蓄積する機能を有する電荷保持膜とからなる請求項1に記載の半導体記憶装置。 Charge holding film having the function of storing the electric charge localized includes a charge holding film having a function of storing a first charge positioned in the gate electrode directly beneath the localized, from the end of the gate electrode the semiconductor memory device according to claim 1 comprising a charge holding film having a function of storing a second charge extending the diffusion region side localized.
  9. 前記ゲート電極、前記拡散領域、又は前記ゲート電極及び前記拡散領域が、それらの上面の少なくとも一部に、高融点金属の化合物膜を有する請求項1に記載の半導体記憶装置。 The gate electrode, the diffusion region or the gate electrode and the diffusion region is, at least a portion of their upper surface, the semiconductor memory device according to claim 1 having a compound film of a refractory metal.
  10. 前記拡散領域のゲート電極の端部が、前記電荷を局在的に蓄積する機能を有する電荷保持膜と0nmより大きい幅でオーバーラップしている請求項1に記載の半導体記憶装置。 The end of the gate electrode of the diffusion region, the semiconductor memory device according to claim 1 which overlaps with the charge holding film and 0nm larger width has a function localized accumulate the charge.
  11. 請求項1に記載の半導体記憶装置の製造方法であって、 A method of manufacturing a semiconductor memory device according to claim 1,
    前記電荷を局在的に蓄積する機能を有する電荷保持膜を形成する工程と、前記電荷を局在的に蓄積する機能を有する電荷保持膜上に導電体膜を堆積する工程と、リソグラフィ及びエッチングによって前記導電体膜を加工することでゲート電極を形成する工程と、 Forming a charge holding film having the function of storing the electric charge localized, depositing a conductive film on the charge holding film having the function of storing the electric charge localized, lithography and etching forming a gate electrode by processing the conductive film by,
    前記ゲート電極の側面に絶縁体からなるサイドウォールスペーサを形成する工程と、 Forming a sidewall spacer made of an insulating material on the side surfaces of the gate electrode,
    不純物注入及びアニールを行って前記拡散領域を形成する工程とを有することを特徴とする半導体記憶装置の製造方法。 Method of manufacturing a semiconductor memory device characterized by a step of forming said diffusion region by performing impurity implantation and annealing.
  12. 前記サイドウォールスペーサが、前記ゲート電極の表面の熱酸化により形成される請求項11に記載の半導体記憶装置の製造方法。 The sidewall spacers, the method of manufacturing a semiconductor memory device according to claim 11, which is formed by thermal oxidation of the surface of the gate electrode.
  13. 前記サイドウォールスペーサが、 The sidewall spacer,
    前記電荷を局在的に蓄積する機能を有する電荷保持膜及び前記ゲート電極を覆うサイドウォールスペーサ形成材料膜を堆積する工程と、 Depositing a charge holding film and the sidewall spacer forming material film covering the gate electrode has a function of accumulating the electric charge localized,
    異方性エッチング法により前記材料膜をエッチバックする工程とを経ることで形成される請求項11に記載の半導体記憶装置の製造方法。 The method of manufacturing a semiconductor memory device according to claim 11, which is formed by passing through the step of etching back the material film by anisotropic etching.
  14. 請求項8に記載の半導体記憶装置の製造方法であって、 A method of manufacturing a semiconductor memory device according to claim 8,
    前記第1の電荷を局在的に蓄積する機能を有する電荷保持膜形成用の材料膜を形成する工程と、前記第1の材料膜上に導電体膜を堆積する工程と、リソグラフィ及びエッチングによって前記導電体膜を加工することでゲート電極を形成する工程と、 Forming a material film for charge holding film formed having a function of storing the first charge localized manner, depositing a conductive film on said first material film by lithography and etching forming a gate electrode by processing the conductive film,
    前記ゲート電極直下以外の前記第1の材料膜を除去することで第1の電荷を局在的に蓄積する機能を有する電荷保持膜を形成する工程と、 Forming a charge holding film having the function of the first charge localized accumulate by removing the first material layer other than directly below the gate electrode,
    少なくとも前記ゲート電極側面を覆うように第2の電荷を局在的に蓄積する機能を有する電荷保持膜形成用の材料膜を形成する工程と、 Forming a material film for charge holding film formed having at least the function of the second charge to cover the gate electrode side localized accumulate,
    異方性エッチング法を用いて、前記第2の材料膜をエッチバックすることで第2の電荷を局在的に蓄積する機能を有する電荷保持膜を形成する工程と、 Using anisotropic etching, forming a charge holding film having the function of the second charge localized accumulate by etching back the second material layer,
    不純物注入及びアニールを行って前記拡散領域を形成する工程とを有することを特徴とする半導体記憶装置の製造方法。 Method of manufacturing a semiconductor memory device characterized by a step of forming said diffusion region by performing impurity implantation and annealing.
  15. 前記拡散領域を形成する工程後、 After the step of forming the diffusion region,
    高融点金属を上記拡散領域上面の少なくとも一部を覆うように堆積する工程と、 Depositing a refractory metal so as to cover at least a part of the diffusion region top surface,
    熱処理によって、前記拡散領域表面の半導体と前記高融点金属とを反応させることで高融点金属の化合物膜を形成する工程と、 By heat treatment, to form a compound film of a high melting point metal by the reaction of the refractory metal with the semiconductor of the diffusion region surface,
    未反応の高融点金属を除去する工程とを有する請求項11に記載の半導体記憶装置の製造方法。 The method of manufacturing a semiconductor memory device according to claim 11 and a step of removing unreacted refractory metal.
  16. 請求項1に記載の半導体記憶装置の動作方法であって、 A method of operating a semiconductor memory device according to claim 1,
    前記半導体層の電位に対して、前記ゲート電極の電位と前記拡散領域の電位とが互いに逆のバイアスとなるように電圧印加を行うことで、前記電荷を局在的に蓄積する機能を有する電荷保持膜中の電荷の一部のみを消去することを特徴とする半導体記憶装置の動作方法。 With respect to the potential of the semiconductor layer, said that the potential of said diffused region of the gate electrode a voltage is applied so that the reverse bias to each other, the charge having a function of storing the electric charge localized method of operating a semiconductor memory device characterized by erasing only a portion of the charge in the holding film.
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