JP2004342881A - Semiconductor memory, semiconductor device, ic card, portable electronic apparatus, and method for manufacturing semiconductor memory - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、半導体記憶装置および半導体装置およびICカードおよび携帯電子機器および半導体記憶装置の製造方法に関わり、特に電気的に書込み消去可能な不揮発性半導体装置およびその製造方法に好適に利用できるものである。
【0002】
【従来の技術】
従来、半導体記憶装置としては、電気的に書込み消去可能なメモリ素子としてフラッシュメモリがある(例えば、非特許文献1参照)。このフラッシュメモリの素子の構造断面図を図33に示す。上記フラッシュメモリの素子は、図33に示すように、半導体基板1501上に第1酸化膜1504を介してポリシリコンからなる浮遊ゲート1506を有し、浮遊ゲート1506の上に第2酸化膜1505を介してポリシリコンからなる制御ゲート1507を有し、半導体基板1501表面には一対のソース/ドレイン拡散領域1502,1503が配置された構造を有する。上記制御ゲート1507は、フラッシュメモリにおける電界効果トランジスタ(FET)のゲート電極の働きを担っている。また、制御ゲート1507と半導体基板1501との間に、第1酸化膜1504、浮遊ゲート1506および第2酸化膜1505を配置している。つまり、フラッシュメモリは、FETのゲート絶縁膜部分に電荷保持部であるメモリ膜(浮遊ゲート)を配置することによって、当該FETのしきい値電圧をメモリ膜に蓄積された電荷量に応じて変化させる機能を有するメモリ素子である。
【0003】
【非特許文献1】
舛岡富士雄編,「フラッシュメモリ技術ハンドブック」,株式会社サイエンスフォーラム,1993年8月15日,P55−58
【0004】
【発明が解決しようとする課題】
上記構造のフラッシュメモリには、所謂過消去という問題がある。つまり、通常フラッシュメモリにおける消去動作は、浮遊ゲートに蓄積された電子を引き抜くこと(または正孔を注入すること)によりフラッシュメモリにおけるFETのしきい値電圧を低下させるものであるが、この消去が過剰に行われることにより、ゲート電極(つまり制御ゲート)下の浮遊ゲートに保持された電荷の影響により当該FETがオンしてソース/ドレイン拡散領域間に電流が流れる。この現象は、FETとしてのゲート電極である制御ゲートと、メモリとしてのメモリ膜である浮遊ゲートが積み重ねられているという構造の特徴から、浮遊ゲートの保持電荷のみによって、FETがオンするため生じるものである。
【0005】
それにより、メモリセルアレイ読出し動作時に非選択メモリセルからのリーク電流により、選択メモリセルの電流が抽出できなくなるといった読出し不良が発生する。
【0006】
上記非特許文献1に記載の製造方法の不揮発性メモリの場合、ソース/ドレイン拡散層へのコンタクトを形成するため、SiO2膜をコンタクト形状にエッチングする工程にて、ソース/ドレイン拡散層の表面を荒らしてしまったり、エッチング過多により深くエッチングしてしまったりすることによって、コンタクトの不良や、ソース/ドレイン拡散層とSi基板との短絡が発生することがあった。
【0007】
また、他のセルのソース/ドレイン拡散層同士の接続を、延在するソース/ドレイン拡散層により行う所謂拡散層配線を用いた場合、セル間の配線の寄生容量および抵抗が大きくなり、動作速度が遅くなるという問題点があるため、実際には拡散層配線と平行して走る上部配線と数セルごとにコンタクトをとっている。そのため、ソース/ドレイン拡散領域と上層部との接続を行うコンタクトは不可欠であり、上記同様の課題を有する。
【0008】
そこで、この発明の目的は、過消去による読出し不良を防止でき、簡単な構成でコンタクトとゲート電極を接近させて微細化することにより動作速度を向上できる信頼性の高い半導体記憶装置および半導体装置およびICカードおよび携帯電子機器および半導体記憶装置の製造方法を提供することにある。
【0009】
【課題を解決するための手段】
上記課題を解決するため、第1の発明の半導体記憶装置は、
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
少なくとも上記半導体基板の上記ゲート電極の下側領域に配置されたチャネル形成領域と、
上記半導体基板の上記チャネル形成領域の両側に配置され、上記チャネル形成領域と逆導電型を有する一対のソース/ドレイン拡散領域と、
少なくとも上記ゲート電極の上方に形成された層間絶縁膜と、
上記ゲート電極の上方および側方を覆うように形成され、かつ、上記層間絶縁膜の側方に形成された電荷を保持する機能を有する絶縁体からなる被覆膜と、
上記ゲート電極の側方に上記被覆膜を介して形成され、上記ソース/ドレイン拡散領域と電気的に接続されたコンタクトとを有し、
上記被覆膜は、上記層間絶縁膜のエッチング時のエッチング停止材料として機能するような上記層間絶縁膜に対する選択比を有する材料からなることを特徴としている。
【0010】
上記第1の発明の半導体記憶装置によれば、電荷保持部が電界効果トランジスタのゲート絶縁膜の機能を担う部分ではなく、電荷保持部がゲート電極の側方に形成されるため、従来技術にみられた過消去およびそれに関する読出し不良の問題が解消される。
【0011】
また、上記被覆膜でゲート電極とコンタクト材料を分離できると共に、被覆膜は通常の層間絶縁膜とは異なる材料を自由に選ぶことができるため、絶縁性能を向上しつつリーク電流量を減少させたり、低誘電率材料を用いて寄生容量を低下させたりできる。したがって、よりコンタクトとゲート電極を接近させることが可能となり、素子の微細化が可能となる。
【0012】
また、上記層間絶縁膜のエッチングを上記被覆膜により停止できる。つまり、上記被覆膜でエッチングをストップすることにより、半導体基板をエッチングしてしまうことに起因コンタクト不良や、ソース/ドレイン拡散領域と半導体基板の短絡を抑制することができ、信頼性の高い半導体記憶装置を提供できる。
【0013】
また、上記被覆膜のみにより、電荷保持機能と上記エッチングをストップする機能の2つの機能を有することができるので、工程の簡略化が可能になり、製造コストの低い半導体記憶装置を提供できる。
【0014】
また、ゲート電極の上方および側方に絶縁膜からなる被覆膜が形成されているため、コンタクトの形成位置を設計する際の目合わせずれの余裕を従来のように大きくとる必要が無いので、素子の占有面積を小さくすることができ、製造コストを削減することができる。
【0015】
また、第2の発明の半導体記憶装置は、
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
少なくとも上記半導体基板の上記ゲート電極の下側領域に配置されたチャネル形成領域と、
上記半導体基板の上記チャネル形成領域の両側に配置され、上記チャネル形成領域と逆導電型を有する一対のソース/ドレイン拡散領域と、
上記ゲート電極の上部に形成された絶縁体からなる第3の被覆膜と、
少なくとも上記ゲート電極の側方および上記第3の被覆膜の側方に形成された電荷を保持する機能を有する絶縁体からなる第1の被覆膜と、
少なくとも上記第3の被覆膜の上方に形成された層間絶縁膜と、
上記ゲート電極の側方に上記第1の被覆膜を介して形成され、上記ソース/ドレイン拡散領域と電気的に接続されたコンタクトとを有し、
上記第1の被覆膜は、上記層間絶縁膜のエッチング時のエッチング停止材料として機能するような上記層間絶縁膜に対する選択比を有する材料からなることを特徴としている。
【0016】
上記第2の発明の半導体記憶装置によれば、上記電荷保持部が電界効果トランジスタのゲート絶縁膜の機能を担う部分ではなく、電荷保持部がゲート電極の側方に形成されるため、従来技術にみられた過消去およびそれに関する読出し不良の問題が解消される。
【0017】
また、上記被覆膜でゲート電極とコンタクト材料を分離できると共に、第1の被覆膜は通常の層間絶縁膜とは異なる材料を自由に選ぶことができるため、絶縁性能を向上しつつリーク電流量を減少させたり、低誘電率材料を用いて寄生容量を低下させたりできる。したがって、よりコンタクトとゲート電極を接近させることが可能となり、素子の微細化が可能となる。
【0018】
また、上記層間絶縁膜のエッチングを第1の被覆膜により停止できる。つまり、第1の被覆膜でエッチングをストップすることにより、半導体基板をエッチングしてしまうことに起因するコンタクト不良や、ソース/ドレイン拡散領域と半導体基板の短絡を抑制することができ、信頼性の高い半導体記憶装置を提供できる。
【0019】
また、上記第1の被覆膜のみにより、電荷保持機能と上記エッチングをストップする機能の2つの機能を有することができるので、工程の簡略化が可能になり、製造コストの低い半導体記憶装置を提供できる。
【0020】
また、ゲート電極の上方および側方に絶縁膜からなる第1,第3の被覆膜が形成されているため、コンタクトの形成位置を設計する際の目合わせずれの余裕を従来のように大きくとる必要が無いので、素子の占有面積を小さくすることができ、製造コストを削減することができる。
【0021】
また、第3の発明の半導体記憶装置は、
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
少なくとも上記半導体基板の上記ゲート電極の下側領域に配置されたチャネル形成領域と、
上記半導体基板の上記チャネル形成領域の両側に配置され、上記チャネル形成領域と逆導電型を有する一対のソース/ドレイン拡散領域と、
上記ゲート電極の両側に形成され、電荷を保持する機能を有する材料からなる電荷保持部および上記電荷保持部に保持された電荷の散逸を防止する機能を有する散逸防止絶縁体からなるメモリ機能体と、
少なくとも上記ゲート電極の上方に形成された層間絶縁膜と、
上記ゲート電極および上記メモリ機能体を覆うように形成され、かつ、上記層間絶縁膜の側方に形成された絶縁体からなる被覆膜と、
上記ゲート電極の側方に上記被覆膜を介して形成され、上記ソース/ドレイン拡散領域に電気的に接続されたコンタクトとを有し、
上記被覆膜は、上記層間絶縁膜のエッチング時のエッチング停止材料として機能するような上記層間絶縁膜に対する選択比を有する材料からなることを特徴としている。
【0022】
上記第3の発明の半導体記憶装置によれば、上記メモリ機能体が電界効果トランジスタのゲート絶縁膜部ではなく、ゲート電極の側方に形成されるため、従来技術にみられた過消去およびそれに関する読出し不良の問題が解消される。
【0023】
また、被覆膜でゲート電極とコンタクト材料およびメモリ機能体とコンタクト材料を分離できると共に、被覆膜は通常の層間絶縁膜とは異なる材料を自由に選ぶことができるため、絶縁性能を向上しつつリーク電流量を減少させたり、低誘電率材料を用いて寄生容量を低下させたりできる。したがって、よりコンタクトとゲート電極を接近させることが可能となり、素子の微細化が可能となる。
【0024】
さらに、電荷を保持する機能を有する電荷保持部に保持されている電荷は、電荷の散逸を防止する機能を有する散逸防止絶縁体により、散逸が抑制され、保持特性の良好な半導体記憶装置が提供できる。
【0025】
さらに、上記被覆膜によりメモリ機能体の保持電荷の散逸を抑制することができるため、さらに保持特性が良好で信頼性の高い半導体記憶装置が提供できる。
【0026】
また、ゲート電極の上方および側方に絶縁膜からなる被覆膜が形成されているため、コンタクトの形成位置を設計する際の目合わせずれの余裕を従来のように大きくとる必要が無いので、素子の占有面積を小さくすることができ、製造コストを削減することができる。
【0027】
また、一実施形態の半導体記憶装置は、上記第1〜第3の発明のいずれかの半導体記憶装置において、上記ソース/ドレイン拡散領域は、上記ゲート電極に対してチャネル方向に間隔をあけて配置されていることを特徴としている。
【0028】
上記実施形態の半導体記憶装置によれば、上記第1,第2の発明の半導体記憶装置の効果を有することはもとより、ソース/ドレイン拡散領域がゲート電極下に配置されていない、つまり被覆膜下方にオフセット領域が残されているので、被覆膜における電荷保持部の余剰電子の有無によって反転層が消失または形成され、その結果、大きなヒステリシス(閾値の変化)が得られ、良好な書込み/消去特性を有した半導体記憶装置が提供される。
【0029】
さらに、オフセット領域において発生したホットキャリアによる書込み/消去が可能なので、2ビット動作が可能な半導体記憶装置が提供される。
【0030】
上記実施形態の半導体記憶装置によれば、上記3の発明の半導体記憶装置の効果を有することはもとより、ソース/ドレイン拡散領域がゲート電極下に配置されていない、つまり被覆膜下方にオフセット領域が残されているので、メモリ機能体における電荷保持部の余剰電子の有無によって反転層が消失または形成され、その結果、大きなヒステリシス(閾値の変化)が得られ、良好な書込み/消去特性を有した半導体記憶装置が提供される。
【0031】
さらに、オフセット領域において発生したホットキャリアによる書込み/消去が可能なので、2ビット動作が可能な半導体記憶装置が提供される。
【0032】
また、一実施形態の半導体記憶装置は、上記第1〜第3の発明のいずれかの半導体記憶装置において、上記半導体基板および上記ゲート電極がシリコンからなり、上記ゲート絶縁膜と上記被覆膜および上記層間絶縁膜がシリコン化合物からなり、上記被覆膜のシリコン化合物は、シリコン窒化膜であることを特徴としている。
【0033】
上記実施形態の半導体記憶装置によれば、半導体基板、ゲート電極、ゲート絶縁膜、被覆膜および層間絶縁膜は、現在半導体装置の材料としてよく用いられているシリコンまたはシリコン化合物からなり、従来の半導体製造プロセスと非常に親和性の高い半導体プロセスを構築できるので、製造コストが低い半導体記憶装置を提供できる。
【0034】
また、上記被覆膜がシリコン窒化膜からなるので、従来の半導体製造プロセスでは層間絶縁膜や素子分離領域はシリコン酸化膜でできており、その場合被覆膜と層間絶縁膜や素子分離領域とは大きなエッチング選択比を得られるため、従来の半導体製造プロセスと非常に親和性の高いプロセスを構築でき、コンタクト不良およびソース/ドレイン拡散領域と半導体基板の短絡を抑制することができるので、製造コストが低い半導体記憶装置を提供できる。さらに、上記窒化膜は1×1012cm−2程度の電荷トラップを有することができ、良好な書込み/消去特性を有した半導体記憶装置を提供できる。
【0035】
また、一実施形態の半導体記憶装置は、上記第3の発明の半導体記憶装置において、上記メモリ機能体は、上記ゲート電極の両側に形成された上記散逸防止絶縁体としての第1の絶縁体と、上記第1の絶縁体の側壁部に形成された上記電荷保持部としての窒化膜と、上記窒化膜の側壁部に形成された側壁絶縁体とを有することを特徴としている。
【0036】
上記実施形態の半導体記憶装置によれば、上記窒化膜により電荷を良好に保持することができ、窒化膜を第1の絶縁体と側壁絶縁体とで狭持することにより、電荷の散逸を効果的に抑制でき、メモリの保持特性を劣化させる絶縁膜のリークが発生した場合でも、第1の絶縁膜に保持されたすべての電荷はリークせず、絶縁膜リーク部近傍の窒化膜に保持されていた電荷がリークするのみに留まる。よって、保持特性が良く、極めて長期信頼性の高い半導体記憶装置が提供される。また、さらに、上記窒化膜は1×1012cm−2程度の電荷トラップを有することができ、良好な書込み/消去特性を有した半導体記憶装置を提供できる。
【0037】
また、一実施形態の半導体記憶装置は、上記第3の発明の半導体記憶装置において、上記メモリ機能体は、上記ゲート電極の両側に形成された上記散逸防止絶縁体としての第1の絶縁体と、上記第1の絶縁体の側壁部に形成され、上記電荷保持部としての複数の微粒子を含む側壁絶縁体とを有することを特徴としている。
【0038】
上記実施形態の半導体記憶装置によれば、上記複数の微粒子で電荷を保持する構造つまり電荷を保持する機能を有する領域を微粒子のような微小領域に細分化した構造を用いたことにより、メモリの保持特性を劣化させる絶縁膜のリークが発生した場合でも、複数の微粒子に保持されたすべての電荷がリークせず、絶縁膜リーク部近傍の微粒子(シリコンドット)に保持されていた電荷がリークするのみに留まる。よって、保持特性が良く、極めて長期信頼性の高い半導体記憶装置が提供される。また、1例としては、電荷を保持する機能を有する材料からなる領域をクーロンブロッケード効果を生じる大きさのナノドット状に形成することもできる。よって、クーロンブロッケード効果により極めてメモリ効果が向上する。
【0039】
また、一実施形態の半導体記憶装置は、上記第3の発明の半導体記憶装置において、上記メモリ機能体は、上記ゲート電極の両側に形成された上記散逸防止絶縁体としての第1の絶縁体と、上記第1の絶縁体の側壁部に形成された上記電荷保持部と、上記第1の絶縁体との間に上記電荷保持部を挟むように形成された上記散逸防止絶縁体としての側壁絶縁体とを有し、上記電荷保持部は、上記メモリ機能体より幅が狭いことを特徴としている。
【0040】
上記実施形態の半導体記憶装置によれば、書込みによって注入する電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなり、誤消去を防止できる。
【0041】
さらに、注入される電荷の量は変わらず電荷を保持する電荷保持部の体積を小さくすることにより、単位体積当たりの電荷の量を増加させることができるので、効率的に電子の書込み/消去を行うことができ、書込み/消去スピードが早い半導体記憶装置が提供される。
【0042】
さらに、電荷保持部の側壁が側壁絶縁体に覆われているため、ソース/ドレイン拡散領域へのコンタクト工程の際に、電荷保持部とコンタクトが短絡するのを防止できる。よって、設計時のコンタクトとメモリ機能体の目合わせずれマージンが小さくて良いので、微細化が可能になる。よって、コストが抑えられた半導体記憶装置が提供される。
【0043】
また、一実施形態の半導体記憶装置は、上記第3の発明の半導体記憶装置において、上記メモリ機能体は、上記ゲート電極の両側に形成された上記散逸防止絶縁体としての第1の絶縁体と、上記第1の絶縁体の側壁部に形成された上記電荷保持部と、上記電荷保持部を覆うように形成された上記散逸防止絶縁体としての側壁絶縁体とを有し、上記電荷保持部は、上記メモリ機能体より幅が狭く、かつ、上記メモリ機能体より高さが低く、上記第1の絶縁体に接して上記側壁絶縁体に覆われているていることを特徴としている。
【0044】
上記実施形態の半導体記憶装置によれば、上記メモリ機能体より幅が狭く、かつ、上記メモリ機能体より高さが低くなるように縮小された電荷保持部を有することによって、書込みによって注入する電子はよりチャネル近傍の狭い領域に限定されるので、消去によって電子を除去し易くなり、誤消去を防止できる。
【0045】
さらに、注入される電荷の量は変わらず電荷を保持する電荷保持部の体積を小さくすることにより、単位体積当たりの電荷の量を増加させることができるので、効率的に電子の書込み/消去を行うことができ、書込み/消去スピードが早い半導体記憶装置が提供される。
【0046】
さらに、上記電荷保持部が完全に側壁絶縁体に覆われているため、ゲート電極へのコンタクト工程の際に、電荷保持部とコンタクトが短絡するのを完全に防止できる。よって、設計コンタクトマージンがさらに小さくて良いので、占有面積の縮小化がなされる。よって、製造コストが抑えられた半導体記憶装置が提供される。
【0047】
また、一実施形態の半導体記憶装置は、上記第3の発明の半導体記憶装置において、上記メモリ機能体は、上記ゲート電極の両側に形成された上記電荷保持部としての複数の微粒子を内部に包含する側壁絶縁体と、上記側壁絶縁体と上記ゲート電極との間および上記側壁絶縁体と上記半導体基板との間に配置された導体または半導体からなる膜と、上記導体または半導体からなる膜と上記ゲート電極との間および上記導体または半導体からなる膜と上記半導体基板との間に配置された上記散逸防止絶縁体としての第1の絶縁体とを有することを特徴としている。
【0048】
上記実施形態の半導体記憶装置によれば、上記半導体基板と複数の微粒子との間に、導体または半導体からなる膜を設けることにより、上記ゲート電極の両側に形成された上記電荷保持部としての微粒子の位置や大きさのバラツキによる、電界効果トランジスタのしきい値電圧や駆動電流に与えるバラツキを抑制することができる。よって、誤読み出しの抑制された信頼性の高い半導体記憶装置を提供できる。
【0049】
さらに、半導体記憶装置の一実施形態として、上記第1の絶縁膜および上記側壁絶縁体はシリコン酸化膜若しくはシリコン酸窒化膜からなり、上記電荷保持部はポリシリコンからなり、微粒子はシリコンからなることを特徴としている。
【0050】
上記実施形態の半導体記憶装置によれば、上記電荷保持部がポリシリコンからなるため、電荷注入量を制御することができ、それによる多値化が可能となり、1ビット当たりの製造コストが削減できる。さらに、微粒子もシリコンからなるので、LSI(大規模集積回路)プロセスではごく標準的に用いられる材料であるため、製造コストが削減できる。
【0051】
さらに、半導体記憶装置の一実施形態として、上記電荷保持部はシリコン窒化膜からなることを特徴としている。
【0052】
上記実施形態の半導体記憶装置によれば、上記電荷保持部がシリコン窒化膜よりなり、かつ、側壁絶縁体をシリコン酸化膜若しくはシリコン酸窒化膜で形成することによって、電荷をトラップする準位が1×1012cm−2程度存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が抑制されるため保持特性が良好であり、さらに、LSIプロセスではごく標準的に用いられる材料であるため、製造コストが低くなる。
【0053】
また、第4の発明の半導体記憶装置は、上記第1〜第3の発明のいずれかの半導体記憶装置において、互いに隣接する半導体記憶素子のソース/ドレイン拡散領域間を電気的に分断するように配置された素子分離領域を有することを特徴としている。
【0054】
上記構成の半導体記憶装置によれば、従来は、コンタクト孔をあけるためのエッチングにおいて同時に素子分離領域をエッチングしない様に、充分なコンタクトと素子分離領域の目合わせずれ余裕を持った設計で素子を製造していたが、当発明によれば、例えば被覆膜として窒化膜を用いることができ、素子分離領域として主に酸化膜を用いることにより、充分な素子分離領域とコンタクトの目合わせずれ余裕を持たずに設計できるので、占有面積が小さく製造コストの削減できる半導体記憶装置を提供できる。
【0055】
さらに、上記半導体記憶装置の一実施形態として、上記第1乃至第3のいずれかの発明に記載の半導体記憶装置において、上記半導体基板および上記ゲート電極がシリコンからできており、上記ゲート絶縁膜、上記被覆膜および上記層間絶縁膜がシリコン化合物からできており、被覆膜がシリコン窒化膜よりなり、素子分離領域は主に酸化膜からなることを特徴としている。
【0056】
従来は、コンタクト孔をあけるためのエッチングにおいて同時に素子分離領域をエッチングしない様に、充分なコンタクトと素子分離領域の目合わせずれ余裕を持った設計で素子を製造していたが、上記実施形態の半導体記憶装置によれば、充分な素子分離領域とコンタクトの目合わせずれ余裕を持たずに設計できるので、占有面積が小さく製造コストの削減できた半導体記憶装置を提供できる。
【0057】
また、第5の発明の半導体装置は、
第1〜第3の発明のいずれか1つの半導体記憶装置を有するメモリ領域および半導体スイッチング素子を有する論理回路領域が半導体基板上に配置された半導体装置であって、
上記半導体記憶装置と上記半導体スイッチング素子はそれぞれ、ゲート電極と、そのゲート電極の両側に相当する半導体基板表面に形成された一対のソース/ドレイン拡散領域を有する電界効果トランジスタであり、
上記半導体スイッチング素子は、上記第1〜第3の発明のいずれか1つの半導体記憶装置の構造に加えて、上記半導体基板表面において上記ソース/ドレイン拡散領域の少なくとも1部が上記ゲート電極下に配置されるように延在していることを特徴としている。
【0058】
上記構成の半導体装置によれば、ソース/ドレイン拡散領域がゲート電極端部よりオフセットしていない半導体スイッチング素子と、オフセットしている半導体記憶装置が同一基板内に混載することが可能となり、メモリ効果の良好な不揮発性の半導体記憶装置と電流駆動能力の高い半導体スイッチング素子が混載できる。
【0059】
また、上記半導体記憶装置および半導体スイッチング素子ともにメモリ機能体を形成した場合は、両者の作製プロセスに大幅な差がないため、半導体スイッチング素子からなる論理回路等と半導体記憶装置からなる不揮発性の半導体記憶回路との混載が容易に可能な半導体装置を提供できる。
【0060】
また、従来のフラッシュメモリは、電荷保持部がゲート電極下部にあるので、ゲート絶縁膜が厚膜化した電界効果トランジスタとしての能力しかなかったが、本発明の不揮発性の半導体記憶装置は、電荷保持部がゲート電極の側方にあるためゲート絶縁膜と独立して形成できるので、最先端のMOSFET製造プロセスを容易に適用可能な半導体記憶装置、並びに、それを混載した半導体装置を提供できる。
【0061】
さらに、上記複数の半導体スイッチング素子より論理回路領域が構成され、上記複数の半導体記憶装置によりメモリ領域が構成されているため、上記効果を有し、同一基板上に容易に混載された論理回路領域とメモリ領域を有する半導体装置を実現することができる。
【0062】
さらに、上記半導体装置の一実施形態として、上記第5の発明の半導体装置において、上記半導体記憶装置により不揮発性メモリ部が構成されていることを特徴としている。
【0063】
上記実施形態の半導体装置によれば、上記半導体スイッチング素子により論理回路部が構成され、上記半導体記憶装置により不揮発性メモリ部が構成されているため、上記第5の発明の半導体装置の効果を有する論理回路部と、上記第1〜第3の発明の半導体記憶装置の効果を有する不揮発性メモリ部を上記同一半導体基板上に容易に混載された半導体装置を実現することができる。
【0064】
さらに、上記半導体装置の一実施形態として、上記第5の発明の半導体装置において、上記メモリ領域に供給される電源電圧より低い電源電圧で駆動する上記論理回路領域を有することを特徴としている。
【0065】
上記実施形態の半導体装置によれば、例えば、不揮発性メモリ部には高電源電圧の供給ができるため、書込み/消去速度を格段に向上させることができる。さらに、論理回路部には低電源電圧の供給ができるため、ゲート絶縁膜の破壊等による、トランジスタ特性の劣化を抑制することができ、さらに低消費電力化が達成される。よって、同一基板上に容易に混載された信頼性の高い論理回路部と書込み/消去速度が格段に速い不揮発性メモリ部を有する半導体装置を実現することができる。
【0066】
さらに、上記半導体装置の一実施形態として、上記第5の発明の半導体装置において、上記半導体記憶装置により、さらにスタティック・ランダム・アクセス・メモリが構成されることを特徴としている。
【0067】
上記実施形態の半導体装置によれば、上記半導体記憶装置により論理回路部およびスタティック・ランダム・アクセス・メモリが構成され、上記半導体記憶装置により不揮発性メモリ部が構成されているため、上記第1〜第3の発明のいずれかの効果を有し、同一基板上に容易に混載された論理回路部およびスタティック・ランダム・アクセス・メモリと不揮発性メモリ部を有する半導体装置を実現することができる。さらに、スタティック・ランダム・アクセス・メモリを高速動作メモリ一時記憶メモリとして混載することにより、半導体装置のさらなる機能の向上を達成することができる。
【0068】
また、第6の発明のICカードは、上記第1〜第3の発明のいずれかの発明の半導体記憶装置または上記第5の発明の半導体装置を備えたことを特徴としている。
【0069】
上記第6の発明のICカードによれば、第1〜第3の発明または第5の発明と同様の効果を有するICカードを提供することができる。例えば、ICカードは不揮発性メモリとその周辺回路部、論理回路部およびSRAM部等を容易に混載し低コスト化できた半導体装置を有する。それゆえ、コスト削減できるICカードが提供できる。
【0070】
また、第7の発明の携帯電子機器は、上記第1〜第3の発明のいずれかの発明の半導体記憶装置または上記第5の発明の半導体装置を備えたことを特徴としている。
【0071】
上記第7の発明の携帯電子機器によれば、第1〜第3の発明または第5の発明と同様の効果を有する携帯電子機器を提供することができる。例えば、携帯電話は不揮発性メモリとその周辺回路部、論理回路部およびSRAM部等を容易に混載し低コスト化できた半導体装置を有する。それゆえ、コストを削減できる携帯電子機器が提供できる。
【0072】
また、第8の発明の半導体記憶装置の製造方法は、
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記ゲート電極を形成した後、上記半導体基板および上記ゲート電極を覆うように、電荷を保持する機能を有する絶縁体からなる第1の被覆膜を形成する工程と、
上記第1の被覆膜の上方に層間絶縁膜を形成する工程と、
上記第1の被覆膜をエッチング停止材料として上記層間絶縁膜に異方性選択エッチングを施してコンタクト孔を形成する工程と、
上記コンタクト孔に露出している上記第1の被覆膜を除去して、上記ゲート電極の側壁および上面の一部を露出させる工程と、
上記第1の被覆膜を除去した後、少なくとも上記コンタクト孔に新たに露出した上記ゲート電極の側壁および上面に、電荷を保持する機能を有する絶縁体からなる第2の被覆膜を形成する工程とを有することを特徴としている。
【0073】
上記第8の発明の半導体記憶装置の製造方法によれば、上記層間絶縁膜のエッチングは上記被覆膜に対する選択比の高いエッチング条件で行い、被覆膜でエッチングをストップすることにより、半導体基板をエッチングしてしまうことに起因するコンタクト不良や、ソース/ドレイン拡散領域と半導体基板の短絡を抑制することができ、信頼性の高い半導体記憶装置を提供できる。また、上記被覆膜のみにより、メモリ機能と上記エッチングをストップする機能の2つの機能を有することができるので、工程の簡略化が可能になり、製造コストの低い半導体記憶装置を提供できる。
【0074】
また、第9の発明の半導体記憶装置の製造方法は、
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記ゲート電極を形成した後、上記半導体基板および上記ゲート電極を覆うように、電荷を保持する機能を有する絶縁体からなる第1の被覆膜を形成する工程と、
上記第1の被覆膜の上方に層間絶縁膜を形成する工程と、
上記第1の被覆膜をエッチング停止材料として上記層間絶縁膜に異方性選択エッチングを施してコンタクト孔を形成する工程と、
上記コンタクト孔に露出している上記第1の被覆膜に異方性選択エッチングバックを施して、上記ゲート電極の側面に側壁形状を残しつつ上記ゲート電極の上面の一部および上記半導体基板を露出させる工程と、
上記半導体基板を露出させた後、少なくとも上記コンタクト孔に新たに露出した上記ゲート電極の上面に第2の被覆膜を形成する工程とを有することを特徴としている。
【0075】
上記第9の発明の半導体記憶装置の製造方法によれば、上記層間絶縁膜のエッチングは上記被覆膜に対する選択比の高いエッチング条件で行い、被覆膜でエッチングをストップすることにより、半導体基板をエッチングしてしまうことに起因するコンタクト不良や、ソース/ドレイン拡散領域と半導体基板の短絡を抑制することができ、信頼性の高い半導体記憶装置を提供できる。また、上記被覆膜のみにより、メモリ機能と上記エッチングをストップする機能の2つの機能を有することができるので、工程の簡略化が可能になり、製造コストの低い半導体記憶装置を提供できる。
【0076】
また、第10の発明の半導体記憶装置の製造方法は、
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記ゲート電極の上方に第3の被覆膜を形成する工程と、
上記第3の被覆膜を形成した後、上記半導体基板および上記ゲート電極および上記第3の被覆膜を覆うように、電荷を保持する機能を有する絶縁体からなる第1の被覆膜を形成する工程と、
上記第1の被覆膜の上方に層間絶縁膜を形成する工程と、
上記第1の被覆膜をエッチング停止材料として上記層間絶縁膜に異方性選択エッチングを施してコンタクト孔を形成する工程と、
上記コンタクト孔に露出している上記第1の被覆膜に異方性選択エッチングバックを施して、上記ゲート電極の側面に側壁形状を残しつつ上記半導体基板を露出させる工程とを有することを特徴としている。
【0077】
上記第10の発明の半導体記憶装置の製造方法によれば、上記層間絶縁膜のエッチングは上記第1の被覆膜に対する選択比の高いエッチング条件で行い、第1の被覆膜でエッチングをストップすることにより、半導体基板をエッチングしてしまうことに起因するコンタクト不良や、ソース/ドレイン拡散領域と半導体基板の短絡を抑制することができ、信頼性の高い半導体記憶装置を提供できる。また、上記第1の被覆膜のみにより、メモリ機能と上記エッチングをストップする機能の2つの機能を有することができるので、工程の簡略化が可能になり、製造コストの低い半導体記憶装置を提供できる。
【0078】
また、一実施形態の半導体記憶装置の製造方法は、上記第8〜第10の発明のいずれか1つの半導体記憶装置の製造方法において、上記第1の被覆膜を形成した後に、不純物注入を行って自己整合的にソース/ドレイン拡散領域を、上記ゲート電極に対してチャネル方向に間隔をあけて形成する工程を有することを特徴としている。
【0079】
上記実施形態の半導体装置の製造方法によれば、上記ソース/ドレイン拡散領域はゲート電極下に配置されていない、つまり被覆膜の下方にオフセット領域が残されているので、被覆膜における電荷保持部の余剰電子の有無によって反転層が消失または形成され、その結果、大きなヒステリシス(閾値の変化)が得られ、良好な書込み/消去特性を有した半導体記憶装置が提供される。
【0080】
さらに、オフセット領域において発生したホットキャリアによる書込み/消去が可能なので、2ビット動作が可能な半導体記憶装置が提供される。
【0081】
また、第11の発明の半導体記憶装置の製造方法は、
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記ゲート電極を形成した後に、上記ゲート電極の側壁に、電荷を保持する機能を有する材料からなる電荷保持部およびその電荷保持部に保持された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体を形成する工程と、
上記メモリ機能体を形成した後、上記半導体基板および上記ゲート電極および上記メモリ機能体を覆うように第1の被覆膜を形成する工程と、
上記第1の被覆膜の上方に層間絶縁膜を形成する工程と、
上記第1の被覆膜をエッチング停止材料として上記層間絶縁膜に異方性選択エッチングを施してコンタクト孔を形成する工程と、
上記コンタクト孔に露出している上記第1の被覆膜を除去して、上記メモリ機能体の側壁および上面の一部を露出させる工程と、
上記第1の被覆膜を除去する工程の後、上記コンタクト孔に新たに露出した上記メモリ機能体の側壁および上面に第2の被覆膜を形成する工程とを有することを特徴としている。
【0082】
上記第11の発明の半導体装置の製造方法によれば、上記第8の発明と同様に、コンタクト不良や、ソース/ドレイン拡散領域と半導体基板の短絡を抑制することができ、信頼性の高い半導体記憶装置を提供できる。
【0083】
さらに、電荷を保持する機能を有する電荷保持部に保持されている電荷は、電荷の散逸を防止する機能を有する散逸防止絶縁体により散逸が抑制され、保持特性の良好な半導体記憶装置が提供できる。また、書換え動作時に注入された電荷のゲート電極や他のノードへの散逸が抑制されるので、電荷注入効率が高くなり、より高速な動作が可能となる。さらに、メモリ機能体とゲート電極を第1,第2の被覆膜が覆っているため、ゲート電極の不純物の空乏化の原因となる不純物外方拡散を抑制し、歩留まりが良くなる。さらに、第1,第2の被覆膜においてメモリ機能体の保持電荷の散逸を抑制することができるため、さらに保持特性が良好で信頼性の高い半導体記憶装置が提供できる。
【0084】
また、第12の発明の半導体記憶装置の製造方法は、
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記ゲート電極を形成した後に、上記ゲート電極の側壁に、電荷を保持する機能を有する材料からなる電荷保持部およびその電荷保持部に保持された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体を形成する工程と、
上記メモリ機能体を形成した後、上記半導体基板および上記ゲート電極および上記メモリ機能体を覆うように第1の被覆膜を形成する工程と、
上記第1の被覆膜の上方に層間絶縁膜を形成する工程と、
上記第1の被覆膜をエッチング停止材料として上記層間絶縁膜に異方性選択エッチングを施してコンタクト孔を形成する工程と、
上記コンタクト孔に露出している上記第1の被覆膜に異方性選択エッチングバックを施して、上記ゲート電極の側面に側壁形状を残しつつ上記ゲート電極の上面の一部および上記半導体基板を露出させる工程と、
上記半導体基板を露出させた後、少なくとも上記コンタクト孔に新たに露出した上記ゲート電極の上面に第2の被覆膜を形成する工程とを有することを特徴としている。
【0085】
上記第12の発明の半導体装置の製造方法によれば、上記第9の発明と同様に、コンタクト不良や、ソース/ドレイン拡散領域と半導体基板の短絡を抑制することができ、信頼性の高い半導体記憶装置を提供できる。
【0086】
さらに、電荷を保持する機能を有する電荷保持部に保持されている電荷は、電荷の散逸を防止する機能を有する散逸防止絶縁体により散逸が抑制され、保持特性の良好な半導体記憶装置が提供できる。また、書換え動作時に注入された電荷のゲート電極や他のノードへの散逸が抑制されるので、電荷注入効率が高くなり、より高速な動作が可能となる。さらに、メモリ機能体とゲート電極を第1,第2の被覆膜が覆っているため、ゲート電極の不純物の空乏化の原因となる不純物外方拡散を抑制し、歩留まりが良くなる。さらに、第1,第2の被覆膜においてメモリ機能体の保持電荷の散逸を抑制することができるため、さらに保持特性が良好で信頼性の高い半導体記憶装置が提供できる。
【0087】
また、第13の発明の半導体記憶装置の製造方法は、
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記ゲート電極を形成した後に、上記ゲート電極の側壁に、電荷を保持する機能を有する材料からなる電荷保持部およびその電荷保持部に保持された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体を形成する工程と、
上記メモリ機能体を形成した後に、上記ゲート電極の上方に第3の被覆膜を形成する工程と、
上記半導体基板および上記ゲート電極および上記第3の被覆膜および上記メモリ機能体を覆うように第1の被覆膜を形成する工程と、
上記第1の被覆膜の上方に層間絶縁膜を形成する工程と、
上記第1の被覆膜をエッチング停止材料として上記層間絶縁膜に異方性選択エッチングを施してコンタクト孔を形成する工程と、
上記コンタクト孔に露出している上記第1の被覆膜に異方性選択エッチングバックを施して、上記ゲート電極の側面に側壁形状を残しつつ上記半導体基板を露出させる工程とを有することを特徴としている。
【0088】
上記第13の発明の半導体装置の製造方法によれば、上記第10の発明と同様に、コンタクト不良や、ソース/ドレイン拡散領域と半導体基板の短絡を抑制することができ、信頼性の高い半導体記憶装置を提供できる。
【0089】
さらに、電荷を保持する機能を有する電荷保持部に保持されている電荷は、電荷の散逸を防止する機能を有する散逸防止絶縁体により散逸が抑制され、保持特性の良好な半導体記憶装置が提供できる。また、書換え動作時に注入された電荷のゲート電極や他のノードへの散逸が抑制されるので、電荷注入効率が高くなり、より高速な動作が可能となる。さらに、メモリ機能体とゲート電極を第1,第3の被覆膜が覆っているため、ゲート電極の不純物の空乏化の原因となる不純物外方拡散を抑制し、歩留まりが良くなる。さらに、第1,第3の被覆膜においてメモリ機能体の保持電荷の散逸を抑制することができるため、さらに保持特性が良好で信頼性の高い半導体記憶装置が提供できる。
【0090】
さらに、半導体記憶装置の製造方法の一実施形態として、
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記ゲート電極側壁に電荷を保持する機能を有する絶縁体、半導体または導電体、並びに、電荷の散逸を防止する機能を有する散逸防止絶縁体からなるメモリ機能体を形成する工程と、
不純物注入を行ない、自己整合的にソース/ドレイン拡散領域を上記ゲート電極に対してチャネル方向に間隔をあけて形成する工程と、
上記半導体基板上方並びに上記ゲート電極上方並びに上記メモリ機能体を介してゲート電極の側方に被覆膜を形成する工程と、
上記被覆膜上方に層間絶縁膜を形成する工程と、
上記層間絶縁膜に異方性選択エッチングを用いてコンタクト孔を形成する工程と、
上記コンタクト孔下方にある上記被覆膜を除去する工程を有することを特徴としている。
【0091】
上記実施形態の半導体装置の製造方法によれば、コンタクト不良、および、ソース/ドレイン拡散領域と半導体基板の短絡を抑制することができ、信頼性の高い半導体記憶装置を提供できる。
【0092】
さらに、電荷を保持する機能を有する絶縁体,半導体または導電体に保持されている電荷は、電荷の散逸を防止する機能を有する散逸防止絶縁体により散逸が抑制され、保持特性の良好な半導体記憶装置が提供できる。また、書換え動作時に注入された電荷のゲート電極や他のノードへの散逸が抑制されるので、電荷注入効率が高くなり、より高速な動作が可能となる。さらに、メモリ機能体とゲート電極を被覆膜が覆っているため、ゲート電極の不純物の空乏化の原因となる不純物外方拡散を抑制し、歩留まりが良くなる。さらに、被覆膜においてメモリ機能体の保持電荷の散逸を抑制することができるため、さらに保持特性が良好で信頼性の高い半導体記憶装置が提供できる。さらに、ソース/ドレイン拡散領域はゲート電極下には配置されていない、つまりメモリ機能体下方にオフセット領域が残されているので、メモリ機能体の余剰電子の有無によって反転層が消失または形成され、その結果、大きなヒステリシス(閾値の変化)が得られ、良好な書込み/消去特性を有した半導体記憶装置が提供される。さらに、オフセット領域において発生したホットキャリアによる書込み/消去が可能なので、2ビット動作が可能な半導体記憶装置が提供される。
【0093】
また、一実施形態の半導体記憶装置の製造方法は、上記第8〜第10の発明の半導体記憶装置の製造方法において、
上記被覆膜が窒化膜であることを特徴としている。
【0094】
上記実施形態の半導体記憶装置の製造方法によれば、上記ゲート電極の上方および側方に電荷を保持する機能を持った、絶縁膜である窒化膜からなる第1の被覆膜が形成されているため、コンタクトの形成位置を設計する際の目合わせずれの余裕を従来のように大きくとる必要が無いので、装置の占有面積を小さくすることができ、製造コストを削減することができる。
【0095】
また、当工程における層間絶縁膜のコンタクト孔を形成するエッチングは、被覆膜との選択比の高いエッチング条件で行い、被覆膜でエッチングをストップすることにより、半導体基板をエッチングしてしまうことに起因するコンタクト不良およびソース/ドレイン拡散領域と半導体基板の短絡等の不具合を抑制することができる。また、上記被覆膜のみにより、メモリ機能と上記エッチングをストップする機能の2つの機能を有することができるので、工程の簡略化が可能になり、製造コストの低い半導体記憶装置を提供できる。
【0096】
【発明の実施の形態】
以下、この発明の半導体記憶装置および半導体装置およびICカードおよび携帯電子機器および半導体記憶装置の製造方法を図示の実施の形態により詳細に説明する。なお、以下の図面の記載において、同一の材料および物質を用いている部分においては、同一の符号を付している場合があり、必ずしも同様の形状を示すものではない。
【0097】
(第1の実施形態)
本発明の第1の実施形態の半導体記憶装置の概要を図1,図2を用いて説明する。
【0098】
図1(a)は、本発明による第1の実施形態の半導体記憶装置の断面構造を示すものである。この半導体記憶装置は、図1(a)に示すように、半導体基板1上にゲート絶縁膜2を介して形成されたゲート電極3(ゲート絶縁膜2とゲート電極3からゲートスタック8はなる)と、少なくとも上記半導体基板1のゲート電極3の下側領域に配置されたチャネル形成領域19と、上記半導体基板1のチャネル形成領域19の両側に配置され、上記チャネル形成領域19と逆導電型を有する一対のソース/ドレイン拡散領域13a,13bと、少なくとも上記ゲート電極3の上方に形成された層間絶縁膜23と、上記ゲート電極3の上方および側方を覆うように形成されており、かつ、上記層間絶縁膜23の側方に形成されている絶縁体からなる第1,第2の被覆膜21,26と、上記第1,第2の被覆膜21,26および上記層間絶縁膜23の側方に形成されたコンタクトホールに埋め込まれたコンタクト材料からなるコンタクト25とを備えている。
【0099】
上記コンタクト25は、上記ソース/ドレイン拡散領域13a,13bに電気的に接続されている。また、上記第1,第2の被覆膜21,26は、電荷を保持する機能を有する絶縁体からなる電荷保持部18a,18bを有すると共に、層間絶縁膜23をエッチングする際のエッチング停止材料となる。この第1,第2の被覆膜21,26としては、配線と電極を電気的に分離できるように絶縁膜を用いるのが望ましい。
【0100】
また、第1,第2の被覆膜21,26の材料は、層間絶縁膜23にコンタクト孔を開けるエッチングにおけるエッチングストッパーとして機能するように、層間絶縁膜23の異方性選択エッチングにおいて被覆膜21,26対するエッチング選択比が大きい条件となる物質を用いることが望ましい。1例としては、層間絶縁膜23の材料はよくシリコン酸化膜が用いられているので、第1,第2の被覆膜21,26の材料としてシリコン窒化膜を用いると良い。
【0101】
また、第1,第2の被覆膜21,26の材料は、第1,第2の被覆膜21,26にコンタクトを開ける際に素子分離領域をエッチングしない様に、素子分離領域の材料または素子分離領域埋め込み材料以外で、第1,第2の被覆膜21,26の異方性選択エッチングにおいて素子分離領域に対するエッチング選択比が大きい条件となる物質を用いるとよい。1例として、素子分離領域の材料または素子分離領域埋め込み材料はよくシリコン酸化膜が用いられているので、第1,第2の被覆膜の材料としてはシリコン窒化膜を用いると良い。
【0102】
この場合、第1,第2の被覆膜21,26は、電荷を保持するトラップ準位を有するシリコン窒化膜である。また、第1,第2の被覆膜21,26におけるゲートスタック8の両側壁部分がそれぞれ実際に電荷を保持する電荷保持部18a,18bとなっている。さらに、当発明の特徴を成す構造として、第1の被覆膜21とその上に形成される層間絶縁膜23との構造がある。この層間絶縁膜23をマスクとして半導体基板1上およびゲートスタック8を覆っていた第1の被覆膜21をエッチングすることにより、図示の第1の被覆膜21の構造が形成されるので、第1の被覆膜21と層間絶縁膜23は被エッチング膜とエッチングマスクの関係となる。また、上記のエッチングはコンタクト25を形成するためのエッチングであり、一旦第1の被覆膜21でエッチングストップされ、さらに第1の被覆膜21をエッチングするという工程を用いているため、ソース/ドレイン拡散領域13a,13bの表面荒れが抑制されることによりコンタクト不良が抑制され、ソース/ドレイン拡散領域13a,13bを深くエッチングしないため、ソース/ドレイン拡散領域13a,13bと半導体基板1との短絡が防止され、さらには、素子分離領域を設けた際に素子分離領域をコンタクトエッチの際にエッチングしてしまうことによるソース/ドレイン拡散領域13a,13bと半導体基板1の短絡も抑制できる。
【0103】
また、第1の被覆膜21と層間絶縁膜23およびゲートスタック8のコンタクト孔に露出する部分に第2の被覆膜26が形成される。さらに第2の被覆膜26の側壁部にコンタクト25が形成されており、ソース/ドレイン拡散領域13a,13bに接し電気的導通を有する。さらに、ゲートスタック8を被覆膜21,26が覆っているため、ゲート電極3の不純物の空乏化の原因となる不純物外方拡散を抑制し、歩留まりが良くなる。
【0104】
ソース/ドレイン拡散領域13a,13bは、それぞれソース領域またはドレイン領域として機能する。上記半導体記憶装置は、オフセット構造を有している。すなわち、両側のソース/ドレイン拡散領域13a,13bは、ゲート電極下領域には達していないため、オフセット領域20,20ができる。
【0105】
以上より、図1(a)に示す半導体記憶装置においては、第1の被覆膜21, 第2の被覆膜26は複数のコンタクトに関する素子占有面積を小さくする機能を有し、コンタクト不良も抑制し、かつ2ビットのメモリ素子における電荷を保持するメモリ機能部としての機能も有しており、これら複数の機能は第1の被覆膜21, 第2の被覆膜26を形成することにより達成されるため、工程の簡略化ができ、製造コストの低い半導体記憶装置を提供できる。
【0106】
図1(a)は、ゲート電極3の片側のみコンタクト25がゲート電極3に近く形成されており、コンタクトホールはゲート電極3の上方に形成されても、第2の被覆膜26を形成するため、実効的にはコンタクト25とゲート電極3は短絡しない。それにより、コンタクト25とゲート電極3の設計上の目合わせずれを大きく取らなくても良く、素子の微細化が可能となる。つまり、実際加工上ゲート電極3とコンタクトホールが重なっても被覆膜の膜厚以下の幅であれば、ゲート電極3は被覆膜によりカバーできるので短絡しない。ただし、この構造ではもう一方のコンタクトホールはゲート電極3側壁部分にかかっていない。この構造によるとコンタクト25のゲート電極3との近さは、片側のみ接近しているため、もう一方のコンタクト25により素子占有面積が増大する。
【0107】
それに対して、図1(b)は、本発明の第1の実施形態の他の半導体記憶装置の断面構造を示すものであり、図1(a)同様の効果を奏し、さらに素子の微細化が可能となる構造である。この半導体記憶装置は、両側が上記構造となっているので、図1(a)に示す構造に比べて素子がより微細化される。
【0108】
以降の実施形態および図説においては、図1(a)または図1(b)どちらかのみ構造を示し説明を行っているが、特に説明がなくても、どちらの構造を用いても良く、図1(b)のように両側のコンタクトホールがゲート電極側壁部分にかかっているような構造を用いた場合は、上記の微細化にとっては有効となるが、それ以外はほとんど同様の効果を有する事は言うまでもない。
【0109】
図1(c)は、本発明の第1の実施形態の他の半導体記憶装置の断面構造を示すものであり、ゲート電極3の上部に第3の被覆膜27が形成されている構造を有しているため、上記図1(a),(b)と同様、コンタクトホールがゲート電極3と加工上重なっても、ゲート電極3とコンタクト25が短絡しない構造となっており、同様の微細化の効果が奏される。また、上記図1(a)と図1(b)の関係と同様、ゲート電極3の両側がコンタクトホールと加工上重なるように形成されても良く、上記同様の効果を示すものである。
【0110】
さらには、図1において、電荷保持部18a,18bは、ナノメートルサイズの量子ドット(ナノドット)が絶縁膜中に散点状に分布する構造を有していてもよく、その場合、同様の効果を奏することができる。例えば、図1に示す半導体記憶装置では、第1の被覆膜21, 第2の被覆膜26はゲートスタック8の側面および上面を覆っているが、実質的に電荷を保持する電荷保持部18a,18bは、ゲート電極3の両側壁部分である。すなわち、これらの領域に電荷を保持する機能もしくは分極を保持する物質が配置されていればよいので、その領域にナノドットが形成されていれば、より保持特性が向上する。
【0111】
図2は、本発明の第1の実施形態の他のもう1つの半導体記憶装置を示すものである。図2において、101は半導体基板、102はゲート絶縁膜、103はゲート電極、108はゲートスタック、113a,113bはソース/ドレイン拡散領域、117は電荷保持部の一例としてのシリコン窒化膜、112は第1の絶縁体、116は側壁絶縁体、119はチャネル形成領域、120はオフセット領域、121は第1の被覆膜、122はゲート電極103下領域、123は層間絶縁膜、125はコンタクト、126は第2の被覆膜である。上記半導体記憶装置が図1の半導体記憶装置と異なるのは、メモリ機能体111a,111bが形成されている点である。メモリ機能体111a,111bは、電荷を保持するトラップ準位を有するシリコン窒化膜117とそれを挟むシリコン酸化膜からなる第1の絶縁体112と側壁絶縁体116とで構成されている。図1(a)〜(c)における電荷保持部18a,18bそれぞれは、図2においてはメモリ機能体111a,111bにおけるシリコン窒化膜117に相当する。
【0112】
よって、図2における電荷保持部であるシリコン窒化膜117は第1の絶縁体112と側壁絶縁体116に挟まれているため、保持された電荷の離散が抑制され、保持特性の良好な半導体記憶装置が提供できる。また、シリコン窒化膜117が第1の絶縁体112と側壁絶縁体116で挟まれた構造とすることにより、書換え動作時に注入された電荷のゲート電極や他のノードへの離散が抑制されるので、電荷注入効率が高くなり、より高速な動作が可能となる。さらに、メモリ機能体111a,111bとゲートスタック108を第1,第2の被覆膜121,126が覆っているため、ゲート電極103の不純物の空乏化の原因となる不純物外方拡散を抑制し、歩留まりが良くなる。さらに、複数のコンタクトに関する素子占有面積を小さくする機能を有し、コンタクト不良も抑制する。これら複数の機能は、第1,第2の被覆膜121,126を形成することで達成されるものであるため、工程の簡略化ができ、製造コストの低い半導体記憶装置を提供できる。
【0113】
なお、図2において、シリコン窒化膜117を導電体(フローティングゲート)や強誘電体で置き換えてもよく、その場合も同様の効果を奏する。
【0114】
第1の絶縁体112と側壁絶縁体116は、ここではシリコン酸化膜を使用しているが、電荷の離散を抑制することができる材料であれば、同様の効果を示す。その場合の材料の例としては、シリコン酸窒化膜等の絶縁膜;酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜;低誘電体膜等が挙げられる。
【0115】
以下に、この半導体記憶装置のさまざまな態様を説明する。
【0116】
この半導体記憶装置は、主として、ゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成されたメモリ機能体(または電荷保持部)と、メモリ機能体(または電荷保持部)の下に少なくとも一部を配置するソース/ドレイン拡散領域と、ゲート電極若しくはゲート電極およびメモリ機能体(または電荷保持部)を覆い、さらには半導体基板の一部を覆うように形成された被覆膜とを有している。
【0117】
この半導体記憶装置は、1つのメモリ機能体(または電荷保持部)に2値またはそれ以上の情報を記憶することにより、4値またはそれ以上の情報を記憶する半導体記憶装置として機能し、また、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能する。しかしながら、この半導体記憶装置は、必ずしも4値またはそれ以上の情報を記憶して機能させる必要はなく、例えば、2値の情報を記憶して機能させてもよい。
【0118】
また、この半導体記憶装置は、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとして機能することができる。
【0119】
また、半導体基板とゲート電極をシリコンからなる材料より形成すると良い。その場合、半導体基板とゲート電極は、現在半導体装置の材料としてよく用いられているシリコンからなるので、従来の半導体製造プロセスと非常に親和性の高い半導体プロセスを構築できるので、製造コストが低い半導体記憶装置を提供できる。
【0120】
本発明の半導体装置を構成する場合、半導体記憶装置は、半導体基板上、または半導体基板内に形成されたチャネル形成領域と同導電型のウェル領域上に形成されることが好ましい。
【0121】
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、GaAs、InGaAs、ZnSe、GaN等の化合物半導体による基板が挙げられる。また、表面に半導体層を有するものとして、SOI(Silicon on Insulator;シリコン・オン・インシュレータ)基板または多層SOI基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板または表面にシリコン層が形成されたSOI基板等が好ましい。半導体基板または半導体層は、内部を流れる電流量に多少が生ずるが、単結晶(例えば、エピタキシャル成長による)、多結晶またはアモルファスのいずれであってもよい。
【0122】
このような半導体基板または半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わされて、シングルまたはマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、LOCOS(局所酸化)膜、トレンチ酸化膜、STI(Shallow Trench Isolation;浅い溝分離法)膜等種々の素子分離膜により形成することができる。半導体基板は、P型またはN型の導電型を有していてもよく、半導体基板には、少なくとも1つの第1導電型(P型またはN型)のウェル領域が形成されていることが好ましい。半導体基板およびウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体基板としてSOI基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。このように、半導体基板および表面半導体層に形成されるウェル領域やボディ領域は、ソース/ドレイン拡散領域の不純物の導電型と逆導電型をなすものであり、適切な不純物濃度に調整されているものである。つまり、一方のソース/ドレイン拡散領域から他方のソース/ドレイン拡散領域にリークする電流をウェル領域やボディ領域を形成することにより低減することができる。それによって、SOI基板を用いた場合に問題となる基板浮遊効果を低減することも可能となる。
【0123】
また、ゲート絶縁膜または絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜;酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜または積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、1nm〜20nm程度、好ましく1nm〜6nm程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく(幅広)で形成されていてもよい。構造とプロセスに依存し、幅広であればメモリ機能体の下の絶縁膜を兼ねることができ、工程を簡略化できる。
【0124】
また、ゲート電極または電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状または下端部に凹部を有した形状で形成されている。なお、単一のゲート電極とは、単層または多層の導電膜によって分離されることなく、一体形状として形成されているゲート電極を意味する。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン:銅、アルミニウム等の金属:タングステン、チタン、タンタル等の高融点金属:高融点金属とのシリサイド等の単層膜または積層膜等が挙げられる。ゲート電極の膜厚は、例えば50nm〜400nm程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル形成領域が形成されている。このチャネル形成領域は、ゲート電極下のみならず、ゲート電極端のゲート長方向外側を含む領域下に形成されていることが好ましい(オフセット構造)。このように、ゲート電極で覆われていないチャネル形成領域が存在する場合には、そのチャネル形成領域は、ゲート絶縁膜または後述する電荷保持部で覆われていることが好ましい。
【0125】
さらに、メモリ機能体は、少なくとも、電荷を保持するか、電荷を蓄え・保持する機能を有するか、電荷をトラップするかまたは電荷分極状態を保持する機能を有する膜若しくは領域を含んで構成される。これらの機能を果たすものとしては、シリコン窒化物;シリコン;リン、ボロン等の不純物を含むシリケートガラス;シリコンカーバイド;アルミナ;ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体;酸化亜鉛;強誘電体;金属等が挙げられる。メモリ機能体は、例えば、シリコン窒化膜を含む絶縁体膜;導電膜もしくは半導体層を内部に含む絶縁体膜;導電体もしくは半導体ドットを1つ以上含む絶縁体膜;電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層または積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するために大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、LSIプロセスではごく標準的に用いられる材料であるため、好ましい。
【0126】
また、シリコン窒化膜などの電荷保持機能を有する絶縁膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。さらには、複数の半導体記憶装置を配列する場合、素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。また、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、素子の微細化が容易となる。
【0127】
さらに、記憶保持に関する信頼性を高めるためには、電荷を保持する機能を有する絶縁膜は、必ずしも膜状である必要はなく、電荷を保持する機能を有する絶縁体が絶縁膜に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に分散していることが好ましい。
【0128】
また、導電膜もしくは半導体層を内部に含む絶縁体膜をメモリ機能体として用いることにより、導電体もしくは半導体中への電荷の注入量を自由に制御できるため、多値化しやすい効果がある。
【0129】
さらに、導電体もしくは半導体ドットを1つ以上含む絶縁体膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込み・消去が行いやすくなり、低消費電力化の効果がある。
【0130】
また、メモリ機能体として、電界により分極方向が変化するPZT(チタン酸ジルコン酸鉛)、PLZT(ランタン・ドープジルコン酸チタン酸鉛)等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。したがって、メモリ機能を有する膜外から電荷が供給さ、電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込み・消去ができる効果がある。
【0131】
また、メモリ機能体は、電荷を逃げにくくする領域または電荷を逃げにくくする機能を有する膜をさらに含むことが好ましい。電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【0132】
メモリ機能体に含まれる電荷保持部は、直接または絶縁膜を介してゲート電極の両側に形成されており、また、直接、ゲート絶縁膜または絶縁膜を介して半導体基板(ウェル領域、ボディ領域またはソース/ドレイン領域もしくは拡散領域)上に配置している。ゲート電極の両側の電荷保持部は、直接または絶縁膜を介してゲート電極の側壁の全てまたは一部を覆うように形成されていることが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、半導体記憶素子の微細化が容易となる。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接または絶縁膜を介して凹部を完全にまたは凹部の一部を埋め込むように形成されていてもよい。ゲート電極は、メモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、素子の微細化が容易となる。また、このような単純な配置を有する半導体記憶装置は製造が容易であり、歩留まりを向上することができる。
【0133】
電荷保持部として導電膜を用いる場合には、電荷保持部が半導体基板(ウェル領域、ボディ領域またはソース/ドレイン領域もしくは拡散領域)またはゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【0134】
ソース/ドレイン拡散領域は、半導体基板またはウェル領域と逆導電型の拡散領域として、メモリ機能体のゲート電極と反対の側のそれぞれに配置されている。ソース/ドレイン拡散領域と半導体基板またはウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率よく発生し、より低電圧で高速な動作が可能となるからである。ソース/ドレイン拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてSOI基板を用いる場合には、ソース/ドレイン拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【0135】
ソース/ドレイン拡散領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持部下のオフセット領域の反転しやすさが、メモリ機能体に保持された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。あまりオフセットしすぎると、ソース・ドレイン間の駆動電流が著しく小さくなるため、ゲート長方向に対する電荷保持部の厚さよりもオフセット量つまり、ゲート長方向における一方のゲート電極端から近い方のソース・ドレイン領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持部の少なくとも一部が、拡散領域であるソース/ドレイン拡散領域の一部とオーバーラップしていることである。本発明の半導体記憶装置の本質は、メモリ機能体の側壁部にのみ存在するゲート電極とソース/ドレイン拡散領域の電圧差によりメモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【0136】
また、ソース/ドレイン拡散領域は、ゲート電極の端部に対してオフセットされていることにより、メモリ機能体への電子の注入および正孔の注入が効率的に行われ、書込み,消去速度の速い半導体記憶装置を形成できる。
【0137】
ソース/ドレイン拡散領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成されたソース/ドレイン拡散領域に、このソース/ドレイン拡散領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体基板に比べて非常に大きいために、半導体基板内におけるソース/ドレイン拡散領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、このソース/ドレイン拡散領域の一部は、ゲート電極とともに、電荷保持部の少なくとも一部を挟持するように配置することが好ましい。
【0138】
また、被覆膜は、シリコン窒化膜よりなり、層間絶縁膜にコンタクトホールを形成する際のコンタクトエッチングのストッパーとして働く。よって、半導体基板を深くエッチングすることに起因するソース/ドレイン拡散領域と半導体基板との短絡を防ぎ、さらに半導体基板表面荒れを抑制することによって、ソース/ドレイン拡散領域と上部配線とのコンタクト不良を抑制し、さらに、ソース/ドレイン拡散領域へのコンタクトとゲート電極との短絡を防止し、それにより短絡等を避けるための目合わせずれマージンを考慮する必要ないので、大幅な占有面積の縮小化が可能で、低コストな半導体記憶装置を提供できる。
【0139】
この半導体記憶装置は、ゲート絶縁膜上に形成された単一のゲート電極、一方のソース/ドレイン拡散領域、もう一方のソース/ドレイン拡散領域および半導体基板を4個の端子として、この4個の端子のそれぞれに所定の電位を与えることにより、書込み、消去、読出しの各動作を行う。具体的な動作原理および動作電圧の例は後述する。本発明の半導体記憶装置をアレイ状に配置してメモリセルアレイを構成した場合、単一の制御ゲートで各メモリセルを制御できるので、ワード線の本数を少なくすることができる。
【0140】
さらに、本発明のメモリ機能体(または電荷保持部)は、ゲート絶縁膜とは独立して形成されている。したがって、メモリ機能体(または電荷保持部)が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とは分離されている。よって、トランジスタ動作を最適にするためのゲート絶縁膜の薄膜化等の設計方針と、メモリ機能を最適化するためのメモリ機能体の材料等の設計方針は、それぞれ独立に決定できるので、良好なトランジスタ動作特性を維持しつつ、良好なメモリ機能を容易に達成することができる。
【0141】
本発明の半導体記憶装置は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層または積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極または電極を形成した後、
・電荷保持部、電荷保持部/絶縁膜、絶縁膜/電荷保持部、絶縁膜/電荷保持部/絶縁膜等の電荷保持部を含む単層膜または積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法
・絶縁膜または電荷保持部を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに電荷保持部または絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法
・粒子状の電荷保持材料を分散させた絶縁膜材料をゲート電極を含む半導体基板上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法
・ゲート電極を形成した後、上記単層膜または積層膜を形成し、マスクを用いてパターニングする方法
などが挙げられる。
【0142】
また、ゲート電極または電極を形成する前に、電荷保持部、電荷保持部/絶縁膜、絶縁膜/電荷保持部、絶縁膜/電荷保持部/絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【0143】
本発明の半導体記憶装置を配列してメモリセルアレイを構成した場合の半導体記憶装置の最良の形態は、例えば、
(i) 複数の半導体記憶装置のゲート電極が一体となってワード線の機能を有する、
(ii) 上記ワード線の両側にはメモリ機能体が形成されている、
(iii) メモリ機能体内で電荷を保持するのは絶縁体(特にシリコン窒化膜)である、
(iv) メモリ機能体はONO(Oxide Nitride Oxide)膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略並行な表面を有している、
(v) メモリ機能体中のシリコン窒化膜はワード線およびチャネル領域とシリコン酸化膜で隔てられている、
(vi) メモリ機能体内のシリコン窒化膜と拡散層とがオーバーラップしている、
(vii) ゲート絶縁膜の表面と略並行な表面を有するシリコン窒化膜とチャネル領域または半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、
(viii) 1個の半導体記憶装置の書込みおよび消去動作は単一のワード線により行う、
(ix) メモリ機能体の上には書込みおよび消去動作を補助する機能を有する電極(ワード線)がない、
(x) メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、
という要件を満たすものである。上記要件を全て満たす場合が最良の形態となるが、無論、必ずしも上記要件を全て満たす必要はない。
【0144】
上記要件を複数満たす場合、特に好ましい組み合わせが存在する。例えば、(iii)メモリ機能体内で電荷を保持するのが絶縁体(特にシリコン窒化膜)であり、(ix)メモリ機能体の上には書込みおよび消去動作を補助する機能を有する電極(ワード線)がなく、(vi)メモリ機能体内の絶縁膜(シリコン窒化膜)と拡散層とがオーバーラップしているという場合である。メモリ機能体内で電荷を保持しているのが絶縁体であり、かつ、メモリ機能体の上には書込みおよび消去動作を補助する機能を有する電極がない場合には、メモリ機能体内の絶縁膜(シリコン窒化膜)と拡散層とがオーバーラップしている場合にのみ、書込み動作が良好に行われることを発見した。すなわち、要件(iii)および(ix)を満たす場合は、要件(vi)を満たすことが特に好ましい。一方、メモリ機能体内で電荷を保持するのが導電体であり、またはメモリ機能体の上には書込みおよび消去動作を補助する機能を有する電極がある場合は、メモリ機能体内の絶縁膜と拡散層がオーバーラップしていない場合でも、書込み動作を行うことができた。
【0145】
しかしながら、メモリ機能体内で電荷を保持するのが導電体ではなく絶縁体であり、またはメモリ機能体の上には書込みおよび消去動作を補助する機能を有する電極がない場合には、以下のような非常に大きな効果を得ることができる。すなわち、コンタクトプラグをよりメモリ機能体と接近して配置することができ、または素子間の距離が接近して複数のメモリ機能体が干渉しても記憶情報を保持できるので、素子の微細化が容易となる。また、素子構造が単純であるから工程数が減少し、歩留まりを向上し、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができる。さらには、5V以下という低電圧により書込みおよび消去動作が行われることを確認した。以上より、要件(iii)、(ix)および(vi)を満たすことが特に好ましいのである。
【0146】
本発明の半導体記憶装置は、ICカード、携帯電子機器等に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
【0147】
以下、本発明を図示し詳細に説明する。本発明が、以下の実施の形態に限定されないことは言うまでもない。つまり、以下の実施の形態では、Nチャネル型素子をメモリとした場合について述べているが、Pチャネル型素子をメモリとして用いてもよい。この場合は、不純物の導電型を全て逆にすれば良い。
【0148】
また、以下の図面は模式的なものであり、厚みと平面寸法の関係、各層や各部の厚みや大きさの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや大きさの寸法は、以下の説明を斟酌して判断すべきものである。また図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【0149】
本発明の半導体記憶装置は、2ビット(4値)の情報を記憶することが可能であり、以下に図1(a)〜(c)に示す半導体記憶装置の各動作原理について説明する。
【0150】
次に、上記半導体記憶装置の書込み動作原理を説明する。
【0151】
ここで、書込みとは、半導体記憶装置がNチャネル型である場合には電荷保持部に電子を注入することを指すこととする。以後、半導体記憶装置はNチャネル型であるとして説明する。
【0152】
図1において、第2の電荷保持部18bに電子を注入する(書込む)ためには、第1のソース/ドレイン拡散領域13a(N型の導電型を有する)をソース電極に、第2のソース/ドレイン拡散領域13b(N型の導電型を有する)をドレイン電極とする。例えば、第1のソース/ドレイン拡散領域13aおよび半導体基板1に0V、第2のソース/ドレイン拡散領域13bに+5V、ゲート電極3に+2Vを印加すればよい。このような電圧条件によれば、反転層が、第1のソース/ドレイン拡散領域13a(ソース電極)から伸びるが、第2のソース/ドレイン拡散領域13b(ドレイン電極)に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第2のソース/ドレイン拡散領域13b(ドレイン電極)まで高電界により加速され、いわゆるホットエレクトロン(高エネルギーの伝導電子)となる。このホットエレクトロンが第2の電荷保持部18bに注入されることにより書込みが行われる。なお、第1の電荷保持部18a近傍では、ホットエレクトロンが発生しないため、書込みは行われない。
【0153】
このようにして、第2の電荷保持部18bに電子を注入して、書込みを行うことができる。
【0154】
一方、第1の電荷保持部18aに電子を注入する(書込む)ためには、第2のソース/ドレイン拡散領域13bをソース電極に、第1のソース/ドレイン拡散領域13aをドレイン電極とする。例えば、第2のソース/ドレイン拡散領域13bおよび半導体基板1に0V、第1のソース/ドレイン拡散領域13aに+5V、ゲート電極3に+2Vを印加すればよい。このように、第2の電荷保持部18bに電子を注入する場合とは、ソース/ドレイン領域を入れ替えることにより、第1の電荷保持部18aに電子を注入して、書込みを行うことができる。
【0155】
次に、上記半導体記憶装置の消去動作原理を説明する。
【0156】
第1の電荷保持部18aに記憶された情報を消去する第1の方法では、第1のソース/ドレイン拡散領域13aに正電圧(例えば、+6V)を印加し、半導体基板1に正電圧に0Vを印加して、第1のソース/ドレイン拡散領域13aと半導体基板1とのPN接合に逆バイアスをかけ、さらにゲート電極3に負電圧(例えば、−5V)を印加すればよい。このとき、上記PN接合のうちゲート電極3付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりPN接合の半導体基板1側にホットホール(高エネルギーの正孔)が発生する。このホットホールが負の電位をもつゲート電極3方向に引きこまれ、その結果、第1の電荷保持部18aにホール注入が行われる。このようにして、第1の電荷保持部18aの消去が行われる。このとき第2のソース/ドレイン拡散領域13bには0Vを印加すればよい。
【0157】
上記第2の電荷保持部18bに記憶された情報を消去する場合は、上記消去において第1のソース/ドレイン拡散領域13aと第2のソース/ドレイン拡散領域13bの電位を入れ替えればよい。
【0158】
第1の電荷保持部18aに記憶された情報を消去する第2の方法では、第1のソース/ドレイン拡散領域13aに正電圧(例えば、+5V)を印加し、第2のソース/ドレイン拡散領域13bに0V、ゲート電極3に負電圧(例えば、−4V)を印加し、半導体基板1に正電圧(例えば、+0.8V)を印加すればよい。この際、半導体基板1と第2のソース/ドレイン拡散領域13bとの間に順方向電圧が印加され、半導体基板1に電子が注入される。注入された電子は、半導体基板1と第1のソース/ドレイン拡散領域13aとのPN接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、PN接合において、電子−ホール対を発生させる。すなわち、半導体基板1と第2のソース/ドレイン拡散領域13bとの間に順方向電圧を印加することにより、半導体基板1に注入された電子がトリガーとなって、反対側に位置するPN接合でホットホールが発生する。PN接合で発生したホットホールは負の電位をもつゲート電極3方向に引きこまれ、その結果、第1の電荷保持部18aに正孔注入が行われる。
【0159】
この第2の方法によれば、P型ウェル領域と第1のソース/ドレイン拡散領域13aとのPN接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第2のソース/ドレイン拡散領域13bから注入された電子は、PN接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。特に、オフセット領域20(図2では120)が存在する場合は、負の電位が印加されたゲート電極により上記PN接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいのであるが、第2の方法はその欠点を補い、低電圧で消去動作を実現することができる。
【0160】
なお、第1の電荷保持部18aに記憶された情報を消去する場合、第1の消去方法では、第1のソース/ドレイン拡散領域13aに+6Vを印加しなければならなかったが、第2の消去方法では、+5Vで足りた。このように、第2の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによる半導体記憶装置の劣化を抑制することができる。
【0161】
次に、上記半導体記憶装置の読み出し動作原理を説明する。
【0162】
第1の電荷保持部18aに記憶された情報を読み出す場合、第1のソース/ドレイン拡散領域13aをソース電極とし、第2のソース/ドレイン拡散領域13bをドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第1のソース/ドレイン拡散領域13aおよび半導体基板1に0Vを印加し、第2のソース/ドレイン拡散領域13bに+2Vを印加し、ゲート電極3に+1Vを印加すればよい。この際、第1の電荷保持部18aに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第1の電荷保持部18aに電子が蓄積している場合は、第1の電荷保持部18a近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第1の電荷保持部18aの記憶情報を読み出すことができる。このとき、第2の電荷保持部18bにおける電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に影響を与えない。
【0163】
第2の電荷保持部18bに記憶された情報を読み出す場合、第2のソース/ドレイン拡散領域13bをソース電極とし、第1のソース/ドレイン拡散領域13aをドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第2のソース/ドレイン拡散領域13bおよび半導体基板1に0Vを印加し、第1のソース/ドレイン拡散領域13aに+2Vを印加し、ゲート電極3に+1Vを印加すればよい。このように、第1の電荷保持部18aに記憶された情報を読み出す場合とは、ソース/ドレイン領域を入れ替えることにより、第2の電荷保持部18bに記憶された情報の読出しを行うことができる。
【0164】
なお、ゲート電極3で覆われないチャネル領域(オフセット領域20)が残されている場合、ゲート電極3で覆われないチャネル領域においては、電荷保持部18a,18bの余剰電子の有無によって反転層が消失または形成され、その結果、大きなヒステリシス(閾値の変化)が得られる。ただし、オフセット領域20の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域20の幅を決定することが好ましい。
【0165】
ソース/ドレイン拡散領域13a,13bがゲート電極3端に達している場合、つまり、ソース/ドレイン拡散領域13a,13bとゲート電極3とがオーバーラップしている場合であっても、書込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース/ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少(1桁以上)した。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、ソース/ドレイン拡散領域13a,13bとゲート電極3とがオーバーラップしていない(オフセット領域20が存在する)ほうが好ましい。
【0166】
以上の動作方法により、1トランジスタ当り選択的に2ビットの書込みおよび消去が可能となる。
【0167】
また、上記動作方法では、ソース電極とドレイン電極を入れ替えることによって1トランジスタ当り2ビットの書込みおよび消去をさせているが、ソース電極とドレイン電極を固定して1ビットメモリとして動作させてもよい。この場合、ソース/ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース/ドレイン領域に接続されるビット線の本数を半減することができる。
【0168】
なお、上記各動作原理は、図2に示す半導体記憶装置においても同様である。
【0169】
以上の説明から明らかなように、上記第1の実施形態の半導体記憶装置によれば、電荷保持部はゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されているため、2ビット動作が可能である。さらには、各電荷保持部はゲート電極により分離されているので、書換え時の干渉が効果的に抑制される。また、電荷保持部が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とは分離されているので、ゲート絶縁膜を薄膜化して短チャネル効果を抑制することができる。したがって半導体記憶装置の微細化が容易となる。
【0170】
(第2の実施形態)
本発明の第2の実施形態の半導体記憶装置を用いた半導体記憶装置を図3,図4を用いて説明する。
【0171】
この第2の実施形態の半導体記憶装置は、図4(f)に示したように、半導体基板201上に、ゲート絶縁膜202を介して、ゲート電極203が形成されており、ゲート絶縁膜202およびゲート電極203からなるゲートスタック208の上面と側面および半導体基板201上に形成されたシリコン窒化膜からなる第1の被覆膜221および第2の被覆膜226と、それら被覆膜におけるオフセット領域220付近に規定される電荷保持部218a,218bと、電荷保持部218a,218bより下方に形成される一対のソース/ドレイン拡散領域213からなる。
【0172】
この第2の実施形態において、第1の被覆膜221および第2の被覆膜226は、半導体記憶装置としてのメモリ部として機能すると共に、ソース/ドレイン拡散領域213へのコンタクト225とゲート電極203を電気的に分離する機能を有する。また、ソース/ドレイン拡散領域213と半導体基板201との短絡を防止する機能も有しており、さらには、コンタクト孔をあけるためのエッチングにおいて同時に素子分離領域をエッチングしない様にするための機能も有している。つまり、それぞれの機能を実現するためには、従来それぞれ異なった膜を形成する必要があり、非常に複雑な工程を経て製造コストが高くなり、かつ1素子当たりの占有面積が大きくなる様な形成方法で製造されていた。しかし、この第2の実施形態における形成方法を用いることによって、製造コストが低く、1素子当たりの占有面積が小さい半導体記憶装置が提供できる。
【0173】
以下に図3(a)〜(c)および図4(d)〜(f)に沿って、半導体記憶装置の製造工程を順を追って説明して行く。
【0174】
図3(a)に示すように、p型の導電型を有する半導体基板201上にMOS(金属―酸化膜―半導体)形成プロセスを経た、MOS構造を有するゲート絶縁膜202およびゲート電極203、つまりゲートスタック208を形成する。
【0175】
このときの代表的なMOS形成プロセスは、次のようなものである。
【0176】
まず、p型の半導体領域を有するシリコンからなる半導体基板201に既知の方法により素子分離領域(図示せず)を形成する。素子分離領域は隣り合ったデバイス間において、基板を通じてリーク電流が流れることを防止することができる。ただし、隣り合ったデバイス間においてソース/ドレイン拡散領域を共通にするデバイス間においては、このような素子分離領域を形成しなくても良い。既知の素子分離領域形成方法とは、既知のロコス酸化膜を用いたものでも、既知のトレンチ分離領域を用いたものでも、その他の既知の方法を用いて素子を分離するという目的を達成することができるものであれば良い。当実施形態においては、上記素子分離領域を形成していない場合について説明するため、図示はしていない。
【0177】
次に特に図示していないが、露出している半導体基板の表面付近に不純物拡散領域を形成する。この不純物拡散領域は、しきい値電圧調整のためのものであり、チャネル形成領域の濃度を高くするものである。適切なしきい値電圧にするための、適切な不純物拡散領域を既知の方法で形成すれば良い。
【0178】
次に半導体領域の露出面全面に絶縁膜を形成する。この絶縁膜はリークを抑制できればよいので、酸化膜、窒化膜、酸化膜と窒化膜の複合膜や、ハフニウム酸化膜、ジルコニウム酸化膜等の高誘電絶縁膜、高誘電絶縁膜と酸化膜との複合膜を用いても良い。さらには、MOSFETのゲート絶縁膜となるため、N2O酸化や、NO酸化、酸化後の窒化処理等を含んだ工程を用いること等により、ゲート絶縁膜としての性能の良い膜を形成することが望まれる。ゲート絶縁膜としての性能の良い膜とは、MOSFETの短チャネル効果の抑制、ゲート絶縁膜を不必要に流れる電流であるリーク電流の抑制、ゲート電極の不純物の空乏化を抑制しつつMOSFETのチャネル形成領域へのゲート電極不純物の拡散を抑制する等々の、MOSFETの微細化や高性能化を進めるに当たってのあらゆる不都合な要因を抑制することができる絶縁膜のことである。代表的な膜は、熱酸化膜、N2O酸化膜、NO酸化膜等の酸化膜であり、膜厚は1nmから6nmの範囲内であることが適当である。
【0179】
次に、上記ゲート絶縁膜上にゲート電極材料を形成する。ゲート電極材料としては、ポリシリコン、ドープドポリシリコン等の半導体や、Al、Ti、W等の金属や、これらの金属とシリコンとの化合物等、MOSFETとしての性能を有することのできる材料であればどんな材料を用いることも可能である。ここで、1例としてポリシリコン膜を形成した場合、ポリシリコン膜厚は50nm〜400nm程度であることが好ましい。
【0180】
次に、ゲート電極材料上に、フォトリソグラフィー工程により、所望のフォトレジストパターンを形成し、そのフォトレジストパターンをマスクとして、ゲートエッチを行い、ゲート電極材料および、ゲート絶縁膜をエッチングすることにより、図3(a)の構造を形成する。つまり、ゲート絶縁膜202およびゲート電極203、および、それらからなるゲートスタック208を形成する。図示はしないが、この時、ゲート絶縁膜はエッチングしなくても良い。エッチングせずに次工程である不純物注入時に注入保護膜として利用した場合、注入保護膜を形成する工程を簡略化することができる。
【0181】
なお、ゲート絶縁膜202およびゲート電極203の材料は、上述したように、その時代のスケーリング則に則ったロジックプロセスにおいて使われる材料を用いればよく、上記材料に限定されるものではない。
【0182】
また、次に示すような方法で、ゲートスタック208を形成しても良い。p型の半導体領域を有する半導体基板201の露出面全面に上記同様のゲート絶縁膜を形成する。次に、該ゲート絶縁膜上に上記同様のゲート電極材料を形成する。次に該ゲート電極材料上に酸化膜、窒化膜、酸窒化膜等のマスク絶縁膜を形成する。次に、該マスク絶縁膜上に上記同様のフォトレジストパターンを形成し、該マスク絶縁膜をエッチングする。次にフォトレジストパターンを除去し、該マスク絶縁膜をエッチングマスクとしてゲート電極材料をエッチングする。次に、該マスク絶縁膜、および、ゲート絶縁膜の露出部をエッチングすることによって、図3(a)の構造を形成する。このようにして、ゲートスタックを形成した場合は、エッチングの際の選択比つまりゲート電極材料とゲート絶縁膜材料の選択比を大きくすることができ、基板をエッチングすることなく薄膜ゲート絶縁膜のエッチングが可能となる。図示はしないが、上記同様の理由より、この時、ゲート絶縁膜はエッチングしなくても良い。
【0183】
次に、図3(b)に示すように、ゲートスタック8および半導体基板201の露出面にシリコン窒化膜からなる第1の被覆膜221を成膜する。形成方法は、ステップカバレッジの良い既知のCVD(Chemical Vapor Deposition;化学的気相成長)法を用いて形成すれば良い。ここで膜厚は、2nm〜100nm程度であれば良い。この膜厚は、ソース/ドレイン拡散領域213(図3(c)に示す)をゲート電極203に対してオフセットさせて形成するのに重要なパラメータであるので、オフセット量を考慮して上記膜厚内で調整すると良い。
【0184】
次に、図3(c)に示すように、ソース/ドレイン拡散領域213を形成し、層間絶縁膜223を形成し、その後ソース/ドレイン拡散領域213と配線を接続するコンタクトを形成するためのコンタクト孔224を層間絶縁膜223に形成する。それぞれの工程は以下の説明による。
【0185】
ソース/ドレイン拡散領域213は、ゲート電極203および第1の被覆膜221をソース/ドレイン注入マスクとして、ソース/ドレイン不純物注入を行い、周知の熱処理を行うことにより形成する。ここで、ソース/ドレイン拡散領域213は、ゲート電極203に対して上述したように適切にオフセットさせて形成すると良い。
【0186】
次に層間絶縁膜223を形成し、ソース/ドレイン拡散領域213と配線を接続するコンタクトを形成するためのコンタクト孔224を層間絶縁膜223に形成する。層間絶縁膜223はリフロー工程等を用いて充分平坦化できる程度の膜厚で形成すると良い。典型的には、500nm程度であるが、コンタクト径とのアスペクト比が高くなり過ぎないように既知の技術で薄膜化すると良い。
【0187】
ここで、コンタクト孔224は既知のフォトレジストおよび異方性選択エッチング工程を用いて形成する。層間絶縁膜エッチングは、第1の被覆膜221(シリコン窒化膜)との選択比の大きいエッチング条件で行うと良い。そうすることによって、半導体基板201をエッチングしてしまうことに起因するコンタクト不良を抑制することができる。
【0188】
ここで、従来の製造方法を用いた場合、このコンタクト孔はゲート電極に接続されないように、充分な目合わせずれ余裕を考慮し形成する必要があった。しかし、当実施形態の製造方法によると、コンタクト孔がずれて、少々(被覆膜はもとより)ゲート電極にかかっても良い。よって、従来と比較して、目合わせずれ余裕をとって、ゲート電極から充分な余裕を考慮し離してコンタクト孔を形成する必要がなく、コンタクトと(被覆膜はもとより)ゲート電極を実際上重なる部分を持って形成することができるので、非常に1素子あたりの占有面積を小さくすることができ、製造コストの低い半導体記憶装置を提供できる。
【0189】
次に図4(d)に示すように、コンタクト孔の下の第1の被覆膜221を等方性選択エッチングを用いて除去する。このように、一旦層間絶縁膜のエッチングを第1の被覆膜221で止めて、次に第1の被覆膜221のエッチングを行い完全にコンタクト孔をあける。こうすることによって、半導体基板201を深くエッチングすることに起因するソース/ドレイン拡散領域と基板との短絡を防ぎ、半導体基板表面の荒れを簡単に抑制し、コンタクト不良を抑制できる。等方性選択エッチングは、ウエットエッチングを用いても良く、リモートプラズマによるドライの等方性エッチングを用いても良い。半導体基板を深く掘らないという点や半導体基板表面エッチング荒れを抑制すると言う点では、ウエットエッチングによるエッチングが効果を奏する。
【0190】
ただし、図示しているように、完全にゲートスタックの片側側面の第1の被覆膜が除去され、ゲートスタックが露出する場合だけでなく、ゲートスタックの両側面の第1の被覆膜221が残り、ゲートスタック208が露出しない場合もある。図示した場合は、コンタクト形成のためのフォトリソグラフィー工程のアライメントが下地と大きくずれた場合を示したものである。ただし、この第2の実施形態はこの限りではなく、アライメントずれがない場合でも、設計上目合わせずれの余裕を取らなくていいという点で有効な効果を示すものである。
【0191】
次に図4(e)に示すように、コンタクト孔の側面およびゲートスタック201の露出面にシリコン窒化膜からなる第2の被覆膜226の側壁を形成する。形成方法は、まずシリコン窒化膜をステップカバレッジの良いCVD法を用いて、露出面全面に堆積させる。次に異方性選択エッチングを用いたエッチングバック法によって、ゲート電極203は覆ったままで、半導体基板201は露出させるようにシリコン窒化膜をエッチングする。よって、ソース/ドレイン拡散領域のコンタクトとゲート電極との短絡を防止できる。ここで、コンタクト孔が小さい場合、半導体基板が露出するように、シリコン窒化膜の堆積膜厚は薄くすると良い。ただし、薄くしすぎるとゲート電極が露出してしまうので、それらを考慮して最適な膜厚を決定すると良い。以上の様にして、第2の被覆膜226を形成する。
【0192】
次に、図4(f)に示すように、コンタクト孔にコンタクト材料を埋め込みコンタクト225を形成する。さらに、コンタクト材料をフォトリソグラフィーおよびエッチング工程を用いて層間絶縁膜223上にてエッチングし配線パターンを形成する。
【0193】
以上の製造方法により、2ビット(4値)の半導体記憶装置を形成できることはもとより、半導体基板を深くエッチングすることに起因するソース/ドレイン拡散領域と半導体基板との短絡を防ぎ、さらに半導体基板表面荒れを抑制することによって、ソース/ドレイン拡散領域と上部配線とのコンタクト不良を抑制し、さらに、ソース/ドレイン拡散領域へのコンタクトとゲート電極との短絡を防止し、それにより短絡を避けるための目合わせずれマージンを考慮する必要がなくなる。したがって、大幅な占有面積の縮小化が可能で、低コストな半導体記憶装置を提供できる。
【0194】
さらに、以上より、特別な工程を追加することなく、低コストで上記効果を奏する半導体記憶装置を提供することができる。
【0195】
(第3の実施形態)
本発明の第3の実施形態の半導体記憶装置を図5を用いて説明する。
【0196】
この第3の実施形態は、上記第2の実施形態の半導体記憶装置とほぼ同じ工程を用いている。ただし、特に異なる点は次の点である。図4(d)に示すように第2の実施形態においては、コンタクト孔に露出している第1の被覆膜221を等方性エッチングを用いて除去したが、当実施形態においては、完全に除去するのではなく、異方性エッチングを用いて、側壁形状に第1の被覆膜321を残す点である。そうすることによって、ゲート電極左右の電荷保持部が同じ工程により形成された膜なので膜質が等しく、左右の電荷保持部におけるメモリ効果のばらつきが小さくなり、信頼性の高い半導体記憶装置が提供できる。また、第2の被覆膜326は、第2の実施形態における電荷を保持するシリコン窒化膜のような膜材料とする必要がなく、ステップカバレッジが良い絶縁体であれば良く、酸化膜や酸窒化膜でも良い。
【0197】
以下に、図5(a)〜(c)にしたがって、上記半導体記憶装置の製造工程を順を追って説明して行く。
【0198】
まず、第2の実施形態の図3(c)に示す半導体記憶装置と同様の構造を第2の実施形態の半導体記憶装置の製造方法で形成する。
【0199】
次に、図5(a)に示すように、コンタクト孔324の下のシリコン窒化膜からなる第1の被覆膜321を異方性選択エッチングによるエッチングバックを行い、ゲートスタック308の露出側面に側壁形状に残す。このように、一旦層間絶縁膜323のエッチングを第1の被覆膜321で止めて、次に第1の被覆膜321のエッチングを行い完全にコンタクト孔324をあける。こうすることによって、半導体基板を深くエッチングすることに起因するソース/ドレイン拡散領域313と基板との短絡を防ぎ、半導体基板表面の荒れを抑制し、コンタクト不良を抑制できる。
【0200】
次に、図5(b)に示すように、コンタクト孔の側面、ゲート電極303露出面およびゲートスタック308の側面に残る第1の被覆膜321露出面に第2の被覆膜326の側壁を形成する。
【0201】
形成方法は、まず第2の被覆膜326をステップカバレッジの良いCVD法を用いて、露出面全面に堆積させる。次に異方性選択エッチングを用いたエッチングバック法によって、ゲート電極303は覆ったままで、半導体基板301は露出させるように第2の被覆膜326をエッチングする。このように、ゲート電極303は覆ったまま、コンタクト孔を開口できるので、ソース/ドレイン拡散領域313のコンタクト325(図5(c)に示す)とゲート電極303との短絡を防止できる。
【0202】
ここで、コンタクト孔が小さい場合は、半導体基板が露出するように、シリコン窒化膜の堆積膜厚は薄くすると良い。ただし、薄くしすぎるとゲート電極が露出してしまうので、それらを考慮して最適な膜厚を決定すると良い。
【0203】
次に、図5(c)に示すように、コンタクト孔にコンタクト材料を埋め込みコンタクト325を形成する。さらに、コンタクト材料をフォトリソグラフィーおよびエッチング工程を用いて層間絶縁膜323上にてエッチングし配線パターンを形成する。
【0204】
以上の製造方法により、2ビット(4値)の半導体記憶装置を形成できることはもとより、半導体基板を深くエッチングすることに起因するソース/ドレイン拡散領域と半導体基板との短絡を防ぎ、さらに半導体基板表面荒れを抑制することによって、ソース/ドレイン拡散領域と上部配線とのコンタクト不良を抑制し、さらに、ソース/ドレイン拡散領域へのコンタクトとゲート電極との短絡を防止し、それにより短絡を避けるための目合わせずれマージンを考慮する必要がなくなる。したがって、大幅な占有面積の縮小化が可能で、低コストな半導体記憶装置を提供できる。
【0205】
さらに、以上より、特別な工程を追加することなく、低コストで上記効果を奏する半導体記憶装置を提供することができる。
【0206】
(第4の実施形態)
本発明の第4の実施の形態の半導体記憶装置を図6,図7を用いて説明する。
【0207】
この第4の実施形態は、上記第2および第3の実施形態の半導体記憶装置とほぼ同じ工程を用いている。ただし、特に異なる点は次の点である。つまり、ゲートスタックの上部に第3の被覆膜427を有している点と、そして図4および図5に示すコンタクト孔に第2の被覆膜を形成しない点である。それによって、第3の実施形態の効果と比較して、ゲート電極形成のエッチングをハードマスク(第3の被覆膜マスク)にて実施できるため、微細化に適した良好な形状のゲートスタックを形成でき、さらに、第2の被覆膜を形成する必要がないため、工程が非常に簡略化し、製造コストが低減される。
【0208】
以下に図6(a)〜(c)および図7(d)〜(e)に沿って、この第4実施形態の半導体記憶装置の製造工程を順を追って説明して行く。
【0209】
図6(a)に示すように、p型の導電型を有する半導体基板401上にMOS(金属―酸化膜―半導体)形成プロセスを経た、MOS構造を有するゲート絶縁膜402、ゲート電極403および第3の被覆膜427、つまりゲートスタック408を形成する。
【0210】
このときの代表的なMOS形成プロセスは、次のようなものである。
【0211】
まず、第2の実施形態と同じ半導体記憶装置の製造方法により、素子分離領域および半導体基板の表面付近に不純物拡散領域を形成する。
【0212】
さらに、第2の実施形態と同じ半導体記憶装置の製造方法により、半導体基板の露出面に絶縁膜とゲート電極材料を順に形成する。
【0213】
次に、第3の被覆膜をゲート電極材料全面に形成する。ここで、第3の被覆膜の材料は、ゲート電極とソース/ドレイン拡散領域へのコンタクトとの短絡を防げる材料であれば良く、例えば、シリコン酸化膜、シリコン窒化膜およびシリコン酸窒化膜等の絶縁膜;酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜または積層膜を使用することができる。なかでも、シリコン窒化膜が好ましい。
【0214】
次に、第3の被覆膜上に、フォトリソグラフィー工程により、所望のフォトレジストパターンを形成し、そのフォトレジストパターンをマスクとして、ゲートエッチを行い、ゲート電極材料および、ゲート絶縁膜をエッチングすることにより、図6(a)の構造を形成する。
【0215】
つまり、ゲート絶縁膜402およびゲート電極403および第3の被覆膜427、並びに、それらからなるゲートスタック408を形成する。図示はしないが、この時、ゲート絶縁膜はエッチングしなくても良い。エッチングせずに次工程である不純物注入時に注入保護膜として利用した場合、注入保護膜を形成する工程を簡略化することができる。
【0216】
なお、ゲート絶縁膜402およびゲート電極403の材料は、上述したように、その時代のスケーリング則に則ったロジックプロセスにおいて使われる材料を用いればよく、上記材料に限定されるものではない。
【0217】
また、第3の被覆膜427は、後の工程で第1の被覆膜421のエッチングの際のエッチングストッパーとして働くので、第1の被覆膜と同じ材料つまり窒化膜を用いる場合はエッチングされてゲート電極上面が露出しない程度に厚い膜厚を形成すると良い。また、第1の被覆膜と異なる材料を用いる場合は、エッチングの選択比が大きく取れる材料を用いるとよく、例えば酸化膜を用いるとよい。
【0218】
また、次に示すような方法で、ゲートスタック408を形成しても良い。上記同様に絶縁膜、ゲート電極材料と第3の被覆膜を半導体基板の露出面に順に形成する。次に、第3の被覆膜上に上記同様のゲートスタック形成のためのフォトレジストパターンを形成し、第3の被覆膜をエッチングすることにより、図6(a)に示す第3の被覆膜427を形成する。次にフォトレジストパターンを除去し、第3の被覆膜をエッチングマスクとしてゲート電極材料をエッチングする。次に、ゲート絶縁膜の露出部をエッチングすることによって、図3(a)の構造を形成する。このようにして、ゲートスタックを形成した場合は、エッチングの際の選択比つまりゲート電極材料とゲート絶縁膜材料の選択比を大きくすることができ、基板をエッチングすることなく薄膜ゲート絶縁膜のエッチングが可能となり、微細化に適したゲートスタックが形成でき、素子の占有面積を縮小でき、1素子あたりの製造コストを削減できる。
【0219】
図示はしないが、上記と同様の理由より、この時、ゲート絶縁膜はエッチングしなくても良い。
【0220】
次に、図6(b)に示すように、第2の実施形態と同じ方法にて、ゲートスタック408および半導体基板401の露出面にシリコン窒化膜からなる第1の被覆膜421を成膜する。
【0221】
次に、図6(c)に示すように、第2の実施形態と同じ半導体記憶装置の製造方法にて、ソース/ドレイン拡散領域413を形成し、層間絶縁膜423を形成し、その後ソース/ドレイン拡散領域413と配線を接続するコンタクトを形成するためのコンタクト孔424を層間絶縁膜に形成する。
【0222】
ここで、従来の製造方法を用いた場合、このコンタクト孔はゲート電極に接続されないように、充分な目合わせずれ余裕を考慮し形成する必要があった。しかし、当実施形態の製造方法によると、コンタクト孔がずれて、少々ゲート電極にかかっても良い。よって、従来と比較して、目合わせずれ余裕をとって、ゲート電極から充分な余裕を考慮し離してコンタクト孔を形成する必要がなく、コンタクトとゲート電極を実際上重なる部分を持って形成することができるので、非常に1素子あたりの占有面積を小さくすることができ、製造コストの低い半導体記憶装置を提供できる。
【0223】
さらに、当実施形態によれば、他の実施形態と異なり、コンタクトの目合わせずれがかなり大きく、大幅にコンタクト孔がゲート電極にかかるように形成された場合であっても、他の実施形態で必要となる第2の被覆膜の膜厚を厚くするということをせずに、ゲート電極とコンタクトとの短絡は抑制できるので、他の実施形態と比較しても、充分占有面積の縮小化ができ、製造コストの低い半導体記憶装置を提供できる。
【0224】
次に、図7(d)に示すように、第3の実施形態と同じ半導体記憶装置の製造方法にて、コンタクト孔424の下の第1の被覆膜421を異方性選択エッチングによるエッチングバックを行い、ゲートスタック408の側面に側壁形状に残す。
【0225】
ここで、上記したように第3の被覆膜427をエッチングストッパーとして用いているので、ゲート電極403が露出することが無い。
【0226】
ただし、図示しているように完全にゲートスタックの側面に側壁形状に形成された第1の絶縁膜がゲートスタック上の第1の絶縁膜と分断される場合もあれば、分断されない場合もある。図示した場合は、コンタクト形成のための、フォトリソグラフィー工程のアライメントが下地と大きくずれた場合を示したものである。ただし、この限りではなく、アライメントずれがない場合でも、設計上目合わせずれの余裕を取らなくていいという点で有効な効果を示すものである。
【0227】
このように、一旦層間絶縁膜423のエッチングを第1の被覆膜421で止めて、次に第1の被覆膜421のエッチングを行い完全にコンタクト孔424をあける。こうすることによって、半導体基板を深くエッチングすることに起因するソース/ドレイン拡散領域と基板との短絡を防ぎ、半導体基板表面の荒れを抑制し、コンタクト不良を抑制できる。
【0228】
次に、図7(e)に示すように、コンタクト孔にコンタクト材料を埋め込みコンタクト425を形成する。さらに、コンタクト材料をフォトリソグラフィーおよびエッチング工程を用いて層間絶縁膜上にてエッチングし配線パターンを形成する。
【0229】
以上の半導体記憶装置の製造方法により、2ビット(4値)の半導体記憶装置を形成できることはもとより、半導体基板を深くエッチングすることに起因するソース/ドレイン拡散領域と基板との短絡を防ぎ、さらに半導体基板表面荒れを抑制することによって、ソース/ドレイン拡散領域と上部配線とのコンタクト不良を抑制し、さらに、ソース/ドレイン拡散領域へのコンタクトとゲート電極との短絡を防止し、それにより短絡を避けるための目合わせずれマージンを考慮する必要がなくなる。したがって、大幅な占有面積の縮小化が可能で、低コストな半導体記憶装置を提供できる。
【0230】
さらに、以上より、特別な工程を追加することなく、低コストで上記効果を奏する、半導体記憶装置を提供することができる。
【0231】
(第5の実施形態)
本発明の第5の実施形態の半導体記憶装置を図8,図9を用いて説明する。
【0232】
この第5の実施形態は、上記第2の実施形態に記載の工程および構造とほぼ同じであるが、特に異なる点は次の点である。
【0233】
つまり、素子と素子の間に素子分離領域528を有する点である。当実施形態により、各被覆膜が奏する効果のひとつである、コンタクト孔を空けるためのエッチングで素子分離領域を同時にエッチングしてしまい、その結果コンタクトが半導体基板501またはウエル領域等のソース/ドレイン拡散領域の下にあるソース/ドレイン拡散領域と逆導電型の領域と接続し短絡されてしまうという不良を防止するという効果を明確にすることができる。
【0234】
また、当実施形態の特徴点を他の実施形態にも適用することができる。そうした場合、他の実施形態が本来有する効果に加えて適用した特徴点(素子分離領域を有するという点)が持つ効果も奏することができる。
【0235】
以下に図8(a)〜(c)および図9(d)〜(f)に従って、この第5の実施形態の半導体記憶装置の製造工程を順を追って説明して行く。
【0236】
まず、図8(a)に示すように、p型の導電型を有し、素子分離領域528を有する半導体基板501上にMOS(金属―酸化膜―半導体)形成プロセスを経た、MOS構造を有するゲート絶縁膜502およびゲート電極503、つまりゲートスタック508を形成する。素子分離領域の形成方法以外は第2の実施形態記載の形成方法と同じ形成方法を用いれば良い。
【0237】
素子分離領域528は、既知の方法により形成する。素子分離領域は隣り合ったデバイス間において、リーク電流が流れることを防止することができる。ただし、隣り合ったデバイス間においてソース/ドレイン拡散領域を共通にするデバイス間においては、このような素子分離領域を形成しなくても良い。既知の素子分離領域形成方法とは、既知のロコス酸化膜を用いたものでも、既知のトレンチ分離領域を用いたものでも、その他の既知の方法を用いて素子を分離するという目的を達成することができるものであれば良い。当実施形態においては、上記素子分離領域の多くが酸化膜により構成されている場合について述べる。ただし、素子分離領域の多くを構成する材料は、酸化膜以外でも、層間絶縁膜のコンタクトエッチの際に同時にエッチングされるような材料を用いる場合であれば、本実施形態の効果を奏する。
【0238】
次に、図8(b)に示すように、ゲートスタック508と半導体基板501および素子分離領域528の露出面にシリコン窒化膜からなる第1の被覆膜521を成膜する。その後、ソース/ドレイン拡散領域513を形成する。それぞれの形成方法は、第2の実施形態に記載と同じ半導体記憶装置の製造方法でよい。また、ソース/ドレイン拡散領域513形成後に、シリコン窒化膜からなる第1の被覆膜521を成膜しても良い。その場合は、窒化膜に注入ダメージが入らなくなり、膜質が良好であり、良好なメモリ特性を示す半導体記憶装置を提供できる。
【0239】
次に、図8(c)に示すように、酸化膜からなる層間絶縁膜523を形成し、その後ソース/ドレイン拡散領域513と配線を接続するコンタクトを形成するためのコンタクト孔524を層間絶縁膜523に形成する。それぞれの工程は第2の実施形態に記載と同じ方法でよい。
【0240】
ただし、当実施形態による効果を明確に示すために、コンタクト孔の位置は素子分離領域528の上方に少なくとも1部がかかっている場合を示している。ただし、実際に当実施形態のようなコンタクト孔の位置に無くても効果を示す。つまり、従来技術に記載のメモリ素子の場合、設計の際に例えば素子分離領域とコンタクト孔の目合わせずれの余裕を持って設計せねばならず、素子の占有面積が大きくなっていたが、当実施形態の場合充分な目合わせずれ余裕を持たす必要がないので、素子の占有面積が小さくなり、1素子あたりの製造コストを削減できるのである。さらに詳細には、当実施形態の特徴的効果である上記効果は各被覆膜を有することにより発生するものであり、素子設計の際から発生するものであり、完成形状を考慮したところで効果の有無は計れない。
【0241】
また、ここで、従来のメモリ素子の場合、コンタクト孔をあけるエッチングを充分な目合わせずれを取らずに実施し、図示のようにコンタクト孔の位置が素子分離領域528上方にかかってしまった場合、窒化膜からなる第1の被覆膜521がなく、層間絶縁膜材料と素子分離領域の多くを占める材料がともに酸化膜であるため、コンタクトエッチにより素子分離領域がエッチングされてしまう。素子分離領域のエッチングされる深さはエッチングバラツキに関わるオーバーエッチング量によるが、ソース/ドレイン拡散領域513より深くエッチングされた場合は、後の工程のコンタクトの形成時に、そこの深くエッチングされた部分にコンタクトが形成される。よって、ソース/ドレイン拡散領域と基板がコンタクトを介して接続されることになり、短絡による不良が発生する。
【0242】
一方、窒化膜からなる第1の被覆膜521を形成した場合は、コンタクト孔を開けるエッチングを層間絶縁膜と材料の異なる第1の被覆膜で止めることができる。また、後の工程であるが、窒化膜からなる第1の被覆膜をコンタクト孔を完全に開口するためにエッチングする際に、第1の被覆膜のみエッチングし、素子分離領域をほぼエッチングしないことができる。よって、ソース/ドレイン拡散領域と半導体基板がコンタクトを介して接続されることによる不良を抑制することができ、歩留まりが良く製造コストが低い半導体記憶装置が提供される。
【0243】
また、近頃は短チャネル効果を抑制するために浅いソース/ドレイン拡散領域を形成する技術が盛んに用いられているので、益々短絡する危険性が高く、当被覆膜を用いたエッチング技術が非常に有効である。
【0244】
次に、図9(d)に示すように、コンタクト孔の下部の第1の被覆膜521を等方性選択エッチングまたは異方性選択エッチングを用いて除去する。このように、一旦層間絶縁膜のエッチングを第1の被覆膜521で止めて、次に第1の被覆膜521のエッチングを行い完全にコンタクト孔をあける。こうすることによって、半導体基板を深くエッチングすることに起因するソース/ドレイン拡散領域と基板との短絡を防ぎ、半導体基板表面の荒れを簡単に抑制し、コンタクト不良を抑制できる。等方性選択エッチングは、ウエットエッチングを用いても良く、リモートプラズマによるドライの等方性エッチングを用いても良い。また、上記したように素子分離領域528のエッチングによるソース/ドレイン拡散領域と基板との短絡不良を抑制できる。
【0245】
ただし、図示しているように、完全にゲートスタックの片側側面の第1の被覆膜が除去され、ゲートスタックが露出する場合だけでなく、ゲートスタックの両側面の第1の被覆膜が残り、ゲートスタックが露出しない第4の実施形態にしめした場合もある。図示した場合は、コンタクト形成のための、フォトリソグラフィー工程のアライメントが下地と大きくずれた場合を示したものである。ただし、この第5の実施形態はこの限りではなく、アライメントずれがない場合でも、設計上目合わせずれの余裕を取らなくていいという点で有効な効果を示すものである。
【0246】
次に、図9(e)に示すように、コンタクト孔の側面およびゲートスタック露出面にシリコン窒化膜からなる第2の被覆膜526の側壁を形成する。形成方法は、第2の実施形態に記載の半導体記憶装置の製造方法を用いれば良い。
【0247】
次に、図9(f)に示すように、コンタクト孔にコンタクト材料を埋め込みコンタクト525を形成する。さらに、コンタクト材料をフォトリソグラフィーおよびエッチング工程を用いて層間絶縁膜523上にてエッチングして配線パターンを形成する。
【0248】
以上の半導体記憶装置の製造方法により、2ビット(4値)の半導体記憶装置を形成できることはもとより、半導体基板を深くエッチングすることに起因するソース/ドレイン拡散領域と基板との短絡を防ぎ、さらに半導体基板表面荒れを抑制することによって、ソース/ドレイン拡散領域と上部配線とのコンタクト不良を抑制し、さらに、ソース/ドレイン拡散領域へのコンタクトとゲート電極との短絡を防止し、特徴的にはソース/ドレイン拡散層と半導体基板との短絡が抑制される。それにより短絡等を避けるための目合わせずれマージンを考慮する必要ないので、大幅な占有面積の縮小化が可能で、低コストな半導体記憶装置を提供できる。
【0249】
さらに、以上より、特別な工程を追加することなく、つまり特別なマスクを追加することなく、低コストで上記効果を奏する半導体記憶装置を提供することができる。
【0250】
(第6の実施形態)
本発明の第6の実施形態の半導体記憶装置を図10,図11を用いて説明する。
【0251】
本実施形態は、上記第5の実施形態に記載の工程とほぼ同じであるが、特に異なる点は次の点である。
【0252】
つまり、図10(c)に示すように、第1の被覆膜621(図10(d)に示す)を形成する前に、電荷保持機能を有したメモリ機能体611を形成しており、図11(g)に示すように、図2に記載した半導体記憶装置と素子分離領域を除いて、同じ形状の素子が形成される点である。
【0253】
この構造により、メモリ機能体を構成し、図10(c)に示すように、電荷を保持する機能を有するシリコン窒化膜617は第1の絶縁体612と側壁絶縁体616に挟まれており、保持された電荷の離散が抑制され、保持特性の良好な半導体記憶装置が提供できる。また、シリコン窒化膜617が第1の絶縁体612と側壁絶縁体616で挟まれた構造とすることにより、書換え動作時に注入された電荷のゲート電極や他のノードへの離散が抑制されるので、電荷注入効率が高くなり、より高速な動作が可能となる。さらに、メモリ機能体611とゲートスタック608を第1の被覆膜621(図10(d)に示す)が覆っているため、ゲート電極603の不純物の空乏化の原因となる不純物外方拡散を抑制し、歩留まりが良くなる。さらに、複数のコンタクトに関する素子占有面積を小さくする機能を有し、コンタクト不良も抑制する。これら第1の被覆膜621に関する複数の機能は被覆膜を形成するのみで達成されるものであるため、工程の簡略化ができ、製造コストの低い半導体記憶装置を提供できる。
【0254】
ただし、当実施形態においては、素子分離領域を形成した場合を述べているが、素子分離領域を形成しない場合も有効であることは、言うまでも無い。その場合、当実施形態に記載の効果の内、素子分離に関する効果以外の効果を奏する。
【0255】
以下に、図10(a)〜(d)および図11(e)〜(g)に従って、この第6の実施形態の半導体記憶装置の製造工程を順を追って説明して行く。
【0256】
まず、図10(a)に示すように、p型の導電型を有し、素子分離領域628を有する半導体基板601上にMOS(金属―酸化膜―半導体)形成プロセスを経た、MOS構造を有するゲート絶縁膜602およびゲート電極603、つまりゲートスタック608を形成する。素子分離領域の形成方法以外は、それぞれ第2の実施形態記載の形成方法と同じ形成方法を用いれば良い。
【0257】
素子分離領域628は、既知の方法により形成する。素子分離領域は隣り合ったデバイス間において、リーク電流が流れることを防止することができる。ところが、隣り合ったデバイス間においてソース/ドレイン拡散領域を共通にするデバイス間においては、このような素子分離領域を形成しないものもある。既知の素子分離領域形成方法とは、既知のロコス酸化膜を用いたものでも、既知のトレンチ分離領域を用いたものでも、その他の既知の方法を用いて素子を分離するという目的を達成することができるものであれば良い。当実施形態においては、上記素子分離領域の多くが酸化膜により構成されている場合について述べる。ただし、素子分離領域の多くを構成する材料は、酸化膜以外でも、層間絶縁膜のコンタクトエッチの際に同時にエッチングされる材料であれば、同様の効果を奏する。
【0258】
次に、図10(b)に示すように、ゲートスタック608、半導体基板601および素子分離領域628の露出面上に酸化膜からなる第1絶縁膜609を略均一に形成する。この第1絶縁膜609は、ここでは酸化膜を用いているが、電子が通過する絶縁膜となるため、耐圧が高く、リーク電流が少なく、信頼性の高い膜が良い。例えば、上記ゲート絶縁膜602材料と同様に、熱酸化膜、N2O酸化膜、NO酸化膜等の酸化膜を用いる。酸化膜厚は1nmから20nm程度が良い。さらに、この絶縁膜をトンネル電流が流れる程度に薄く形成した場合は、電荷の注入/消去に必要とする電圧を低くすることができ、それによって、低消費電力化ができる。その場合の典型的な膜厚は、1nm〜5nm程度が良い。
【0259】
次に、窒化膜617を略均一に堆積する。ここでは、窒化膜を用いたが、窒化膜の代わりに、電子およびホール等の電荷を有する物質を保持することができる酸窒化膜や電荷トラップを有する酸化膜のような材料や、分極等の現象によりメモリ機能体の表面に電荷を誘起することができる強誘電体のような材料や、酸化膜中にフローティングのポリシリコンやシリコンドットのような電荷を保持できる物質を有する構造をもつ材料等であり、電荷を保持、誘起できるような材料であれば良く、同様の効果を奏する。窒化膜厚は、例えば2nm〜100nm程度であれば良い。
【0260】
さらに、酸化膜からなる第2絶縁膜629を略均一に形成する。第2絶縁膜はHTO(High Temperature Oxide;高温酸化膜)等のCVD(Chemical Vapor Deposition;化学的気相成長)を用いたステップカバレッジの良い膜を用いると良い。酸化膜を用いた場合、膜厚は5nm〜100nm程度であれば良い。また、熱処理を用いて窒化膜表面を処理することにより第2絶縁膜を形成しても良い。その場合、上記ゲート絶縁膜602材料と同様に熱酸化膜、N2O酸化膜、NO酸化膜等の酸化膜を用いる。酸化膜厚は1nmから20nm程度が良い。さらに、この絶縁膜をトンネル電流が流れる程度に薄く形成した場合は、電荷の注入/消去に必要とする電圧を低くすることができ、それによって、低消費電力化ができる。その場合の典型的な膜厚は、1nm〜5nm程度が良い。
【0261】
ここで第1絶縁膜609を形成することにより、電荷を保持する機能を有する窒化膜617は、半導体基板およびゲート電極に絶縁膜を介して接することになるので、保持電荷のリークをこの絶縁膜により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶装置が形成される。
【0262】
次に、図10(c)に示すように、第1の絶縁体612と窒化膜617および側壁絶縁体616からなるメモリ機能体611、並びに、ソース/ドレイン拡散領域613を形成する。ここで、ソース/ドレイン拡散領域613は、メモリ機能体611の形成前に形成しても良く、また、メモリ機能体611の形成後に形成しても良く、お互いに同様の効果を示す。ただし、メモリ機能体611を形成前にソース/ドレイン拡散領域613を形成した場合は注入保護膜を必要とせず、工程の簡略化が達成される。ここでは、メモリ機能体611形成後にソース/ドレイン拡散領域613を形成した場合を記載する。
【0263】
まず、第2絶縁膜629を異方性エッチングすることにより、ゲートスタック608の側壁に第1絶縁膜609および窒化膜617を介して側壁絶縁体616を形成する。該エッチングは第2絶縁膜629を選択的にエッチングでき、窒化膜617とのエッチング選択比の大きな条件で行うと良い。
【0264】
ただし、窒化膜の代わりとして導体もしくは半導体等の電気的に導電性を有する材料(導体等)614を用いた場合においても同様の効果を有す。ただし、その場合、メモリ機能体611形成後、左右のメモリ機能体611a,611bが導通すると2ビット動作ができなくなるので、左右のメモリ機能体611a,611bを電気的に絶縁する必要がある。そこで、図12(a)の上面図に示すように、側壁絶縁体616の一部(除去領域)をエッチングにより除去する。除去方法は、既知のフォトリソグラフィー工程を用いて、除去領域以外の側壁絶縁体616をカバーするように、フォトレジストをパターニングする。
【0265】
その後、図16(c)に示すように、異方性エッチングまたは等方性エッチングを行い除去領域の側壁絶縁体616をエッチングする。当エッチングは、窒化膜617とのエッチング選択比の大きな条件で行うと良い。ただし、除去領域は素子分離領域上に存在することが望ましい。
【0266】
次に、側壁絶縁体616をエッチングマスクにして、窒化膜617を等方性または異方性エッチングすることにより、ゲートスタック608の側壁に第1絶縁膜612を介してL字型の窒化膜617を形成する。この場合、該エッチングは窒化膜617を選択的にエッチングでき、酸化膜からなる第1絶縁膜609および側壁絶縁体616とのエッチング選択比の大きな条件で行うと良い。
【0267】
ただし、窒化膜617の代わりとして材料(導体等)614を用いた場合、図12(a)の上面図に示すように、前の工程で側壁絶縁体616の一部(除去領域)がエッチングにより除去されており、さらに、当工程のエッチングを等方性エッチングを用いて行うと、当工程により、側壁絶縁体616と共に材料(導体等)614の一部も除去され、図12(b)に示すような形状となる。
【0268】
よって、図10(c)に示すように、左右のメモリ機能体611を電気的に絶縁することができる。
【0269】
次に、第1絶縁膜609を異方性エッチングすることにより、ゲートスタック608の側壁に第1の絶縁体612を形成する。この場合、該エッチングは第1絶縁膜609を選択的にエッチングでき、窒化膜617とゲート電極603および半導体基板601のエッチング選択比の大きな条件で行うと良い。
【0270】
以上の様にしてゲートスタック608の側壁に第1の絶縁体612とL字型の窒化膜617および側壁絶縁体616からなるメモリ機能体611を形成する。
【0271】
次にソース/ドレイン拡散領域613を形成する。形成方法は第2の実施形態に記載と同じ方法でよい。ただし、第2の実施形態と異なり、第1の被覆膜621を通して半導体基板601に不純物を注入しソース/ドレイン拡散領域を形成するのではないため、注入エネルギーを調整し、第1の被覆膜621の膜厚が無い分浅く注入し、接合が第2の実施形態と同様に形成されるように注入を行うと良い。
【0272】
この際、図12(c)に示すようになっており、側壁絶縁体616および窒化膜617の一部(除去領域)がエッチングにより除去されているが、当工程は異方性エッチングを用いているため、窒化膜617に覆われていない部分の第1の絶縁体612の一部はエッチングされるが、一部は図12(c)のような状態でゲート電極603の周りに残存する。ここで、第1の絶縁体612の一部がゲート電極603の外周を覆うため、ソース/ドレイン拡散領域へのコンタクトまたはメモリ機能体と、ゲート電極またはゲート電極コンタクトとの間の短絡を抑制することができる。それによって、微細化が容易になり、メモリの高集積化が可能となる。
【0273】
ただし、第1の絶縁体612および側壁絶縁体616がともに酸化膜というような同じ材料で形成されている場合があり、その場合は大きなエッチング選択比を得ることができない。そこでこの場合は、第1絶縁膜をエッチングする際の側壁絶縁体のエッチング量を考慮し、側壁絶縁体形成の際のエッチング量をその分適宜減らしておくことが必要である。
【0274】
また、図10(b)の構造から図10(c)の構造まで、1工程で進めてもよい。つまり、第1絶縁膜609と第2絶縁膜629および窒化膜617をともに選択的にエッチングでき、ゲート電極603材料、および、半導体基板601材料とのエッチング選択比の大きな条件を用いた異方性エッチングを行うことにより、通常3工程必要なところを1工程で進めることができるため、工程数を減少させることができ、製造コストを削減できる。
【0275】
ただし、その場合、窒化膜617の代わりに導体もしくは半導体等の電気的に導電性を有する材料(導体等)614を用いた場合、図12(c)に示すように、左右のメモリ機能体611(図10(c)に示す)を電気的に絶縁する必要がある。そこで、上記方法にてメモリ機能体をゲートスタック608全周囲に形成した後に、図12(c)に示すように、側壁絶縁体616の一部(除去領域)をエッチングにより除去する。除去方法は、既知のフォトリソグラフィー工程を用いて、除去領域以外の側壁絶縁体616をカバーするように、フォトレジストをパターニングする。その後、等方性エッチングを行い側壁絶縁体616の露出部である除去領域を除去する。該エッチングは側壁絶縁体616を選択的にエッチングでき、材料(導体等)614とのエッチング選択比の大きな条件で行うと良い。
【0276】
さらに、材料(導体等)614の一部(除去領域)をエッチングにより除去する。除去方法は、先ほど形成したフォトレジストか、側壁絶縁体616をエッチング保護膜として用いて、除去領域以外の材料(導体等)614をカバーした状態で、異方性エッチングまたは等方性エッチングを行い露出部である除去領域を除去する。該エッチングは材料(導体等)614を選択的にエッチングでき、第1の絶縁体612とのエッチング選択比の大きな条件で行うと良い。
【0277】
当工程において第1の絶縁体の部分は、ゲート電極の外周を覆うように残るため、ソース/ドレイン拡散領域へのコンタクトまたはメモリ機能体と、ゲート電極またはゲート電極コンタクトとの間の短絡を抑制することができる。それによって、微細化が容易になり、メモリの高集積化が可能となる。
【0278】
また、図12(d)に示すように、ゲート電極603を囲むように形成されたメモリ機能体611a,611bの除去領域を1度にエッチングしてしまってもよい。つまり、既知のフォトリソグラフィー工程を用いて、除去領域以外のメモリ機能体をカバーするように、フォトレジストをパターニングする。その後、第1絶縁膜609と第2絶縁膜629および窒化膜617をともに選択的にエッチングでき、ゲート電極603材料、および、半導体基板601材料とのエッチング選択比の大きな条件を用いた異方性エッチングを行うことにより、通常3工程必要なところを1工程で進めることができるため、工程数を減少させることができ、製造コストを削減できる。
【0279】
次に、ゲート電極603とメモリ機能体611をマスクとして、ソース/ドレイン注入を行い、既存の活性化の熱処理を行うことにより、ソース/ドレイン拡散領域613を自己整合的に形成する。
【0280】
以上の工程でメモリ機能体が形成できた。このメモリ機能体を用いた半導体記憶装置は以下の効果を有する。
【0281】
メモリ機能体に電荷を保持した場合に、チャネル領域の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。それにより電荷の有無を区別する半導体記憶装置が形成される。
【0282】
また、ゲート絶縁膜2とメモリ機能体611とを分離して配置させることにより、それぞれ異なったスケーリングを行うことができ、短チャネル効果を抑制してメモリ効果の良好な半導体記憶装置を提供できる。
【0283】
また、メモリ機能体における窒化膜617は、半導体基板601およびゲート電極603に絶縁膜を介して接しているため、保持電荷のリークをこの絶縁膜により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶装置が形成される。
【0284】
また、メモリ機能体として導電体や半導体を用いた場合、ゲート電極に正電位を印加すると、メモリ機能体内で分極し、ゲート電極の側壁部付近に電子が誘起され、チャネル領域近傍の電子が減少する。それによって、半導体基板もしくはソース/ドレイン拡散領域からの電子の注入を促進させることができ、書込みのスピードが早く信頼性の高い半導体記憶装置が形成できる。
【0285】
次に、図10(d)に示すように、ゲートスタック608とメモリ機能体611、半導体基板601および素子分離領域628の露出面にシリコン窒化膜からなる第1の被覆膜621を成膜する。この第1の被覆膜621の形成方法は、第2の実施形態に記載の半導体記憶装置の製造方法と同じ方法でよい。
【0286】
次に、図11(e)に示すように、酸化膜からなる層間絶縁膜623を形成し、その後ソース/ドレイン拡散領域613と配線を接続するコンタクトを形成するためのコンタクト孔624を層間絶縁膜623に形成する。それぞれの工程は、第2の実施形態に記載の半導体記憶装置の製造方法と同じ方法でよい。
【0287】
ここで、図には、当実施形態による効果を明確に示すために、コンタクト孔の位置は素子分離領域628の上方に少なくとも1部がかかっている場合を示している。しかし、実際に当実施形態のようなコンタクト孔の位置に無くても効果を示す。つまり、従来のメモリ素子の場合、設計の際に例えば素子分離領域とコンタクト孔の目合わせずれの余裕を持って設計せねばならず、素子の占有面積が大きくなっていないが、当実施形態の場合充分な目合わせずれ余裕を持たす必要がないので、素子の占有面積が小さくなり、1素子あたりの製造コストを削減できるのである。さらに詳細には、当実施形態の特徴的効果である上記効果は各被覆膜を有することにより発生するものであり、素子設計の際から発生するものであり、完成形状による機能的効果ではない。
【0288】
また、ここで、従来のメモリ素子の場合、コンタクト孔をあけるエッチングを充分な目合わせずれを取らずに実施し、図示のようにコンタクト孔の位置が素子分離領域628上方にかかってしまった場合、窒化膜からなる第1の被覆膜621がなく、層間絶縁膜材料と素子分離領域の多くを占める材料がともに酸化膜であるため、コンタクトエッチにより素子分離領域がエッチングされてしまう。素子分離領域のエッチングされる深さは、エッチングバラツキに関わるオーバーエッチング量によるが、ソース/ドレイン拡散領域613より深くエッチングされた場合は、後の工程のコンタクトの形成時に、そこの深くエッチングされた部分にコンタクトが形成される。よって、ソース/ドレイン拡散領域と半導体基板がコンタクトを介して接続されることになり、短絡による不良が発生する。
【0289】
一方、窒化膜からなる第1の被覆膜621を形成した場合は、コンタクト孔を開けるエッチングを層間絶縁膜623と材料の異なる第1の被覆膜621で止めることができる。また、後の工程であるが、窒化膜からなる第1の被覆膜621をコンタクト孔を完全に開口するためにエッチングする際に、第1の被覆膜621のみエッチングし、素子分離領域628をほぼエッチングしないことができる。よって、ソース/ドレイン拡散領域613と半導体基板601がコンタクトを介して接続されることによる不良を抑制することができ、歩留まりが良く製造コストが低い半導体記憶装置が提供される。
【0290】
また、近頃は短チャネル効果を抑制するために浅いソース/ドレイン拡散領域を形成する技術が盛んに用いられているので、益々短絡する危険性が高く、当第1の被覆膜621を用いたエッチング技術が非常に有効である。
【0291】
次に、図11(f)に示すように、コンタクト孔の下の第1の被覆膜621を異方性選択エッチングを用いて除去する。エッチング方法は、第3の実施形態に記載の方法と同じでよい。
【0292】
このように、一旦層間絶縁膜623のエッチングを第1の被覆膜621で止めて、次に第1の被覆膜621のエッチングを行い完全にコンタクト孔をあける。こうすることによって、半導体基板を深くエッチングすることに起因するソース/ドレイン拡散領域と基板との短絡を防ぎ、半導体基板表面の荒れを簡単に抑制し、コンタクト不良を抑制できる。また、上記素子分離領域628は、エッチングによるソース/ドレイン拡散領域と基板との短絡不良をも抑制できる。
【0293】
次に、図11(g)に示すように、コンタクト孔の側面およびゲートスタック露出面にシリコン窒化膜からなる第2の被覆膜626の側壁を形成する。そして、コンタクト孔にコンタクト材料を埋め込みコンタクト625を形成する。さらに、コンタクト材料をフォトリソグラフィーおよびエッチング工程を用いて層間絶縁膜623上にてエッチングし配線パターンを形成する。
【0294】
以上の製造方法により、2ビット(4値)の半導体記憶装置を形成できることはもとより、半導体基板を深くエッチングすることに起因するソース/ドレイン拡散領域と基板との短絡を防ぎ、さらに半導体基板表面荒れを抑制することによって、ソース/ドレイン拡散領域と上部配線とのコンタクト不良を抑制し、さらに、ソース/ドレイン拡散領域へのコンタクトとゲート電極との短絡を防止し、特徴的にはソース/ドレイン拡散層と半導体基板との短絡が抑制される。それにより短絡等を避けるための目合わせずれマージンを考慮する必要ないので、大幅な占有面積の縮小化が可能で、低コストな半導体記憶装置を提供できる。
【0295】
さらに、以上の機能効果を奏するための形成方法は複雑な工程を追加することなく実施できるので、低コストで上記効果を奏する半導体記憶装置を提供することができる。
【0296】
さらに、上記メモリ機能体の構造によって、保持特性が良好で、より高速な動作が可能な半導体記憶装置が提供できる。
【0297】
(第7の実施形態)
本発明の第7の実施形態の半導体記憶装置を図13を用いて説明する。この第7の実施形態の半導体記憶装置は、上記第6の実施形態におけるメモリ機能体の構成の形態を示すものである。第6の実施形態の効果に加えて下記する効果を有するものである。
【0298】
また、第1の被覆膜は、第1から第6の実施形態と異なり、必ずしも絶縁膜である必要は無い、なぜなら図13(a)〜(e)においては完全にメモリ機能体の外郭が絶縁体に覆われており蓄積電荷の離散が抑制されるため、メモリ機能体とコンタクトの短絡を防止するために第1の被覆膜を絶縁体にする必要はなく、層間絶縁膜または素子分離領域の材料の選択比が取れるものであれば良く、同様の効果を示すものである。
【0299】
ここで、メモリ機能体およびその各部の名称を以下のように定義する。
【0300】
図13に示すように、メモリ機能体は電荷を保持できる部分である電荷保持部と電荷の散逸を防止する部分である散逸防止絶縁体とからなり、電荷保持部はここではシリコンドット710またはポリシリコン715の少なくとも一方であり、散逸防止絶縁体は第1の絶縁体712または側壁絶縁体716の少なくとも一方からなるものとする。
【0301】
つまり、図13(a)〜(d)に示すように、電荷保持部がシリコンドット710であり、散逸防止絶縁体が第1の絶縁体712および側壁絶縁体716からなるものと、図13(e)〜(g)に示すように、電荷保持部がポリシリコン715であり、散逸防止絶縁体が第1の絶縁体712および側壁絶縁体716からなるものと、図13(h)に示すように、電荷保持部がシリコンドット710およびポリシリコン715であり、散逸防止絶縁体が第1の絶縁体712および側壁絶縁体716からなるものと、図13(i)および図13(j)に示すように、電荷保持部がポリシリコン715であり、散逸防止絶縁体が第1の絶縁体712のみからなるものがある。
【0302】
図13(a)に示すメモリ機能体は、第1の絶縁体712の側壁部に、1層のシリコンドットが含まれた側壁絶縁体716が形成されたものである。
【0303】
作製方法は、第1の絶縁体712形成後、シリコンドットを形成し、その後堆積絶縁膜を堆積して、エッチングバック工程および残渣除去工程を行い、図示の構造を作製する。それぞれの工程の詳細を以下に示す。
【0304】
まず、シリコンドットの形成方法について示す。CVD法で、ジシランを原料ガスとして、1Torrの圧力のもとで基板温度700℃でシリコンドット710を2分間成長させる。このときシリコンドットの大きさは5nm程度である。ただし、このときのシリコンドットの大きさは、1nm〜50nm程度であることが好ましい。より好ましくは、クーロンブロッケード等の量子効果を発現するような大きさである1nm〜15nm程度であることが望ましい。ここで、CVDにおける原料ガス、圧力、基板温度、成長時間等のそれぞれの条件を適宜変更、調整することにより、シリコンドットの大きさ、密度等の形態を最適化し形成することが可能となる。
【0305】
また、次工程の酸化によりドット径が小さくなることを考慮し、適宜大きめに形成しておくことにより、最適な形状のシリコンドットを形成することができる。
【0306】
さらに、図示はしていないが、シリコンドット710形成後、該シリコンドット710表面を酸化することが望ましい。当酸化工程は熱酸化を用いるとよい。この際、シリコンドットの大きさが小さくなるほど、酸化の速度が遅くなるため、シリコンドットの大きさバラツキが抑えられる。また、該シリコンドット表面酸化膜は電子が通過する絶縁膜となるため、耐圧が高く、リーク電流が少なく、信頼性の高い膜であれば良い。例えば、N2O酸化膜、NO酸化膜等の酸化膜を用いてもよい。最終形状におけるシリコンドット710と半導体基板(図示せず)、および、シリコンドット710とゲート電極の間に位置する絶縁膜の膜厚は、第1の絶縁体712を含んで等価酸化膜厚で1nmから20nm程度が良い。より好ましくは、シリコンドットの大きさが1nm〜15nm程度大きさである場合には等価酸化膜厚で1nm〜10nm程度であることが望ましい。このように、シリコンドットを酸化して小さくする場合、シリコンドットの形成時に大きさの減少分を考慮して、大きめに形成しておく必要があることは、言うまでもない。さらに、該絶縁膜をトンネル電流が流れる程度に薄く形成し、2重トンネル接合を用いたクーロンブロッケード効果によって電荷を保持する場合は、電荷の注入/消去に必要とする電圧を低くすることができ、それによって、低消費電力化ができる。その場合の典型的な酸化膜厚は、1nm〜3nm程度が良い。また、シリコンドットの高さが揃わず凸凹に堆積されても良い。
【0307】
次に、CVD法を用いた堆積絶縁膜の形成方法は、HTO(High Temperature Oxide;高温酸化膜)やLPCVD(Low Pressure Chemical Vapor Deposition;減圧気相成長法)を用いたステップカバレッジの良い膜を用いると良い。HTO膜を用いた場合、膜厚は20nm〜100nm程度であれば良い。なお、堆積絶縁膜は、このあとの工程においてサイドウォールスペーサ形状にエッチングバックされ、ソース/ドレイン拡散領域を形成する不純物注入の際の注入マスクとして働く。つまり、ソース/ドレイン拡散領域の形状、特にゲート電極端とのオフセット幅を規定する重要な要素となるので、堆積絶縁膜厚を適宜調整変更することにより、ソース/ドレイン拡散領域を最適な形状に形成し、最適なオフセット幅を得ることが可能となる。
【0308】
次に、堆積絶縁膜およびシリコンドット710を異方性エッチングすることにより、ゲートスタックの側壁にサイドウォールスペーサ形状のシリコンドット710を含んだメモリ機能体を形成する。この際、第1の絶縁体712と堆積絶縁膜の材料として異なる材料を選ぶことにより、これらの膜の間の選択比を上げることができ、当工程を効率よく簡単に実施することが可能となる。例えば、第1の絶縁体712の材料としては窒化膜を、堆積絶縁膜の材料としては酸化膜を用いると良い。
【0309】
ただし、半導体基板は通常シリコン基板を用いている場合が多く、その場合、ドットの材料としてシリコンを用いているため、シリコンドットをエッチングできず、エッチング残渣が出る場合がある、この場合は、異方性エッチング後にフッ酸等を用いたウエットエッチングを用いて残っている絶縁膜を等方性エッチングすることにより、シリコン残渣をリフトオフすると良い。さらに、残渣が残る場合は、この残渣の表面または全体が酸化されるように、酸化を行い、その後フッ酸等を用いたウエットエッチングを用いて残渣を除去するとよい。
【0310】
このように、シリコンドットで電荷を保持する構造を用いたことにより、メモリの保持特性を劣化させる絶縁膜のリークが発生した場合でも、保持されたすべての電荷がリークせず、絶縁膜リーク部近傍のシリコンドットに保持されていた電荷がリークするのみに留まる。よって、保持特性が良い半導体記憶装置が提供される。
【0311】
さらに、シリコンドット表面を酸化することにより、シリコンドットの大きさバラツキが抑制でき、電気特性のバラツキが少ない半導体記憶装置が提供される。
【0312】
次に、図13(b)に示すメモリ機能体は、第1の絶縁体712の側壁部に、2層のシリコンドット710が含まれた側壁絶縁体716が形成されたものである。
【0313】
作製方法は、第1の絶縁体712形成後、上記図13(a)に記載の方法でシリコンドット710を形成し、シリコンドット表面を酸化する。その後、さらに同様の方法でシリコンドットを形成し、その後堆積絶縁膜を堆積しエッチングバック工程および、残渣除去工程を行い、図示の構造を作製する。それぞれの工程は上記図13(a)に記載の方法を用いると良い。
【0314】
この構造により、シリコンドットが縦方向に2重以上の多重ドットを構成するため1重ドットと比較して、メモリ保持性能が飛躍的に向上する。さらに、1重ドットと比較して、メモリ機能膜中のシリコンドット数が増加するため、保持電荷数が増加する。よって、書込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した半導体記憶装置が形成できる。
【0315】
次に、図13(c)に示すメモリ機能体は、第1の絶縁体712の側壁部に、3層のシリコンドット710が含まれた側壁絶縁体716が形成されたものである。
【0316】
作製方法は、第1の絶縁体712の形成後、上記図13(a)に記載の方法でシリコンドット710を形成し、シリコンドット表面を酸化する。さらに、シリコンドット710を形成し、シリコンドット表面を酸化する。その後、さらにシリコンドットを形成し、その後堆積絶縁膜を堆積しエッチングバック工程および、残渣除去工程を行い、図示の構造を作製する。それぞれの工程は上記図13(a)に記載の方法を用いると良い。
【0317】
この構造により、シリコンドットが縦方向に3重以上の多重ドットを構成するため1重および2重ドットと比較して、メモリ保持性能が飛躍的に向上する。さらに、1重および2重ドットと比較して、メモリ機能膜中のシリコンドット数が増加するため、保持電荷数が増加する。よって、書込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した半導体記憶装置が形成できる。
【0318】
図13(d)に示すのは、第1の絶縁体712の側壁部に、側壁絶縁体716内を充分に満たすだけの膜厚まで、シリコンドット710を積層した側壁絶縁体716が形成されたものである。
【0319】
作製方法は、上記図13(a)〜(c)に対して、上記シリコンドット形成および酸化という工程をさらに適宜複数回繰り返すとよい。1重、2重および3重ドットの場合と比較して、メモリ保持性能が飛躍的に向上する。さらに、1重、2重および3重ドットと比較して、メモリ機能膜中のシリコンドット数が増加するため、保持電荷数が増加する。よって、書込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した不揮発性メモリが形成できる。
【0320】
図13(e)に示すのは、第1の絶縁体712の側壁部に、電荷注入部付近に微小なサイドウォール形状のポリシリコン715が含まれた側壁絶縁体716が形成されたものである。
【0321】
作製方法は、第1の絶縁体712形成後、ポリシリコンをLPCVD等のステップカバレッジの良い方法で堆積し、エッチングバックすることにより、図示のようにメモリ機能体の角部の電荷が注入する部分に限定して形成する。その後、堆積絶縁膜を堆積しエッチングバック工程を行い、図示の構造を作製する。
【0322】
この構造により、書込みによって注入する電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなり、誤消去を防止できる。さらに、注入される電荷の量は変わらずに電荷を保持するメモリ機能体の体積を小さくすることにより、単位体積当たりの電荷の量を増加させることができるので、効率的に電子の書込み/消去を行うことができ、書込み/消去スピードが早い半導体記憶装置が提供される。さらに、側壁絶縁体716がポリシリコン715を覆っていることによって、ゲート電極やソース/ドレイン拡散領域へのコンタクト工程の際に、ポリシリコン715とコンタクトが短絡するのを防止できる。ここで、層間絶縁膜と側壁絶縁体は、例えばそれぞれ酸化膜と窒化膜といったように、違う材料を使っていることが重要である。よって、設計コンタクトマージンが小さくて良いので微細化される。よって、コストが抑えられた半導体記憶装置が提供される。
【0323】
図13(f)に示すのは、第1の絶縁体712の側壁部に電荷注入部付近に幅が狭いサイドウォール形状のポリシリコン715が含まれた側壁絶縁体716が形成されたものである。
【0324】
形成方法は、上記図13(e)に記載の方法と同じで良く、ポリシリコンの堆積膜厚およびエッチング量を調整することにより形成できる。また、効果も図13(e)と同様である。
【0325】
図13(g)に示すものは、第1の絶縁体712の側壁部にポリシリコン715を形成し、その側壁部に側壁絶縁体716を形成したメモリ機能体である。
【0326】
形成方法は、第1の絶縁体712を形成後、ポリシリコンをLPCVD等のステップカバレッジの良い方法で堆積し、続けて堆積絶縁膜を堆積する。その後、ポリシリコンおよび堆積絶縁膜をエッチングし、図示の構造を形成する。この構造により、上記図13(e)と同様の効果を奏することができる。
【0327】
図13(h)に示すのは、第1の絶縁体712の側壁部に、ポリシリコン715を形成し、その側壁部に複数のシリコンドット710を含んだ側壁絶縁体716を形成したメモリ機能体である。
【0328】
形成方法は、第1の絶縁体712を形成後、ポリシリコンをLPCVD等のステップカバレッジの良い方法で堆積し、表面を酸化後、シリコンドットを形成し、続けて堆積絶縁膜を堆積する。当構造は、上記図13(a)と図13(g)の工程を用いて形成すると良い。この構造により、半導体基板と複数の微粒子の間に、半導体または導体膜が存在するように形成することにより、微粒子の位置や大きさのバラツキが電界効果トランジスタのしきい値電圧に与える影響を抑制することができる。よって、誤読み出しの抑制された半導体記憶装置を提供できる。また、シリコンドットの形成工程は図13(a)の代わりに図13(b)から図13(d)に記載の構造つまり多層構造のシリコンドットを用いてもそれぞれの効果を追加したメモリ機能体が形成できる。
【0329】
また、次の様な工程を用いることもできる。
【0330】
第1の絶縁体712を形成後、ポリシリコンをLPCVD等のステップカバレッジの良い方法で堆積し、表面を酸化する。その後、ポリシリコンを堆積した条件と同じ条件のプロセスを実施する。当初のポリシリコン堆積時と、今回の工程時の下地酸化膜のラフネスの違いによって、今回の工程では、シリコンドットが形成される。そのようなシリコンドット形成を行う場合は、シリコンドットが小さすぎるとクーロンブロッケード効果が大きすぎるため、電荷の注入が困難になり、さらに、大きすぎると膜状になってしまうため、差異的な膜厚は1nmから20nm程度である。典型的な例としては上記ポリシリコン膜同様、620℃のSiH4雰囲気中で減圧化学的気相成長法(LPCVD法)により5nmのポリシリコン膜およびシリコンドットを形成できる。
【0331】
図13(i)に示すのは、第1の絶縁体712の側壁部に、ポリシリコン715を形成したメモリ機能体である。形成方法は、第1の絶縁体712を形成後、ポリシリコンをLPCVD等のステップカバレッジの良い方法で堆積し、異方性エッチングすることにより、サイドウォールスペーサ形状のメモリ機能体を形成する。当構造は、ポリシリコン領域が大きく、多くの電荷量を保持することができるので、容易に多値化が可能となる。さらに、構造が簡単なため、製造が容易であり、製造コストが削減できる。
【0332】
図13(j)に示すのは、第1の絶縁体712の側壁部に、図13(i)に比較して、電荷注入部付近にポリシリコンを縮小した構造を有するメモリ機能体である。形成方法は、第1の絶縁体712を形成後、ポリシリコンをLPCVD等のステップカバレッジの良い方法で堆積し、異方性選択エッチングする。その後、さらにウエットエッチング等の等方性選択エッチングを行うことにより形成することができる。この構造により、書込みによって注入する電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなり、誤消去を防止できる。さらに、注入される電荷の量は変わらず電荷を保持するメモリ機能体の体積が減少するので単位体積当たりの電荷の量を増加させることができるので、効率的に電子の書込み/消去を行うことができ、書込み/消去スピードが早い半導体記憶装置が提供される。
【0333】
また、図13(e)〜(j)の構造によれば、第1の絶縁体712により、ポリシリコンに蓄積された電荷の散逸を抑制することができる。よって、保持特性の良い、信頼性の高い半導体記憶装置を提供できる。
【0334】
上記図13(e) 〜(j)に記載のメモリ機能体は、左右のメモリ機能体の短絡を防止するための、図12に示すようにゲート電極のまわりこみ部の除去が必要である。
【0335】
また、上記図13(e)〜(j)のメモリ機能体のポリシリコンは、電荷を保持できる機能を有するならば、ポリシリコンで無くても上記同様の効果を奏する。例えば、シリコン窒化膜や導電体やPZT、PLZT等の強誘電体等でも良い。
【0336】
ただし、ポリシリコンを用いているため、電荷注入量を制御することができ、それによる多値化が可能となり、1ビット当たりの製造コストが削減できる。さらに、LSIプロセスではごく標準的に用いられる材料であるため、製造コストが削減できる。
【0337】
また、ポリシリコンの代わりにシリコン窒化膜を用いた場合、電荷保持部の電荷をトラップする準位を1×1012cm−2程度含有することができるため、大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、LSIプロセスではごく標準的に用いられる材料であるため、製造コストが低くなる。
【0338】
(第8の実施形態)
本発明の第8の実施形態の半導体記憶装置を図14を用いて説明する。この第8の実施形態は、上記第6の実施形態に示した各種メモリ機能体を側壁に形成した半導体記憶装置と同様の構造の半導体記憶装置を形成し、それを上記第2から第4の実施形態に適用した実施形態である。つまり、第6の実施形態は第5の実施形態の半導体記憶装置を変更しただけであり、第6の実施形態に記載の形成方法でメモリ機能体を形成する工程が加わるだけであり、その他の半導体記憶装置の製造方法は第5の実施形態に示す半導体記憶装置の製造方法を適用すればよい。同様に第2から第4の実施形態についても、メモリ機能体を形成する工程を加えるだけで本実施形態の構造を形成することができ、それぞれ第2から第4の実施形態に記載の効果を加えた効果を奏することができる。
【0339】
図14(a)〜(c)について、それぞれ詳しく説明する。なお、図14(a)〜(c)において、801は半導体基板、802はゲート絶縁膜、803はゲート電極、808はゲートスタック、811はメモリ機能体、813はソース/ドレイン拡散領域、821は第1の被覆膜、825はコンタクト、826は第2の被覆膜である。
【0340】
図14(a)の構造は第2の実施形態に記載の工程とほぼ同じであるが、特に異なる点は次の点である。
【0341】
つまり、第2の実施形態の図3(b)に示す第1の被覆膜821を形成する前に、電荷保持機能を有したメモリ機能体811を形成しており、第6の実施形態に記載した半導体記憶装置と同じ形状の装置が形成される点である。ここでメモリ機能体811は、第6および第7の実施形態に記載した構造および形成方法のメモリ機能体を用いれば良い。
【0342】
この構造により、第3の実施形態に記載の効果を有することはもとより、第6もしくは第7の実施形態に記載のメモリ機能体に関する効果を有することもできる。
【0343】
この半導体記憶装置の製造方法は次の様なものである。
【0344】
まず、第6および第7の実施形態に記載の方法を用いて、図10(c)に示す構造を形成する。このとき、メモリ機能体811は、図10(c)に示すものに限らず、図13(a)〜(j)に記載のメモリ機能体としても良く、それにより第7の実施形態に記載の効果を有することができる。
【0345】
その後は、第2の実施形態の図3(b)以降に記載の工程と同様の工程を用いて図14(a)に記載の半導体記憶装置を形成することができる。ところで、この第8の実施形態の場合は第2の実施形態と異なり、メモリ機能体が形成されているため、設計上のマージンを小さくすることができる。つまり、図13(a)〜(f)に記載のメモリ機能体においては、電荷を保持する部分であるシリコンドット710およびポリシリコン715は側壁絶縁体716に覆われており、コンタクトとメモリ機能体が接触しても、短絡は発生しない。よって、図13(a)〜(f)に記載のメモリ機能体においては、コンタクトがゲート電極と短絡しないようなマージンさえ設けておけばよく、その結果微細化が容易になる。
【0346】
次に、図14(b)の構造も先程同様、第1の被覆膜821を形成する前に、電荷保持機能を有したメモリ機能体811を形成し、第6の実施形態に記載した半導体記憶装置と同じ形状の装置が形成される。ただし、第1の被覆膜形成以降の工程が第3の実施形態に記載の工程を用いる点が図14(a)と異なる。
【0347】
この半導体記憶装置の製造方法は次の様なものである。
【0348】
まず、第6および第7の実施形態に記載の方法を用いて、第6の実施形態の図10(c)に示す構造を形成する。このとき、メモリ機能体811は、図10(c)に記載のものに限らず、図13(a)〜(j)に記載のメモリ機能体としても良く、それにより第7の実施形態に記載の効果を有することができる。
【0349】
その後は、第3の実施形態の図5(a)以降に記載の工程と同様の工程を用いて、図14(b)に記載の半導体記憶装置を形成することができる。ところで、本実施形態の場合は第3の実施形態と異なり、メモリ機能体が形成されているため、設計上のマージンを小さくすることができる。つまり、図13(a)〜(f)に記載のメモリ機能体においては、電荷を保持する部分であるシリコンドット710およびポリシリコン715は側壁絶縁体716に覆われており、コンタクトとメモリ機能体が接触しても、短絡は発生しない。さらに、メモリ機能体の電荷を保持する部分が窒化膜等のように物質内のトラップに電荷を保持するような物質でできている場合は、コンタクトと窒化膜等が短絡しても、蓄積電荷か全て放出されるわけでないので、コンタクトとメモリ機能体が接触しても、短絡は発生しない。
【0350】
よって、図13(a)〜(f)に記載のメモリ機能体および電荷保持部が窒化膜等でできているメモリ機能体においては、コンタクトがゲート電極と短絡しないようなマージンさえ設けておけばよく、その結果微細化が容易になる。
【0351】
次に、図14(c)について、それぞれ詳しく説明する。
【0352】
図14(c)の構造は、ゲート電極803の上部に予め第3の被覆膜827を形成している点で上記図14(a),(b)と異なるものである。それによる効果として、図14(c)の構造では、ゲート電極803上にコンタクトがかかっていても、ゲート電極803と短絡することが無く、設計上のマージンは最も小さくて済むものであり、最も微細化が容易にできるものである。その点では、第4の実施形態に示した構造と全く同様な効果を有するものである。
【0353】
つまり、コンタクトとコンタクトの短絡の問題がない限りは、図14(c)に示すようにコンタクト825がソース/ドレイン拡散領域813と電気的接続を保てる範囲でずれを許容することができる。ただし、メモリ機能体がコンタクトと接してもよい図13(a)〜(j)に示すメモリ機能体と、メモリ機能体の電荷を保持する部分が窒化膜等のように物質内のトラップに電荷を保持するような物質でできている場合に限る。
【0354】
よって、図13(a)〜(f)に示すメモリ機能体および電荷保持部が窒化膜等でできているメモリ機能体811においては、コンタクト825がソース/ドレイン拡散領域813と電気的接続さえとれていればよく、その結果微細化が容易になる。
【0355】
(第9の実施形態)
本発明の第9の実施形態の半導体記憶装置を図15を用いて説明する。
【0356】
この第9の実施形態は、第1の実施形態の図2または第6の実施形態の図11,図12のゲート電極の側方にメモリ機能体を有する構造の半導体記憶装置の構成の態様を示すものである。つまり、第1の実施形態の図2および第3の実施形態の被覆膜に覆われた部分であるゲートスタックおよびその両側にあるメモリ機能体および半導体基板等からなる半導体記憶装置の実施の形態を示すものである。
【0357】
この第9の実施形態から後述する第15の実施形態まで、メモリ機能体の構成等について詳細に説明をしているため、特に被覆膜等の構造および効果については、説明をせず、図示もしていないが、被覆膜等のこれらの実施形態において特に言及していない構造は上記の実施形態に従うものであり、その点を斟酌して考えるべきである。
【0358】
この第9の実施形態の半導体記憶装置は、第1の実施形態の図2または第6の実施形態の図11,図12に示す半導体記憶装置の効果に加えて、次の効果を有するものである。
【0359】
この第9の実施形態の半導体記憶装置は、図15に示すように、メモリ機能体961,962が電荷を保持する領域(電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい)と電荷を逃げにくくする領域(電荷を逃げにくくする機能を有する膜であってもよい)から構成される。例えば、図10に示すように、ONO構造を有している。すなわち、第1の絶縁体の一例としてのシリコン酸化膜941と側壁絶縁体の一例としてのシリコン酸化膜943との間に電荷保持部の一例としてのシリコン窒化膜942が挟まれ、メモリ機能体961,962を構成している。ここで、シリコン窒化膜は、電荷を保持する機能を有する電荷保持部の役割を果たす。また、シリコン酸化膜941,943はシリコン窒化膜中に蓄えられた電荷を逃げにくくする機能を有する散逸防止絶縁体の役割を果たす。
【0360】
また、メモリ機能体961,962における電荷を保持する領域(シリコン窒化膜942)は、ソース/ドレイン拡散領域912,913とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散領域912,913の少なくとも一部の領域上に、電荷を保持する領域(シリコン窒化膜942)の少なくとも一部が存在することを意味する。なお、911は半導体基板、914はゲート絶縁膜、917はゲート電極、971は(ゲート電極と拡散領域との)オフセット領域である。図示しないが、ゲート絶縁膜914下であって半導体基板911最表面部はチャネル領域となる。
【0361】
メモリ機能体961,962における電荷を保持する領域のシリコン窒化膜942と拡散領域912,913とがオーバーラップすることによる効果を説明する。
【0362】
図16は、図15の右側のメモリ機能体962周辺部の拡大図である。W1はゲート電極917と拡散領域913との間のオフセット領域971のオフセット量を示す。また、W2はゲート電極917のゲート長方向の切断面におけるメモリ機能体962の幅を示しているが、メモリ機能体962のうちシリコン窒化膜942のゲート電極917と離れた側の端が、ゲート電極917から離れた側のメモリ機能体962の端と一致しているため、メモリ機能体962の幅をW2として定義した。W2−W1が、メモリ機能体962と拡散領域913とのオーバーラップ量である。メモリ機能体962と拡散領域913とのオーバーラップ量はW2−W1で表される。特に重要なことは、メモリ機能体962のうちシリコン窒化膜942で構成されたメモリ機能体962が、拡散領域913とオーバーラップする、つまり、W2>W1なる関係を満たすことである。
【0363】
なお、図17に示すように、メモリ機能体962aのうちシリコン窒化膜942aのゲート電極917と離れた側の端が、ゲート電極917から離れた側のメモリ機能体962aの端と一致していない場合は、W2をゲート電極917の端からシリコン窒化膜942aのゲート電極と遠い側の端までと定義すればよい。なお、図17において、911aは半導体基板、913aはソース/ドレイン拡散領域、914aはゲート絶縁膜、943aはシリコン酸化膜、971aはオフセット領域である。
【0364】
図18は、図16の半導体記憶装置の構造において、メモリ機能体962の幅W2を100nmに固定し、オフセット量W1を変化させたときのドレイン電流Idを示している。ここで、ドレイン電流は、メモリ機能体962を消去状態(ホールが蓄積されている)とし、拡散領域912,913をそれぞれソース電極、ドレイン電極として、デバイスシミュレーションにより求めた。
【0365】
図18から明らかなように、W1が100nm以上(すなわち、シリコン窒化膜942と拡散領域913とがオーバーラップしない)では、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、W1が100nm以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜942と拡散領域913とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、量産製造においてばらつきも考慮した場合、電荷を保持する機能を有する膜であるシリコン窒化膜942の少なくとも一部とソース/ドレイン領域とがオーバーラップしなければ、事実上メモリ機能を得ることが困難である。
【0366】
上述したデバイスシミュレーションの結果を踏まえて、W2を100nm固定とし、W1を設計値として60nmおよび100nmとして、メモリセルアレイを作製した。W1が60nmの場合、シリコン窒化膜942と拡散領域912、913とは設計値として40nmオーバーラップし、W1が100nmの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、W1を設計値として60nmとした場合の方が、読出しアクセス時間で100倍高速であった。実用上、読み出しアクセス時間は1ビットあたり100ナノ秒以下であることが好ましいが、W1=W2では、この条件を到底達成できないことが分かった。また、製造ばらつきまで考慮した場合、W2−W1>10nmであることがより好ましいことが判明した。
【0367】
図16に示す半導体記憶装置において、メモリ機能体961(領域981)に記憶された情報の読み出しは、拡散領域912をソース電極とし、拡散領域913をドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、2つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体962の記憶状況の如何にかかわらず、メモリ機能体961の記憶情報を感度よく検出することができ、2ビット動作を可能にする大きな要因となる。
【0368】
一方、2つのメモリ機能体の片側のみに情報を記憶させる場合または2つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【0369】
なお、図15には図示していないが、半導体基板911の表面にウェル領域(Nチャネル素子の場合はP型ウェル)を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作(書換え動作および読出し動作)に最適にしつつ、その他の電気特性(耐圧、接合容量、短チャネル効果)を制御するのが容易になる。
【0370】
また、メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持部としての電荷保持膜と絶縁膜とを含んでいるのが好ましい。この第9の実施形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜942、絶縁膜として電荷保持膜に保持された電荷の散逸を防ぐ働きのあるシリコン酸化膜941,943を用いている。メモリ機能体が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。さらに、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができる。電荷保持膜の体積を適度に小さくすることにより電荷保持膜内での電荷の移動を制限し、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【0371】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置されるな電荷保持膜を含むことが好ましい。いいかえると、メモリ機能体における電荷保持膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。
【0372】
具体的には、図19に示したように、ゲート電極917の側方に形成されたメモリ機能体962の電荷保持部としてのシリコン窒化膜942aが、ゲート絶縁膜914表面と略平行な面を有している。言い換えると、シリコン窒化膜942aは、ゲート絶縁膜914表面に対応する高さから、均一な高さに形成されることが好ましい。メモリ機能体962中に、ゲート絶縁膜914表面と略平行なシリコン窒化膜942aがあることにより、シリコン窒化膜942aに保持された電荷の多寡によりオフセット領域971での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、シリコン窒化膜942aをゲート絶縁膜914の表面と略平行とすることにより、オフセット量(W1)がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、シリコン窒化膜942a上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【0373】
さらに、メモリ機能体962は、ゲート絶縁膜914の表面と略平行なシリコン窒化膜942aとチャネル領域(またはウェル領域)とを隔てる絶縁膜(例えば、シリコン酸化膜944(W2)のうちオフセット領域971上の部分)を含むことが好ましい。この絶縁膜により、電荷保持膜に保持された電荷の散逸が抑制され、さらに保持特性の良い半導体記憶装置を得ることができる。
【0374】
なお、シリコン窒化膜942aの膜厚を制御すると共に、シリコン窒化膜942a下の絶縁膜(シリコン酸化膜944のうちオフセット領域971上の部分)の膜厚を一定に制御することにより、半導体基板911表面から電荷保持膜中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板911表面から電荷保持膜中に蓄えられる電荷までの距離を、シリコン窒化膜942a下の絶縁膜の最小膜厚値から、シリコン窒化膜942a下の絶縁膜の最大膜厚値とシリコン窒化膜942aの最大膜厚値との和までの間に制御することができる。これにより、シリコン窒化膜942aに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、半導体記憶装置のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【0375】
(第10の実施形態)
図20は本発明の第10の実施形態の半導体記憶装置のメモリ機能体周辺部の拡大図を示しており、第9の実施形態の図16と同一構成部は同一参照番号を付している。この発明の第10の実施形態の半導体記憶装置は、図20に示すように、メモリ機能体962のシリコン窒化膜942が略均一な膜厚で、ゲート絶縁膜914の表面と略平行に配置され(矢印981)、さらに、ゲート電極917側面と略平行に配置された(矢印982)形状を有している。
【0376】
ゲート電極917に正電圧が印加された場合には、メモリ機能体962中での電気力線は矢印983のように、シリコン窒化膜942を2回(矢印982および矢印981が示す部分)通過する。なお、ゲート電極917に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜942の比誘電率は約6であり、シリコン酸化膜941,943の比誘電率は約4である。したがって、矢印981で示す電荷保持膜のみが存在する場合よりも、電気力線(矢印983)方向におけるメモリ機能体962の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極917に印加された電圧の多くの部分が、オフセット領域971における電界を強くするために使われることになる。
【0377】
書換え動作時に電荷がシリコン窒化膜942に注入されるのは、発生した電荷がオフセット領域971における電界により引き込まれるためである。したがって、矢印982で示される電荷保持膜を含むことにより、書換え動作時にメモリ機能体962に注入される電荷が増加し、書換え速度が増大する。
【0378】
なお、シリコン酸化膜943の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜914の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【0379】
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。
【0380】
さらに、メモリ機能体962は、ゲート絶縁膜914表面と略平行な電荷保持膜とチャネル領域(またはウェル領域)とを隔てる絶縁膜(シリコン酸化膜941のうちオフセット領域971上の部分)をさらに含むことが好ましい。この絶縁膜により、電荷保持膜に保持された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【0381】
また、メモリ機能体962は、ゲート電極917と、ゲート電極917側面と略平行な向きに延びた電荷保持膜とを隔てる絶縁膜(シリコン酸化膜941のうちゲート電極917に接した部分)をさらに含むことが好ましい。この絶縁膜により、ゲート電極917から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、半導体記憶装置の信頼性を向上させることができる。
【0382】
さらに、シリコン窒化膜942下の絶縁膜(シリコン酸化膜941のうちオフセット領域971上の部分)の膜厚を一定に制御することが好ましく、さらにゲート電極917側面上に配置する絶縁膜(シリコン酸化膜941のうちゲート電極917に接した部分)の膜厚を一定に制御することが好ましい。これにより、シリコン窒化膜942に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【0383】
(第11の実施形態)
図21は本発明の第11の実施形態の半導体記憶装置の構造の概要を示す概略断面図を示しており、第9の実施形態の図15と同一構成部は同一参照番号を付している。この発明の第11の実施形態の半導体記憶装置は、ゲート電極、メモリ機能体およびソース/ドレイン領域間距離の最適化に関する。
【0384】
図21に示したように、Aはゲート長方向の切断面におけるゲート電極長、Bはソース/ドレイン領域間の距離(チャネル長)、Cは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、ゲート長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端(ゲート電極と離れている側)から他方のメモリ機能体内の電荷を保持する機能を有する膜の端(ゲート電極と離れている側)までの距離を示す。
【0385】
まず、B<Cであることが好ましい。チャネル領域のうちゲート電極917下の部分とソース/ドレイン拡散領域912,913との間にはオフセット領域971が存する。B<Cにより、メモリ機能体961,962(シリコン窒化膜942)に蓄積された電荷により、オフセット領域971の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【0386】
また、ゲート電極917とソース/ドレイン拡散領域912,913がオフセットしている場合、つまり、A<Bが成立する場合には、ゲート電極917に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体961,962に保持された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。ただし、メモリ効果が発現する限りにおいては、必ずしも存在する必要はない。オフセット領域971がない場合においても、ソース/ドレイン領域912,913の不純物濃度が十分に薄ければ、メモリ機能体961,962(シリコン窒化膜942)においてメモリ効果が発現し得る。
【0387】
したがって、A<B<Cであるのが最も好ましい。
【0388】
(第12の実施形態)
この発明の第12の実施形態の半導体記憶装置は、図22に示すように、第9の実施形態における半導体基板をSOI基板とする以外は、実質的に同様の構成を有し、同一構成部は同一参照番号を付している。
【0389】
この半導体記憶装置は、半導体基板986上に埋め込み酸化膜988が形成され、さらにその上にSOI層が形成されている。SOI層内には拡散領域912、913が形成され、それ以外の領域はボディ領域987となっている。
【0390】
この半導体記憶装置によっても、第9の実施形態の半導体記憶装置と同様の作用効果を奏する。さらに、拡散領域912,913とボディ領域987との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【0391】
(第13の実施形態)
この発明の第13の実施形態の半導体記憶装置は、図23に示すように、第9の実施形態において、N型のソース/ドレイン領域912,913のチャネル側に隣接して、P型高濃度領域991を追加した以外は、実質的に同様の構成を有し、同一構成部は同一参照番号を付している。
【0392】
すなわち、P型高濃度領域991におけるP型を与える不純物(例えばボロン)濃度が、領域992におけるP型を与える不純物濃度より高い。P型高濃度領域991におけるP型の不純物濃度は、例えば、5×1017cm−3〜1×1019cm−3程度が適当である。また、領域992のP型の不純物濃度は、例えば、5×1016cm−3〜1×1018cm−3とすることができる。
【0393】
このように、P型高濃度領域991を設けることにより、拡散領域912,913と半導体基板911との接合が、メモリ機能体961,962の直下で急峻となる。そのため、書込みおよび消去動作時にホットキャリアが発生し易くなり、書込み動作および消去動作の電圧を低下させ、あるいは書込み動作および消去動作を高速にすることが可能となる。さらに、領域992の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低くまたは書換え速度が高速で、かつ、読出し速度が高速な半導体記憶装置を得ることができる。
【0394】
また、図23において、ソース/ドレイン拡散領域912,913近傍であってメモリ機能体961,962の下(すなわち、ゲート電極917の直下ではない)において、P型高濃度領域991を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、P型高濃度領域991がゲート電極917の直下にある場合に比べて著しく大きい。メモリ機能体961,962に書込み電荷(トランジスタがNチャネル型の場合は電子)が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体961,962に十分な消去電荷(トランジスタがNチャネル型の場合は正孔)が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極917下のチャネル領域(領域992)の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、P型高濃度領域991の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、P型高濃度領域991をメモリ機能体961,962の下であってソース/ドレイン拡散領域912,913近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果(書込み時と消去時での閾値の差)を著しく増大させることができる。
【0395】
(第14の実施形態)
この発明の第14の実施形態の半導体記憶装置は、図24に示すように、第9の実施形態において、電荷保持膜(シリコン窒化膜942)とチャネル領域またはウェル領域とを隔てる絶縁膜の厚さ(T1)が、ゲート絶縁膜の厚さ(T2)よりも薄いこと以外は、実質的に同様の構成を有し、同一構成部は同一参照番号を付している。
【0396】
ゲート絶縁膜914は、メモリの書換え動作時における耐圧の要請から、その厚さT2には下限値が存在する。しかし、シリコン酸化膜941の厚さT1は、耐圧の要請にかかわらず、T2よりも薄くすることが可能である。
【0397】
この第14の実施形態の半導体記憶装置において、上述のようにT1に対する設計の自由度が高いのは以下の理由による。本実施形態の半導体記憶装置においては、電荷保持膜とチャネル領域またはウェル領域とを隔てる絶縁膜は、ゲート電極917とチャネル領域またはウェル領域とに挟まれていない。そのため、電荷保持膜とチャネル領域またはウェル領域とを隔てる絶縁膜には、ゲート電極917とチャネル領域またはウェル領域間に働く高電界が直接作用せず、ゲート電極917から横方向に広がる比較的弱い電界が作用する。そのため、ゲート絶縁膜914に対する耐圧の要請にかかわらず、T1をT2より薄くすることが可能になるのである。一方、例えば、フラッシュメモリに代表されるEEPROMにおいては、フローティングゲートとチャネル領域またはウェル領域とを隔てる絶縁膜は、ゲート電極917(コントロールゲート)とチャネル領域またはウェル領域に挟まれているので、ゲート電極917からの高電界が直接作用する。それゆえ、EEPROMにおいては、フローティングゲートとチャネル領域またはウェル領域とを隔てる絶縁膜の厚さが制限され、半導体記憶装置の機能の最適化が阻害されるのである。
【0398】
以上より明らかなように、この第14の実施形態の半導体記憶装置において電荷保持膜(シリコン窒化膜942)とチャネル領域またはウェル領域とを隔てる絶縁膜が、ゲート電極917とチャネル領域またはウェル領域とに挟まれていないことが、T1の自由度を高くする本質的な理由となっている。
【0399】
T1を薄くすることにより、メモリ機能体961,962への電荷の注入が容易になり、書込み動作および消去動作の電圧を低下させ、または書込み動作および消去動作を高速にすることが可能となり、また、シリコン窒化膜942に電荷が蓄積された時にチャネル領域またはウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【0400】
ところで、メモリ機能体961,962中での電気力線は、図20の矢印983で示すように、シリコン窒化膜942を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、書換え動作時においては大きな役割を果たしている。T1を薄くすることによりシリコン窒化膜942が図の下側に移動し、矢印983で示す電気力線がシリコン窒化膜942を通過するようになる。それゆえ、電気力線(矢印983で示す)に沿ったメモリ機能体961,962中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。したがって、ゲート電極917に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作および消去動作が高速になる。
【0401】
以上より明らかなように、T1<T2とすることにより、メモリの耐圧性能を低下させることなく、書込み動作および消去動作の電圧を低下させ、または書込み動作および消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
【0402】
なお、シリコン酸化膜941の厚さT1は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる0.8nm以上であることがより好ましい。
【0403】
(第15の実施形態)
この発明の第15の実施形態の半導体記憶装置は、図25に示すように、第9の実施形態において、電荷保持部(シリコン窒化膜942)とチャネル領域またはウェル領域とを隔てる絶縁膜の厚さ(T1)が、ゲート絶縁膜914の厚さ(T2)よりも厚いこと以外は、実質的に同様の構成を有する。
【0404】
ゲート絶縁膜914は、素子の短チャネル効果防止の要請から、その厚さT2には上限値が存在する。しかし、絶縁膜の厚さT1は、短チャネル効果防止の要請かかわらず、T2よりも厚くすることが可能である。
【0405】
この第15の実施形態の半導体記憶装置において、上述のようにT1に対する設計の自由度が高い理由は、既に述べた通り、電荷保持膜とチャネル領域またはウェル領域とを隔てる絶縁膜が、ゲート電極917とチャネル領域またはウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜914に対する短チャネル効果防止の要請にかかわらず、T1をT2より厚くすることが可能になるのである。
【0406】
T1を厚くすることにより、メモリ機能体961,962に保持された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
【0407】
したがって、T1>T2とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【0408】
なお、第1の絶縁体としてのシリコン酸化膜941の厚さT1は、書換え速度の低下を考慮して、20nm以下であることが好ましい。
【0409】
(第16の実施形態)
本発明の第16の実施形態の半導体装置は、本発明の半導体記憶装置を備えたメモリ部と、通常構造の一般的MOSFET(MOS電界効果トランジスタ)で構成される不揮発性メモリの周辺回路部、MPU(マイクロ・プロセッシング・ユニット)等の論理回路部、SRAM(スタティックRAM)部等(これらをあわせて論理回路部等と呼ぶ)からなる。
【0410】
詳しくは、図26(a)に示すように、この発明の半導体記憶装置をRAM(ランダム・アクセス・メモリ)等のメモリユニットとして機能させるためには、半導体記憶装置をアレイ状に配置したメモリ領域であるメモリセルアレイ1001の周辺に論理回路領域である周辺回路1002を配置する必要がある。その周辺回路1002としては、デコーダ1007、書込み/消去回路1009、読み出し回路1008、アナログ回路1006、制御回路1005、各種のI/O回路1004等、通常のMOSFETからなる論理回路により半導体装置を構成する。
【0411】
さらに、RAM等のメモリユニットをパソコンや携帯電話等の情報処理システムの記憶装置として機能させるためには、上記構成のメモリユニットに加えて、図26(b)に示すように、MPU(マイクロ・プロセッシング・ユニット)1011、キャッシュSRAM(スタティックRAM)1012、ロジック回路1013、アナログ回路1014等の通常のMOSFETからなる論理回路から構成することが必要である。
【0412】
当実施形態におけるメモリの論理回路部等とは、上記通常の一般的なMOSFETからなる論理回路を用いて構成できる回路やユニットのことである。
【0413】
上記第1〜第15の実施形態に記載の手順から分かるように、上記半導体記憶装置を形成するための手順は、公知の一般的なMOSFET形成プロセスと非常に親和性の高いものとなっている。また、図1から明らかなように、上記メモリ素子の構成は、公知の一般的なMOSFETに近い。上記一般的なMOSFETを上記メモリ素子に変更するためには、例えば、一般的なMOSFETにおいて、ゲート電極形成後に被覆膜を形成するか、または、サイドウォールスペーサとしてメモリ機能体を形成した後に電荷保持部を有する被覆膜を形成するだけでよい。ただし、オフセット領域を形成するため、ゲートスタック形成後のLDD領域の形成は行わない。
【0414】
ここで、論理回路部等を構成する一般的なMOSFETのサイドウォールスペーサがメモリ機能体としての機能をもっていたり、被覆膜を形成されていたとしても、被覆膜またはサイドウォールスペーサと被覆膜の幅が適切であって、書換え動作が起こらない電圧範囲で動作させる限り、トランジスタ性能を損なうことが無い。
【0415】
したがって、一般的なMOSFETと半導体記憶装置とは、共通の被覆膜またはサイドウォールスペーサと被覆膜を用いることができる。
【0416】
また、上記論理回路部等を構成する一般的なMOSFETと上記半導体記憶装置とを混載させるためには、さらに、上記論理回路部等のみLDD構造を形成することにより可能である。LDD構造を形成するためには、上記ゲート電極を形成した後であって、上記メモリ機能体を構成する材料を堆積するまえに、LDD領域形成のための不純物注入を行えばよい。したがって、上記LDD形成のための不純物注入を行う際に、上記メモリ領域のみフォトレジストでマスクするだけで、上記半導体記憶装置と上記論理回路部等を構成する通常構造MOSFETとを容易に混載することが可能である。さらに、上記半導体記憶装置と上記論理回路部等を構成する通常構造MOSFETによってSRAMを構成すれば、半導体記憶装置、論理回路、SRAMを容易に混載することができる。
【0417】
ところで、上記半導体記憶装置において、上記論理回路部およびSRAM部等で許容されるよりも、高い電圧を印加する必要がある場合、高耐圧ウェル形成用マスクおよび高耐圧ゲート絶縁膜形成用マスクを標準MOSFET形成用マスクに追加するだけでよい。従来、EEPROM(書込み消去が電気的に可能なプログラマブルROM)と論理回路部とを1つのチップ上に混載するプロセスは標準MOSFETプロセスと大きく異なり、必要マスク枚数、プロセス工数が著しく増大した。ゆえに、EEPROMと論理回路部等の回路と混載した従来の場合に比べて、飛躍的にマスク枚数およびプロセス工数を削減することが可能になる。したがって、論理回路部等の一般的なMOSFETと本発明の半導体記憶装置とを混載したチップのコストが削減される。さらに、上記半導体記憶装置には高電源電圧の供給ができるため、書込み/消去速度を格段に向上させることができる。さらに、上記論理回路部およびSRAM部等には低電源電圧の供給ができるため、ゲート絶縁膜の破壊等による、トランジスタ特性の劣化を抑制することができ、さらに低消費電力化が達成される。よって、同一基板上に容易に混載された信頼性の高い論理回路部と書込み/消去速度が格段に速い半導体記憶装置を有する半導体装置を実現することができる。
【0418】
本発明の第16の実施形態の半導体装置に用いられる半導体記憶装置を図27,図28を用いて説明する。
【0419】
当実施形態において、論理回路等における一般的なMOSFETと半導体記憶装置、それぞれのデバイスが同一基板上で同時に複雑なプロセスを必要とせず簡易に形成できることを示す。より詳しくは、上記第2の実施形態に記載の半導体記憶装置の形成の工程にフォトリソグラフィー工程を加え、LDD拡散領域を形成する領域と形成しない領域をわけることにより、同一基板上で自動的に、一般的なMOSFETと、半導体記憶装置を作製することができることを示す。
【0420】
以下に図に従い、製造工程を順を追って、説明してゆく。
【0421】
図27,図28は左右別のデバイスを示しており、左側が論理回路領域1104における一般的MOSFET、右側がメモリ領域1105における半導体記憶装置である。
【0422】
LDD領域形成工程までは、上記第2の実施形態と同様の工程を用いて良い。つまり、図27(a)に示すように、半導体基板101の論理回路領域1104およびメモリ領域1105ともに第2の実施形態における図3(a)の構造を形成する。なお、図27(a)において、1102はゲート絶縁膜、1103はゲート電極、1108はゲートスタックである。
【0423】
次に、図27(b)に示すように、論理回路領域1104のみにLDD領域1106を形成する。この際、メモリ領域1105には、フォトレジスト1107が形成されており、LDD領域1106は形成されない。ここで、メモリ領域1105にはLDD領域1106が形成されないが、一方、一般的な通常構造のトランジスタを形成する論理回路領域1104にはLDD領域を形成することができた。該フォトレジストは、注入を阻止するものであり、選択的に除去できるものであれば良く、窒化膜等の絶縁膜であっても良い。本工程のみが上記第2の実施形態と異なる特別な工程であり、これ以降は上記第2の実施形態と同じ工程を用いればよい。
【0424】
次に、図27(c)に示すように、第2の実施形態の図3(b)と同様の工程を用いて第1の被覆膜1121を形成する。
【0425】
さらに、図27(d)に示すように、第2の実施形態の図3(c)と同様の工程を用いてソース/ドレイン拡散領域1113を形成し、層間絶縁膜1123を形成し、その後ソース/ドレイン拡散領域と配線を接続するコンタクトを形成するためのコンタクト孔1124を層間絶縁膜1123に形成する。
【0426】
さらに、図28(e)に示すように、第2の実施形態の図4(d)と同様の工程を用いてコンタクト孔の下の第1の被覆膜1121を異方性選択エッチングを用いて除去する。
【0427】
さらに、図28(f)に示すように、第2の実施形態の図4(e)と同様の工程を用いて層間絶縁膜1123およびゲートスタック1108のコンタクト孔に露出している部分の側壁に第2の被覆膜1126を形成する。
【0428】
さらに、図28(g)に示すように、第2の実施形態の図4(f)と同様の工程を用いてコンタクト孔にコンタクト材料を埋め込みコンタクト1125を形成する。さらに、コンタクト材料をフォトリソグラフィーおよびエッチング工程を用いて層間絶縁膜1123上にてエッチングし配線パターンを形成する。
【0429】
以上より、上記第2の実施形態に記載の半導体記憶装置の形成の工程にフォトリソグラフィー工程を加え、LDD拡散領域を形成する領域と形成しない領域をわけることにより、同一基板上で自動的に、一般的なMOSFETと、本発明の半導体記憶装置を複雑なプロセスを必要とせず簡易に作製することができた。
【0430】
(第17の実施形態)
本発明の第17の実施形態のICカードを図29を用いて説明する。
【0431】
図29は、ICカードの構成を示す図である。
【0432】
図29(a)に示すように、ICカード1200A内には、MPU(Micro Processing Unit)部1201およびコネクト部1208が内蔵されている。MPU部1201内には、データメモリ部1204、演算部1202、制御部1203、ROM(Read Only Memory)1205およびRAM(Random Access Memory)1206があり、これらが1つのチップに形成されている。MPU部1201には、本発明の第16の実施形態記載の半導体装置が組み込まれている。上記各部1202,1203,1204,1205,1206は、配線(データバス、電源線等を含む)1207で接続されている。また、コネクト部1208と外部のリーダライタ1209は、ICカード1200Aがリーダライタ1209に装着されたときに接続され、ICカード1200Aに電力が供給されるとともにデータの交換が行われる。
【0433】
本実施形態の特徴は、MPU部1201とデータメモリ部1204が1つの半導体チップ上に形成され、データメモリ部1204を混載するMPU部1201を構成している点である。
【0434】
データメモリ部1204には、本特許に記載の製造コストを削減することが可能な半導体記憶装置を用いている。
【0435】
上記半導体記憶装置は微細化が容易であり、かつ2ビット動作が可能であるから、これを配列したメモリセルアレイの面積を縮小するのも容易となる。したがって、メモリセルアレイのコストを削減することができる。このメモリセルアレイをICカードのデータメモリ部1204に用いれば、ICカードのコストが削減される。
【0436】
また、MPU部1201にデータメモリ部1204を内蔵し、1つのチップ上に形成しているので、ICカード1200Aのコストを大きく低減することができる。
【0437】
さらに、データメモリ部1204に本発明の半導体記憶装置を用いており、他の回路部には本発明の半導体装置を用いており、つまりMPU部1201を本発明の半導体装置で形成しているので、例えばフラッシュメモリを用いた場合に比べて、MPU部1201の論理回路部(演算部および制御部)を構成する素子と形成プロセスが非常に似ており、混載するのが非常に容易であり、混載プロセスが著しく簡略化される。したがって、MPU部1201とデータメモリ部1204を1つのチップ上に形成することによるコスト削減効果が特に大きくなる。
【0438】
なお、ROM1205を上記半導体記憶装置で構成してもよい。このようにすれば、MPU部1201を駆動するためのプログラムが格納されているROM1205を外部から書き換えることが可能となり、ICカード1200Aの機能を飛躍的に高くすることができる。上記半導体記憶装置は微細化が容易で、かつ2ビット動作が可能であるから、マスクROMを半導体記憶装置で置き換えてもチップ面積の増大をほとんど招かない。また、上記半導体記憶装置を形成するプロセスは、通常のCMOS形成プロセスとほとんど変わらないので、論理回路部との混載が容易である。
【0439】
次に、図29(b)に示すように、ICカード1200B内には、MPU部1201、RFインターフェース部1210およびアンテナ部1211が内蔵されている。MPU部1201内には、データメモリ部1204、演算部1202、制御部1203、ROM1205およびRAM1206があり、これらが1つのチップに形成されている。上記各部1202,1203,1204,1205,1206は、配線(データバス、電源線等を含む) 1207で接続されている。
【0440】
図29(b)のICカード1200Bが、図29(a)のICカード1200Aと異なるのは、非接触型であるという点である。そのため、制御部1203は、コネクト部1208ではなくRFインターフェース部1210が接続されている。RFインターフェース部1210は、さらに、アンテナ部1211に接続されている。このアンテナ部1211は、外部機器との通信および集電機能を有する。RFインターフェース部1210は、アンテナ部1211から伝達した高周波信号を整流し電力を供給する機能と、信号の変調および復調機能を有する。なお、RFインターフェース部1210およびアンテナ部1211は、MPU部1201と1つのチップ上に混載されていてもよい。
【0441】
本実施の形態の図29(b)のICカード1200Bは非接触型であるから、コネクト部を通じた静電破壊を防止することができる。また、外部機器と必ずしも密着する必要がないので、使用形態の自由度が大きくなる。さらには、データメモリ部1204を構成する半導体記憶装置は、従来のフラッシュメモリ(約12Vの電源電圧)に比べて低い電源電圧(例えば約9V)で動作するので、RFインターフェース部の回路を小型化し、コストを削減することができる。
【0442】
(第18の実施形態)
本発明の第18の実施形態の携帯電子機器を図30を用いて説明する。
【0443】
上記第1〜第16の実施形態の半導体記憶装置または半導体記憶装置または半導体装置を、電池駆動の携帯電子機器に用いることができる。携帯電子機器としては、特に、携帯情報端末、携帯電話、ゲーム機器などが挙げられる。
【0444】
図30は、携帯電子機器の一例としての携帯電話を示している。MPU部1301には、本発明の半導体装置が組み込まれている。
【0445】
本発明の半導体装置を携帯電子機器に用いることにより、制御回路の製造コストが削減されるから、携帯電子機器自体のコストを削減することができる。もしくは、制御回路に含まれる不揮発性メモリを大容量化して、携帯電子機器の機能を高度化することができる。
【0446】
図30に示すように、携帯電話内には、MPU部1301、マン・マシンインターフェース部1308、RF回路部1310およびアンテナ部1311が内蔵されている。MPU部1301内には、データメモリ部1304、演算部1302、制御部1303、ROM1305およびRAM1306があり、これらが1つのチップに形成されている。上記各部1302,1303,1304,1305,1306は、配線(データバス、電源線等を含む)1307で接続されている。
【0447】
本実施形態の特徴は、MPU部1301とデータメモリ部1304が1つの半導体チップ上に形成され、データメモリ部1304を混載するMPU部1301を構成している点である。
【0448】
データメモリ部1304には、製造コストを削減することが可能な本発明の半導体記憶装置を用いている。
【0449】
上記半導体記憶装置は、占有面積の縮小化が容易であり、かつ2ビット動作が可能であるから、これを配列したメモリセルアレイの面積を縮小するのも容易となる。したがって、メモリセルアレイのコストを削減することができる。このメモリセルアレイを携帯電話のデータメモリ部に用いれば、携帯電話のコストが削減される。
【0450】
また、MPU部1301にデータメモリ部1304を内蔵し、1つのチップ上に形成しているので、携帯電話のコストを大きく低減することができる。
【0451】
さらに、データメモリ部1304に本発明の半導体記憶装置を用いており、他の回路部には本発明の半導体装置を用いており、つまりMPU部1301を本発明の半導体装置で形成しているので、例えばフラッシュメモリを用いた場合に比べて、MPU部1301の論理回路部(演算部および制御部)を構成する素子と形成プロセスが非常に似ており、混載するのが非常に容易であり、混載プロセスが著しく簡略化される。したがって、MPU部1301とデータメモリ部1304を1つのチップ上に形成することによるコスト削減効果が特に大きくなる。
【0452】
なお、ROM1305を上記半導体記憶装置で構成してもよい。このようにすれば、MPU部1301を駆動するためのプログラムが格納されているROM1305を外部から書き換えることが可能となり、携帯電話の機能を飛躍的に高くすることができる。上記半導体記憶装置は、占有面積の縮小化が容易で、かつ2ビット動作が可能であるから、マスクROMを上記記憶装置で置き換えてもチップ面積の増大をほとんど招かない。また、上記半導体記憶装置を形成するプロセスは、通常のCMOS形成プロセスとほとんど変わらないので、論理回路部との混載が容易である。
【0453】
(第19の実施形態)
本発明の第19の実施形態の半導体記憶装置を用いた半導体記憶装置は、上記半導体記憶装置を配列して構成される半導体記憶装置の一例としてのメモリセルアレイにおいて、好適に適用される場合を示す。
【0454】
この第19の実施形態の2種類のメモリセルアレイを図31,図32を用いて説明する。図31(a)は、この2種類のメモリセルアレイの回路図であり、図31(b)は、このメモリセルアレイの概略平面図であり、回路図,平面図ともに同じものである。また、図32(a)は、第1のメモリセルアレイの図31(b)の切断面線C−Cにおける概略断面図のひとつであり、図32(b)は構成が異なる第2のメモリセルアレイの図31(b)の切断面線C−Cにおける概略断面図である。ただし、図31(b)においては、上部配線構造(ビット線およびコンタクト)は簡略のために結線図として表現している。また、図31,図32では、3行×3列のメモリセルアレイを示しているが、行数および列数は任意である。
【0455】
図32(a),(b)のそれぞれに示すように、半導体基板1401上には、P型のウェル領域1402が形成されている。上記P型のウェル領域1402の表面には、素子分離領域1408が形成されている。半導体基板1401表面の素子分離領域1408が形成されていない領域は、活性領域となる。半導体基板1401上には、活性領域が配列している。また、図31(a)では、ワード線WL1,WL2,WL3が紙面横方向に延び、紙面縦方向に並んで形成されている。各活性領域上には、ゲート絶縁膜を介してワード線WL1,WL2,WL3が通過し、各ワード線の両側(活性領域であってかつワード線に覆われない領域)には、ソース/ドレイン拡散領域(図32(a),(b)に示す)が形成されている。ワード線(ゲート電極)と、ワード線の両側に形成された2つのソース/ドレイン拡散領域(ソース領域またはドレイン領域)とが1つの電界効果トランジスタを構成している。ここで、電界効果トランジスタとは、第1の実施形態の図1および図2に示すようなメモリ機能を有する半導体記憶装置に、第7の実施形態の図13に示すものと同様のメモリ機能体が形成されたものである。この半導体記憶装置の製造方法は、上記第1〜第15の実施形態の好適なものを使用すると良い。
【0456】
次に、図31(b)に示すメモリセルアレイの概略平面図を説明する。隣接する3本のビット線を選び、並び順にビット線BL1、ビット線BL2、ビット線BL3とする。このとき、ビット線BL1とビット線BL2との間に存する活性領域を活性化領域A1とする。同様に、ビット線BL2とビット線BL3との間に存する活性領域をA2とする。このとき、上記ビット線BL2は、上記活性領域A1および活性領域A2に属する上記ソース/ドレイン拡散領域の一方と接続される。また、上記ビット線BL3は、上記活性領域A2に属する上記ソース/ドレイン拡散領域の他方と接続される。また、上記ビット線BL1は、上記活性領域A1に属する上記ソース/ドレイン拡散領域の他方と接続される。さらには、隣接する2本の上記ワード線(例えば、WL1,WL2)を選んだとき、上記活性領域A1に属し、上記2本のワード線に挟まれたソース/ドレイン拡散領域と、上記活性領域A2に属し、上記2本のワード線に挟まれたソース/ドレイン拡散領域とは、共にビット線BL2に接続されるか、またはそれぞれビット線BL1およびビット線BL3に接続されている。つまり、活性領域A2においてビット線BL2およびビット線BL3に接続されている活性領域をソースまたはドレインとなる適切な電圧を印加してワード線(例えばWL1)を選択すると、ワード線WL1を上下から挟む活性領域A2がソースまたはドレインとなり当該半導体記憶装置が選択される。
【0457】
図32において、1431はコンタクトホール(活性層またはワード線と第1層メタル配線とを接続するための孔)、1433はヴィアホール(第1層メタル配線と第2層メタル配線を接続するための孔)である。また、この第19の実施形態では、第1のビット線は第1層メタル配線1432で、第2のビット線は第2層メタル配線1434でそれぞれ構成されるが、配線の方法はこの限りではない。
【0458】
本実施形態による効果は、第2の実施形態に記載の素子分離領域上にコンタクトホールを形成する場合に生じる効果と同様の効果である。つまり、図32(a)において示されるように、素子分離領域1408上にコンタクトホール1431を形成しても、素子分離領域1408をエッチングせず、良好なコンタクト特性を得ることができる。そのため、上記第2の実施形態と同様に大幅な占有面積の縮小化が可能で、低コストな半導体記憶装置を提供できる。
【0459】
さらに、本実施形態に特徴的な態様である、隣のコンタクトホール1431に埋め込まれたコンタクト材料同士を第1層メタル配線1432で接続する場合には、さらに優れた効果を奏することができる。
【0460】
つまり、図32(a),(b)に示すように、素子分離領域1408を介して隣り合ったソース/ドレイン拡散領域1407同士を接続する場合、図32(a)に示す第1のメモリセルアレイのように、ソース/ドレイン拡散領域1407毎に固有のコンタクトホールを形成し、第1層メタル配線1432で隣り合ったソース/ドレイン拡散領域1407同士を接続した場合に比較して、図32(b)に示す第2のメモリセルアレイのように、隣り合ったソース/ドレイン拡散領域1407同士をコンタクトホール1431で接続した場合は、目合わせずれを考慮した設計マージンを減らすことができ、飛躍的にメモリセルアレイの面積を縮小することができる。つまり、図32(b)の場合、隣り合うコンタクトホールを接続し、大きい1つのコンタクトホールとするので、接続した部分の下部にある素子分離領域のコンタクトホールとの目合わせを行う必要がない、よって、コンタクトホールと素子分離領域1408の目合わせずれ余裕が半分に減少する。それによって、飛躍的にメモリセルアレイの面積を縮小することができる。
【0461】
ここで、図32(b)に示す第2のメモリセルアレイのように、素子分離領域1408を跨ぐ大きなコンタクトホール1431を形成することができるのは、素子分離領域1408および層間絶縁膜1441に対して大きなエッチング比を有する材料を用いた被覆膜1421を素子分離領域1408を跨いで半導体基板1401上に形成する工程があるためである。この被覆膜1421により、コンタクトエッチングの際に、一旦当該被覆膜にてエッチングがストップする。それによって、素子分離領域1408をエッチングし過ぎることを防止できる。さらに、コンタクトホールに露出した被覆膜1421をエッチングするとき、素子分離領域1408に対して選択比の高いエッチング条件でエッチングできるので、素子分離領域1408をエッチングし過ぎることを防止でき、良好なコンタクト特性を得ることができる。
【0462】
次に、このメモリセルアレイの動作についての説明を行う。
【0463】
図31(a)に示すメモリセルアレイの回路図は、簡単のため、記憶素子は通常の電界効果トランジスタを表す記号で表現している。
【0464】
まず、読み出し方法について説明する。ここで、メモリセルM22のビット線BL2側のメモリ記憶部(電荷保持部)M1の記憶情報を読み出すものとする。まず、ビット線BL1およびBL2を論理レベルLに、ビット線BL3およびBL4を論理レベルHに、それぞれプリチャージを行う。プリチャージが完了した後、ワード線WL2を論理レベルHにする。ワード線WL2が論理レベルHになった瞬間、メモリセルM22はオン状態になる。このとき、メモリセルM22のソース・ドレイン間に高い電圧(論理レベルH−論理レベルL)がかかり電流が流れるのであるが、メモリ記憶部M1の状態によって電流量は変化する。したがって、ビット線BL2またはBL3に流れる電流量を検知するか、若しくはビット線BL2またはBL3の電位変化をモニターすることにより、メモリセルM22のメモリ記憶部M1の状態を知ることができるのである。
【0465】
上記動作において、ビット線BL1を論理レベルLにプリチャージしていなかった場合、ワード線WL2が論理レベルHになった瞬間、メモリセルM21がオン状態になって、ビット線BL1からビット線BL2へ電流が流れてしまう。このような電流は、選択されたメモリセルM22に流れる電流の検知を阻害する。したがって、ビット線BL1は、ビット線BL2と同じ論理レベルLにプリチャージするのが好ましいのである。同様に、ビット線BL4は、ビット線BL3と同じ論理レベルHにプリチャージするのが好ましい。
【0466】
なお、メモリセルM22のビット線BL3側のメモリ記憶部(M2)の記憶情報を呼び出す場合は、ビット線、BL1およびBL2を論理レベルHに、BL3およびBL4を論理レベルLに、それぞれプリチャージを行う。プリチャージが完了した後、ワード線WL2を論理レベルHにすればよい。
【0467】
この第19の実施形態のメモリセルアレイの書込み、読み出し、消去の各動作における具体的な電圧の一例を、表1に示す。表1において、Lbw,Hbw,Lww,Hwwは、それぞれ書込み時におけるビット線の低レベル電位、ビット線の高レベル電位、ワード線の低レベル電位、ワード線の高レベル電位である。また、Lbr,Hbr,Lwr,Hwrは、それぞれ読み出し時におけるビット線の低レベル電位、ビット線の高レベル電位、ワード線の低レベル電位、ワード線の高レベル電位である。Lbe1,Lbe2,Hbe,Lwe,Hweは、それぞれ消去時におけるビット線の低レベル電位1、ビット線の低レベル電位2、ビット線の高レベル電位、ワード線の低レベル電位、ワード線の高レベル電位である。いずれも、括弧内に具体的な電圧の一例を示す。
【0468】
なお、表1に示す消去方法は、上述の第2の消去方法を用いたものである。それゆえ、消去時にはP型のウェル領域にはLbe2(表1では+0.8V)を印加しておく。メモリセルM22のメモリ記憶部M1を消去する場合は、P型ウェル領域とビット線BL3とに印加された順方向電圧により注入された電子がトリガーとなり、消去が行われるのである。また、ビット線BL1にはLbe2を与えるが、これはメモリセルM21を誤消去するのを防ぐためである。
【0469】
【表1】
【0470】
この表1から明らかなように、本実施形態のメモリセルアレイは、ランダムアクセス(1ビット毎の読出しおよび書換え動作)が可能である。このため、一括消去しなければならないデバイスに比較し、アクセス効率を上げることが可能である。また、メモリ状態の一時記憶、一括消去、書込みといったシーケンスも不要となるため制御回路が簡単になるという効果がある。
【0471】
上記読出し動作時によれば、あるメモリセルの2ビットの記憶を連続して読み出そうとする場合(例えば、メモリセルM22のメモリ記憶部M1,M2を連続して読み出すなど)、近傍のビット線の電位を全て反転しなければならない(上の例ではビット線BL1〜BL4の電位を全て反転する)ため、効率が悪い。そのため、後述のように、アドレスデコーダー回路などの工夫を行い、左右のメモリ記憶部(電荷保持部)のアクセスのためのアドレスを離すなどの対策を行うことにより連続して交互に読み出す状態を回避することが好ましい。
【0472】
メモリセルMij(i=1,2,3、j=1,2,3)は、ゲート電極がワード線WLi(i=1,2,3)に、ソース/ドレイン拡散領域の一方が第1のビット線BL1j(j=1,2,3)に、ソース/ドレイン拡散領域の他方が第2のビット線BL2j(j=1,2,3)に、それぞれ接続されている。
【0473】
上記メモリセルアレイの動作は、上述の半導体記憶装置の動作方法に必要な電圧を、特定のワード線および第1および第2のビット線を介して所望のメモリセルに与えればよい。例えば、メモリセルM11のメモリ記憶部(電荷保持部)の一方に書込みを行う場合は、例えば、ワード線WL1に+2Vを、第1のビット線BL11に+6Vを、第2のビット線BL21に0Vを、それぞれ与えればよい。また、メモリセルM11のメモリ記憶部(電荷保持部)の他方に書込みを行う場合は、例えば、ワード線WL1に+2Vを、第1のビット線BL11に0Vを、第2のビット線BL21に+6Vを、それぞれ与えればよい。このとき、他の非選択ワード線および非選択ビット線には例えば0Vを与えればよい。
【0474】
以上の説明より明らかなように、第19の実施形態のメモリセルアレイは、上記半導体記憶装置を配列して構成されている。上述のように、上記半導体記憶装置は、1つの素子で2ビットの記憶が可能であり、ゲート絶縁膜の薄膜化が可能であるから、微細化が容易である。したがって、上記半導体記憶装置を配列して構成する本実施形態のメモリセルアレイも、微細化が容易となり、製造コストが削減される。
【0475】
また、上述のように、上記半導体記憶装置を形成するプロセスは、通常のCMOSプロセスに非常に近く、従来のEEPROMなどフローティングゲートを有する不揮発性メモリに比べて非常に簡単に製造することが可能である。したがって、本実施形態のメモリセルアレイの製造も容易であり、さらには論理回路との混載も容易となる。
【0476】
【発明の効果】
以上より明らかなように、この発明の半導体記憶装置によれば、層間絶縁膜エッチングは被覆膜に対して選択比の大きいエッチング条件で行って、被覆膜でエッチングをストップすることにより、信頼性が高くかつ製造コストの低い半導体記憶装置を提供することができる。さらに、上記被覆膜により、コンタクトとゲート電極が隔離されて短絡しないので、設計マージンが小さくでき、容易に微細化できる半導体記憶装置を提供することができる。
【0477】
また、この発明の半導体装置によれば、メモリ効果の良好な不揮発性の半導体記憶装置と電流駆動能力の高い半導体スイッチング素子が混載することができる。
【0478】
また、この発明のICカードによれば、信頼性が高くかつ低コストなICカードを提供することができる。
【0479】
また、この発明の携帯電子機器によれば、信頼性が高くかつ低コストな携帯電子機器が提供することができる。
【0480】
また、この発明の半導体記憶装置の製造方法によれば、層間絶縁膜エッチングは、被覆膜に対して選択比の大きいエッチング条件で行って、被覆膜でエッチングをストップすることにより、信頼性が高くかつ製造コストの低い半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図1】図1は本発明の第1の実施形態の半導体記憶装置の構造の概要を示す概略断面図である。
【図2】図2は上記第1の実施形態の半導体記憶装置の他の構造の概要を示す概略断面図である。
【図3】図3は本発明の第2の実施形態の半導体記憶装置を用いた半導体記憶装置の製造工程を示す概略断面図である。
【図4】図4は図3に続く上記半導体記憶装置を用いた半導体記憶装置の製造工程を示す概略断面図である。
【図5】図5は本発明の第3の実施形態の半導体記憶装置を用いた半導体記憶装置の製造工程を示す概略断面図である。
【図6】図6は本発明の第4の実施形態の半導体記憶装置を用いた半導体記憶装置の製造工程を示す概略断面図である。
【図7】図7は図6に続く上記半導体記憶装置の製造工程を示す概略断面図である。
【図8】図8は本発明の第5の実施形態の半導体記憶装置を用いた半導体記憶装置の製造工程を示す概略断面図である。
【図9】図9は図8に続く上記半導体記憶装置の製造工程を示す概略断面図である。
【図10】図10は本発明の第6の実施形態の半導体記憶装置を用いた半導体記憶装置の製造工程を示す概略断面図である。
【図11】図11は図10に続く上記半導体記憶装置の製造工程を示す概略断面図である。
【図12】図12は上記半導体記憶装置の製造工程における分離されたメモリ機能体を示す概略俯瞰図である。
【図13】図13は本発明の第7の実施形態の半導体記憶装置のメモリ機能体の構造態様の概要を示す概略断面図である。
【図14】図14は本発明の第8の実施形態の半導体記憶装置の製造工程を示す概略断面図である。
【図15】図15は本発明の第9の実施形態の半導体記憶装置の構造の概要を示す概略断面図である。
【図16】図16は図15の右側のメモリ機能体周辺部の拡大図である。
【図17】図17は上記半導体記憶装置のメモリ機能体のうちシリコン窒化膜のゲート電極と離れた側の端が、ゲート電極から離れた側のメモリ機能体の端と一致していない場合のメモリ機能体周辺部の拡大図である。
【図18】図18は上記半導体記憶装置のメモリ機能体の幅を固定してオフセット量を変化させたときのドレイン電流を示す図である。
【図19】図19は上記半導体記憶装置の電荷保持膜の上面がゲート絶縁膜上面から等しい距離に位置するように配置されたときのメモリ機能体周辺部の拡大図である。
【図20】図20は本発明の第10の実施形態の半導体記憶装置のメモリ機能体周辺部の拡大図である。
【図21】図21は本発明の第11の実施形態の半導体記憶装置の構造の概要を示す概略断面図である。
【図22】図22は本発明の第12の実施形態の半導体記憶装置の概略断面図である。
【図23】図23は本発明の第13の実施形態の半導体記憶装置の概略断面図である。
【図24】図24は本発明の第14の実施形態の半導体記憶装置の概略断面図である。
【図25】図25は本発明の第15の実施形態の半導体記憶装置の概略断面図である。
【図26】図26は本発明の第16の実施形態の半導体装置の構成図である。
【図27】図27は上記半導体装置の製造工程を示す概略断面図である。
【図28】図28は図27に続く上記半導体装置の製造工程を示す概略断面図である。
【図29】図29は本発明の第17の実施形態のICカードを示す概略ブロック図である。
【図30】図30は本発明の第18の実施形態の携帯電子機器を示す概略ブロック図である。
【図31】図31(a)は本発明の第19の実施形態の半導体記憶装置のメモリセルアレイの回路図であり、図31(b)はこのメモリセルアレイの概略平面図である。
【図32】図32(a)は図31(b)の切断面線C−Cにおける第1のメモリセルアレイの概略断面図であり、図32(b)は図31(b)の切断面線C−Cにおける第1のメモリセルアレイの概略断面図である。
【図33】図33は従来の半導体記憶装置としてのフラッシュメモリの装置の構造断面図である。
【符号の説明】
1,101,201,301,401,501,601,801,911,986,1101,1401…半導体基板
2,102,202,302,402,502,602,802,914,1102,1402…ゲート絶縁膜
3,103,203,303,403,503,603,803,917,1103,1403…ゲート電極
8,108,208,308,408,508,608,808,1108…ゲートスタック
13a,13b,113a,113b,213,313,413,513,613,813,912,913,1113,1407…ソース/ドレイン拡散領域
116,616,716,943…側壁絶縁体
117,942…シリコン窒化膜
18a,18b,218a,218b…電荷保持部
19…チャネル形成領域
20,120,220,971…オフセット領域
21,121,221,321,421,521,621,821,1121…第1の被覆膜
23,123,223,323,423,523,623,1123,1441…層間絶縁膜
25,125,225,325,425,525,625,1125…コンタクト
26,126,226,326,526,626,826,1126…第2の被覆膜
27,427…第3の被覆膜
28,528,628,1408…素子分離領域
111a,111b,811,961,962,981…メモリ機能体
112,612,712…第1の絶縁体
122…ゲート電極下領域
224,524,1124…コンタクト孔
609…第1絶縁膜
617…シリコン窒化膜
614…材料(導体等)
615,715…ポリシリコン
629…第2絶縁膜
710…シリコンドット
941…シリコン酸化膜
987…ボディ領域
988…埋め込み酸化膜
991…P型高濃度領域
992…チャネル領域
1000…半導体基板
1001…メモリセルアレイ
1002…周辺回路
1003…デコーダ
1004…I/O回路
1005…制御回路
1006…アナログ回路
1007…デコーダ
1008…読出し回路
1011…MPU
1012…キャッシュSRAM
1013…ロジック回路
1014…アナログ回路
1104…論理回路領域
1105…メモリ領域
1106…LDD領域
1107…フォトレジスト
1200A,1200B…ICカード
1201…MPU部
1202…演算部
1203…制御部
1204…データメモリ部
1205…ROM
1206…RAM
1207…配線
1208…コネクト部
1209…リーダライタ
1210…RFインターフェース部
1211…アンテナ部
1301…MPU部
1302…演算部
1303…制御部
1304…データメモリ部
1305…ROM
1306…RAM
1307…配線
1308…マン・マシンインターフェース部
1310…RF回路部
1311…アンテナ部
1421…被覆膜
1431…コンタクトホール
1432…第1層メタル配線
1433…ヴィアホール
1434…第2層メタル配線[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor memory device, a semiconductor device, an IC card, a portable electronic device, and a method of manufacturing a semiconductor memory device, and particularly, can be suitably used for an electrically writable and erasable nonvolatile semiconductor device and a method of manufacturing the same. is there.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, as a semiconductor memory device, there is a flash memory as a memory element which can be electrically written and erased (for example, see Non-Patent Document 1). FIG. 33 shows a sectional view of the structure of the element of this flash memory. As shown in FIG. 33, the element of the flash memory has a
[0003]
[Non-patent document 1]
Fujio Masuzoka, "Flash Memory Technology Handbook", Science Forum, August 15, 1993, P55-58.
[0004]
[Problems to be solved by the invention]
The flash memory having the above structure has a problem of so-called overerasing. That is, the erasing operation in the normal flash memory is to lower the threshold voltage of the FET in the flash memory by extracting electrons (or injecting holes) stored in the floating gate. When the operation is performed excessively, the FET is turned on under the influence of the electric charge held in the floating gate below the gate electrode (that is, the control gate), and a current flows between the source / drain diffusion regions. This phenomenon occurs because the control gate, which is the gate electrode of the FET, and the floating gate, which is the memory film as the memory, are stacked. It is.
[0005]
As a result, a read failure occurs such that the current of the selected memory cell cannot be extracted due to the leak current from the non-selected memory cell during the memory cell array read operation.
[0006]
In the case of the non-volatile memory of the manufacturing method described in Non-Patent
[0007]
In addition, when so-called diffusion layer wiring in which connection between source / drain diffusion layers of other cells is performed by extending source / drain diffusion layers is used, parasitic capacitance and resistance of wiring between cells are increased, and operation speed is increased. In practice, the contact is made every few cells with the upper wiring that runs in parallel with the diffusion layer wiring. Therefore, a contact for connecting the source / drain diffusion region and the upper layer is indispensable, and has the same problem as described above.
[0008]
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a highly reliable semiconductor memory device and a semiconductor device which can prevent a read failure due to over-erase, and can improve the operation speed by miniaturizing a contact and a gate electrode by using a simple structure. An object of the present invention is to provide a method for manufacturing an IC card, a portable electronic device, and a semiconductor storage device.
[0009]
[Means for Solving the Problems]
In order to solve the above problems, a semiconductor memory device according to a first aspect of the present invention
A gate electrode formed on a semiconductor substrate via a gate insulating film,
A channel formation region arranged at least in a region below the gate electrode of the semiconductor substrate,
A pair of source / drain diffusion regions disposed on both sides of the channel formation region of the semiconductor substrate and having a conductivity type opposite to that of the channel formation region;
An interlayer insulating film formed at least above the gate electrode;
A coating film formed of an insulator having a function of retaining charges formed on the sides of the interlayer insulating film, formed to cover the upper side and the side of the gate electrode;
A contact formed on the side of the gate electrode via the coating film and electrically connected to the source / drain diffusion region;
The coating film is made of a material having a selectivity to the interlayer insulating film so as to function as an etching stop material when etching the interlayer insulating film.
[0010]
According to the semiconductor memory device of the first aspect, the charge holding portion is not formed as a portion that functions as the gate insulating film of the field-effect transistor, but is formed on the side of the gate electrode. The problem of over-erasing and read failures associated therewith is eliminated.
[0011]
In addition, the gate electrode and the contact material can be separated by the above-mentioned coating film, and the coating film can be freely selected from materials different from the ordinary interlayer insulating film, so that the leakage current is reduced while improving the insulation performance. Or the parasitic capacitance can be reduced by using a low dielectric constant material. Therefore, the contact and the gate electrode can be made closer to each other, and the element can be miniaturized.
[0012]
Further, the etching of the interlayer insulating film can be stopped by the coating film. In other words, by stopping the etching with the above-mentioned coating film, it is possible to suppress a contact failure due to etching the semiconductor substrate and a short circuit between the source / drain diffusion region and the semiconductor substrate, thereby providing a highly reliable semiconductor. A storage device can be provided.
[0013]
In addition, since only the above-described coating film can have two functions of a charge holding function and a function of stopping the above-described etching, the steps can be simplified, and a semiconductor memory device with low manufacturing cost can be provided.
[0014]
In addition, since a coating film made of an insulating film is formed above and on the side of the gate electrode, there is no need to provide a large margin for misalignment when designing the contact formation position as in the related art. The area occupied by the element can be reduced, and the manufacturing cost can be reduced.
[0015]
Further, the semiconductor memory device of the second invention is
A gate electrode formed on a semiconductor substrate via a gate insulating film,
A channel formation region arranged at least in a region below the gate electrode of the semiconductor substrate,
A pair of source / drain diffusion regions disposed on both sides of the channel formation region of the semiconductor substrate and having a conductivity type opposite to that of the channel formation region;
A third coating film made of an insulator formed on the gate electrode,
A first coating film made of an insulator having a function of retaining electric charges formed at least on a side of the gate electrode and a side of the third coating film;
An interlayer insulating film formed at least above the third coating film;
A contact formed on the side of the gate electrode via the first coating film and electrically connected to the source / drain diffusion region;
The first coating film is made of a material having a selectivity to the interlayer insulating film so as to function as an etching stop material at the time of etching the interlayer insulating film.
[0016]
According to the semiconductor memory device of the second aspect of the invention, the charge holding portion is not a portion that functions as a gate insulating film of a field effect transistor, but the charge holding portion is formed on the side of the gate electrode. The problem of over-erasure and read failures related thereto is eliminated.
[0017]
In addition, since the gate electrode and the contact material can be separated by the above-mentioned coating film, and the first coating film can be freely selected from materials different from the ordinary interlayer insulating film, the leakage current can be improved while improving the insulation performance. The amount can be reduced, and the parasitic capacitance can be reduced by using a low dielectric constant material. Therefore, the contact and the gate electrode can be made closer to each other, and the element can be miniaturized.
[0018]
Further, the etching of the interlayer insulating film can be stopped by the first coating film. That is, by stopping the etching at the first coating film, it is possible to suppress a contact failure due to etching of the semiconductor substrate and a short circuit between the source / drain diffusion region and the semiconductor substrate, thereby improving reliability. Semiconductor memory device with high reliability can be provided.
[0019]
Further, since only the first coating film can have two functions of a charge holding function and a function of stopping the etching, the process can be simplified, and a semiconductor memory device with low manufacturing cost can be realized. Can be provided.
[0020]
In addition, since the first and third coating films made of an insulating film are formed above and on the side of the gate electrode, the margin for misalignment when designing the contact formation position is increased as in the related art. Since there is no necessity, the area occupied by the element can be reduced, and the manufacturing cost can be reduced.
[0021]
Further, a semiconductor memory device according to a third aspect of the present invention
A gate electrode formed on a semiconductor substrate via a gate insulating film,
A channel formation region arranged at least in a region below the gate electrode of the semiconductor substrate,
A pair of source / drain diffusion regions disposed on both sides of the channel formation region of the semiconductor substrate and having a conductivity type opposite to that of the channel formation region;
A memory function body formed on both sides of the gate electrode and formed of a charge holding portion made of a material having a function of holding charge and a dissipation prevention insulator having a function of preventing dissipation of the charge held in the charge holding portion; ,
An interlayer insulating film formed at least above the gate electrode;
A coating film formed of an insulator formed on the side of the interlayer insulating film, and formed to cover the gate electrode and the memory function body;
A contact formed on the side of the gate electrode via the coating film and electrically connected to the source / drain diffusion region;
The coating film is made of a material having a selectivity to the interlayer insulating film so as to function as an etching stop material when etching the interlayer insulating film.
[0022]
According to the semiconductor memory device of the third aspect, the memory function body is formed not on the gate insulating film portion of the field-effect transistor but on the side of the gate electrode. The problem of read failures associated with this is eliminated.
[0023]
In addition, the gate electrode and the contact material and the memory function body and the contact material can be separated by the coating film, and the coating film can be freely selected from materials different from ordinary interlayer insulating films, so that the insulating performance is improved. In addition, the amount of leakage current can be reduced while the parasitic capacitance can be reduced by using a low dielectric constant material. Therefore, the contact and the gate electrode can be made closer to each other, and the element can be miniaturized.
[0024]
Further, the charge held in the charge holding portion having the function of holding the charge is suppressed by the dissipation prevention insulator having the function of preventing the charge from being dissipated, thereby providing a semiconductor memory device having good holding characteristics. it can.
[0025]
Further, since the dissipation of the retained charge of the memory function body can be suppressed by the coating film, a highly reliable semiconductor memory device having more favorable retention characteristics can be provided.
[0026]
In addition, since a coating film made of an insulating film is formed above and on the side of the gate electrode, there is no need to provide a large margin for misalignment when designing the contact formation position as in the related art. The area occupied by the element can be reduced, and the manufacturing cost can be reduced.
[0027]
In one embodiment of the present invention, in the semiconductor memory device according to any one of the first to third inventions, the source / drain diffusion region is arranged at a distance from the gate electrode in a channel direction. It is characterized by being.
[0028]
According to the semiconductor memory device of the above embodiment, in addition to having the effects of the semiconductor memory devices of the first and second inventions, the source / drain diffusion region is not arranged below the gate electrode, that is, the coating film Since the offset region is left below, the inversion layer disappears or is formed depending on the presence or absence of the surplus electrons in the charge holding portion in the coating film. As a result, a large hysteresis (change in threshold value) is obtained, and good writing / writing is achieved. A semiconductor memory device having erasing characteristics is provided.
[0029]
Further, since writing / erasing can be performed by hot carriers generated in the offset region, a semiconductor memory device capable of 2-bit operation is provided.
[0030]
According to the semiconductor memory device of the above embodiment, in addition to having the effects of the semiconductor memory device of the third aspect, the source / drain diffusion region is not arranged below the gate electrode, that is, the offset region is formed below the coating film. , The inversion layer disappears or is formed depending on the presence or absence of surplus electrons in the charge holding portion in the memory function body. As a result, a large hysteresis (change in threshold value) is obtained, and good write / erase characteristics are obtained. Semiconductor memory device is provided.
[0031]
Further, since writing / erasing can be performed by hot carriers generated in the offset region, a semiconductor memory device capable of 2-bit operation is provided.
[0032]
In one embodiment, in the semiconductor memory device according to any one of the first to third inventions, the semiconductor substrate and the gate electrode are made of silicon, and the gate insulating film, the coating film, The interlayer insulating film is made of a silicon compound, and the silicon compound of the coating film is a silicon nitride film.
[0033]
According to the semiconductor memory device of the above embodiment, the semiconductor substrate, the gate electrode, the gate insulating film, the coating film, and the interlayer insulating film are made of silicon or a silicon compound which is often used as a material of a semiconductor device at present. Since a semiconductor process having a very high affinity with the semiconductor manufacturing process can be constructed, a semiconductor memory device with low manufacturing cost can be provided.
[0034]
Further, since the above-mentioned coating film is made of a silicon nitride film, in the conventional semiconductor manufacturing process, the interlayer insulating film and the element isolation region are made of a silicon oxide film. Can obtain a large etching selectivity, so that a process having a very high affinity with the conventional semiconductor manufacturing process can be constructed, and a contact failure and a short circuit between the source / drain diffusion region and the semiconductor substrate can be suppressed. Semiconductor memory device with low cost can be provided. Further, the nitride film is 1 × 10 12 cm -2 It is possible to provide a semiconductor memory device having a good degree of charge trapping and good write / erase characteristics.
[0035]
In one embodiment, in the semiconductor memory device according to the third aspect of the present invention, the memory function body includes a first insulator as the dissipation prevention insulator formed on both sides of the gate electrode. A nitride film as the charge holding portion formed on a side wall portion of the first insulator; and a side wall insulator formed on a side wall portion of the nitride film.
[0036]
According to the semiconductor memory device of the above embodiment, the electric charge can be favorably held by the nitride film, and the dissipation of the electric charge can be effectively prevented by sandwiching the nitride film between the first insulator and the sidewall insulator. Even if an insulating film leaks, which degrades the retention characteristics of the memory, all the charges held in the first insulating film do not leak and are held in the nitride film near the insulating film leak portion. The stored charge only leaks. Therefore, a semiconductor memory device having excellent retention characteristics and extremely high long-term reliability is provided. Further, the nitride film is 1 × 10 12 cm -2 It is possible to provide a semiconductor memory device having a good degree of charge trapping and good write / erase characteristics.
[0037]
In one embodiment, in the semiconductor memory device according to the third aspect of the present invention, the memory function body includes a first insulator as the dissipation prevention insulator formed on both sides of the gate electrode. And a sidewall insulator formed on the sidewall of the first insulator and including a plurality of fine particles as the charge holding unit.
[0038]
According to the semiconductor memory device of the above embodiment, the structure in which the plurality of fine particles hold electric charge, that is, the structure in which the region having the function of holding electric charge is subdivided into minute regions such as fine particles is used. Even when the insulating film leaks, which deteriorates the holding characteristics, all the charges held by the plurality of fine particles do not leak, and the charges held by the fine particles (silicon dots) near the insulating film leak portion leak. Stay only. Therefore, a semiconductor memory device having excellent retention characteristics and extremely high long-term reliability is provided. Further, as an example, a region made of a material having a function of retaining charges can be formed in a nanodot shape having a size that causes a Coulomb blockade effect. Therefore, the memory effect is significantly improved by the Coulomb blockade effect.
[0039]
In one embodiment, in the semiconductor memory device according to the third aspect of the present invention, the memory function body includes a first insulator as the dissipation prevention insulator formed on both sides of the gate electrode. A side wall insulation as the dissipation prevention insulator formed so as to sandwich the charge holding portion between the charge holding portion formed on the side wall portion of the first insulator and the first insulator; Wherein the charge holding section is narrower in width than the memory function body.
[0040]
According to the semiconductor memory device of the above-described embodiment, electrons injected by writing are limited to the vicinity of the vicinity of the channel, so that the electrons can be easily removed by erasing and erroneous erasing can be prevented.
[0041]
Further, since the amount of injected charge does not change and the volume of the charge holding unit that holds the charge is reduced, the amount of charge per unit volume can be increased, so that writing / erasing of electrons can be efficiently performed. A semiconductor memory device which can be performed at a high writing / erasing speed is provided.
[0042]
Further, since the side wall of the charge holding portion is covered with the side wall insulator, it is possible to prevent a short circuit between the charge holding portion and the contact during the step of contacting the source / drain diffusion region. Therefore, a margin for misalignment between the contact and the memory function body at the time of design may be small, and miniaturization is possible. Therefore, a semiconductor memory device with reduced cost is provided.
[0043]
In one embodiment, in the semiconductor memory device according to the third aspect of the present invention, the memory function body includes a first insulator as the dissipation prevention insulator formed on both sides of the gate electrode. A charge holding portion formed on a side wall portion of the first insulator; and a side wall insulator serving as the dissipation prevention insulator formed so as to cover the charge holding portion. Is characterized in that it is narrower in width than the memory function body and lower in height than the memory function body, and is in contact with the first insulator and covered with the side wall insulator.
[0044]
According to the semiconductor memory device of the above embodiment, the charge injection portion having a width smaller than that of the memory function body and reduced so as to have a height lower than that of the memory function body allows electrons to be injected by writing. Is limited to a narrower region near the channel, so that the electrons can be easily removed by erasing, and erroneous erasing can be prevented.
[0045]
Further, since the amount of injected charge does not change and the volume of the charge holding unit that holds the charge is reduced, the amount of charge per unit volume can be increased, so that writing / erasing of electrons can be efficiently performed. A semiconductor memory device which can be performed at a high writing / erasing speed is provided.
[0046]
Further, since the charge holding portion is completely covered with the sidewall insulator, it is possible to completely prevent a short circuit between the charge holding portion and the contact in the step of contacting the gate electrode. Therefore, the design contact margin can be further reduced, and the occupied area can be reduced. Thus, a semiconductor memory device with reduced manufacturing cost is provided.
[0047]
In one embodiment of the present invention, in the semiconductor memory device according to the third aspect, the memory function body includes a plurality of fine particles as the charge holding portions formed on both sides of the gate electrode. A film made of a conductor or a semiconductor disposed between the side wall insulator and the gate electrode and between the side wall insulator and the semiconductor substrate; a film formed of the conductor or the semiconductor; A first insulator serving as the dissipation prevention insulator disposed between the gate electrode and between the conductor or semiconductor film and the semiconductor substrate;
[0048]
According to the semiconductor memory device of the embodiment, by providing a film made of a conductor or a semiconductor between the semiconductor substrate and the plurality of fine particles, the fine particles as the charge holding portions formed on both sides of the gate electrode And variations in the threshold voltage and drive current of the field-effect transistor due to variations in the position and size of the transistor. Therefore, a highly reliable semiconductor memory device in which erroneous reading is suppressed can be provided.
[0049]
Further, as one embodiment of the semiconductor memory device, the first insulating film and the side wall insulator are made of a silicon oxide film or a silicon oxynitride film, the charge holding part is made of polysilicon, and the fine particles are made of silicon. It is characterized by.
[0050]
According to the semiconductor memory device of the above embodiment, since the charge holding portion is made of polysilicon, the charge injection amount can be controlled, thereby enabling multi-valued, and the manufacturing cost per bit can be reduced. . Further, since the fine particles are also made of silicon, the material is used as a standard material in an LSI (Large Scale Integrated Circuit) process, so that the manufacturing cost can be reduced.
[0051]
Further, in one embodiment of the semiconductor memory device, the charge holding portion is made of a silicon nitride film.
[0052]
According to the semiconductor memory device of the above embodiment, the charge holding portion is made of the silicon nitride film, and the side wall insulator is formed of the silicon oxide film or the silicon oxynitride film, so that the level for trapping the charge is one. × 10 12 cm -2 Level, large hysteresis characteristics can be obtained, the charge retention time is long, and the problem of charge leakage due to the occurrence of a leak path is suppressed, so that the retention characteristics are good. Since the material is used, manufacturing costs are reduced.
[0053]
According to a fourth aspect of the present invention, in the semiconductor memory device according to any one of the first to third aspects, the source / drain diffusion regions of the semiconductor memory elements adjacent to each other are electrically separated. It is characterized by having an element isolation region arranged.
[0054]
Conventionally, according to the semiconductor memory device having the above-described structure, the element is designed with a sufficient contact and misalignment allowance of the element isolation region so that the element isolation region is not simultaneously etched in the etching for forming the contact hole. However, according to the present invention, for example, a nitride film can be used as a coating film, and an oxide film is mainly used as an element isolation region, so that a sufficient misalignment margin between the element isolation region and the contact can be provided. Therefore, it is possible to provide a semiconductor memory device having a small occupied area and capable of reducing manufacturing costs.
[0055]
Furthermore, as one embodiment of the semiconductor memory device, in the semiconductor memory device according to any one of the first to third inventions, the semiconductor substrate and the gate electrode are made of silicon, and the gate insulating film, The coating film and the interlayer insulating film are made of a silicon compound, the coating film is made of a silicon nitride film, and the element isolation region is mainly made of an oxide film.
[0056]
Conventionally, an element has been manufactured with a design having sufficient misalignment allowance between the contact and the element isolation region so that the element isolation region is not simultaneously etched in the etching for forming the contact hole. According to the semiconductor memory device, it is possible to design the semiconductor memory device without having sufficient margin for misalignment between the element isolation region and the contact. Therefore, it is possible to provide a semiconductor memory device having a small occupied area and a reduced manufacturing cost.
[0057]
Further, a semiconductor device according to a fifth aspect of the present invention includes:
A semiconductor device in which a memory region having a semiconductor memory device according to any one of the first to third inventions and a logic circuit region having a semiconductor switching element are arranged on a semiconductor substrate,
The semiconductor storage device and the semiconductor switching element are field-effect transistors each having a gate electrode and a pair of source / drain diffusion regions formed on the surface of a semiconductor substrate corresponding to both sides of the gate electrode;
In the semiconductor switching element, in addition to the structure of the semiconductor memory device according to any one of the first to third aspects, at least a part of the source / drain diffusion region is disposed below the gate electrode on the surface of the semiconductor substrate. It is characterized in that it extends so that
[0058]
According to the semiconductor device having the above-described configuration, the semiconductor switching element whose source / drain diffusion region is not offset from the end of the gate electrode and the semiconductor memory device whose offset is offset can be mixedly mounted on the same substrate. And a semiconductor switching element having a high current driving capability.
[0059]
Further, when a memory functional body is formed for both the semiconductor memory device and the semiconductor switching element, there is no significant difference in the manufacturing process between the two. Therefore, a logic circuit or the like including the semiconductor switching element and a nonvolatile semiconductor including the semiconductor memory device are used. A semiconductor device which can be easily mounted together with a memory circuit can be provided.
[0060]
Further, the conventional flash memory has only the ability as a field-effect transistor having a thick gate insulating film because the charge holding portion is located below the gate electrode. Since the holding portion is on the side of the gate electrode, the holding portion can be formed independently of the gate insulating film. Therefore, a semiconductor memory device to which a state-of-the-art MOSFET manufacturing process can be easily applied, and a semiconductor device including the same can be provided.
[0061]
Further, a logic circuit area is constituted by the plurality of semiconductor switching elements, and a memory area is constituted by the plurality of semiconductor storage devices. Therefore, the logic circuit area has the above-mentioned effect and is easily mounted on the same substrate. And a semiconductor device having a memory region.
[0062]
Further, as one embodiment of the semiconductor device, the semiconductor device according to the fifth aspect of the present invention is characterized in that a nonvolatile memory section is configured by the semiconductor storage device.
[0063]
According to the semiconductor device of the above embodiment, the logic circuit portion is configured by the semiconductor switching elements, and the nonvolatile memory portion is configured by the semiconductor storage device. Therefore, the semiconductor device of the fifth aspect has the advantages of the semiconductor device of the fifth aspect. It is possible to realize a semiconductor device in which a logic circuit portion and a nonvolatile memory portion having the effects of the semiconductor memory devices of the first to third inventions are easily mounted on the same semiconductor substrate.
[0064]
Further, as one embodiment of the semiconductor device, the semiconductor device according to the fifth aspect of the present invention is characterized in that the semiconductor device includes the logic circuit region driven by a power supply voltage lower than a power supply voltage supplied to the memory region.
[0065]
According to the semiconductor device of the above-described embodiment, for example, a high power supply voltage can be supplied to the nonvolatile memory portion, so that the write / erase speed can be significantly improved. Further, since a low power supply voltage can be supplied to the logic circuit portion, deterioration of transistor characteristics due to destruction of a gate insulating film or the like can be suppressed, and power consumption can be further reduced. Therefore, it is possible to realize a semiconductor device having a highly reliable logic circuit portion easily mounted on the same substrate and a nonvolatile memory portion having a remarkably high write / erase speed.
[0066]
Further, as one embodiment of the semiconductor device, in the semiconductor device according to the fifth aspect of the present invention, the semiconductor memory device further comprises a static random access memory.
[0067]
According to the semiconductor device of the embodiment, a logic circuit unit and a static random access memory are configured by the semiconductor storage device, and a nonvolatile memory unit is configured by the semiconductor storage device. A semiconductor device having the effect of any of the third invention and having a logic circuit portion, a static random access memory, and a nonvolatile memory portion easily mounted on the same substrate can be realized. Further, by incorporating the static random access memory as the high-speed operation memory temporary storage memory, it is possible to further improve the function of the semiconductor device.
[0068]
According to a sixth aspect of the present invention, there is provided an IC card including the semiconductor memory device according to any one of the first to third aspects or the semiconductor device according to the fifth aspect.
[0069]
According to the IC card of the sixth aspect, it is possible to provide an IC card having the same effects as those of the first to third aspects or the fifth aspect. For example, an IC card has a semiconductor device in which a nonvolatile memory and its peripheral circuit portion, a logic circuit portion, an SRAM portion, and the like are easily mixed and the cost is reduced. Therefore, an IC card that can reduce costs can be provided.
[0070]
According to a seventh aspect of the invention, a portable electronic device includes the semiconductor memory device according to any one of the first to third aspects or the semiconductor device according to the fifth aspect.
[0071]
According to the portable electronic device of the seventh aspect, it is possible to provide a portable electronic device having effects similar to those of the first to third or fifth aspects. For example, a mobile phone has a semiconductor device in which a nonvolatile memory and its peripheral circuit portion, a logic circuit portion, an SRAM portion, and the like are easily mixed and the cost is reduced. Therefore, a portable electronic device that can reduce costs can be provided.
[0072]
Further, a method of manufacturing a semiconductor memory device according to an eighth aspect of the present invention includes
Forming a gate electrode on the semiconductor substrate via a gate insulating film;
After forming the gate electrode, a step of forming a first coating film made of an insulator having a function of retaining electric charge so as to cover the semiconductor substrate and the gate electrode;
Forming an interlayer insulating film above the first coating film;
Forming a contact hole by performing anisotropic selective etching on the interlayer insulating film using the first coating film as an etching stopper material;
Removing the first coating film exposed in the contact hole to expose a part of a side wall and an upper surface of the gate electrode;
After removing the first coating film, a second coating film made of an insulator having a function of retaining electric charges is formed on at least a side wall and an upper surface of the gate electrode newly exposed in the contact hole. And a process.
[0073]
According to the method of manufacturing a semiconductor memory device of the eighth aspect, the etching of the interlayer insulating film is performed under an etching condition having a high selectivity to the coating film, and the etching is stopped at the coating film. And a short circuit between the source / drain diffusion region and the semiconductor substrate due to etching of the semiconductor substrate, and a highly reliable semiconductor memory device can be provided. In addition, since only the covering film can have two functions of a memory function and a function of stopping the etching, the process can be simplified and a semiconductor memory device with low manufacturing cost can be provided.
[0074]
Further, a method of manufacturing a semiconductor memory device according to a ninth aspect is as follows.
Forming a gate electrode on the semiconductor substrate via a gate insulating film;
After forming the gate electrode, a step of forming a first coating film made of an insulator having a function of retaining electric charge so as to cover the semiconductor substrate and the gate electrode;
Forming an interlayer insulating film above the first coating film;
Forming a contact hole by performing anisotropic selective etching on the interlayer insulating film using the first coating film as an etching stopper material;
Anisotropic selective etching back is performed on the first coating film exposed in the contact hole to remove a part of the upper surface of the gate electrode and the semiconductor substrate while leaving a side wall shape on the side surface of the gate electrode. Exposing,
Forming a second coating film on at least the upper surface of the gate electrode newly exposed in the contact hole after exposing the semiconductor substrate.
[0075]
According to the method of manufacturing a semiconductor memory device of the ninth aspect, the etching of the interlayer insulating film is performed under etching conditions having a high selectivity to the coating film, and the etching is stopped at the coating film. And a short circuit between the source / drain diffusion region and the semiconductor substrate due to etching of the semiconductor substrate, and a highly reliable semiconductor memory device can be provided. In addition, since only the covering film can have two functions of a memory function and a function of stopping the etching, the process can be simplified and a semiconductor memory device with low manufacturing cost can be provided.
[0076]
Further, a method of manufacturing a semiconductor memory device according to a tenth aspect of the present invention includes:
Forming a gate electrode on the semiconductor substrate via a gate insulating film;
Forming a third coating film above the gate electrode;
After forming the third coating film, a first coating film made of an insulator having a function of retaining electric charge is formed so as to cover the semiconductor substrate, the gate electrode, and the third coating film. Forming,
Forming an interlayer insulating film above the first coating film;
Forming a contact hole by performing anisotropic selective etching on the interlayer insulating film using the first coating film as an etching stopper material;
Subjecting the first coating film exposed in the contact hole to anisotropic selective etching back to expose the semiconductor substrate while leaving a side wall shape on a side surface of the gate electrode. And
[0077]
According to the method of manufacturing a semiconductor memory device of the tenth aspect, the etching of the interlayer insulating film is performed under etching conditions having a high selectivity to the first coating film, and the etching is stopped at the first coating film. By doing so, a contact failure due to etching of the semiconductor substrate and a short circuit between the source / drain diffusion region and the semiconductor substrate can be suppressed, and a highly reliable semiconductor memory device can be provided. Further, since only the first coating film can have two functions of a memory function and a function of stopping the etching, the process can be simplified and a semiconductor memory device with low manufacturing cost can be provided. it can.
[0078]
In one embodiment of the present invention, in the method for manufacturing a semiconductor memory device according to any one of the eighth to tenth aspects, the method further comprises the step of: And a step of forming the source / drain diffusion regions in a self-aligned manner at intervals in the channel direction with respect to the gate electrode.
[0079]
According to the method of manufacturing the semiconductor device of the above embodiment, the source / drain diffusion region is not disposed below the gate electrode, that is, the offset region is left below the coating film. The inversion layer disappears or is formed depending on the presence or absence of the surplus electrons in the holding portion. As a result, a large hysteresis (change in threshold value) is obtained, and a semiconductor memory device having good writing / erasing characteristics is provided.
[0080]
Further, since writing / erasing can be performed by hot carriers generated in the offset region, a semiconductor memory device capable of 2-bit operation is provided.
[0081]
The method for manufacturing a semiconductor memory device according to the eleventh aspect of the present invention includes:
Forming a gate electrode on the semiconductor substrate via a gate insulating film;
After the gate electrode is formed, a charge holding portion made of a material having a function of holding charge on a side wall of the gate electrode, and a dissipation prevention insulator having a function of preventing dissipation of the charge held in the charge holding portion. Forming a memory function body comprising:
After forming the memory function body, forming a first coating film so as to cover the semiconductor substrate, the gate electrode, and the memory function body;
Forming an interlayer insulating film above the first coating film;
Forming a contact hole by performing anisotropic selective etching on the interlayer insulating film using the first coating film as an etching stopper material;
Removing the first coating film exposed in the contact hole to expose a part of a side wall and an upper surface of the memory function body;
After the step of removing the first coating film, a step of forming a second coating film on a side wall and an upper surface of the memory function body newly exposed in the contact hole is provided.
[0082]
According to the method of manufacturing a semiconductor device of the eleventh aspect, similarly to the eighth aspect, a contact failure and a short circuit between the source / drain diffusion region and the semiconductor substrate can be suppressed, and a highly reliable semiconductor device can be obtained. A storage device can be provided.
[0083]
Further, the charge held in the charge holding portion having the function of holding the charge is suppressed by the dissipation prevention insulator having the function of preventing the charge from being dissipated, so that a semiconductor memory device having good holding characteristics can be provided. . In addition, since the charge injected during the rewrite operation is suppressed from dissipating to the gate electrode and other nodes, the charge injection efficiency is increased, and higher-speed operation is possible. Further, since the first and second coating films cover the memory function body and the gate electrode, outward diffusion of impurities which causes depletion of impurities in the gate electrode is suppressed, and the yield is improved. Further, since the dissipation of the retained charges of the memory function body can be suppressed in the first and second coating films, a highly reliable semiconductor memory device having more favorable retention characteristics can be provided.
[0084]
Further, a method for manufacturing a semiconductor memory device according to the twelfth invention is characterized in that:
Forming a gate electrode on the semiconductor substrate via a gate insulating film;
After the gate electrode is formed, a charge holding portion made of a material having a function of holding charge on a side wall of the gate electrode, and a dissipation prevention insulator having a function of preventing dissipation of the charge held in the charge holding portion. Forming a memory function body comprising:
After forming the memory function body, forming a first coating film so as to cover the semiconductor substrate, the gate electrode, and the memory function body;
Forming an interlayer insulating film above the first coating film;
Forming a contact hole by performing anisotropic selective etching on the interlayer insulating film using the first coating film as an etching stopper material;
Anisotropic selective etching back is performed on the first coating film exposed in the contact hole to remove a part of the upper surface of the gate electrode and the semiconductor substrate while leaving a side wall shape on the side surface of the gate electrode. Exposing,
Forming a second coating film on at least the upper surface of the gate electrode newly exposed in the contact hole after exposing the semiconductor substrate.
[0085]
According to the method of manufacturing a semiconductor device of the twelfth aspect, similarly to the ninth aspect, a contact failure and a short circuit between the source / drain diffusion region and the semiconductor substrate can be suppressed, and a highly reliable semiconductor device can be obtained. A storage device can be provided.
[0086]
Further, the charge held in the charge holding portion having the function of holding the charge is suppressed by the dissipation prevention insulator having the function of preventing the charge from being dissipated, so that a semiconductor memory device having good holding characteristics can be provided. . In addition, since the charge injected during the rewrite operation is suppressed from dissipating to the gate electrode and other nodes, the charge injection efficiency is increased, and higher-speed operation is possible. Further, since the first and second coating films cover the memory function body and the gate electrode, outward diffusion of impurities which causes depletion of impurities in the gate electrode is suppressed, and the yield is improved. Further, since the dissipation of the retained charges of the memory function body can be suppressed in the first and second coating films, a highly reliable semiconductor memory device having more favorable retention characteristics can be provided.
[0087]
Further, a method for manufacturing a semiconductor memory device according to a thirteenth aspect of the present invention includes:
Forming a gate electrode on the semiconductor substrate via a gate insulating film;
After the gate electrode is formed, a charge holding portion made of a material having a function of holding charge on a side wall of the gate electrode, and a dissipation prevention insulator having a function of preventing dissipation of the charge held in the charge holding portion. Forming a memory function body comprising:
Forming a third coating film above the gate electrode after forming the memory function body;
Forming a first coating film so as to cover the semiconductor substrate, the gate electrode, the third coating film, and the memory function body;
Forming an interlayer insulating film above the first coating film;
Forming a contact hole by performing anisotropic selective etching on the interlayer insulating film using the first coating film as an etching stopper material;
Subjecting the first coating film exposed in the contact hole to anisotropic selective etching back to expose the semiconductor substrate while leaving a side wall shape on a side surface of the gate electrode. And
[0088]
According to the method of manufacturing a semiconductor device of the thirteenth aspect, similarly to the tenth aspect, a contact failure and a short circuit between the source / drain diffusion region and the semiconductor substrate can be suppressed, and a highly reliable semiconductor device can be obtained. A storage device can be provided.
[0089]
Further, the charge held in the charge holding portion having the function of holding the charge is suppressed by the dissipation prevention insulator having the function of preventing the charge from being dissipated, so that a semiconductor memory device having good holding characteristics can be provided. . In addition, since the charge injected during the rewrite operation is suppressed from dissipating to the gate electrode and other nodes, the charge injection efficiency is increased, and higher-speed operation is possible. Further, since the memory function body and the gate electrode are covered with the first and third coating films, outward diffusion of impurities which causes depletion of impurities in the gate electrode is suppressed, and the yield is improved. Further, since the dissipation of the retained charges of the memory function body can be suppressed in the first and third coating films, a highly reliable semiconductor memory device having more favorable retention characteristics can be provided.
[0090]
Further, as one embodiment of a method for manufacturing a semiconductor memory device,
Forming a gate electrode on the semiconductor substrate via a gate insulating film;
An insulator having a function of retaining charge on the side wall of the gate electrode, a semiconductor or a conductor, and a step of forming a memory function body including a dissipation prevention insulator having a function of preventing dissipation of charge;
Implanting impurities to form source / drain diffusion regions in a self-aligned manner in the channel direction with respect to the gate electrode,
Forming a coating film on the semiconductor substrate and on the gate electrode and on the side of the gate electrode via the memory function body;
Forming an interlayer insulating film above the coating film;
Forming a contact hole in the interlayer insulating film using anisotropic selective etching,
A step of removing the coating film below the contact hole.
[0091]
According to the method for manufacturing a semiconductor device of the above embodiment, a contact failure and a short circuit between the source / drain diffusion region and the semiconductor substrate can be suppressed, and a highly reliable semiconductor memory device can be provided.
[0092]
Further, the charge held in an insulator, a semiconductor, or a conductor having a charge holding function is prevented from being dissipated by a dissipation prevention insulator having a function for preventing the charge from being dissipated. Equipment can be provided. In addition, since the charge injected during the rewrite operation is suppressed from dissipating to the gate electrode and other nodes, the charge injection efficiency is increased, and higher-speed operation is possible. Further, since the memory functional unit and the gate electrode are covered with the coating film, outward diffusion of impurities which causes depletion of impurities in the gate electrode is suppressed, and the yield is improved. Further, since the dissipation of the retained charges of the memory function body in the coating film can be suppressed, a highly reliable semiconductor memory device having more favorable retention characteristics can be provided. Furthermore, since the source / drain diffusion regions are not arranged below the gate electrode, that is, the offset region is left below the memory function body, the inversion layer is lost or formed depending on the presence or absence of excess electrons in the memory function body, As a result, a large hysteresis (change in threshold) is obtained, and a semiconductor memory device having good write / erase characteristics is provided. Further, since writing / erasing can be performed by hot carriers generated in the offset region, a semiconductor memory device capable of 2-bit operation is provided.
[0093]
According to one embodiment of the present invention, there is provided a method of manufacturing a semiconductor memory device according to the eighth to tenth aspects.
The coating film is a nitride film.
[0094]
According to the method for manufacturing a semiconductor memory device of the above embodiment, the first coating film made of a nitride film, which is an insulating film, having a function of retaining electric charges is formed above and on the side of the gate electrode. Therefore, it is not necessary to provide a large margin for misalignment when designing the contact formation position as in the related art, so that the area occupied by the device can be reduced and the manufacturing cost can be reduced.
[0095]
In addition, the etching for forming the contact hole of the interlayer insulating film in this step is performed under etching conditions having a high selectivity with respect to the coating film, and the etching is stopped at the coating film, thereby etching the semiconductor substrate. And the problems such as short-circuit between the source / drain diffusion region and the semiconductor substrate due to the contact failure can be suppressed. In addition, since only the covering film can have two functions of a memory function and a function of stopping the etching, the process can be simplified and a semiconductor memory device with low manufacturing cost can be provided.
[0096]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a semiconductor storage device, a semiconductor device, an IC card, a portable electronic device, and a method of manufacturing a semiconductor storage device according to the present invention will be described in detail with reference to the illustrated embodiments. In the following description of the drawings, portions using the same material and substance may be denoted by the same reference numerals, and do not necessarily indicate the same shape.
[0097]
(1st Embodiment)
An outline of a semiconductor memory device according to a first embodiment of the present invention will be described with reference to FIGS.
[0098]
FIG. 1A shows a sectional structure of a semiconductor memory device according to a first embodiment of the present invention. In this semiconductor memory device, as shown in FIG. 1A, a
[0099]
The
[0100]
The material of the first and
[0101]
The material of the first and
[0102]
In this case, the first and
[0103]
Further, a
[0104]
The source /
[0105]
As described above, in the semiconductor memory device shown in FIG. 1A, the
[0106]
FIG. 1A shows that the
[0107]
On the other hand, FIG. 1B shows a cross-sectional structure of another semiconductor memory device according to the first embodiment of the present invention, which has the same effect as that of FIG. It is a structure that enables. Since the semiconductor memory device has the above-described structure on both sides, elements are further miniaturized as compared with the structure shown in FIG.
[0108]
In the following embodiments and illustrations, only one of the structures in FIG. 1A or FIG. 1B is shown and described, but either structure may be used without particular description. When a structure in which the contact holes on both sides extend over the side wall of the gate electrode as shown in FIG. 1B is effective for the above miniaturization, the other effects are almost the same. Needless to say.
[0109]
FIG. 1C shows a cross-sectional structure of another semiconductor memory device according to the first embodiment of the present invention, in which a
[0110]
Further, in FIG. 1, the
[0111]
FIG. 2 shows another semiconductor memory device according to the first embodiment of the present invention. In FIG. 2, 101 is a semiconductor substrate, 102 is a gate insulating film, 103 is a gate electrode, 108 is a gate stack, 113a and 113b are source / drain diffusion regions, 117 is a silicon nitride film as an example of a charge holding portion, and 112 is A first insulator, 116 is a sidewall insulator, 119 is a channel formation region, 120 is an offset region, 121 is a first coating film, 122 is a region under the
[0112]
Therefore, since the
[0113]
In FIG. 2, the
[0114]
Although the
[0115]
Hereinafter, various aspects of the semiconductor memory device will be described.
[0116]
This semiconductor memory device mainly includes a gate insulating film, a gate electrode formed on the gate insulating film, a memory function body (or charge holding portion) formed on both sides of the gate electrode, and a memory function body (or charge). A source / drain diffusion region, at least a portion of which is disposed under the holding portion, and a gate electrode or a gate electrode and a memory function body (or a charge holding portion), and further, are formed so as to cover a part of the semiconductor substrate. And a covering film.
[0117]
This semiconductor storage device functions as a semiconductor storage device that stores quaternary or more information by storing binary or more information in one memory function body (or charge holding unit). Due to the variable resistance effect of the memory function body, it also functions as a memory cell having both functions of a selection transistor and a memory transistor. However, this semiconductor memory device does not necessarily need to store and function quaternary information or more, and may store and function binary information, for example.
[0118]
Further, the semiconductor memory device can function as a memory cell having both functions of a selection transistor and a memory transistor due to the variable resistance effect of the memory function body.
[0119]
Further, it is preferable that the semiconductor substrate and the gate electrode be formed of a material made of silicon. In this case, the semiconductor substrate and the gate electrode are made of silicon, which is often used as a material of a semiconductor device at present, so that a semiconductor process having a very high affinity with a conventional semiconductor manufacturing process can be constructed, so that the semiconductor manufacturing cost is low. A storage device can be provided.
[0120]
When configuring the semiconductor device of the present invention, the semiconductor memory device is preferably formed on a semiconductor substrate or on a well region of the same conductivity type as a channel formation region formed in the semiconductor substrate.
[0121]
The semiconductor substrate is not particularly limited as long as it is used for a semiconductor device. For example, a substrate made of an element semiconductor such as silicon or germanium, or a compound semiconductor such as silicon germanium, GaAs, InGaAs, ZnSe, or GaN is used. No. Further, as a substrate having a semiconductor layer on its surface, various substrates such as an SOI (Silicon on Insulator) substrate or a multilayer SOI substrate, or a substrate having a semiconductor layer on a glass or plastic substrate may be used. . Among them, a silicon substrate or an SOI substrate having a silicon layer formed on the surface is preferable. The semiconductor substrate or the semiconductor layer may have a small amount of current flowing therein, but may be single crystal (for example, by epitaxial growth), polycrystal, or amorphous.
[0122]
An element isolation region is preferably formed on such a semiconductor substrate or a semiconductor layer. Further, elements such as a transistor, a capacitor, and a resistor, a circuit including the elements, a semiconductor device, and an interlayer insulating film are combined to form a single element. Alternatively, it may be formed in a multi-layer structure. The element isolation region can be formed by various element isolation films such as a LOCOS (local oxide) film, a trench oxide film, an STI (Shallow Trench Isolation) film, and the like. The semiconductor substrate may have a P-type or N-type conductivity type, and it is preferable that at least one first conductivity type (P-type or N-type) well region is formed in the semiconductor substrate. . The impurity concentration of the semiconductor substrate and the well region can be in a range known in the art. Note that when an SOI substrate is used as the semiconductor substrate, a well region may be formed in the surface semiconductor layer, or a body region may be provided below the channel region. As described above, the well region and the body region formed in the semiconductor substrate and the surface semiconductor layer have a conductivity type opposite to that of the impurity in the source / drain diffusion region, and are adjusted to an appropriate impurity concentration. Things. That is, the current leaking from one source / drain diffusion region to the other source / drain diffusion region can be reduced by forming the well region and the body region. This makes it possible to reduce the substrate floating effect, which is a problem when using an SOI substrate.
[0123]
The gate insulating film or the insulating film is not particularly limited as long as it is generally used for a semiconductor device. For example, an insulating film such as a silicon oxide film or a silicon nitride film; an aluminum oxide film, a titanium oxide film; A single-layer film or a laminated film of a high-dielectric film such as a film, a tantalum oxide film, and a hafnium oxide film can be used. Among them, a silicon oxide film is preferable. The gate insulating film has a thickness of, for example, about 1 nm to 20 nm, preferably about 1 nm to 6 nm. The gate insulating film may be formed only immediately below the gate electrode, or may be formed larger (wider) than the gate electrode. Depending on the structure and the process, if it is wide, it can also serve as an insulating film below the memory function body, and the process can be simplified.
[0124]
Further, the gate electrode or the electrode is formed on the gate insulating film in a shape which is usually used for a semiconductor device or a shape having a concave portion at a lower end portion. Note that a single gate electrode means a gate electrode which is formed as an integral shape without being separated by a single-layer or multilayer conductive film. Further, the gate electrode may have a sidewall insulating film on a sidewall. The gate electrode is not particularly limited as long as it is generally used for a semiconductor device, and a conductive film, for example, a metal such as polysilicon: copper and aluminum: a high melting point metal such as tungsten, titanium, and tantalum: A single-layer film such as a silicide with a high-melting-point metal or a laminated film may be used. The gate electrode is preferably formed to have a thickness of, for example, about 50 nm to 400 nm. Note that a channel formation region is formed below the gate electrode. This channel formation region is preferably formed not only below the gate electrode but also below a region including the gate electrode end outside in the gate length direction (offset structure). As described above, when there is a channel formation region that is not covered with the gate electrode, it is preferable that the channel formation region be covered with a gate insulating film or a charge holding portion described later.
[0125]
Further, the memory function body is configured to include at least a film or a region having a function of holding charge, having a function of storing and holding charge, trapping charge, or holding a charge polarization state. . Silicon nitride; silicon; silicate glass containing impurities such as phosphorus and boron; silicon carbide; alumina; high dielectric substances such as hafnium oxide, zirconium oxide, and tantalum oxide; zinc oxide; Body; metal and the like. The memory function body includes, for example, an insulator film including a silicon nitride film; an insulator film including a conductive film or a semiconductor layer therein; an insulator film including one or more conductors or semiconductor dots; It can be formed by a single layer or a laminated structure such as an insulating film including a ferroelectric film in which the state is maintained. Above all, the silicon nitride film has a large hysteresis characteristic due to the presence of a large number of levels for trapping charges, and has a long charge retention time and does not cause a problem of charge leakage due to generation of a leak path. It is preferable because it has good characteristics and is a material that is used as a standard in LSI processes.
[0126]
In addition, by using an insulating film including an insulating film having a charge holding function, such as a silicon nitride film, as a memory function body, reliability of storage and retention can be improved. This is because, since the silicon nitride film is an insulator, even if a charge leaks to a part of the silicon nitride film, the charge of the entire silicon nitride film is not immediately lost. Further, when a plurality of semiconductor memory devices are arranged, even if the distance between the elements is reduced and the adjacent memory function bodies come into contact with each other, the memory function bodies are stored in the respective memory function bodies as in the case where the memory function bodies are made of conductors. No lost information is lost. Further, the contact plug can be arranged closer to the memory function body, and in some cases, can be arranged so as to overlap with the memory function body, which facilitates miniaturization of the element.
[0127]
Further, in order to increase the reliability of memory retention, the insulating film having a function of retaining charges does not necessarily have to be in the form of a film, and insulators having a function of retaining charges are discretely present in the insulating film. Is preferred. Specifically, it is preferable that the material is dispersed in a dot shape in a material that does not easily retain charge, for example, silicon oxide.
[0128]
In addition, by using an insulator film including a conductive film or a semiconductor layer therein as a memory function body, the amount of charge injected into the conductor or the semiconductor can be freely controlled;
[0129]
Furthermore, by using an insulator film including one or more conductors or semiconductor dots as a memory function body, writing and erasing by direct tunneling of electric charges can be easily performed, which has an effect of reducing power consumption.
[0130]
Further, a ferroelectric film such as PZT (lead zirconate titanate) or PLZT (lanthanum-doped lead zirconate titanate) whose polarization direction is changed by an electric field may be used as the memory function body. In this case, electric charges are substantially generated on the surface of the ferroelectric film due to the polarization, and are maintained in that state. Therefore, the charge is supplied from the outside of the film having the memory function, and the same hysteresis characteristic as that of the film for trapping the charge can be obtained, and the charge retention of the ferroelectric film requires the injection of the charge from outside the film. In addition, since the hysteresis characteristic can be obtained only by the polarization of the charge in the film, there is an effect that writing / erasing can be performed at high speed.
[0131]
In addition, it is preferable that the memory function body further include a region which makes it difficult for electric charge to escape or a film which has a function of making it difficult for electric charge to escape. As a material that functions to make it difficult for electric charge to escape, a silicon oxide film or the like can be given.
[0132]
The charge holding portions included in the memory function body are formed directly or on both sides of the gate electrode via the insulating film, and are directly formed on the semiconductor substrate (the well region, the body region or the body region) via the gate insulating film or the insulating film. (Source / drain region or diffusion region). The charge holding portions on both sides of the gate electrode are preferably formed so as to cover all or a part of the side wall of the gate electrode directly or via an insulating film. With such an arrangement, the contact plug can be arranged closer to the gate electrode, so that miniaturization of the semiconductor memory element is facilitated. As an application example, when the gate electrode has a concave portion at the lower end, the gate electrode may be formed to completely or partially fill the concave portion directly or via an insulating film. The gate electrode is preferably formed only on the side wall of the memory function body, or does not cover the upper part of the memory function body. With such an arrangement, the contact plug can be arranged closer to the gate electrode, so that miniaturization of the device is facilitated. In addition, a semiconductor memory device having such a simple arrangement is easy to manufacture and can improve the yield.
[0133]
In the case where a conductive film is used as the charge holding portion, the charge holding portion is arranged via an insulating film so as not to come into direct contact with the semiconductor substrate (the well region, the body region, the source / drain region, or the diffusion region) or the gate electrode. Is preferred. For example, a stacked structure of a conductive film and an insulating film, a structure in which a conductive film is dispersed in a dot shape or the like in an insulating film, a structure in which a part is arranged in a side wall insulating film formed on a side wall of a gate, and the like are given. .
[0134]
The source / drain diffusion regions are arranged on the side opposite to the gate electrode of the memory function body as diffusion regions having a conductivity type opposite to that of the semiconductor substrate or the well region. The junction between the source / drain diffusion region and the semiconductor substrate or the well region preferably has a steep impurity concentration. This is because hot electrons and hot holes are efficiently generated at a low voltage, and high-speed operation can be performed at a lower voltage. The junction depth of the source / drain diffusion region is not particularly limited, and can be appropriately adjusted according to the performance of the semiconductor memory device to be obtained. Note that when an SOI substrate is used as the semiconductor substrate, the source / drain diffusion region may have a junction depth smaller than the thickness of the surface semiconductor layer; It is preferable to have a bonding depth of the order.
[0135]
The source / drain diffusion region may be arranged so as to overlap with the gate electrode end, may be arranged so as to coincide with the gate electrode end, or may be arranged so as to be offset from the gate electrode end. May be. In particular, in the case of offset, when a voltage is applied to the gate electrode, the easiness of inversion of the offset region under the charge holding portion greatly changes depending on the amount of charge held in the memory function body, and the memory effect increases. In addition, it is preferable because the short channel effect is reduced. If the offset is too much, the drive current between the source and the drain becomes extremely small. Therefore, the offset amount is larger than the thickness of the charge holding portion in the gate length direction, that is, the source / drain closer to one gate electrode end in the gate length direction. The shorter the distance to the region, the better. What is particularly important is that at least a part of the charge holding portion in the memory function body overlaps a part of the source / drain diffusion region which is a diffusion region. This is because the essence of the semiconductor memory device of the present invention is to rewrite the memory by the electric field crossing the memory function body due to the voltage difference between the gate electrode and the source / drain diffusion region existing only on the side wall of the memory function body.
[0136]
Further, since the source / drain diffusion region is offset with respect to the end of the gate electrode, the injection of electrons and the injection of holes into the memory function body are efficiently performed, and the writing and erasing speeds are high. A semiconductor memory device can be formed.
[0137]
The source / drain diffusion region may partially extend to a position higher than the surface of the channel region, that is, the lower surface of the gate insulating film. In this case, it is appropriate that a conductive film integrated with the source / drain diffusion region is laminated on the source / drain diffusion region formed in the semiconductor substrate. Examples of the conductive film include semiconductors such as polysilicon and amorphous silicon, silicide, the above-mentioned metals, and high-melting point metals. Among them, polysilicon is preferable. Polysilicon has a much higher impurity diffusion rate than a semiconductor substrate, so it is easy to reduce the junction depth of the source / drain diffusion region in the semiconductor substrate, and it is easy to suppress the short channel effect. is there. In this case, it is preferable that a part of the source / drain diffusion region is disposed so as to sandwich at least a part of the charge holding portion together with the gate electrode.
[0138]
The covering film is made of a silicon nitride film and functions as a stopper for contact etching when forming a contact hole in the interlayer insulating film. Therefore, a short circuit between the source / drain diffusion region and the semiconductor substrate due to deep etching of the semiconductor substrate is prevented, and furthermore, by suppressing the surface roughness of the semiconductor substrate, a contact failure between the source / drain diffusion region and the upper wiring is prevented. In addition, a short circuit between the contact to the source / drain diffusion region and the gate electrode is prevented, and there is no need to consider a misalignment margin for avoiding a short circuit. A possible and low-cost semiconductor memory device can be provided.
[0139]
This semiconductor memory device uses a single gate electrode formed on a gate insulating film, one source / drain diffusion region, another source / drain diffusion region and a semiconductor substrate as four terminals. By applying a predetermined potential to each of the terminals, writing, erasing and reading operations are performed. Specific operation principles and examples of operation voltages will be described later. When the semiconductor memory devices of the present invention are arranged in an array to form a memory cell array, each memory cell can be controlled by a single control gate, so that the number of word lines can be reduced.
[0140]
Further, the memory function body (or charge holding section) of the present invention is formed independently of the gate insulating film. Therefore, the memory function performed by the memory function body (or the charge holding unit) is separated from the transistor operation function performed by the gate insulating film. Therefore, the design policy of thinning the gate insulating film and the like for optimizing the transistor operation and the design policy of the material of the memory functional body for optimizing the memory function can be determined independently of each other. A good memory function can be easily achieved while maintaining transistor operation characteristics.
[0141]
The semiconductor memory device of the present invention can be formed by a normal semiconductor process, for example, by a method similar to the method of forming a single-layer or stacked-layer sidewall spacer on the side wall of a gate electrode. Specifically, after forming the gate electrode or electrode,
-Forming a single-layer film or a laminated film including a charge holding portion such as a charge holding portion, a charge holding portion / insulating film, an insulating film / charge holding portion, and an insulating film / charge holding portion / insulating film, under appropriate conditions. How to etch back and leave these films as sidewall spacers
An insulating film or a charge retaining portion is formed and etched back under appropriate conditions to leave a sidewall spacer, and further a charge retaining portion or an insulating film is formed and etched back to leave a sidewall spacer. Method
A method in which an insulating film material in which a particulate charge retaining material is dispersed is applied or deposited on a semiconductor substrate including a gate electrode, etched back under appropriate conditions, and the insulating film material is left in a sidewall spacer shape.
After forming the gate electrode, a method of forming the single-layer film or the laminated film and patterning using a mask
And the like.
[0142]
Before forming a gate electrode or an electrode, a charge holding portion, a charge holding portion / insulating film, an insulating film / charge holding portion, an insulating film / charge holding portion / insulating film, and the like are formed, and a channel region of these films is formed. An opening is formed in a region to be formed, a gate electrode material film is formed over the entire surface, and the gate electrode material film is patterned into a shape including the opening and larger than the opening.
[0143]
The best mode of a semiconductor memory device when a semiconductor memory device of the present invention is arranged to form a memory cell array is, for example,
(I) a gate electrode of a plurality of semiconductor storage devices is integrated to have a word line function;
(Ii) a memory function body is formed on both sides of the word line;
(Iii) It is an insulator (especially a silicon nitride film) that holds a charge in the memory function body.
(Iv) The memory function body is formed of an ONO (Oxide Nitride Oxide) film, and the silicon nitride film has a surface substantially parallel to the surface of the gate insulating film.
(V) the silicon nitride film in the memory function body is separated from the word line and the channel region by the silicon oxide film;
(Vi) the silicon nitride film and the diffusion layer in the memory function body overlap,
(Vii) the thickness of the insulating film separating the silicon nitride film having a surface substantially parallel to the surface of the gate insulating film from the channel region or the semiconductor layer is different from the thickness of the gate insulating film;
(Viii) writing and erasing operations of one semiconductor memory device are performed by a single word line;
(Ix) there is no electrode (word line) having a function of assisting write and erase operations on the memory function body;
(X) a region having a high impurity concentration of a conductivity type opposite to the conductivity type of the diffusion region in a portion immediately below the memory function body and in contact with the diffusion region;
It satisfies the requirement. The best mode is the case where all the above requirements are satisfied. However, it is needless to say that all the above requirements need not be satisfied.
[0144]
When a plurality of the above requirements are satisfied, a particularly preferable combination exists. For example, (iii) an insulator (especially a silicon nitride film) holds charges in the memory function body, and (ix) an electrode (word line) having a function of assisting writing and erasing operations on the memory function body. ) And (vi) the insulating film (silicon nitride film) in the memory function body and the diffusion layer overlap. If the insulator holds the charge in the memory function body and there is no electrode having a function of assisting the writing and erasing operations on the memory function body, the insulating film ( Only when the silicon nitride film) and the diffusion layer overlap, it has been found that the writing operation is performed favorably. That is, when the requirements (iii) and (ix) are satisfied, it is particularly preferable that the requirement (vi) is satisfied. On the other hand, when the conductor holds the electric charge in the memory function body, or when there is an electrode having a function of assisting the writing and erasing operations on the memory function body, the insulating film and the diffusion layer in the memory function body Was able to perform the write operation even when the data did not overlap.
[0145]
However, in the case where it is an insulator, not a conductor, that retains electric charge in the memory function body, or when there is no electrode having a function of assisting the writing and erasing operations on the memory function body, the following A very large effect can be obtained. That is, the contact plug can be arranged closer to the memory function body, or the stored information can be retained even if the distance between the elements is short and a plurality of memory function bodies interfere with each other. It will be easier. Further, since the element structure is simple, the number of steps can be reduced, the yield can be improved, and it is easy to mix transistors with transistors forming a logic circuit or an analog circuit. Further, it was confirmed that the writing and erasing operations were performed at a low voltage of 5 V or less. From the above, it is particularly preferable that the requirements (iii), (ix) and (vi) are satisfied.
[0146]
The semiconductor storage device of the present invention can be used for IC cards, portable electronic devices, and the like. Examples of the portable electronic device include a portable information terminal, a mobile phone, and a game device.
[0147]
Hereinafter, the present invention is illustrated and explained in detail. It goes without saying that the present invention is not limited to the following embodiments. That is, in the following embodiments, the case where an N-channel element is used as a memory is described, but a P-channel element may be used as a memory. In this case, the conductivity types of the impurities may be all reversed.
[0148]
Also, it should be noted that the following drawings are schematic, and the relationship between the thickness and the plane dimension, the ratio of the thickness and size of each layer and each part, and the like are different from actual ones. Therefore, the specific dimensions of the thickness and size should be determined in consideration of the following description. In addition, it goes without saying that parts having different dimensional relationships and ratios are included between the drawings.
[0149]
The semiconductor memory device of the present invention can store 2-bit (quaternary) information, and each operation principle of the semiconductor memory device shown in FIGS. 1A to 1C will be described below.
[0150]
Next, the principle of the write operation of the semiconductor memory device will be described.
[0151]
Here, writing refers to injecting electrons into the charge holding portion when the semiconductor memory device is an N-channel type. Hereinafter, the semiconductor memory device will be described as an N-channel type.
[0152]
In FIG. 1, in order to inject (write) electrons into the second
[0153]
In this manner, writing can be performed by injecting electrons into the second
[0154]
On the other hand, in order to inject (write) electrons into the first
[0155]
Next, the principle of the erasing operation of the semiconductor memory device will be described.
[0156]
In the first method of erasing information stored in the first
[0157]
When erasing the information stored in the second
[0158]
In the second method of erasing information stored in the first
[0159]
According to the second method, even when only a voltage sufficient to generate a hot hole due to an interband tunnel is applied to the PN junction between the P-type well region and the first source /
[0160]
Note that when erasing information stored in the first
[0161]
Next, the principle of the read operation of the semiconductor memory device will be described.
[0162]
When reading the information stored in the first
[0163]
When reading information stored in the second
[0164]
When a channel region (offset region 20) not covered by the
[0165]
Even when the source /
[0166]
With the above operation method, two bits can be selectively written and erased per transistor.
[0167]
Further, in the above operation method, two bits are written and erased per transistor by exchanging the source electrode and the drain electrode. However, the source electrode and the drain electrode may be fixed to operate as a one-bit memory. In this case, one of the source / drain regions can be set to a common fixed voltage, and the number of bit lines connected to the source / drain regions can be reduced by half.
[0168]
The above operation principles are the same in the semiconductor memory device shown in FIG.
[0169]
As is clear from the above description, according to the semiconductor memory device of the first embodiment, the charge holding portion is formed independently of the gate insulating film and is formed on both sides of the gate electrode. Operation is possible. Further, since each charge holding portion is separated by the gate electrode, interference at the time of rewriting is effectively suppressed. Further, since the memory function of the charge holding portion is separated from the transistor operation function of the gate insulating film, the gate insulating film can be made thinner to suppress the short channel effect. Therefore, miniaturization of the semiconductor memory device becomes easy.
[0170]
(Second embodiment)
A semiconductor memory device using the semiconductor memory device according to the second embodiment of the present invention will be described with reference to FIGS.
[0171]
In the semiconductor memory device according to the second embodiment, as shown in FIG. 4F, a
[0172]
In the second embodiment, the
[0173]
Hereinafter, the manufacturing process of the semiconductor memory device will be described step by step along FIGS. 3A to 3C and FIGS. 4D to 4F.
[0174]
As shown in FIG. 3A, a
[0175]
A typical MOS formation process at this time is as follows.
[0176]
First, an element isolation region (not shown) is formed on a
[0177]
Next, although not specifically shown, an impurity diffusion region is formed near the exposed surface of the semiconductor substrate. This impurity diffusion region is for adjusting the threshold voltage, and increases the concentration of the channel formation region. An appropriate impurity diffusion region for setting an appropriate threshold voltage may be formed by a known method.
[0178]
Next, an insulating film is formed on the entire exposed surface of the semiconductor region. Since it is sufficient that this insulating film can suppress leakage, it is difficult to form an oxide film, a nitride film, a composite film of an oxide film and a nitride film, a high-dielectric insulating film such as a hafnium oxide film, a zirconium oxide film, or the like. A composite film may be used. Further, since it becomes a gate insulating film of the MOSFET, N 2 It is desired to form a film having good performance as a gate insulating film by using a process including O oxidation, NO oxidation, nitridation after oxidation, and the like. A film with good performance as a gate insulating film means that the short channel effect of the MOSFET is suppressed, the leakage current, which is a current that flows through the gate insulating film unnecessarily, is suppressed while the depletion of impurities in the gate electrode is suppressed. This is an insulating film that can suppress any inconvenient factors in miniaturizing and improving the performance of MOSFETs, such as suppressing diffusion of gate electrode impurities into a formation region. Typical films are thermal oxide film, N 2 It is an oxide film such as an O oxide film and a NO oxide film, and the film thickness is suitably in the range of 1 nm to 6 nm.
[0179]
Next, a gate electrode material is formed on the gate insulating film. As the gate electrode material, any material that can have the performance as a MOSFET, such as a semiconductor such as polysilicon or doped polysilicon, a metal such as Al, Ti, or W, or a compound of these metals and silicon, may be used. Any material can be used. Here, when a polysilicon film is formed as an example, the polysilicon film thickness is preferably about 50 nm to 400 nm.
[0180]
Next, a desired photoresist pattern is formed on the gate electrode material by a photolithography process, gate etching is performed using the photoresist pattern as a mask, and the gate electrode material and the gate insulating film are etched. The structure of FIG. 3A is formed. That is, the
[0181]
Note that, as described above, the materials of the
[0182]
Further, the
[0183]
Next, as shown in FIG. 3B, a
[0184]
Next, as shown in FIG. 3C, a source /
[0185]
The source /
[0186]
Next, an
[0187]
Here, the
[0188]
Here, when the conventional manufacturing method is used, it is necessary to form the contact hole in consideration of a sufficient misalignment margin so as not to be connected to the gate electrode. However, according to the manufacturing method of the present embodiment, the contact hole may be shifted and slightly applied to the gate electrode (in addition to the coating film). Therefore, it is not necessary to form a contact hole in consideration of a sufficient margin from the gate electrode with a margin for misalignment as compared with the related art, and the contact and the gate electrode (as well as the coating film) can be actually formed. Since the semiconductor memory device can be formed with an overlapping portion, an occupied area per element can be extremely reduced, and a semiconductor memory device with low manufacturing cost can be provided.
[0189]
Next, as shown in FIG. 4D, the
[0190]
However, as shown, the
[0191]
Next, as shown in FIG. 4E, the side wall of the
[0192]
Next, as shown in FIG. 4F, a
[0193]
With the above manufacturing method, not only can a 2-bit (quaternary) semiconductor memory device be formed, but also a short circuit between the source / drain diffusion region and the semiconductor substrate due to the deep etching of the semiconductor substrate can be prevented. By suppressing the roughness, it is possible to suppress a contact failure between the source / drain diffusion region and the upper wiring, and further to prevent a short circuit between the contact to the source / drain diffusion region and the gate electrode, thereby avoiding a short circuit. There is no need to consider the misalignment margin. Therefore, it is possible to significantly reduce the occupied area and provide a low-cost semiconductor memory device.
[0194]
Further, as described above, it is possible to provide a semiconductor memory device having the above effects at low cost without adding a special process.
[0195]
(Third embodiment)
A semiconductor memory device according to a third embodiment of the present invention will be described with reference to FIG.
[0196]
The third embodiment uses substantially the same steps as those of the semiconductor memory device of the second embodiment. However, the differences are as follows. As shown in FIG. 4D, in the second embodiment, the
[0197]
Hereinafter, the manufacturing process of the semiconductor memory device will be described step by step with reference to FIGS.
[0198]
First, a structure similar to that of the semiconductor memory device of the second embodiment shown in FIG. 3C is formed by the method of manufacturing the semiconductor memory device of the second embodiment.
[0199]
Next, as shown in FIG. 5A, the
[0200]
Next, as shown in FIG. 5B, the side wall of the
[0201]
In the formation method, first, the
[0202]
Here, when the contact hole is small, the deposited silicon nitride film should be thin so that the semiconductor substrate is exposed. However, if the gate electrode is too thin, the gate electrode is exposed.
[0203]
Next, as shown in FIG. 5C, a contact material is embedded in the contact hole to form a
[0204]
With the above manufacturing method, not only can a 2-bit (quaternary) semiconductor memory device be formed, but also a short circuit between the source / drain diffusion region and the semiconductor substrate due to the deep etching of the semiconductor substrate can be prevented. By suppressing the roughness, it is possible to suppress a contact failure between the source / drain diffusion region and the upper wiring, and further to prevent a short circuit between the contact to the source / drain diffusion region and the gate electrode, thereby avoiding a short circuit. There is no need to consider the misalignment margin. Therefore, it is possible to significantly reduce the occupied area and provide a low-cost semiconductor memory device.
[0205]
Further, as described above, it is possible to provide a semiconductor memory device having the above effects at low cost without adding a special process.
[0206]
(Fourth embodiment)
A semiconductor memory device according to a fourth embodiment of the present invention will be described with reference to FIGS.
[0207]
The fourth embodiment uses substantially the same steps as those of the semiconductor memory devices of the second and third embodiments. However, the differences are as follows. That is, the
[0208]
Hereinafter, the manufacturing process of the semiconductor memory device of the fourth embodiment will be described step by step along FIGS. 6A to 6C and FIGS. 7D to 7E.
[0209]
As shown in FIG. 6A, a
[0210]
A typical MOS formation process at this time is as follows.
[0211]
First, an impurity diffusion region is formed near an element isolation region and a surface of a semiconductor substrate by the same method of manufacturing a semiconductor memory device as in the second embodiment.
[0212]
Further, an insulating film and a gate electrode material are sequentially formed on the exposed surface of the semiconductor substrate by the same method of manufacturing a semiconductor memory device as in the second embodiment.
[0213]
Next, a third coating film is formed on the entire surface of the gate electrode material. Here, the material of the third coating film may be any material that can prevent a short circuit between the gate electrode and the contact to the source / drain diffusion region, such as a silicon oxide film, a silicon nitride film, and a silicon oxynitride film. A single-layer film or a laminated film of a high dielectric film such as an aluminum oxide film, a titanium oxide film, a tantalum oxide film, and a hafnium oxide film. Among them, a silicon nitride film is preferable.
[0214]
Next, a desired photoresist pattern is formed on the third coating film by a photolithography process, gate etching is performed using the photoresist pattern as a mask, and a gate electrode material and a gate insulating film are etched. Thus, the structure shown in FIG. 6A is formed.
[0215]
That is, the
[0216]
Note that, as described above, the materials of the
[0219]
Further, since the
[0218]
Further, the
[0219]
Although not shown, the gate insulating film need not be etched at this time for the same reason as described above.
[0220]
Next, as shown in FIG. 6B, a
[0221]
Next, as shown in FIG. 6C, a source /
[0222]
Here, when the conventional manufacturing method is used, it is necessary to form the contact hole in consideration of a sufficient misalignment margin so as not to be connected to the gate electrode. However, according to the manufacturing method of the present embodiment, the contact hole may be shifted and slightly applied to the gate electrode. Therefore, as compared with the related art, it is not necessary to form a contact hole with a margin for misalignment in consideration of a sufficient margin from the gate electrode, and the contact and the gate electrode are formed with a portion that actually overlaps. Therefore, the area occupied by one element can be extremely reduced, and a semiconductor memory device with low manufacturing cost can be provided.
[0223]
Furthermore, according to the present embodiment, unlike the other embodiments, the misalignment of the contacts is considerably large, and even if the contact holes are formed so as to greatly extend over the gate electrode, the other embodiments do not. The short circuit between the gate electrode and the contact can be suppressed without increasing the thickness of the required second coating film, so that the occupied area can be sufficiently reduced as compared with the other embodiments. And a semiconductor memory device with low manufacturing cost can be provided.
[0224]
Next, as shown in FIG. 7D, the
[0225]
Here, since the
[0226]
However, as shown, the first insulating film completely formed in the side wall shape on the side surface of the gate stack may be separated from the first insulating film on the gate stack, or may not be separated. . In the case shown, the alignment in the photolithography process for forming the contact is largely deviated from the base. However, the present invention is not limited to this, and even when there is no misalignment, an effective effect is exhibited in that it is not necessary to allow a margin for misalignment in design.
[0227]
In this manner, the etching of the
[0228]
Next, as shown in FIG. 7E, a contact material is embedded in the contact hole to form a
[0229]
According to the above method of manufacturing a semiconductor memory device, not only can a 2-bit (quaternary) semiconductor memory device be formed, but also a short circuit between a source / drain diffusion region and a substrate caused by deeply etching a semiconductor substrate can be prevented. By suppressing the surface roughness of the semiconductor substrate, contact failure between the source / drain diffusion region and the upper wiring is suppressed, and furthermore, a short circuit between the contact to the source / drain diffusion region and the gate electrode is prevented, thereby causing a short circuit. It is not necessary to consider the misalignment margin to avoid. Therefore, it is possible to significantly reduce the occupied area and provide a low-cost semiconductor memory device.
[0230]
Further, as described above, it is possible to provide a semiconductor memory device having the above effects at low cost without adding a special process.
[0231]
(Fifth embodiment)
A semiconductor memory device according to a fifth embodiment of the present invention will be described with reference to FIGS.
[0232]
The fifth embodiment is substantially the same as the steps and the structure described in the second embodiment, but differs in the following points.
[0233]
That is, an
[0234]
In addition, the features of this embodiment can be applied to other embodiments. In such a case, the effect of the characteristic point (having the element isolation region) applied in addition to the effect inherent in the other embodiments can be exhibited.
[0235]
The steps of manufacturing the semiconductor memory device according to the fifth embodiment will be sequentially described below with reference to FIGS. 8A to 8C and FIGS. 9D to 9F.
[0236]
First, as shown in FIG. 8A, a semiconductor device having a p-type conductivity type and having a MOS (metal-oxide-semiconductor) formation process on a
[0237]
The
[0238]
Next, as shown in FIG. 8B, a
[0239]
Next, as shown in FIG. 8C, an
[0240]
However, in order to clearly show the effect of the present embodiment, the position of the contact hole is a case where at least a part of the contact hole is located above the
[0241]
Here, in the case of the conventional memory element, the etching for opening the contact hole is performed without taking a sufficient misalignment, and the position of the contact hole is over the
[0242]
On the other hand, when the
[0243]
Recently, a technique of forming a shallow source / drain diffusion region has been actively used in order to suppress a short channel effect. Therefore, there is a high risk of a short circuit, and an etching technique using this coating film is very difficult. It is effective for
[0244]
Next, as shown in FIG. 9D, the
[0245]
However, as shown, not only when the first coating film on one side surface of the gate stack is completely removed and the gate stack is exposed, the first coating film on both side surfaces of the gate stack is removed. In some cases, the fourth embodiment does not expose the gate stack. In the case shown, the alignment in the photolithography process for forming the contact is largely deviated from the base. However, the fifth embodiment is not limited to this, and shows an effective effect in that even if there is no misalignment, a margin for misalignment does not need to be provided in design.
[0246]
Next, as shown in FIG. 9E, the side wall of the
[0247]
Next, as shown in FIG. 9F, a contact material is embedded in the contact hole to form a
[0248]
According to the above method of manufacturing a semiconductor memory device, not only can a 2-bit (quaternary) semiconductor memory device be formed, but also a short circuit between a source / drain diffusion region and a substrate caused by deeply etching a semiconductor substrate can be prevented. By suppressing the surface roughness of the semiconductor substrate, contact failure between the source / drain diffusion region and the upper wiring is suppressed, and further, a short circuit between the contact to the source / drain diffusion region and the gate electrode is prevented. A short circuit between the source / drain diffusion layer and the semiconductor substrate is suppressed. As a result, it is not necessary to consider a misalignment margin for avoiding a short circuit or the like, so that the occupied area can be greatly reduced and a low-cost semiconductor memory device can be provided.
[0249]
Further, as described above, it is possible to provide a semiconductor memory device which has the above-described effects at low cost without adding a special step, that is, without adding a special mask.
[0250]
(Sixth embodiment)
A semiconductor memory device according to a sixth embodiment of the present invention will be described with reference to FIGS.
[0251]
The present embodiment is almost the same as the process described in the fifth embodiment, but differs in the following points.
[0252]
That is, as shown in FIG. 10C, before forming the first coating film 621 (shown in FIG. 10D), the
[0253]
With this structure, a memory function body is formed, and as shown in FIG. 10C, the
[0254]
In this embodiment, the case where the element isolation region is formed is described. However, it is needless to say that the case where the element isolation region is not formed is also effective. In that case, effects other than the effects related to element isolation among the effects described in the present embodiment are exhibited.
[0255]
Hereinafter, the manufacturing process of the semiconductor memory device according to the sixth embodiment will be described step by step with reference to FIGS. 10 (a) to 10 (d) and FIGS. 11 (e) to 11 (g).
[0256]
First, as shown in FIG. 10A, a
[0257]
The
[0258]
Next, as shown in FIG. 10B, a first
[0259]
Next, a
[0260]
Further, a second
[0261]
Here, by forming the first insulating
[0262]
Next, as shown in FIG. 10C, a
[0263]
First, the
[0264]
However, a similar effect can be obtained when an electrically conductive material (conductor or the like) 614 such as a conductor or a semiconductor is used instead of the nitride film. However, in this case, if the left and right
[0265]
Thereafter, as shown in FIG. 16C, anisotropic etching or isotropic etching is performed to etch the
[0266]
Next, using the
[0267]
However, when a material (conductor or the like) 614 is used instead of the
[0268]
Therefore, as shown in FIG. 10C, the left and right
[0269]
Next, a
[0270]
As described above, the
[0271]
Next, source /
[0272]
At this time, as shown in FIG. 12C, a part (removed region) of the
[0273]
However, both the
[0274]
Further, the process from the structure in FIG. 10B to the structure in FIG. 10C may be performed in one step. That is, the first insulating
[0275]
However, in this case, when an electrically conductive material (conductor or the like) 614 such as a conductor or a semiconductor is used instead of the
[0276]
Further, a part (removed region) of the material (conductor or the like) 614 is removed by etching. In the removal method, anisotropic etching or isotropic etching is performed by using the photoresist formed earlier or the
[0277]
In this step, the portion of the first insulator remains so as to cover the outer periphery of the gate electrode, thereby suppressing a short circuit between the contact to the source / drain diffusion region or the memory function body and the gate electrode or the gate electrode contact. can do. As a result, miniaturization becomes easy, and high integration of the memory becomes possible.
[0278]
Further, as shown in FIG. 12D, the removed regions of the
[0279]
Next, using the
[0280]
Through the above steps, a memory function body was formed. The semiconductor memory device using this memory function has the following effects.
[0281]
When the charge is held in the memory function body, a part of the channel region is strongly affected by the charge, so that the drain current value changes. As a result, a semiconductor memory device for determining the presence or absence of charges is formed.
[0282]
In addition, by separately arranging the
[0283]
Further, since the
[0284]
When a conductor or semiconductor is used as the memory function body, when a positive potential is applied to the gate electrode, polarization occurs in the memory function body, electrons are induced near the sidewall of the gate electrode, and electrons near the channel region decrease. I do. Thereby, injection of electrons from the semiconductor substrate or the source / drain diffusion region can be promoted, and a semiconductor memory device with high writing speed and high reliability can be formed.
[0285]
Next, as shown in FIG. 10D, a
[0286]
Next, as shown in FIG. 11E, an
[0287]
Here, in order to clearly show the effect of this embodiment, the drawing shows a case where the position of the contact hole is at least partly above the
[0288]
Here, in the case of the conventional memory element, the etching for opening the contact hole is performed without taking a sufficient misalignment, and the position of the contact hole is over the
[0289]
On the other hand, when the
[0290]
In recent years, a technique of forming shallow source / drain diffusion regions has been actively used in order to suppress the short channel effect. Therefore, there is a high risk of a short circuit, and the
[0291]
Next, as shown in FIG. 11F, the
[0292]
As described above, the etching of the
[0293]
Next, as shown in FIG. 11G, the side wall of the
[0294]
By the above manufacturing method, not only can a 2-bit (quaternary) semiconductor memory device be formed, but also a short circuit between the source / drain diffusion region and the substrate due to the deep etching of the semiconductor substrate can be prevented, and the surface of the semiconductor substrate can be roughened. To suppress a contact failure between the source / drain diffusion region and the upper wiring, further prevent a short circuit between the contact to the source / drain diffusion region and the gate electrode, and characteristically, the source / drain diffusion Short circuit between the layer and the semiconductor substrate is suppressed. As a result, it is not necessary to consider a misalignment margin for avoiding a short circuit or the like, so that the occupied area can be greatly reduced and a low-cost semiconductor memory device can be provided.
[0295]
Further, since the formation method for achieving the above-described functional effects can be performed without adding a complicated process, a semiconductor memory device having the above-described effects at low cost can be provided.
[0296]
Further, with the structure of the memory function body, it is possible to provide a semiconductor memory device having good holding characteristics and capable of operating at higher speed.
[0297]
(Seventh embodiment)
A semiconductor memory device according to a seventh embodiment of the present invention will be described with reference to FIG. The semiconductor memory device according to the seventh embodiment shows the configuration of the memory function body according to the sixth embodiment. It has the following effects in addition to the effects of the sixth embodiment.
[0298]
Further, unlike the first to sixth embodiments, the first coating film does not necessarily need to be an insulating film, because the outer periphery of the memory function body is completely removed in FIGS. 13 (a) to 13 (e). Since the accumulated charge is covered with the insulator and the accumulated charge is suppressed, it is not necessary to use the first covering film as an insulator in order to prevent a short circuit between the memory function body and the contact. Any material can be used as long as the selection ratio of the material of the region can be obtained, and the same effect is exhibited.
[0299]
Here, the names of the memory functional unit and each unit thereof are defined as follows.
[0300]
As shown in FIG. 13, the memory function body includes a charge holding portion that can hold the charge and a dissipation prevention insulator that is a portion that prevents the charge from being dissipated. It is assumed that at least one of the
[0301]
That is, as shown in FIGS. 13A to 13D, the charge holding portion is a
[0302]
In the memory function body shown in FIG. 13A, a
[0303]
In the manufacturing method, after the
[0304]
First, a method for forming silicon dots will be described.
[0305]
Also, considering that the dot diameter is reduced due to the oxidation in the next step, by appropriately forming the dot size, a silicon dot having an optimal shape can be formed.
[0306]
Further, although not shown, it is desirable to oxidize the surface of the
[0307]
Next, as a method for forming a deposited insulating film using a CVD method, a film with good step coverage using HTO (High Temperature Oxide) or LPCVD (Low Pressure Chemical Vapor Deposition) is used. Good to use. When an HTO film is used, the film thickness may be about 20 nm to 100 nm. The deposited insulating film is etched back into a sidewall spacer shape in a subsequent step, and functions as an implantation mask when implanting impurities for forming source / drain diffusion regions. In other words, this is an important factor for defining the shape of the source / drain diffusion region, particularly the offset width from the end of the gate electrode. And an optimum offset width can be obtained.
[0308]
Next, by performing anisotropic etching of the deposited insulating film and the
[0309]
However, in many cases, a silicon substrate is usually used as a semiconductor substrate. In this case, silicon is used as a material for the dots, so that the silicon dots cannot be etched and etching residues may be left out. After the isotropic etching, the remaining insulating film is preferably isotropically etched by wet etching using hydrofluoric acid or the like, so that silicon residues are lifted off. Further, when a residue remains, it is preferable to perform oxidation so that the surface or the whole of the residue is oxidized, and then remove the residue by wet etching using hydrofluoric acid or the like.
[0310]
As described above, by using a structure in which electric charges are retained by silicon dots, even if an insulating film leaks, which deteriorates the memory retention characteristics, all the retained electric charges do not leak, and the insulating film leak portion The charges held in the neighboring silicon dots only leak. Therefore, a semiconductor memory device having good holding characteristics is provided.
[0311]
Further, by oxidizing the surface of the silicon dot, a variation in the size of the silicon dot can be suppressed, and a semiconductor memory device with less variation in electrical characteristics is provided.
[0312]
Next, in the memory function body shown in FIG. 13B, a
[0313]
As a manufacturing method, after the
[0314]
With this structure, since the silicon dots form multiple dots of two or more in the vertical direction, the memory holding performance is dramatically improved as compared with the single dots. Further, as compared with the single dot, the number of silicon dots in the memory function film increases, so that the number of retained charges increases. Therefore, a difference in threshold voltage between writing and erasing and a difference in driving current increase, so that a semiconductor memory device having a large voltage margin and improved reliability can be formed.
[0315]
Next, in the memory function body shown in FIG. 13C, a
[0316]
In the manufacturing method, after the
[0317]
According to this structure, since the silicon dots constitute multiple dots of three or more in the vertical direction, the memory retention performance is significantly improved as compared with single and double dots. Further, as compared with the single and double dots, the number of silicon dots in the memory function film increases, so that the number of retained charges increases. Therefore, a difference in threshold voltage between writing and erasing and a difference in driving current increase, so that a semiconductor memory device having a large voltage margin and improved reliability can be formed.
[0318]
FIG. 13D shows that the
[0319]
13A to 13C, the steps of forming the silicon dots and oxidizing may be repeated a plurality of times as appropriate. As compared with the case of single, double and triple dots, the memory retention performance is dramatically improved. Furthermore, compared to single, double and triple dots, the number of silicon dots in the memory function film increases, so that the number of retained charges increases. Therefore, a difference in threshold voltage between writing and erasing and a difference in driving current increase, so that a nonvolatile memory with a large voltage margin and improved reliability can be formed.
[0320]
FIG. 13E illustrates a structure in which a
[0321]
After the
[0322]
With this structure, electrons injected by writing are limited to the vicinity of the vicinity of the channel, so that the electrons can be easily removed by erasing, and erroneous erasing can be prevented. Furthermore, the amount of charge per unit volume can be increased by reducing the volume of the memory function body that retains the charge without changing the amount of injected charge, thereby efficiently writing / erasing electrons. And a semiconductor memory device with a high write / erase speed is provided. Further, since the
[0323]
FIG. 13F shows a structure in which a
[0324]
The forming method may be the same as the method shown in FIG. 13E, and can be formed by adjusting the deposited film thickness and the etching amount of polysilicon. The effect is the same as that of FIG.
[0325]
FIG. 13G shows a memory function body in which
[0326]
As a forming method, after forming the
[0327]
FIG. 13H shows a memory function body in which a
[0328]
The formation method is such that after forming the
[0329]
Also, the following steps can be used.
[0330]
After the formation of the
[0331]
FIG. 13I shows a memory function body in which
[0332]
FIG. 13J shows a memory function body having a structure in which polysilicon is reduced on the side wall of the
[0333]
Further, according to the structures of FIGS. 13E to 13J, the
[0334]
The memory function bodies described in FIGS. 13E to 13J need to remove the wraparound portion of the gate electrode as shown in FIG. 12 in order to prevent a short circuit between the left and right memory function bodies.
[0335]
Further, if the polysilicon of the memory function body shown in FIGS. 13E to 13J has a function of retaining charges, the same effect as described above can be obtained without using polysilicon. For example, a silicon nitride film, a conductor, or a ferroelectric such as PZT or PLZT may be used.
[0336]
However, since polysilicon is used, the amount of charge injection can be controlled, whereby multi-valued data can be obtained, and the manufacturing cost per bit can be reduced. Further, since the material is used as a standard in the LSI process, the manufacturing cost can be reduced.
[0337]
When a silicon nitride film is used in place of polysilicon, the level of trapping charge in the charge holding portion is 1 × 10 12 cm -2 , A large hysteresis characteristic can be obtained, the charge retention time is long, and the problem of charge leakage due to the occurrence of a leak path does not occur, so that the retention characteristic is good. Since it is a standard material, the manufacturing cost is reduced.
[0338]
(Eighth embodiment)
A semiconductor memory device according to an eighth embodiment of the present invention will be described with reference to FIG. In the eighth embodiment, a semiconductor memory device having the same structure as the semiconductor memory device in which the various memory function bodies shown in the sixth embodiment are formed on the side walls is formed, and is formed by using the second to fourth semiconductor memory devices. This is an embodiment applied to the embodiment. That is, the sixth embodiment is different from the semiconductor memory device of the fifth embodiment only in that a process of forming a memory function body by the forming method described in the sixth embodiment is added. What is necessary is just to apply the manufacturing method of the semiconductor memory device shown in 5th Embodiment to the manufacturing method of a semiconductor memory device. Similarly, also in the second to fourth embodiments, the structure of the present embodiment can be formed only by adding the step of forming the memory function body, and the effects described in the second to fourth embodiments can be obtained. The added effect can be obtained.
[0339]
14A to 14C will be described in detail. 14A to 14C, 801 is a semiconductor substrate, 802 is a gate insulating film, 803 is a gate electrode, 808 is a gate stack, 811 is a memory function body, 813 is a source / drain diffusion region, and 821 is A first coating film, 825 is a contact, and 826 is a second coating film.
[0340]
The structure of FIG. 14A is almost the same as the process described in the second embodiment, but the difference is as follows.
[0341]
That is, before forming the
[0342]
With this structure, not only the effects described in the third embodiment but also the effects related to the memory function body described in the sixth or seventh embodiment can be obtained.
[0343]
The method of manufacturing the semiconductor memory device is as follows.
[0344]
First, the structure shown in FIG. 10C is formed by using the method described in the sixth and seventh embodiments. At this time, the
[0345]
After that, the semiconductor memory device shown in FIG. 14A can be formed by using the same steps as those described in the second embodiment after FIG. By the way, in the case of the eighth embodiment, unlike the second embodiment, since the memory function body is formed, the design margin can be reduced. That is, in the memory function body shown in FIGS. 13A to 13F, the
[0346]
Next, in the structure of FIG. 14B, similarly to the above, before forming the
[0347]
The method of manufacturing the semiconductor memory device is as follows.
[0348]
First, the structure shown in FIG. 10C of the sixth embodiment is formed by using the method described in the sixth and seventh embodiments. At this time, the
[0349]
After that, the semiconductor memory device shown in FIG. 14B can be formed by using the same steps as those described in the third embodiment after FIG. 5A. By the way, in the case of the present embodiment, unlike the third embodiment, since a memory function body is formed, a design margin can be reduced. That is, in the memory function body shown in FIGS. 13A to 13F, the
[0350]
Therefore, in the memory function body shown in FIGS. 13A to 13F and the memory function body in which the charge holding unit is made of a nitride film or the like, a margin is provided as long as the contact does not short-circuit with the gate electrode. Well, as a result, miniaturization becomes easy.
[0351]
Next, FIG. 14C will be described in detail.
[0352]
14C is different from FIGS. 14A and 14B in that a
[0353]
That is, as long as there is no problem of short-circuit between the contacts, as shown in FIG. 14C, the
[0354]
Therefore, in the memory function body and the
[0355]
(Ninth embodiment)
A semiconductor memory device according to a ninth embodiment of the present invention will be described with reference to FIG.
[0356]
The ninth embodiment is an embodiment of the configuration of the semiconductor memory device having a memory function body on the side of the gate electrode shown in FIG. 2 of the first embodiment or FIGS. 11 and 12 of the sixth embodiment. It is shown. That is, the embodiment of the semiconductor memory device including the gate stack which is the portion covered by the coating film of the first embodiment in FIGS. 2 and 3 and the memory function body and the semiconductor substrate on both sides thereof. It is shown.
[0357]
Since the configuration and the like of the memory function body are described in detail from the ninth embodiment to a fifteenth embodiment to be described later, the structure and effect of the coating film and the like are not described, and Although not shown, a structure such as a coating film, which is not specifically mentioned in these embodiments, complies with the above-described embodiment, and should be considered in consideration of this point.
[0358]
The semiconductor memory device according to the ninth embodiment has the following effect in addition to the effects of the semiconductor memory device shown in FIG. 2 of the first embodiment or FIGS. 11 and 12 of the sixth embodiment. is there.
[0359]
In the semiconductor memory device of the ninth embodiment, as shown in FIG. 15, the
[0360]
In addition, regions (silicon nitride films 942) of the
[0361]
The effect of the overlap between the
[0362]
FIG. 16 is an enlarged view of the periphery of the
[0363]
As shown in FIG. 17, the end of the
[0364]
FIG. 18 shows the drain current Id when the width W2 of the
[0365]
As is clear from FIG. 18, when W1 is 100 nm or more (that is, the
[0366]
Based on the results of the device simulation described above, a memory cell array was manufactured with W2 fixed at 100 nm and W1 set at 60 nm and 100 nm as design values. When W1 is 60 nm, the
[0367]
In the semiconductor memory device illustrated in FIG. 16, reading of information stored in the memory function body 961 (region 981) is performed by using the
[0368]
On the other hand, when information is stored only on one side of the two memory function bodies or when the two memory function bodies are used in the same storage state, it is not always necessary to form a pinch-off point at the time of reading.
[0369]
Although not shown in FIG. 15, it is preferable to form a well region (P-type well in the case of an N-channel device) on the surface of the
[0370]
In addition, from the viewpoint of improving the retention characteristics of the memory, the memory function body preferably includes a charge retention film as a charge retention portion having a function of retaining charges and an insulating film. In the ninth embodiment, a
[0371]
Further, it is preferable that the memory function body includes a charge retaining film that is disposed substantially in parallel with the surface of the gate insulating film. In other words, it is preferable that the upper surface of the charge retaining film in the memory function body is disposed at an equal distance from the upper surface of the gate insulating film.
[0372]
Specifically, as shown in FIG. 19, the
[0373]
Further, the
[0374]
The
[0375]
(Tenth embodiment)
FIG. 20 is an enlarged view of a peripheral portion of a memory function unit of a semiconductor memory device according to a tenth embodiment of the present invention, and the same components as those of FIG. 16 of the ninth embodiment are denoted by the same reference numerals. . In the semiconductor memory device according to the tenth embodiment of the present invention, as shown in FIG. 20, the
[0376]
When a positive voltage is applied to the
[0377]
The charge is injected into the
[0378]
If the
[0379]
It is more preferable that the charge retention film is formed of a high dielectric material such as hafnium oxide having a very large relative dielectric constant instead of the silicon nitride film.
[0380]
Further, the
[0381]
In addition, the
[0382]
Further, it is preferable to control the thickness of the insulating film under the silicon nitride film 942 (the portion of the
[0383]
(Eleventh embodiment)
FIG. 21 is a schematic sectional view showing the outline of the structure of the semiconductor memory device according to the eleventh embodiment of the present invention, and the same components as those in FIG. 15 of the ninth embodiment are denoted by the same reference numerals. . A semiconductor memory device according to an eleventh embodiment of the present invention relates to optimization of a gate electrode, a memory functional unit, and a distance between source / drain regions.
[0384]
As shown in FIG. 21, A is the gate electrode length in the cut surface in the gate length direction, B is the distance between the source / drain regions (channel length), and C is from one end of one memory function body to the other memory function body. From the end of the film having the function of retaining the charge in one memory function body (the side remote from the gate electrode) on the cut surface in the gate length direction, that is, the charge in the other memory function body It shows the distance to the end of the film having the function of performing the function (the side away from the gate electrode).
[0385]
First, it is preferable that B <C. An offset
[0386]
When the
[0387]
Therefore, it is most preferable that A <B <C.
[0388]
(Twelfth embodiment)
As shown in FIG. 22, the semiconductor memory device according to the twelfth embodiment has substantially the same configuration as the ninth embodiment except that the semiconductor substrate in the ninth embodiment is an SOI substrate. Have the same reference numbers.
[0389]
In this semiconductor memory device, a buried
[0390]
This semiconductor memory device also has the same functions and effects as the semiconductor memory device of the ninth embodiment. Further, the junction capacitance between the
[0391]
(Thirteenth embodiment)
As shown in FIG. 23, the semiconductor memory device according to the thirteenth embodiment of the present invention differs from the ninth embodiment in that the P-type high-concentration region is adjacent to the channel side of the N-type source /
[0392]
That is, the P-type impurity (for example, boron) concentration in the P-type
[0393]
By providing the P-type high-
[0394]
In FIG. 23, a P-type high-
[0395]
(14th embodiment)
As shown in FIG. 24, the semiconductor memory device according to the fourteenth embodiment of the present invention differs from the ninth embodiment in that the thickness of the insulating film separating the charge holding film (silicon nitride film 942) from the channel region or the well region is different from that of the ninth embodiment. Except that the thickness (T1) is smaller than the thickness (T2) of the gate insulating film, they have substantially the same configuration, and the same components are denoted by the same reference numerals.
[0396]
The thickness T2 of the
[0397]
In the semiconductor memory device according to the fourteenth embodiment, the degree of freedom in designing T1 as described above is high for the following reason. In the semiconductor memory device of this embodiment, the insulating film that separates the charge holding film from the channel region or the well region is not sandwiched between the
[0398]
As is clear from the above, in the semiconductor memory device of the fourteenth embodiment, the insulating film separating the charge retaining film (silicon nitride film 942) from the channel region or the well region is formed by the
[0399]
By making T1 thinner, it becomes easier to inject charges into the
[0400]
By the way, as shown by an
[0401]
As is clear from the above, by setting T1 <T2, the voltage of the writing operation and the erasing operation can be reduced, or the writing operation and the erasing operation can be speeded up without lowering the withstand voltage performance of the memory, and the memory effect can be further improved. It is possible to increase.
[0402]
Note that the thickness T1 of the
[0403]
(Fifteenth embodiment)
As shown in FIG. 25, in the semiconductor memory device according to the fifteenth embodiment of the present invention, in the ninth embodiment, the thickness of the insulating film separating the charge holding portion (silicon nitride film 942) from the channel region or well region is different from that of the ninth embodiment. It has substantially the same configuration except that the thickness (T1) is larger than the thickness (T2) of the
[0404]
The thickness T2 of the
[0405]
As described above, in the semiconductor memory device of the fifteenth embodiment, the reason for the high degree of freedom in design for T1 is that the insulating film that separates the charge holding film from the channel region or the well region is formed by the gate electrode. 917 and a channel region or a well region. Therefore, T1 can be made thicker than T2 regardless of the requirement for the
[0406]
By increasing the thickness of T1, it is possible to prevent the electric charges held in the
[0407]
Therefore, by setting T1> T2, it is possible to improve the holding characteristics without deteriorating the short channel effect of the memory.
[0408]
Note that the thickness T1 of the
[0409]
(Sixteenth embodiment)
A semiconductor device according to a sixteenth embodiment of the present invention includes a memory unit including the semiconductor storage device of the present invention, a peripheral circuit unit of a nonvolatile memory including a general MOSFET (MOS field effect transistor) having a normal structure, It comprises a logic circuit section such as an MPU (micro processing unit), an SRAM (static RAM) section and the like (these are collectively referred to as a logic circuit section and the like).
[0410]
More specifically, as shown in FIG. 26A, in order for the semiconductor memory device of the present invention to function as a memory unit such as a RAM (random access memory), a memory area in which the semiconductor memory devices are arranged in an array is provided. It is necessary to arrange a
[0411]
Further, in order for a memory unit such as a RAM to function as a storage device of an information processing system such as a personal computer or a mobile phone, in addition to the memory unit having the above configuration, as shown in FIG. It is necessary to configure a logic circuit including a normal MOSFET such as a
[0412]
The logic circuit section or the like of the memory according to the present embodiment refers to a circuit or a unit that can be configured using the above-described logic circuit including a general MOSFET.
[0413]
As can be seen from the procedures described in the first to fifteenth embodiments, the procedure for forming the semiconductor memory device has a very high affinity with a known general MOSFET forming process. . Further, as is apparent from FIG. 1, the configuration of the memory element is close to a known general MOSFET. In order to change the general MOSFET to the memory element, for example, in a general MOSFET, a coating film is formed after forming a gate electrode, or a charge is formed after forming a memory function body as a sidewall spacer. It is only necessary to form a coating film having a holding portion. However, since the offset region is formed, the LDD region is not formed after the gate stack is formed.
[0414]
Here, even if a sidewall spacer of a general MOSFET constituting a logic circuit portion or the like has a function as a memory function body or a coating film is formed, the coating film or the sidewall spacer and the coating film may be used. The transistor performance is not impaired as long as the transistor is operated in a voltage range in which the rewrite operation does not occur with an appropriate width.
[0415]
Therefore, a common coating film or a sidewall spacer and a coating film can be used for a general MOSFET and a semiconductor memory device.
[0416]
In addition, in order to mix a general MOSFET constituting the logic circuit portion and the like with the semiconductor memory device, it is possible to form an LDD structure only in the logic circuit portion and the like. In order to form an LDD structure, impurities may be implanted for forming an LDD region after forming the gate electrode and before depositing the material constituting the memory function body. Therefore, when the impurity is implanted for forming the LDD, only the memory region is masked with a photoresist, so that the semiconductor memory device and the normal structure MOSFET constituting the logic circuit portion and the like can be easily mounted together. Is possible. Further, if the SRAM is constituted by the semiconductor memory device and the MOSFET having the normal structure constituting the logic circuit portion, the semiconductor memory device, the logic circuit, and the SRAM can be easily mounted together.
[0417]
In the semiconductor memory device, when it is necessary to apply a higher voltage than is allowed in the logic circuit portion and the SRAM portion, a mask for forming a high breakdown voltage well and a mask for forming a high breakdown voltage gate insulating film are used as standard. It only needs to be added to the MOSFET forming mask. Conventionally, a process of mounting an EEPROM (programmable ROM capable of electrically writing and erasing) and a logic circuit unit on one chip is significantly different from a standard MOSFET process, and the number of required masks and the number of process steps have been significantly increased. Therefore, the number of masks and the number of process steps can be drastically reduced as compared with the conventional case where the EEPROM and the circuit such as the logic circuit unit are mixed. Therefore, the cost of a chip in which a general MOSFET such as a logic circuit unit and the semiconductor memory device of the present invention are mixed is reduced. Further, since a high power supply voltage can be supplied to the semiconductor memory device, the writing / erasing speed can be remarkably improved. Furthermore, since a low power supply voltage can be supplied to the logic circuit portion, the SRAM portion, and the like, deterioration of transistor characteristics due to destruction of a gate insulating film or the like can be suppressed, and power consumption can be further reduced. Therefore, it is possible to realize a semiconductor device having a highly reliable logic circuit portion easily mounted on the same substrate and a semiconductor memory device having a remarkably high writing / erasing speed.
[0418]
A semiconductor memory device used in the semiconductor device according to the sixteenth embodiment of the present invention will be described with reference to FIGS.
[0419]
In the present embodiment, it is shown that a general MOSFET and a semiconductor memory device in a logic circuit and the like, and respective devices can be easily formed on the same substrate without requiring complicated processes at the same time. More specifically, a photolithography step is added to the step of forming the semiconductor memory device described in the second embodiment, and a region where an LDD diffusion region is formed and a region where no LDD diffusion region is formed are automatically separated on the same substrate. Shows that a general MOSFET and a semiconductor memory device can be manufactured.
[0420]
The manufacturing process will be described below step by step with reference to the drawings.
[0421]
FIGS. 27 and 28 show left and right devices. The left side is a general MOSFET in the
[0422]
Up to the LDD region forming step, the same steps as those in the second embodiment may be used. That is, as shown in FIG. 27A, the
[0423]
Next, as shown in FIG. 27B, an
[0424]
Next, as shown in FIG. 27C, a
[0425]
Further, as shown in FIG. 27D, a source /
[0426]
Further, as shown in FIG. 28E, the
[0427]
Further, as shown in FIG. 28F, the sidewalls of the portions of the
[0428]
Further, as shown in FIG. 28G, a contact material is buried in the contact hole to form a
[0429]
As described above, a photolithography step is added to the step of forming the semiconductor memory device according to the second embodiment, and a region where an LDD diffusion region is formed and a region where no LDD diffusion region is formed are automatically separated on the same substrate. A general MOSFET and the semiconductor memory device of the present invention can be easily manufactured without requiring a complicated process.
[0430]
(Seventeenth embodiment)
An IC card according to a seventeenth embodiment of the present invention will be described with reference to FIG.
[0431]
FIG. 29 is a diagram showing a configuration of an IC card.
[0432]
As shown in FIG. 29A, an MPU (Micro Processing Unit)
[0433]
The feature of this embodiment is that the
[0434]
As the
[0435]
Since the semiconductor memory device can be easily miniaturized and can operate in two bits, it is easy to reduce the area of a memory cell array in which the semiconductor memory device is arranged. Therefore, the cost of the memory cell array can be reduced. If this memory cell array is used for the
[0436]
Further, since the
[0437]
Further, since the semiconductor memory device of the present invention is used for the
[0438]
Note that the ROM 1205 may be configured by the above-described semiconductor storage device. By doing so, it is possible to externally rewrite the ROM 1205 in which the program for driving the
[0439]
Next, as shown in FIG. 29B, an
[0440]
The IC card 1200B in FIG. 29B differs from the IC card 1200A in FIG. 29A in that it is a non-contact type. Therefore, the
[0441]
Since the IC card 1200B of this embodiment shown in FIG. 29B is a non-contact type, it is possible to prevent electrostatic breakdown through the connecting portion. Further, since it is not always necessary to make close contact with the external device, the degree of freedom of the use form is increased. Further, since the semiconductor memory device constituting the
[0442]
(Eighteenth Embodiment)
A mobile electronic device according to an eighteenth embodiment of the present invention will be described with reference to FIG.
[0443]
The semiconductor storage device or the semiconductor storage device or the semiconductor device of the first to sixteenth embodiments can be used for a battery-driven portable electronic device. The portable electronic device includes, in particular, a portable information terminal, a mobile phone, a game device, and the like.
[0444]
FIG. 30 illustrates a mobile phone as an example of a mobile electronic device. The
[0445]
By using the semiconductor device of the present invention in a portable electronic device, the manufacturing cost of the control circuit is reduced, so that the cost of the portable electronic device itself can be reduced. Alternatively, the capacity of the nonvolatile memory included in the control circuit can be increased to enhance the functions of the portable electronic device.
[0446]
As shown in FIG. 30, an
[0447]
A feature of this embodiment is that the
[0448]
For the
[0449]
Since the semiconductor memory device can easily reduce the occupied area and can perform 2-bit operation, it is easy to reduce the area of the memory cell array in which it is arranged. Therefore, the cost of the memory cell array can be reduced. If this memory cell array is used for the data memory section of a mobile phone, the cost of the mobile phone can be reduced.
[0450]
Further, since the
[0451]
Further, since the semiconductor memory device of the present invention is used for the
[0452]
Note that the
[0453]
(Nineteenth Embodiment)
A semiconductor memory device using the semiconductor memory device according to the nineteenth embodiment of the present invention is preferably applied to a memory cell array as an example of a semiconductor memory device configured by arranging the semiconductor memory devices. .
[0454]
The two types of memory cell arrays of the nineteenth embodiment will be described with reference to FIGS. FIG. 31A is a circuit diagram of the two types of memory cell arrays, and FIG. 31B is a schematic plan view of the memory cell array, and the circuit diagram and the plan view are the same. FIG. 32A is a schematic cross-sectional view of the first memory cell array taken along section line CC of FIG. 31B, and FIG. 32B is a second memory cell array having a different configuration. FIG. 32 is a schematic sectional view taken along line CC of FIG. 31 (b). However, in FIG. 31B, the upper wiring structure (bit lines and contacts) is represented as a connection diagram for simplicity. Although FIGS. 31 and 32 show a memory cell array of 3 rows × 3 columns, the number of rows and the number of columns are arbitrary.
[0455]
As shown in FIGS. 32A and 32B, a P-
[0456]
Next, a schematic plan view of the memory cell array shown in FIG. Three adjacent bit lines are selected, and are arranged as a bit line BL1, a bit line BL2, and a bit line BL3 in the order of arrangement. At this time, an active region existing between the bit line BL1 and the bit line BL2 is defined as an active region A1. Similarly, an active region existing between the bit line BL2 and the bit line BL3 is defined as A2. At this time, the bit line BL2 is connected to one of the active region A1 and the source / drain diffusion region belonging to the active region A2. The bit line BL3 is connected to the other of the source / drain diffusion regions belonging to the active region A2. The bit line BL1 is connected to the other of the source / drain diffusion regions belonging to the active region A1. Further, when two adjacent word lines (for example, WL1 and WL2) are selected, a source / drain diffusion region belonging to the active region A1 and sandwiched between the two word lines, The source / drain diffusion regions belonging to A2 and sandwiched between the two word lines are both connected to the bit line BL2, or connected to the bit lines BL1 and BL3, respectively. That is, when an appropriate voltage serving as a source or a drain is applied to the active region connected to the bit lines BL2 and BL3 in the active region A2 to select a word line (for example, WL1), the word line WL1 is sandwiched from above and below. The active region A2 becomes a source or a drain, and the semiconductor memory device is selected.
[0457]
32,
[0458]
The effect according to the present embodiment is the same as the effect produced when the contact hole is formed on the element isolation region according to the second embodiment. That is, as shown in FIG. 32A, even if the
[0459]
Further, in the case where the contact materials embedded in the
[0460]
That is, as shown in FIGS. 32A and 32B, when adjacent source /
[0461]
Here, as in the second memory cell array shown in FIG. 32B, a
[0462]
Next, the operation of the memory cell array will be described.
[0463]
In the circuit diagram of the memory cell array shown in FIG. 31A, for simplicity, storage elements are represented by symbols representing ordinary field-effect transistors.
[0464]
First, a reading method will be described. Here, it is assumed that the information stored in the memory storage unit (charge holding unit) M1 on the bit line BL2 side of the memory cell M22 is read. First, the bit lines BL1 and BL2 are precharged to a logic level L, and the bit lines BL3 and BL4 are precharged to a logic level H. After the precharge is completed, the word line WL2 is set to the logic level H. At the moment when the word line WL2 goes to the logic level H, the memory cell M22 is turned on. At this time, a high voltage (logic level H-logic level L) is applied between the source and the drain of the memory cell M22 and a current flows, but the current amount changes depending on the state of the memory storage unit M1. Therefore, the state of the memory storage unit M1 of the memory cell M22 can be known by detecting the amount of current flowing through the bit line BL2 or BL3 or monitoring the potential change of the bit line BL2 or BL3.
[0465]
In the above operation, if the bit line BL1 has not been precharged to the logic level L, the memory cell M21 is turned on at the moment when the word line WL2 goes to the logic level H, and the memory cell M21 is turned on from the bit line BL1 to the bit line BL2. Electric current flows. Such a current hinders detection of a current flowing through the selected memory cell M22. Therefore, it is preferable that bit line BL1 be precharged to the same logic level L as bit line BL2. Similarly, it is preferable that the bit line BL4 be precharged to the same logic level H as the bit line BL3.
[0466]
When the storage information of the memory storage unit (M2) on the bit line BL3 side of the memory cell M22 is called, the bit lines, BL1 and BL2 are set to the logic level H, BL3 and BL4 are set to the logic level L, and the precharge is performed. Do. After the precharge is completed, the word line WL2 may be set to the logic level H.
[0467]
Table 1 shows an example of specific voltages in the write, read, and erase operations of the memory cell array according to the nineteenth embodiment. In Table 1, Lbw, Hbw, Lww, and Hww are the low-level potential of the bit line, the high-level potential of the bit line, the low-level potential of the word line, and the high-level potential of the word line during writing, respectively. Lbr, Hbr, Lwr, and Hwr are the low-level potential of the bit line, the high-level potential of the bit line, the low-level potential of the word line, and the high-level potential of the word line during reading, respectively. Lbe1, Lbe2, Hbe, Lwe, and Hwe are the
[0468]
Note that the erasing method shown in Table 1 uses the above-described second erasing method. Therefore, at the time of erasing, Lbe2 (+0.8 V in Table 1) is applied to the P-type well region. When erasing the memory storage unit M1 of the memory cell M22, electrons injected by a forward voltage applied to the P-type well region and the bit line BL3 serve as a trigger to perform erasing. In addition, Lbe2 is applied to the bit line BL1 in order to prevent erroneous erasure of the memory cell M21.
[0469]
[Table 1]
[0470]
As is clear from Table 1, the memory cell array of the present embodiment is capable of random access (reading and rewriting operation for each bit). For this reason, the access efficiency can be improved as compared with a device that needs to be erased all at once. In addition, there is no need to perform a sequence such as temporary storage of the memory state, batch erasing, and writing, so that the control circuit is simplified.
[0471]
According to the above-described read operation, when two-bit storage of a certain memory cell is continuously read (for example, the memory storage units M1 and M2 of the memory cell M22 are continuously read), a nearby bit line is read. Must be inverted (in the above example, the potentials of the bit lines BL1 to BL4 are all inverted), which is inefficient. Therefore, as will be described later, by devising an address decoder circuit and the like, and taking measures such as separating addresses for accessing the left and right memory storage units (charge holding units), it is possible to avoid a state in which data is continuously read alternately. Is preferred.
[0472]
In the memory cell Mij (i = 1, 2, 3, j = 1, 2, 3), the gate electrode is connected to the word line WLi (i = 1, 2, 3) and one of the source / drain diffusion regions is set to the first. The other of the source / drain diffusion regions is connected to the bit line BL1j (j = 1, 2, 3) and the second bit line BL2j (j = 1, 2, 3), respectively.
[0473]
The operation of the memory cell array may be performed by applying a voltage required for the operation method of the semiconductor memory device to a desired memory cell via a specific word line and first and second bit lines. For example, when writing to one of the memory storage units (charge holding units) of the memory cell M11, for example, + 2V is applied to the word line WL1, + 6V is applied to the first bit line BL11, and 0V is applied to the second bit line BL21. May be given respectively. To write data to the other of the memory storage unit (charge holding unit) of the memory cell M11, for example, + 2V is applied to the word line WL1, 0V is applied to the first bit line BL11, and + 6V is applied to the second bit line BL21. May be given respectively. At this time, for example, 0 V may be applied to other unselected word lines and unselected bit lines.
[0474]
As is clear from the above description, the memory cell array according to the nineteenth embodiment is configured by arranging the semiconductor memory devices. As described above, the semiconductor memory device can store two bits with one element and can reduce the thickness of the gate insulating film, so that miniaturization is easy. Therefore, the memory cell array according to the present embodiment in which the semiconductor memory devices are arranged and arranged is also easily miniaturized, and the manufacturing cost is reduced.
[0475]
Further, as described above, the process of forming the semiconductor memory device is very similar to a normal CMOS process, and can be manufactured much more easily than a conventional nonvolatile memory having a floating gate such as an EEPROM. is there. Therefore, it is easy to manufacture the memory cell array of the present embodiment, and it is also easy to mount the memory cell array together with the logic circuit.
[0476]
【The invention's effect】
As is clear from the above, according to the semiconductor memory device of the present invention, the interlayer insulating film is etched under the etching condition having a large selectivity with respect to the coating film, and the etching is stopped at the coating film. A semiconductor memory device having high reliability and low manufacturing cost can be provided. Further, since the contact and the gate electrode are isolated from each other and short-circuited by the coating film, a design margin can be reduced and a semiconductor memory device which can be easily miniaturized can be provided.
[0477]
Further, according to the semiconductor device of the present invention, a nonvolatile semiconductor memory device having a good memory effect and a semiconductor switching element having a high current driving capability can be mixedly mounted.
[0478]
Further, according to the IC card of the present invention, a highly reliable and low-cost IC card can be provided.
[0479]
According to the portable electronic device of the present invention, a highly reliable and low-cost portable electronic device can be provided.
[0480]
According to the method of manufacturing a semiconductor memory device of the present invention, the interlayer insulating film is etched under the etching condition having a large selectivity with respect to the coating film, and the etching is stopped at the coating film. A semiconductor memory device with high cost and low manufacturing cost can be provided.
[Brief description of the drawings]
FIG. 1 is a schematic sectional view showing an outline of the structure of a semiconductor memory device according to a first embodiment of the present invention;
FIG. 2 is a schematic sectional view showing an outline of another structure of the semiconductor memory device of the first embodiment.
FIG. 3 is a schematic cross-sectional view showing a manufacturing process of a semiconductor memory device using a semiconductor memory device according to a second embodiment of the present invention.
FIG. 4 is a schematic cross-sectional view showing a manufacturing step of a semiconductor memory device using the semiconductor memory device following FIG. 3;
FIG. 5 is a schematic cross-sectional view showing a manufacturing process of a semiconductor memory device using the semiconductor memory device according to the third embodiment of the present invention.
FIG. 6 is a schematic sectional view showing a manufacturing process of a semiconductor memory device using a semiconductor memory device according to a fourth embodiment of the present invention.
FIG. 7 is a schematic cross-sectional view showing a manufacturing step of the semiconductor memory device following FIG. 6;
FIG. 8 is a schematic sectional view showing a manufacturing process of a semiconductor memory device using a semiconductor memory device according to a fifth embodiment of the present invention.
FIG. 9 is a schematic cross-sectional view showing a manufacturing step of the semiconductor memory device following FIG. 8;
FIG. 10 is a schematic sectional view showing a manufacturing process of a semiconductor memory device using a semiconductor memory device according to a sixth embodiment of the present invention.
FIG. 11 is a schematic cross-sectional view showing a manufacturing step of the semiconductor memory device following FIG. 10;
FIG. 12 is a schematic overhead view showing a separated memory function body in a manufacturing process of the semiconductor memory device.
FIG. 13 is a schematic cross-sectional view showing an outline of a structure of a memory function body of a semiconductor memory device according to a seventh embodiment of the present invention.
FIG. 14 is a schematic cross-sectional view showing a manufacturing step of the semiconductor memory device according to the eighth embodiment of the present invention.
FIG. 15 is a schematic sectional view showing the outline of the structure of a semiconductor memory device according to a ninth embodiment of the present invention;
FIG. 16 is an enlarged view of a peripheral portion of a memory function body on the right side of FIG. 15;
FIG. 17 shows a case where the end of the memory function body of the semiconductor memory device on the side remote from the gate electrode of the silicon nitride film does not coincide with the end of the memory function body on the side away from the gate electrode; It is an enlarged view of a memory functional body peripheral part.
FIG. 18 is a diagram showing a drain current when the offset amount is changed while the width of the memory function body of the semiconductor memory device is fixed.
FIG. 19 is an enlarged view of a peripheral portion of the memory function body when the upper surface of the charge holding film of the semiconductor memory device is arranged at an equal distance from the upper surface of the gate insulating film.
FIG. 20 is an enlarged view of a peripheral portion of a memory function body of a semiconductor memory device according to a tenth embodiment of the present invention.
FIG. 21 is a schematic sectional view showing an outline of a structure of a semiconductor memory device according to an eleventh embodiment of the present invention;
FIG. 22 is a schematic sectional view of a semiconductor memory device according to a twelfth embodiment of the present invention.
FIG. 23 is a schematic sectional view of a semiconductor memory device according to a thirteenth embodiment of the present invention.
FIG. 24 is a schematic sectional view of a semiconductor memory device according to a fourteenth embodiment of the present invention.
FIG. 25 is a schematic sectional view of a semiconductor memory device according to a fifteenth embodiment of the present invention.
FIG. 26 is a configuration diagram of a semiconductor device according to a sixteenth embodiment of the present invention.
FIG. 27 is a schematic cross-sectional view showing a manufacturing step of the semiconductor device.
FIG. 28 is a schematic sectional view showing a manufacturing step of the semiconductor device following FIG. 27;
FIG. 29 is a schematic block diagram showing an IC card according to a seventeenth embodiment of the present invention.
FIG. 30 is a schematic block diagram showing a portable electronic device according to an eighteenth embodiment of the present invention.
FIG. 31 (a) is a circuit diagram of a memory cell array of a semiconductor memory device according to a nineteenth embodiment of the present invention, and FIG. 31 (b) is a schematic plan view of the memory cell array.
32 (a) is a schematic cross-sectional view of the first memory cell array taken along section line CC of FIG. 31 (b), and FIG. 32 (b) is a section line of FIG. 31 (b). FIG. 4 is a schematic cross-sectional view of the first memory cell array along CC.
FIG. 33 is a structural sectional view of a flash memory device as a conventional semiconductor memory device.
[Explanation of symbols]
1,101,201,301,401,501,601,801,911,986,1101,1401 ... semiconductor substrate
2, 102, 202, 302, 402, 502, 602, 802, 914, 1102, 1402 ... gate insulating film
3, 103, 203, 303, 403, 503, 603, 803, 917, 1103, 1403 ... gate electrode
8, 108, 208, 308, 408, 508, 608, 808, 1108 ... gate stack
13a, 13b, 113a, 113b, 213, 313, 413, 513, 613, 813, 912, 913, 1113, 1407 ... source / drain diffusion regions
116, 616, 716, 943 ... sidewall insulator
117,942 ... Silicon nitride film
18a, 18b, 218a, 218b ... charge holding unit
19: Channel formation region
20, 120, 220, 971 ... offset area
21, 121, 221, 321, 421, 521, 621, 821, 1121... First coating film
23, 123, 223, 323, 423, 523, 623, 1123, 1441 ... interlayer insulating film
25,125,225,325,425,525,625,1125 ... contact
26, 126, 226, 326, 526, 626, 826, 1126 ... second coating film
27, 427... Third coating film
28, 528, 628, 1408: Element isolation region
111a, 111b, 811, 961, 962, 981 ... memory function body
112, 612, 712... First insulator
122: region under the gate electrode
224, 524, 1124 ... contact holes
609: first insulating film
617: silicon nitride film
614 ... material (conductor, etc.)
615, 715: polysilicon
629: Second insulating film
710: Silicon dot
941 ... Silicon oxide film
987: Body area
988: buried oxide film
991 ... P type high concentration area
992 ... channel area
1000 ... semiconductor substrate
1001 ... memory cell array
1002 ... Peripheral circuit
1003 ... Decoder
1004 ... I / O circuit
1005 ... Control circuit
1006 ... Analog circuit
1007 ... Decoder
1008 readout circuit
1011 ... MPU
1012: Cache SRAM
1013 Logic circuit
1014: Analog circuit
1104: Logic circuit area
1105 memory area
1106: LDD area
1107 Photoresist
1200A, 1200B ... IC card
1201… MPU part
1202 ... Calculation unit
1203 ... Control unit
1204: Data memory unit
1205 ROM
1206 ... RAM
1207 ... Wiring
1208: Connect section
1209 ... Reader / writer
1210 ... RF interface
1211: Antenna part
1301 ... MPU section
1302 arithmetic unit
1303 ... Control unit
1304 Data memory unit
1305 ... ROM
1306 RAM
1307 ... Wiring
1308: Man-machine interface
1310 ... RF circuit section
1311 ... antenna part
1421 ... Coating film
1431 ... contact hole
1432: 1st layer metal wiring
1433: Via hole
1434: Second layer metal wiring
Claims (22)
少なくとも上記半導体基板の上記ゲート電極の下側領域に配置されたチャネル形成領域と、
上記半導体基板の上記チャネル形成領域の両側に配置され、上記チャネル形成領域と逆導電型を有する一対のソース/ドレイン拡散領域と、
少なくとも上記ゲート電極の上方に形成された層間絶縁膜と、
上記ゲート電極の上方および側方を覆うように形成され、かつ、上記層間絶縁膜の側方に形成された電荷を保持する機能を有する絶縁体からなる被覆膜と、
上記ゲート電極の側方に上記被覆膜を介して形成され、上記ソース/ドレイン拡散領域と電気的に接続されたコンタクトとを有し、
上記被覆膜は、上記層間絶縁膜のエッチング時のエッチング停止材料として機能するような上記層間絶縁膜に対する選択比を有する材料からなることを特徴とする半導体記憶装置。A gate electrode formed on a semiconductor substrate via a gate insulating film,
A channel formation region arranged at least in a region below the gate electrode of the semiconductor substrate,
A pair of source / drain diffusion regions disposed on both sides of the channel formation region of the semiconductor substrate and having a conductivity type opposite to that of the channel formation region;
An interlayer insulating film formed at least above the gate electrode;
A coating film formed of an insulator having a function of retaining charges formed on the sides of the interlayer insulating film, formed to cover the upper side and the side of the gate electrode;
A contact formed on the side of the gate electrode via the coating film and electrically connected to the source / drain diffusion region;
The semiconductor memory device according to claim 1, wherein the coating film is made of a material having a selectivity to the interlayer insulating film so as to function as an etching stop material when etching the interlayer insulating film.
少なくとも上記半導体基板の上記ゲート電極の下側領域に配置されたチャネル形成領域と、
上記半導体基板の上記チャネル形成領域の両側に配置され、上記チャネル形成領域と逆導電型を有する一対のソース/ドレイン拡散領域と、
上記ゲート電極の上部に形成された絶縁体からなる第3の被覆膜と、
少なくとも上記ゲート電極の側方および上記第3の被覆膜の側方に形成された電荷を保持する機能を有する絶縁体からなる第1の被覆膜と、
少なくとも上記第3の被覆膜の上方に形成された層間絶縁膜と、
上記ゲート電極の側方に上記第1の被覆膜を介して形成され、上記ソース/ドレイン拡散領域と電気的に接続されたコンタクトとを有し、
上記第1の被覆膜は、上記層間絶縁膜のエッチング時のエッチング停止材料として機能するような上記層間絶縁膜に対する選択比を有する材料からなることを特徴とする半導体記憶装置。A gate electrode formed on a semiconductor substrate via a gate insulating film,
A channel formation region arranged at least in a region below the gate electrode of the semiconductor substrate,
A pair of source / drain diffusion regions disposed on both sides of the channel formation region of the semiconductor substrate and having a conductivity type opposite to that of the channel formation region;
A third coating film made of an insulator formed on the gate electrode,
A first coating film made of an insulator having a function of retaining electric charges formed at least on a side of the gate electrode and a side of the third coating film;
An interlayer insulating film formed at least above the third coating film;
A contact formed on the side of the gate electrode via the first coating film and electrically connected to the source / drain diffusion region;
The semiconductor memory device according to claim 1, wherein the first coating film is made of a material having a selectivity to the interlayer insulating film so as to function as an etching stop material when etching the interlayer insulating film.
少なくとも上記半導体基板の上記ゲート電極の下側領域に配置されたチャネル形成領域と、
上記半導体基板の上記チャネル形成領域の両側に配置され、上記チャネル形成領域と逆導電型を有する一対のソース/ドレイン拡散領域と、
上記ゲート電極の両側に形成され、電荷を保持する機能を有する材料からなる電荷保持部および上記電荷保持部に保持された電荷の散逸を防止する機能を有する散逸防止絶縁体からなるメモリ機能体と、
少なくとも上記ゲート電極の上方に形成された層間絶縁膜と、
上記ゲート電極および上記メモリ機能体を覆うように形成され、かつ、上記層間絶縁膜の側方に形成された絶縁体からなる被覆膜と、
上記ゲート電極の側方に上記被覆膜を介して形成され、上記ソース/ドレイン拡散領域に電気的に接続されたコンタクトとを有し、
上記被覆膜は、上記層間絶縁膜のエッチング時のエッチング停止材料として機能するような上記層間絶縁膜に対する選択比を有する材料からなることを特徴とする半導体記憶装置。A gate electrode formed on a semiconductor substrate via a gate insulating film,
A channel formation region arranged at least in a region below the gate electrode of the semiconductor substrate,
A pair of source / drain diffusion regions disposed on both sides of the channel formation region of the semiconductor substrate and having a conductivity type opposite to that of the channel formation region;
A memory function body formed on both sides of the gate electrode and formed of a charge holding portion made of a material having a function of holding charge and a dissipation prevention insulator having a function of preventing dissipation of the charge held in the charge holding portion; ,
An interlayer insulating film formed at least above the gate electrode;
A coating film formed of an insulator formed on the side of the interlayer insulating film, and formed to cover the gate electrode and the memory function body;
A contact formed on the side of the gate electrode via the coating film and electrically connected to the source / drain diffusion region;
The semiconductor memory device according to claim 1, wherein the coating film is made of a material having a selectivity to the interlayer insulating film so as to function as an etching stop material when etching the interlayer insulating film.
上記ソース/ドレイン拡散領域は、上記ゲート電極に対してチャネル方向に間隔をあけて配置されていることを特徴とする半導体記憶装置。The semiconductor memory device according to claim 1, wherein
The semiconductor memory device according to claim 1, wherein the source / drain diffusion region is arranged at a distance from the gate electrode in a channel direction.
上記半導体基板および上記ゲート電極がシリコンからなり、
上記ゲート絶縁膜と上記被覆膜および上記層間絶縁膜がシリコン化合物からなり、
上記被覆膜のシリコン化合物は、シリコン窒化膜であることを特徴とする半導体記憶装置。The semiconductor memory device according to claim 1, wherein
The semiconductor substrate and the gate electrode are made of silicon,
The gate insulating film and the coating film and the interlayer insulating film are made of a silicon compound,
A semiconductor memory device, wherein the silicon compound of the coating film is a silicon nitride film.
上記メモリ機能体は、
上記ゲート電極の両側に形成された上記散逸防止絶縁体としての第1の絶縁体と、
上記第1の絶縁体の側壁部に形成された上記電荷保持部としての窒化膜と、
上記窒化膜の側壁部に形成された上記散逸防止絶縁体としての側壁絶縁体とを有することを特徴とする半導体記憶装置。The semiconductor memory device according to claim 3,
The memory function body,
A first insulator as the dissipation prevention insulator formed on both sides of the gate electrode;
A nitride film as the charge holding portion formed on a side wall portion of the first insulator;
A semiconductor memory device comprising: a sidewall insulator serving as the dissipation prevention insulator formed on a sidewall of the nitride film.
上記メモリ機能体は、
上記ゲート電極の両側に形成された上記散逸防止絶縁体としての第1の絶縁体と、
上記第1の絶縁体の側壁部に形成され、上記電荷保持部としての複数の微粒子を含む側壁絶縁体とを有することを特徴とする半導体記憶装置。The semiconductor memory device according to claim 3,
The memory function body,
A first insulator as the dissipation prevention insulator formed on both sides of the gate electrode;
A semiconductor memory device, comprising: a side wall insulator formed on a side wall portion of the first insulator, the side wall insulator including a plurality of fine particles as the charge holding portion.
上記メモリ機能体は、
上記ゲート電極の両側に形成された上記散逸防止絶縁体としての第1の絶縁体と、
上記第1の絶縁体の側壁部に形成された上記電荷保持部と、
上記第1の絶縁体との間に上記電荷保持部を挟むように形成された上記散逸防止絶縁体としての側壁絶縁体とを有し、
上記電荷保持部は、上記メモリ機能体より幅が狭いことを特徴とする半導体記憶装置。The semiconductor memory device according to claim 3,
The memory function body,
A first insulator as the dissipation prevention insulator formed on both sides of the gate electrode;
The charge holding portion formed on a side wall of the first insulator;
A sidewall insulator as the dissipation prevention insulator formed so as to sandwich the charge holding portion between the first insulator and the first insulator;
The semiconductor storage device according to claim 1, wherein the charge holding unit is narrower than the memory functional unit.
上記メモリ機能体は、
上記ゲート電極の両側に形成された上記散逸防止絶縁体としての第1の絶縁体と、
上記第1の絶縁体の側壁部に形成された上記電荷保持部と、
上記電荷保持部を覆うように形成された上記散逸防止絶縁体としての側壁絶縁体とを有し、
上記電荷保持部は、上記メモリ機能体より幅が狭く、かつ、上記メモリ機能体より高さが低く、上記第1の絶縁体に接して上記側壁絶縁体に覆われていることを特徴とする半導体記憶装置。The semiconductor memory device according to claim 3,
The memory function body,
A first insulator as the dissipation prevention insulator formed on both sides of the gate electrode;
The charge holding portion formed on a side wall of the first insulator;
Having a sidewall insulator as the dissipation prevention insulator formed so as to cover the charge holding portion,
The charge holding portion is narrower in width than the memory function body and lower in height than the memory function body, and is in contact with the first insulator and covered with the sidewall insulator. Semiconductor storage device.
上記メモリ機能体は、
上記ゲート電極の両側に形成された上記散逸防止絶縁体であって、上記電荷保持部としての複数の微粒子を内部に包含する側壁絶縁体と、
上記側壁絶縁体と上記ゲート電極との間および上記側壁絶縁体と上記半導体基板との間に配置された導体または半導体からなる膜と、
上記導体または半導体からなる膜と上記ゲート電極との間および上記導体または半導体からなる膜と上記半導体基板との間に配置された上記散逸防止絶縁体としての第1の絶縁体とを有することを特徴とする半導体記憶装置。The semiconductor memory device according to claim 3,
The memory function body,
The anti-dissipation insulator formed on both sides of the gate electrode, a sidewall insulator including a plurality of fine particles therein as the charge holding unit,
A film made of a conductor or a semiconductor disposed between the sidewall insulator and the gate electrode and between the sidewall insulator and the semiconductor substrate;
A first insulator serving as the dissipation prevention insulator disposed between the conductor or semiconductor film and the gate electrode and between the conductor or semiconductor film and the semiconductor substrate; A semiconductor memory device characterized by the following.
互いに隣接する半導体記憶素子のソース/ドレイン拡散領域間を電気的に分断するように配置された素子分離領域を有することを特徴とする半導体記憶装置。The semiconductor memory device according to claim 1, wherein
A semiconductor memory device having an element isolation region arranged so as to electrically separate a source / drain diffusion region of a semiconductor memory element adjacent to each other.
上記半導体記憶装置と上記半導体スイッチング素子はそれぞれ、ゲート電極と、そのゲート電極の両側に相当する半導体基板表面に形成された一対のソース/ドレイン拡散領域を有する電界効果トランジスタであり、
上記半導体スイッチング素子は、請求項1乃至3のいずれか1つに記載の半導体記憶装置の構造に加えて、上記半導体基板表面において上記ソース/ドレイン拡散領域の少なくとも1部が上記ゲート電極下に配置されるように延在していることを特徴とする半導体装置。A semiconductor device having a memory region having the semiconductor memory device according to claim 1 and a logic circuit region having a semiconductor switching element arranged on a semiconductor substrate,
The semiconductor storage device and the semiconductor switching element are field-effect transistors each having a gate electrode and a pair of source / drain diffusion regions formed on the surface of a semiconductor substrate corresponding to both sides of the gate electrode;
4. The semiconductor switching element according to claim 1, wherein at least a part of the source / drain diffusion region is disposed below the gate electrode on the surface of the semiconductor substrate. A semiconductor device, wherein the semiconductor device extends.
上記ゲート電極を形成した後、上記半導体基板および上記ゲート電極を覆うように、電荷を保持する機能を有する絶縁体からなる第1の被覆膜を形成する工程と、
上記第1の被覆膜の上方に層間絶縁膜を形成する工程と、
上記第1の被覆膜をエッチング停止材料として上記層間絶縁膜に異方性選択エッチングを施してコンタクト孔を形成する工程と、
上記コンタクト孔に露出している上記第1の被覆膜を除去して、上記ゲート電極の側壁および上面の一部を露出させる工程と、
上記第1の被覆膜を除去した後、少なくとも上記コンタクト孔に新たに露出した上記ゲート電極の側壁および上面に、電荷を保持する機能を有する絶縁体からなる第2の被覆膜を形成する工程とを有することを特徴とする半導体記憶装置の製造方法。Forming a gate electrode on the semiconductor substrate via a gate insulating film;
After forming the gate electrode, a step of forming a first coating film made of an insulator having a function of retaining electric charge so as to cover the semiconductor substrate and the gate electrode;
Forming an interlayer insulating film above the first coating film;
Forming a contact hole by performing anisotropic selective etching on the interlayer insulating film using the first coating film as an etching stopper material;
Removing the first coating film exposed in the contact hole to expose a part of a side wall and an upper surface of the gate electrode;
After removing the first coating film, a second coating film made of an insulator having a function of retaining electric charges is formed on at least a side wall and an upper surface of the gate electrode newly exposed in the contact hole. And a method of manufacturing a semiconductor memory device.
上記ゲート電極を形成した後、上記半導体基板および上記ゲート電極を覆うように、電荷を保持する機能を有する絶縁体からなる第1の被覆膜を形成する工程と、
上記第1の被覆膜の上方に層間絶縁膜を形成する工程と、
上記第1の被覆膜をエッチング停止材料として上記層間絶縁膜に異方性選択エッチングを施してコンタクト孔を形成する工程と、
上記コンタクト孔に露出している上記第1の被覆膜に異方性選択エッチングバックを施して、上記ゲート電極の側面に側壁形状を残しつつ上記ゲート電極の上面の一部および上記半導体基板を露出させる工程と、
上記半導体基板を露出させた後、少なくとも上記コンタクト孔に新たに露出した上記ゲート電極の上面に第2の被覆膜を形成する工程とを有することを特徴とする半導体記憶装置の製造方法。Forming a gate electrode on the semiconductor substrate via a gate insulating film;
After forming the gate electrode, a step of forming a first coating film made of an insulator having a function of retaining electric charge so as to cover the semiconductor substrate and the gate electrode;
Forming an interlayer insulating film above the first coating film;
Forming a contact hole by performing anisotropic selective etching on the interlayer insulating film using the first coating film as an etching stopper material;
Anisotropic selective etching back is performed on the first coating film exposed in the contact hole to remove a part of the upper surface of the gate electrode and the semiconductor substrate while leaving a side wall shape on the side surface of the gate electrode. Exposing,
Forming a second coating film on at least the upper surface of the gate electrode newly exposed in the contact hole after exposing the semiconductor substrate.
上記ゲート電極の上方に第3の被覆膜を形成する工程と、
上記第3の被覆膜を形成した後、上記半導体基板および上記ゲート電極および上記第3の被覆膜を覆うように、電荷を保持する機能を有する絶縁体からなる第1の被覆膜を形成する工程と、
上記第1の被覆膜の上方に層間絶縁膜を形成する工程と、
上記第1の被覆膜をエッチング停止材料として上記層間絶縁膜に異方性選択エッチングを施してコンタクト孔を形成する工程と、
上記コンタクト孔に露出している上記第1の被覆膜に異方性選択エッチングバックを施して、上記ゲート電極の側面に側壁形状を残しつつ上記半導体基板を露出させる工程とを有することを特徴とする半導体記憶装置の製造方法。Forming a gate electrode on the semiconductor substrate via a gate insulating film;
Forming a third coating film above the gate electrode;
After forming the third coating film, a first coating film made of an insulator having a function of retaining electric charge is formed so as to cover the semiconductor substrate, the gate electrode, and the third coating film. Forming,
Forming an interlayer insulating film above the first coating film;
Forming a contact hole by performing anisotropic selective etching on the interlayer insulating film using the first coating film as an etching stopper material;
Subjecting the first coating film exposed in the contact hole to anisotropic selective etching back to expose the semiconductor substrate while leaving a side wall shape on a side surface of the gate electrode. Manufacturing method of a semiconductor memory device.
上記第1の被覆膜を形成した後に、不純物注入を行って自己整合的にソース/ドレイン拡散領域を、上記ゲート電極に対してチャネル方向に間隔をあけて形成する工程を有することを特徴とする半導体記憶装置の製造方法。The method of manufacturing a semiconductor memory device according to claim 15,
Forming a source / drain diffusion region in a self-aligned manner at a distance from the gate electrode in the channel direction by implanting impurities after forming the first coating film. Of manufacturing a semiconductor memory device.
上記ゲート電極を形成した後に、上記ゲート電極の側壁に、電荷を保持する機能を有する材料からなる電荷保持部およびその電荷保持部に保持された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体を形成する工程と、
上記メモリ機能体を形成した後、上記半導体基板および上記ゲート電極および上記メモリ機能体を覆うように第1の被覆膜を形成する工程と、
上記第1の被覆膜の上方に層間絶縁膜を形成する工程と、
上記第1の被覆膜をエッチング停止材料として上記層間絶縁膜に異方性選択エッチングを施してコンタクト孔を形成する工程と、
上記コンタクト孔に露出している上記第1の被覆膜を除去して、上記メモリ機能体の側壁および上面の一部を露出させる工程と、
上記第1の被覆膜を除去する工程の後、上記コンタクト孔に新たに露出した上記メモリ機能体の側壁および上面に第2の被覆膜を形成する工程とを有することを特徴とする半導体記憶装置の製造方法。Forming a gate electrode on the semiconductor substrate via a gate insulating film;
After the gate electrode is formed, a charge holding portion made of a material having a function of holding charge on a side wall of the gate electrode, and a dissipation prevention insulator having a function of preventing dissipation of the charge held in the charge holding portion. Forming a memory function body comprising:
After forming the memory function body, forming a first coating film so as to cover the semiconductor substrate, the gate electrode, and the memory function body;
Forming an interlayer insulating film above the first coating film;
Forming a contact hole by performing anisotropic selective etching on the interlayer insulating film using the first coating film as an etching stopper material;
Removing the first coating film exposed in the contact hole to expose a part of a side wall and an upper surface of the memory function body;
After the step of removing the first coating film, a step of forming a second coating film on a side wall and an upper surface of the memory function body newly exposed in the contact hole. A method for manufacturing a storage device.
上記ゲート電極を形成した後に、上記ゲート電極の側壁に、電荷を保持する機能を有する材料からなる電荷保持部およびその電荷保持部に保持された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体を形成する工程と、
上記メモリ機能体を形成した後、上記半導体基板および上記ゲート電極および上記メモリ機能体を覆うように第1の被覆膜を形成する工程と、
上記第1の被覆膜の上方に層間絶縁膜を形成する工程と、
上記第1の被覆膜をエッチング停止材料として上記層間絶縁膜に異方性選択エッチングを施してコンタクト孔を形成する工程と、
上記コンタクト孔に露出している上記第1の被覆膜に異方性選択エッチングバックを施して、上記ゲート電極の側面に側壁形状を残しつつ上記ゲート電極の上面の一部および上記半導体基板を露出させる工程と、
上記半導体基板を露出させた後、少なくとも上記コンタクト孔に新たに露出した上記ゲート電極の上面に第2の被覆膜を形成する工程とを有することを特徴とする半導体記憶装置の製造方法。Forming a gate electrode on the semiconductor substrate via a gate insulating film;
After the gate electrode is formed, a charge holding portion made of a material having a function of holding charge on a side wall of the gate electrode, and a dissipation prevention insulator having a function of preventing dissipation of the charge held in the charge holding portion. Forming a memory function body comprising:
After forming the memory function body, forming a first coating film so as to cover the semiconductor substrate, the gate electrode, and the memory function body;
Forming an interlayer insulating film above the first coating film;
Forming a contact hole by performing anisotropic selective etching on the interlayer insulating film using the first coating film as an etching stopper material;
Anisotropic selective etching back is performed on the first coating film exposed in the contact hole to remove a part of the upper surface of the gate electrode and the semiconductor substrate while leaving a side wall shape on the side surface of the gate electrode. Exposing,
Forming a second coating film on at least the upper surface of the gate electrode newly exposed in the contact hole after exposing the semiconductor substrate.
上記ゲート電極を形成した後に、上記ゲート電極の側壁に、電荷を保持する機能を有する材料からなる電荷保持部およびその電荷保持部に保持された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体を形成する工程と、
上記メモリ機能体を形成した後に、上記ゲート電極の上方に第3の被覆膜を形成する工程と、
上記半導体基板および上記ゲート電極および上記第3の被覆膜および上記メモリ機能体を覆うように第1の被覆膜を形成する工程と、
上記第1の被覆膜の上方に層間絶縁膜を形成する工程と、
上記第1の被覆膜をエッチング停止材料として上記層間絶縁膜に異方性選択エッチングを施してコンタクト孔を形成する工程と、
上記コンタクト孔に露出している上記第1の被覆膜に異方性選択エッチングバックを施して、上記ゲート電極の側面に側壁形状を残しつつ上記半導体基板を露出させる工程とを有することを特徴とする半導体記憶装置の製造方法。Forming a gate electrode on the semiconductor substrate via a gate insulating film;
After the gate electrode is formed, a charge holding portion made of a material having a function of holding charge on a side wall of the gate electrode, and a dissipation prevention insulator having a function of preventing dissipation of the charge held in the charge holding portion. Forming a memory function body comprising:
Forming a third coating film above the gate electrode after forming the memory function body;
Forming a first coating film so as to cover the semiconductor substrate, the gate electrode, the third coating film, and the memory function body;
Forming an interlayer insulating film above the first coating film;
Forming a contact hole by performing anisotropic selective etching on the interlayer insulating film using the first coating film as an etching stopper material;
Subjecting the first coating film exposed in the contact hole to anisotropic selective etching back to expose the semiconductor substrate while leaving a side wall shape on a side surface of the gate electrode. Manufacturing method of a semiconductor memory device.
上記被覆膜が窒化膜であることを特徴とする半導体記憶装置の製造方法。The method of manufacturing a semiconductor memory device according to claim 15,
A method for manufacturing a semiconductor memory device, wherein the coating film is a nitride film.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003138540A JP2004342881A (en) | 2003-05-16 | 2003-05-16 | Semiconductor memory, semiconductor device, ic card, portable electronic apparatus, and method for manufacturing semiconductor memory |
US10/844,474 US7129539B2 (en) | 2003-05-15 | 2004-05-13 | Semiconductor storage device and manufacturing method therefor, semiconductor device, portable electronic equipment and IC card |
CNB2004100447562A CN1319172C (en) | 2003-05-15 | 2004-05-17 | Semiconductor storage device and its manufacturing method, semiconductor device ,portable electronic device and ic card |
US11/414,226 US7312499B2 (en) | 2003-05-15 | 2006-05-01 | Semiconductor storage device and manufacturing method therefor, semiconductor device, portable electronic equipment and IC card |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (1)
Publication Number | Publication Date |
---|---|
JP2004342881A true JP2004342881A (en) | 2004-12-02 |
Family
ID=33527879
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003138540A Pending JP2004342881A (en) | 2003-05-15 | 2003-05-16 | Semiconductor memory, semiconductor device, ic card, portable electronic apparatus, and method for manufacturing semiconductor memory |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004342881A (en) |
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