JP2007103476A - インダクタ素子 - Google Patents

Abstract

【課題】コモンモードノイズを除去する素子として用いることが好適なインダクタ素子を提供する。
【解決手段】互いに磁気結合する第１及び第２のスパイラル状導体１４１，１４２と、互いに磁気結合する第３及び第４のスパイラル状導体１４３，１４４とを備える。一方向からみた第１のスパイラル状導体１４１の一端から他端に向かう巻回方向と、前記一方向からみた第２のスパイラル状導体１４２の一端から他端に向かう巻回方向とが互いに同一であり、一方向からみた第３のスパイラル状導体１４３の一端から他端に向かう巻回方向と、前記一方向からみた第４のスパイラル状導体１４４の一端から他端に向かう巻回方向とが互いに逆である。これにより、高域のコモンモードノイズを遮断するとともに、低域のコモンモードノイズをバイパスさせることが可能となる。
【選択図】図１

Description

本発明はインダクタ素子に関し、特に、コモンモードノイズの除去に用いることが好適なインダクタ素子に関する。

近年、高速な信号伝送インターフェースとして、ＵＳＢ２．０規格やＩＥＥＥ１３９４規格が広く普及し、パーソナルコンピュータやデジタルカメラなど数多くのデジタル機器に用いられている。ＵＳＢ２．０規格やＩＥＥＥ１３９４規格などのインターフェースは、古くから一般的であったシングルエンド伝送方式とは異なり、一対の信号線を用いて差動信号を伝送する差動信号方式が採用されている。

差動伝送方式は、シングルエンド伝送方式と比べて信号線から発生する放射電磁界が少ないだけでなく、外来ノイズの影響を受けにくいという優れた特徴を有している。このため、信号の小振幅化が容易であり、小振幅化による立ち上がり時間及び立ち下がり時間の短縮によって、シングルエンド伝送方式よりも高速な信号伝送を行うことが可能となる。

図２１は、一般的な差動伝送回路の回路図である。

図２１に示す差動伝送回路は、一対の信号線１１，１２と、信号線１１，１２に差動信号を供給する出力バッファ１３と、信号線１１，１２からの差動信号を受ける入力バッファ１４とを備えている。かかる構成により、出力バッファ１３に与えられる入力信号ＩＮは、一対の信号線１１，１２を経由して入力バッファ１４へ伝えられ、出力信号ＯＵＴとして再生される。このような差動伝送回路は、上述の通り、信号線１１，１２から発生する放射電磁界が少ないという特徴を有しているが、信号線１１，１２に共通のノイズ（コモンモードノイズ）が重畳した場合には比較的大きな放射電磁界を発生させてしまう。コモンモードノイズによって発生する放射電磁界を低減するためには、図２１に示すように、信号線１１，１２にコモンモードフィルタ２０を挿入することが有効である。

コモンモードフィルタ２０は、信号線１１，１２を伝わる差動成分（信号）に対するインピーダンスが低く、同相成分（コモンモードノイズ）に対するインピーダンスが高いという特性を有している。このため、信号線１１，１２にコモンモードフィルタ２０を挿入することにより、差動信号を実質的に減衰させることなく、一対の信号線１１，１２を伝わるコモンモードノイズを遮断することができる。コモンモードフィルタ２０としては、例えば特許文献１に記載された素子が知られている。

しかしながら、コモンモードフィルタの同相成分に対するインピーダンスは、一般に、高域において高く、低域において低いという周波数特性があるため、低域のコモンモードノイズを十分に除去することができないという問題があった。このような問題を解決するためには、図２２に示すように、低域のコモンモードノイズをバイパスさせるフィルタ素子３０を信号線１１，１２とグランド間に接続することが有効である（非特許文献１参照）。

このようなフィルタ素子３０としては、一般的なコモンモードフィルタを用いることができ、図２２に示すように、通常は一対の入力端として用いられる端子電極３１，３２をそれぞれ信号線１１及びグランドに接続し、通常は一対の出力端として用いられる端子電極３３，３４をそれぞれグランド及び信号線１２に接続すればよい。これにより、フィルタ素子３０の同相成分に対する周波数特性は、コモンモードフィルタ２０の差動成分に対する周波数特性と同様となるため、低域において低いインピーダンスが得られる。つまり、低域のコモンモードノイズをグランドにバイパスすることができる。

一方、フィルタ素子３０の差動成分に対する周波数特性は、コモンモードフィルタ２０の同相成分に対する周波数特性と同様となるため、差動信号に対しては高いインピーダンスが得られる。このため、このようなフィルタ素子３０を追加すれば、差動信号に実質的な影響を与えることなく、コモンモードフィルタ２０の周波数特性を補完し、広域に亘ってコモンモードノイズを除去することが可能となる。
特開平８−２０３７３７号公報 社団法人電気学会、「情報通信機器のノイズイミュニティ−電磁障害防止に向けて−」、初版、発行国日本、株式会社コロナ社発行、２００２年７月１８日、１８６ページ

しかしながら、一般的なコモンモードフィルタを図２２に示すフィルタ素子３０として用いるためには、上述のように、通常とは異なる接続方法をとる必要があることから、これを搭載するプリント基板上の配線パターンが通常とは大幅に異なるパターンとなってしまう。このため、信号線１１，１２の対称性が崩れたり、プリント基板上における配線パターンの占有面積が必要以上に増大するなどの問題が生じていた。

しかも、図２２に示す回路は、２つのフィルタ素子２０，３０が必要であることから、部品点数が増大するという問題もある。

本発明は、このような問題を解決すべくなされたものであって、高域のコモンモードノイズを遮断することが可能なフィルタ部と、低域のコモンモードノイズをバイパスさせることが可能なフィルタ部が一体化されたインダクタ素子を提供することを目的とする。

本発明の一側面によるインダクタ素子は、基板と、第１乃至第４の端子電極と、少なくとも一つの第５の端子電極と、前記基板上に設けられ、互いに磁気結合する第１及び第２のスパイラル状導体と、前記基板上に設けられ、互いに磁気結合する第３及び第４のスパイラル状導体とを備え、前記第１のスパイラル状導体は、一端が前記第１の端子電極に接続され、他端が前記第３の端子電極に接続されており、前記第２のスパイラル状導体は、一端が前記第２の端子電極に接続され、他端が前記第４の端子電極に接続されており、前記第３のスパイラル状導体は、一端が前記第１の端子電極に接続され、他端が前記第５の端子電極に接続されており、前記第４のスパイラル状導体は、一端が前記第２の端子電極に接続され、他端が前記第５の端子電極に接続されており、一方向からみた前記第１のスパイラル状導体の前記一端から前記他端に向かう巻回方向と、前記一方向からみた前記第２のスパイラル状導体の前記一端から前記他端に向かう巻回方向とが互いに同一であり、前記一方向からみた前記第３のスパイラル状導体の前記一端から前記他端に向かう巻回方向と、前記一方向からみた前記第４のスパイラル状導体の前記一端から前記他端に向かう巻回方向とが互いに逆であることを特徴とする。

このように、本発明では、第１の端子電極を始点とした第１のスパイラル状導体の巻回方向と、第２の端子電極を始点とした第２のスパイラル状導体の巻回方向とが同一であり、且つ、第１の端子電極を始点とした第３のスパイラル状導体の巻回方向と、第２の端子電極を始点とした第４のスパイラル状導体の巻回方向とが逆であることから、第１及び第２の端子電極を一対の入力信号線に接続し、第１及び第２のスパイラル状導体の他端に接続された第３及び第４の端子電極を一対の出力信号線に接続し、さらに、第３及び第４のスパイラル状導体の他端に接続された第５の端子電極をグランドに接続すれば、高域のコモンモードノイズを遮断することが可能なフィルタ部と、低域のコモンモードノイズをバイパスさせることが可能なフィルタ部が一体化されたインダクタ素子として用いることが可能となる。

しかも、基板上に４つのスパイラル状導体が形成された構造を有していることから、コアに巻線を巻回するタイプのインダクタ素子に比べ、全体のサイズを小型化することが可能となる。

この場合、第１の端子電極と第２の端子電極が隣接して配置され、第３の端子電極と第４の端子電極が隣接して配置されていることが好ましい。これによれば、信号線の対称性をより高めることができるとともに、プリント基板などに形成される配線パターンの占有面積をより低減することが可能となる。

また、本発明の他の側面によるフィルタ素子は、基板と、第１及び第２の入力ラインと、第１及び第２の出力ラインと、グランドラインと、前記基板上に設けられ、互いに磁気結合する第１及び第２のスパイラル状導体と、前記基板上に設けられ、互いに磁気結合する第３及び第４のスパイラル状導体とを備え、前記第１のスパイラル状導体は、一端が前記第１の入力ラインに接続され、他端が前記第１の出力ラインに接続されており、前記第２のスパイラル状導体は、一端が前記第２の入力ラインに接続され、他端が前記第２の出力ラインに接続されており、前記第３のスパイラル状導体は、一端が前記第１の入力ラインに接続され、他端が前記グランドラインに接続されており、前記第４のスパイラル状導体は、一端が前記第２の入力ラインに接続され、他端が前記グランドラインに接続されており、一方向からみた前記第１のスパイラル状導体の前記一端から前記他端に向かう巻回方向と、前記一方向からみた前記第２のスパイラル状導体の前記一端から前記他端に向かう巻回方向とが互いに同一であり、前記一方向からみた前記第３のスパイラル状導体の前記一端から前記他端に向かう巻回方向と、前記一方向からみた前記第４のスパイラル状導体の前記一端から前記他端に向かう巻回方向とが互いに逆であることを特徴とする。

このような構成においても、第１の入力ラインを始点とした第１のスパイラル状導体の巻回方向と、第２の入力ラインを始点とした第２のスパイラル状導体の巻回方向とが同一となり、且つ、第１の入力ラインを始点とした第３のスパイラル状導体の巻回方向と、第２の入力ラインを始点とした第４のスパイラル状導体の巻回方向とが逆となることから、高域のコモンモードノイズを遮断することが可能なフィルタ部と、低域のコモンモードノイズをバイパスさせることが可能なフィルタ部が一体化されたインダクタ素子として用いることが可能となる。

本発明においては、第１乃至第４のスパイラル状導体が平面状コイルであることが好ましい。平面状コイルは、スパッタリング法、蒸着法、メッキ法などのいわゆる薄膜プロセスによって形成することができるため、インダクタ素子のサイズを小型化することが可能となる。また、薄膜プロセスを用いれば、高い加工精度でスパイラル状導体を形成することも可能となる。

この場合、第１及び第２のスパイラル状導体、並びに、第３及び第４のスパイラル状導体は、絶縁層を介して異なる層に形成されていても構わないし、同一層において互いに沿って形成されていても構わない。前者によれば、寄生容量を抑制することができることから、良好な特性を得ることが可能となる。一方、後者によれば、素子全体の平面サイズを縮小したり、基板上に形成する層数を少なくすることが可能となる。

また、前者の場合、第１及び第３のスパイラル状導体を同一平面に形成し、第２及び第４のスパイラル状導体を他の同一平面に形成しても構わないし、第１及び第４のスパイラル状導体を同一平面に形成し、第２及び第３のスパイラル状導体を他の同一平面に形成しても構わない。

また、本発明によるインダクタ素子は、第１乃至第４のスパイラル状導体のうち少なくとも２つが複数層に亘って形成されていても構わない。このようなスパイラル状導体は、スクリーン印刷法などのいわゆる厚膜プロセスによって形成することができるため、製造コストを低減することが可能となる。

また、本発明においては、基板が磁性体であることが好ましい。これによれば、漏れの少ない磁気回路が形成されることから、より良好な特性を得ることが可能となる。この場合、第１乃至第４のスパイラル状導体からみて、前記基板とは反対側に設けられた他の基板をさらに備え、当該他の基板が磁性体であることが好ましい。これによれば、より漏れの少ない磁気回路が形成されることから、よりいっそう良好な特性を得ることが可能となる。

また、本発明によるインダクタ素子は、第１乃至第４のスパイラル状導体の中心部分に設けられた磁性体をさらに備えることが好ましい。この場合も、より漏れの少ない磁気回路が形成されることから、よりいっそう良好な特性を得ることが可能となる。

本発明においては、基板がプリント基板であっても構わない。この場合は、コモンモードフィルタを別部品としてプリント基板上に実装する必要がなくなることから、部品点数を削減することが可能となる。また、本発明においては、基板が半導体基板であっても構わない。この場合、トランジスタなどの電子回路と本発明によるインダクタ素子を同一チップに集積することができることから、部品点数を削減することが可能となる。

このように、本発明によるインダクタ素子を用いれば、差動信号を伝送する一対の信号線の対称性が崩れたり、プリント基板などに形成される配線パターンの占有面積が必要以上に増大するという問題を生じることなく、高域のコモンモードノイズ及び低域のコモンモードノイズの両方を効果的に除去することが可能となる。また、高域のコモンモードノイズを遮断することが可能なフィルタ部と、低域のコモンモードノイズをバイパスさせることが可能なフィルタ部が一体化されていることから、部品点数を削減することも可能となる。尚、本発明によるインダクタ素子は、コモンモードフィルタとしてではなく、他の用途に使用することも可能である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

［第１の実施形態］

図１は、本発明の好ましい第１の実施形態によるインダクタ素子１００の構造を示す略分解斜視図であり、図２は、第１の実施形態によるインダクタ素子１００を組み立てた状態を示す略斜視図である。

図１に示すように、本実施形態によるインダクタ素子１００は、基板１１１，１１２と、基板１１１，１１２間に設けられた絶縁層１２１〜１２５と、所定の絶縁層に形成された導体パターンとを備えて構成されている。基板１１１，１１２の材料については特に限定されないが、透磁率の高い材料、例えばフェライトなどを用いることが好ましい。また、絶縁層１２１〜１２５の材料については、特に限定されないが、ポリイミドなどを用いることが好ましい。

絶縁層に形成された導体パターンは、各絶縁層１２１〜１２５の表面に形成された第１〜第４の内部電極１３１〜１３４と、各絶縁層１２１〜１２５の表面に形成された第５の内部電極１３５ａ，１３５ｂと、絶縁層１２３の表面に形成された第１及び第３のスパイラル状導体１４１，１４３と、絶縁層１２２の表面に形成された第２及び第４のスパイラル状導体１４２，１４４と、絶縁層１２４の表面に形成された引き出し導体１５１，１５２と、絶縁層１２１の表面に形成された引き出し導体１５３，１５４とを含んでいる。第１のスパイラル状導体１４１と第２のスパイラル状導体１４２は、絶縁層１２３を介して向かい合うように配置されており、このため、両者は互いに磁気結合している。同様に、第３のスパイラル状導体１４３と第４のスパイラル状導体１４４も、絶縁層１２３を介して向かい合うように配置されており、このため、両者は互いに磁気結合している。後述するように、これらの導体パターンは、絶縁層上に、スパッタリング法、蒸着法、メッキ法などのいわゆる薄膜プロセスによって形成することができる。

これら導体パターンのうち、第１〜第５の内部電極１３１〜１３４，１３５ａ，１３５ｂは、ぞれぞれ図２に示す第１〜第５の端子電極１０１〜１０４，１０５ａ，１０５ｂに接続される導体パターンである（図１では、第１〜第５の端子電極１０１〜１０４，１０５ａ，１０５ｂの図示を省略してある。以下、各分解斜視図において同様）。図２に示すように、第１及び第２の端子電極１０１，１０２は互いに隣接して配置されており、第３及び第４の端子電極１０３，１０４も互いに隣接して配置されている。また、第５の端子電極１０５ａ，１０５ｂは２個設けられているが、本発明において第５の端子電極の数はこれに限定されず、例えば１個であっても構わない。

図１に戻って、第１のスパイラル状導体１４１は平面状コイルであり、その一端１４１ａは第１の内部電極１３１に接続されている。一方、第１のスパイラル状導体１４１の他端１４１ｂは、絶縁層１２４に形成されたスルーホール及び引き出し導体１５１を介して、第３の内部電極１３３に接続されている。上述の通り、第１の内部電極１３１は第１の端子電極１０１に接続されており、第３の内部電極１３３は第３の端子電極１０３に接続されていることから、第１のスパイラル状導体１４１の一端１４１ａは、第１の端子電極１０１に接続され、他端１４１ｂは第３の端子電極１０３に接続されていることになる。

第２のスパイラル状導体１４２も平面状コイルであり、その一端１４２ａは第２の内部電極１３２に接続されている。一方、第２のスパイラル状導体１４２の他端１４２ｂは、絶縁層１２２に形成されたスルーホール及び引き出し導体１５３を介して、第４の内部電極１３４に接続されている。上述の通り、第２の内部電極１３２は第２の端子電極１０２に接続されており、第４の内部電極１３４は第４の端子電極１０４に接続されていることから、第２のスパイラル状導体１４２の一端１４２ａは、第２の端子電極１０２に接続され、他端１４２ｂは第４の端子電極１０４に接続されていることになる。

第３のスパイラル状導体１４３も平面状コイルであり、その一端１４３ａは第１の内部電極１３１に接続されている。一方、第３のスパイラル状導体１４３の他端１４３ｂは、絶縁層１２３に形成されたスルーホール及び引き出し導体１５２を介して、第５の内部電極１３５ａ，１３５ｂに接続されている。上述の通り、第５の内部電極１３５ａ，１３５ｂは、第５の端子電極１０５ａ，１０５ｂに接続されていることから、第３のスパイラル状導体１４３の一端１４３ａは、第１の端子電極１０１に接続され、他端１４３ｂは第５の端子電極１０５ａ，１０５ｂに接続されていることになる。

第４のスパイラル状導体１４４も平面状コイルであり、その一端１４４ａは第２の内部電極１３２に接続されている。一方、第４のスパイラル状導体１４４の他端１４４ｂは、絶縁層１２２に形成されたスルーホール及び引き出し導体１５４を介して、第５の内部電極１３５ａ，１３５ｂに接続されている。したがって、第４のスパイラル状導体１４４の一端１４４ａは、第２の端子電極１０２に接続され、他端１４４ｂは第５の端子電極１０５ａ，１０５ｂに接続されていることになる。

本実施形態では、引き出し導体１５２，１５４によって第５の内部電極１３５ａ，１３５ｂが互いに接続されている。つまり、第５の端子電極１０５ａ，１０５ｂが内部で短絡されている。但し、本発明がこれに限定されるものではなく、第３のスパイラル状導体１４３の他端１４３ｂが第５の内部電極１３５ａ，１３５ｂの少なくとも一方に接続されており、且つ、第４のスパイラル状導体１４４の他端１４４ｂが第５の内部電極１３５ａ，１３５ｂの少なくとも一方に接続されていれば足りる。したがって、第５の内部電極１３５ａ，１３５ｂの一方を不使用電極としても構わない。

本実施形態においては、第１乃至第４のスパイラル状導体１４１〜１４４の巻数はいずれも約３回である。もちろん、本発明において第１乃至第４のスパイラル状導体１４１〜１４４の巻数はこれに限定されず、何回であっても構わない。但し、第１及び第２のスパイラル状導体１４１，１４２の対称性を保つためには、第１のスパイラル状導体１４１の巻数及び第２のスパイラル状導体１４２の巻数については同一とする必要がある。同様に、第３及び第４のスパイラル状導体１４３，１４４の対称性を保つためには、第３のスパイラル状導体１４３の巻数及び第４のスパイラル状導体１４４の巻数についても同一とする必要がある。第１及び第２のスパイラル状導体１４１，１４２の巻数と、第３及び第４のスパイラル状導体１４３，１４４の巻数については、互いに異なっていても構わない。

さらに、図１に示す矢印Ａからみた場合、第１及び第２のスパイラル状導体１４１，１４２は、一端１４１ａ，１４２ａから他端１４１ｂ，１４２ｂに向かって、いずれも右回り（時計回り）に巻回されている。したがって、第１の端子電極１０１を始点とした第１のスパイラル状導体１４１の巻回方向と、第２の端子電極１０２を始点とした第２のスパイラル状導体１４２の巻回方向は、互いに同一方向となる。

尚、第１及び第２のスパイラル状導体１４１，１４２の巻回方向については、互いに同一である限りその方向については特に限定されず、したがって、両者とも左回り（反時計回り）であっても構わない。

これに対し、図１に示す矢印Ａからみた場合、第３のスパイラル状導体１４３は、一端１４３ａから他端１４３ｂに向かって右回り（時計回り）に巻回されている一方、第４のスパイラル状導体１４４は、一端１４４ａから他端１４４ｂに向かって左回り（反時計回り）に巻回されている。したがって、第１の端子電極１０１を始点とした第３のスパイラル状導体１４３の巻回方向と、第２の端子電極１０２を始点とした第４のスパイラル状導体１４２の巻回方向は、互いに逆方向となる。

第３及び第４のスパイラル状導体１４３，１４４の巻回方向については、互いに逆方向である限りその方向については特に限定されず、したがって上記とは逆、すなわち、第３のスパイラル状導体１４３が左回り（反時計回り）であり、第４のスパイラル状導体１４４が右回り（時計回り）であっても構わない。また、第１及び第２のスパイラル状導体１４１，１４２の巻回方向と、第３又は第４のスパイラル状導体１４３，１４４の巻回方向との関係についても特に限定されるものではない。

また、絶縁層１２１〜１２５には、それぞれ２つの貫通孔１２１ａ〜１２５ａ，１２１ｂ〜１２５ｂが形成されている。このうち、貫通孔１２１ａ〜１２５ａには磁性体１６１が挿入されており、貫通孔１２１ｂ〜１２５ｂには磁性体１６２が挿入されている。図１に示すように、絶縁層１２２，１２３に形成された貫通孔１２２ａ，１２３ａは、スパイラル状導体１４１，１４２の中心部分に位置しており、このため、スパイラル状導体１４１，１４２は、磁性体１６１の周囲に巻回された状態となる。同様に、貫通孔１２２ｂ，１２３ｂは、スパイラル状導体１４３，１４４の中心部分に位置しており、このため、スパイラル状導体１４３，１４４は、磁性体１６２の周囲に巻回された状態となる。本発明において、このような磁性体１６１，１６２を設けることは必須でないが、これを設けることによって、漏れの少ない磁気回路を形成することができる。

図３は、本実施形態によるインダクタ素子１００の等価回路図である。

図３に示すように、本実施形態によるインダクタ素子１００は、第１及び第２のフィルタ回路部分Ｆ１，Ｆ２が一体化された素子を構成する。第１のフィルタ回路部分Ｆ１は、第１及び第２のスパイラル状導体１４１，１４２によって構成される回路であり、第１及び第２の端子電極１０１，１０２と、第３及び第４の端子電極１０３，１０４との間に挿入される。一方、第２のフィルタ回路部分Ｆ２は、第３及び第４のスパイラル状導体１４３，１４４によって構成される回路であり、第１及び第２の端子電極１０１，１０２と、第５の端子電極１０５ａ，１０５ｂとの間に挿入される。

ここで、第１のフィルタ回路部分Ｆ１は、第１及び第２の端子電極１０１，１０２を始点とした２つのコイル（第１及び第２のスパイラル状導体１４１，１４２）の巻回方向が同一であることから、差動成分に対するインピーダンスが低く、逆に、同相成分に対するインピーダンスが高いという特性を示す。一方、第２のフィルタ回路部分Ｆ２は、第１及び第２の端子電極１０１，１０２を始点とした２つのコイル（第３及び第４のスパイラル状導体１４３，１４４）の巻回方向が互いに逆方向であることから、差動成分に対するインピーダンスが高く、逆に、同相成分に対するインピーダンスが低いという特性を示す。

このため、インダクタ素子１００の使用形態を示す図４のように、出力バッファ１３を用いて、入力側となる一対の信号線１１ａ，１２ａから出力側となる一対の信号線１１ｂ，１２ｂへ差動信号を伝送すると、差動信号に重畳しているコモンモードノイズが第１のフィルタ回路部分Ｆ１にて遮断され、或いは、第２のフィルタ回路部分Ｆ２にてグランドへバイパスされる。これにより、コモンモードノイズは入力バッファ１４へ伝わることなく除去される。

しかも、第１のフィルタ回路部分Ｆ１は、周波数が高くなるほど同相成分に対するインピーダンスが高くなるという周波数特性を有している一方、第２のフィルタ回路部分Ｆ２は、周波数が低くなるほど同相成分に対するインピーダンスが低くなるという周波数特性を有していることから、高域のコモンモードノイズについては第１のフィルタ回路部分Ｆ１によって遮断され、低域のコモンモードノイズについては第２のフィルタ回路部分Ｆ２によってバイパスされることになり、広域に亘ってコモンモードノイズを効果的に除去することが可能となる。

図４に示す回路図は、回路的には図２２に示した回路図と実質的に同一であるが、第１及び第２のフィルタ回路部分Ｆ１，Ｆ２が一体化されていることから、部品点数を削減することが可能となる。

しかも、図２を用いて説明したように、第１及び第２の端子電極１０１，１０２が隣接して配置され、且つ、第３及び第４の端子電極１０３，１０４が隣接して配置されていることから、図５に示すように、プリント基板１９０上において一対の信号線１１ａ，１２ａ及び一対の信号線１１ｂ，１２ｂをいずれも平行に敷設することができ、プリント基板１９０上における配線パターンの迂回などが不要となる。このため、プリント基板１９０上における配線パターンの占有面積が必要以上に増大することがなく、しかも、高い対称性を確保することが可能となる。これにより、装置全体の小型化と信号品質の向上を両立させることが可能となる。

次に、インダクタ素子１００の好ましい製造方法について説明する。

図６（ａ）〜（ｃ）は、インダクタ素子１００の好ましい一製造方法を説明するための工程図である。

まず、図６（ａ）に示すように、フェライトなどの磁性材料からなる基板１１１を用意し、その表面にポリイミドなどの樹脂を塗布することによって絶縁層１２１を形成する。図６（ａ）には示されていないが、絶縁層１２１の一部はパターニングされ、これによって、図１に示した貫通孔１２１ａ，１２１ｂが形成される。

次に、スパッタリング法などにより、絶縁層１２１の全表面に下地導体１５９を形成し、さらにその表面にフォトレジスト１９１を形成する。下地導体１５９は、後述するメッキ工程において給電体として機能するとともに、導体パターンと絶縁層との密着性を向上させるための密着層として機能する。このような機能を果たすためには、例えば、クロム（Ｃｒ）と銅（Ｃｕ）の積層膜によって下地導体１５９を構成することが好ましい。

次に、図６（ｂ）に示すように、フォトリソグラフィー法によってフォトレジスト１９１をパターニングし、下地導体１５９の一部を露出させる。その後、下地導体１５９を給電体とした電解メッキを行うことにより、下地導体１５９が露出した部分に引き出し導体１５３，１５４（導電パターン）を形成する。導電パターンの材料としては、メッキにより形成可能な金属であれば特に限定されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、チタン（Ｔｉ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、ニッケルクロム合金（Ｎｉ−Ｃｒ）、はんだ、スズ（Ｓｎ）などを用いることができる。中でも、コストや電気伝導性などを考慮すれば、銅（Ｃｕ）を用いることが非常に好ましい。導電パターンの材料として銅（Ｃｕ）を選択する場合には、メッキ液として硫酸銅浴等を用いればよい。

そして、図６（ｃ）に示すように、フォトレジスト１９１を除去し、酸などのエッチング液を用いて引き出し導体１５２が形成されていない部分の不要な下地導体１５９を除去（ソフトエッチング）すれば、１層目の加工が完了する。

以下、同様の工程を繰り返すことにより、絶縁層１２２〜１２５及び他の導電パターン（スパイラル状導体１４１〜１４４など）を形成した後、各絶縁層１２１〜１２５に形成された貫通孔１２１ａ〜１２５ａ，１２１ｂ〜１２５ｂに磁性体１６１，１６１を埋め込む。そして、フェライトなどの磁性材料からなる上側の基板１１２を取り付けた後、第１〜第５の端子電極１０１〜１０４，１０５ａ，１０５ｂを形成すれば、本実施形態によるインダクタ素子１００が完成する。

このように、スパイラル状導体１４１〜１４４などの導体パターンをメッキ法により形成すれば、スクリーン印刷法などの厚膜プロセスを用いた場合と比べて、インダクタ素子１００全体の厚みを薄くすることが可能となる。

尚、インダクタ素子１００の作製においては、例えばウェハ状である大型の基板１１１，１１２を用い、同一のウェハ上に多数のインダクタ素子１００を同時に形成した後、ダイサーなどを用いて個々のインダクタ素子１００に分離することが好ましい。これによれば、１枚のウェハから多数のインダクタ素子１００を取り出すことができることから、製造コストを大幅に削減することが可能となる。

導体パターンの形成方法としては、上述したメッキ法に限らず、スパッタリング法や蒸着法など、他の薄膜プロセスを用いることも可能である。この場合、図７（ａ）に示すように全面に導体膜１５０を成膜した後、フォトレジスト１９１を形成し、図７（ｂ）に示すように、フォトレジスト１９１を用いて導体膜１５０をパターニングすることによって導体パターン（例えば引き出し導体１５３，１５４）を形成しても構わない。さらには、図８に示すように、メタルマスク１９２を用いたスパッタリングや蒸着を行うことによって、導体パターン（例えば引き出し導体１５３，１５４）を選択的に成膜しても構わない。

以上説明したように、本実施形態によるインダクタ素子１００は、差動成分に対するインピーダンスが低く、同相成分に対するインピーダンスが高い第１のフィルタ回路部分Ｆ１と、逆に、差動成分に対するインピーダンスが高く、同相成分に対するインピーダンスが低い第２のフィルタ回路部分Ｆ２が一体化されていることから、部品点数を削減することが可能となる。

また、第１及び第２の端子電極１０１，１０２が隣接して配置され、且つ、第３及び第４の端子電極１０３，１０４が隣接して配置されていることから、プリント基板１９０上における配線パターンの迂回などが不要となる。このため、プリント基板１９０上における配線パターンの占有面積が必要以上に増大することがなく、しかも、高い対称性を確保することが可能となる。これにより、装置全体の小型化と信号品質の向上を両立させることが可能となる。

しかも、本実施形態によるインダクタ素子１００は、スパイラル状導体１４１〜１４４をフェライトなどの磁性材料からなる基板１１１，１１２によって挟み込んでおり、且つ、スパイラル状導体１４１〜１４４の中心部分を貫通するように磁性体１６１，１６２が設けられていることから、漏れの少ない磁気回路を形成することが可能となる。これにより、小型化した場合であっても、良好な特性を得ることが可能となる。

さらに、本実施形態では、絶縁層を介して第１及び第２のスパイラル状導体１４１，１４２を異なる層に形成し、且つ、絶縁層を介して第３及び第４のスパイラル状導体１４３，１４４を異なる層に形成していることから、磁気結合する２つのスパイラル状導体間に生じる寄生容量を抑制することができ、その結果、良好な特性を得ることが可能となる。また、スパイラル状導体１４１〜１４４の巻数を大きくすることが容易である、という利点も有している。

さらに、本実施形態では、第１及び第３のスパイラル状導体１４１，１４３を同一平面に形成し、第２及び第４のスパイラル状導体１４２，１４４を他の同一平面に形成していることから、絶縁層の数を削減することが可能となり、その結果、製造コストを削減することが可能となる。

尚、本実施形態では、第３のスパイラル状導体１４３の内周から外周へ向かう巻回方向と、第４のスパイラル状導体１４４の内周から外周へ向かう巻回方向とが逆であるが、本発明においてこの点は必須でなく、両者が一致していても構わない。この態様は、後述する第２の実施形態において詳述する。

尚、本実施形態では、第１及び第２のスパイラル状導体１４１，１４２の他端１４１ｂ，１４２ｂを、第３及び第４の端子電極１０３，１０４にそれぞれ接続しているが、この接続関係が逆であっても構わない。この場合、本実施形態の変形例である図９に示すように、引き出し導体１５１を第４の内部電極１３４に接続し、引き出し導体１５３を第３の内部電極１３３に接続するよう、導体パターンのパターン形状を変えればよい。この場合も、図５に示したように、プリント基板１９０上において一対の信号線１１ｂ，１２ｂを平行に敷設することができる。

［第２の実施形態］

図１０は、本発明の好ましい第２の実施形態によるインダクタ素子２００の構造を示す略分解斜視図である。第２の実施形態によるインダクタ素子２００を組み立てた状態は、図２に示した通りである。

本実施形態によるインダクタ素子２００は、絶縁層１２１，１２２上に形成された導体パターンの形状が異なる点において、第１の実施形態によるインダクタ素子１００と相違している。その他の点は、第１の実施形態によるインダクタ素子１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

図１０に示すように、本実施形態では、第４のスパイラル状導体２４４が、第１の実施形態とは異なり、外周から内周に向かって右回り（時計回り）に形成されている。これは、第３のスパイラル状導体１４３と同じ巻回方式である。つまり、本実施形態では、内周から外周へ向かう巻回方向については、第３のスパイラル状導体１４３と第４のスパイラル状導体２４４とで一致している。

また、絶縁層１２１には、引き出し導体１５３のほか、引き出し導体２５１，２５２が形成されている。引き出し導体２５１は、第２の内部電極１３２と第４のスパイラル状導体２４４の一端２４４ａとを接続する導体であり、引き出し導体２５２は、第５の内部電極１３５ａ，１３５ｂと第４のスパイラル状導体２４４の他端２４４ｂとを接続する導体である。本実施形態では、第４のスパイラル状導体２４４の一端２４４ａは内周に位置し、第４のスパイラル状導体２４４の他端２４４ｂは外周に位置している。

これにより、第１〜第５の端子電極１０１〜１０４，１０５ａ，１０５ｂと、第１乃至第４のスパイラル状導体１４１〜１４３，２４４との接続関係は、第１の実施形態における接続関係と一致する。つまり、図１０に示す矢印Ａからみた場合、第３のスパイラル状導体１４３は、一端１４３ａから他端１４３ｂに向かって右回り（時計回り）に巻回されている一方、第４のスパイラル状導体２４４は、一端２４４ａから他端２４４ｂに向かって左回り（反時計回り）に巻回されていることになる。

このため、本実施形態によるインダクタ素子２００は、第１の実施形態によるインダクタ素子１００と全く同じ機能を果たす。このように、本発明においては、各スパイラル状導体の内周から外周へ向かう巻回方向については、限定されない。尚、第１及び第２の実施形態とも、第１及び第２のスパイラル状導体１４１，１４２については、内周から外周へ向かう巻回方向が同一であるが、これについても互いに逆としても構わない。

［第３の実施形態］

図１１は、本発明の好ましい第３の実施形態によるインダクタ素子３００の構造を示す略分解斜視図である。第３の実施形態によるインダクタ素子３００を組み立てた状態も、図２に示した通りである。

本実施形態によるインダクタ素子３００は、絶縁層１２１〜１２３上に形成された導体パターンの形状が異なる点において、第１の実施形態によるインダクタ素子１００と相違している。その他の点は、第１の実施形態によるインダクタ素子１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

図１１に示すように、本実施形態では、第３のスパイラル状導体３４３が絶縁層１２２上に形成されており、第４のスパイラル状導体３４４が絶縁層１２３上に形成されている。つまり、第１及び第４のスパイラル状導体１４１，３４４が同一平面に形成され、第２及び第３のスパイラル状導体１４２，３４３が他の同一平面に形成されている。この場合も、絶縁層の数を削減することが可能となり、その結果、製造コストを削減することが可能となる。

第３のスパイラル状導体３４３の一端３４３ａは、絶縁層１２１に形成された引き出し導体３５１を介して、第１の内部電極１３１に接続されており、他端３４３ｂは、絶縁層１２１に形成された引き出し導体１５４を介して、第５の内部電極１３５ａ，１３５ｂに接続されている。つまり、第３のスパイラル状導体３４３の接続関係については、第１の実施形態と全く同じである。

また、第４のスパイラル状導体３４４の一端３４４ａは、第２の内部電極１３２に接続されており、他端３４４ｂは、絶縁層１２４に形成された引き出し導体１５２を介して、第５の内部電極１３５ａ，１３５ｂに接続されている。つまり、第４のスパイラル状導体３４４の接続関係についても、第１の実施形態と全く同じである。

これにより、第１〜第５の端子電極１０１〜１０４，１０５ａ，１０５ｂと、第１乃至第４のスパイラル状導体１４１，１４２，３４３，３４４との接続関係は、第１の実施形態における接続関係と同様となる。つまり、図１１に示す矢印Ａからみた場合、第３のスパイラル状導体３４３は、一端３４３ａから他端３４３ｂに向かって左回り（反時計回り）に巻回されている一方、第４のスパイラル状導体３４４は、一端３４４ａから他端３４４ｂに向かって右回り（時計回り）に巻回されていることになり、両者の巻回方向は互いに逆となる。

このため、本実施形態によるインダクタ素子３００も、第１の実施形態によるインダクタ素子１００と全く同じ機能を果たす。このように、第１及び第４のスパイラル状導体１４１，３４４を同一平面に形成し、第２及び第３のスパイラル状導体１４２，３４３を他の同一平面に形成した場合においても、絶縁層の数を削減することが可能となり、その結果、製造コストを削減することが可能となる。

［第４の実施形態］

図１２は、本発明の好ましい第４の実施形態によるインダクタ素子４００の構造を示す略分解斜視図である。第４の実施形態によるインダクタ素子４００を組み立てた状態も、図２に示した通りである。

本実施形態によるインダクタ素子４００は、絶縁層１２１〜１２３上に形成された導体パターンの形状が異なる点において、第１の実施形態によるインダクタ素子１００と相違している。その他の点は、第１の実施形態によるインダクタ素子１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。第２の実施形態によるインダクタ素子２００と同一の要素についても、同一の符号を付してある。

図１２に示すように、本実施形態では、上述した第３の実施形態と同様、第３のスパイラル状導体４４３が絶縁層１２２上に形成されており、第３のスパイラル状導体４４４が絶縁層１２３上に形成されている。つまり、第１及び第４のスパイラル状導体１４１，４４４が同一平面に形成され、第２及び第３のスパイラル状導体１４２，４４３が他の同一平面に形成されている。

本実施形態では、第３の実施形態とは異なり、第４のスパイラル状導体４４４が、外周から内周に向かって右回り（時計回り）に形成されている。これは、第３のスパイラル状導体４４３と同じ巻回方式である。つまり、本実施形態では、内周から外周へ向かう巻回方向については、第３のスパイラル状導体４４３と第４のスパイラル状導体４４４とで一致している。この点は、第２の実施形態と同様である。

具体的には、第３のスパイラル状導体４４３の一端４４３ａは、絶縁層１２１に形成された引き出し導体４５１を介して、第１の内部電極１３１に接続されており、他端４４３ｂは、絶縁層１２１に形成された引き出し導体２５２を介して、第５の内部電極１３５ａ，１３５ｂに接続されている。また、第４のスパイラル状導体４４４の一端４４４ａは、第２の内部電極１３２に接続されており、他端４４４ｂは、絶縁層１２４に形成された引き出し導体１５２を介して、第５の内部電極１３５ａ，１３５ｂに接続されている。

これにより、第１〜第５の端子電極１０１〜１０４，１０５ａ，１０５ｂと、第１乃至第４のスパイラル状導体１４１，１４２，４４３，４４４との接続関係は、第１の実施形態における接続関係と同様となる。つまり、図１２に示す矢印Ａからみた場合、第３のスパイラル状導体４４３は、一端４４３ａから他端４４３ｂに向かって左回り（反時計回り）に巻回されている一方、第４のスパイラル状導体４４４は、一端４４４ａから他端４４４ｂに向かって右回り（時計回り）に巻回されていることになり、両者の巻回方向は互いに逆となる。

このため、本実施形態によるインダクタ素子４００も、第１の実施形態によるインダクタ素子１００と全く同じ機能を果たす。

［第５の実施形態］

図１３は、本発明の好ましい第５の実施形態によるインダクタ素子５００の構造を示す略分解斜視図である。

本実施形態によるインダクタ素子５００は、第１乃至第５の内部電極１３１〜１３４，１３５ａ，１３５ｂの配列が上記実施形態によるインダクタ素子１００，２００，３００，４００とは異なっている。つまり、図１３に示すように、本実施形態では、第１の内部電極１３１と第２の内部電極１３２が対向する位置に配置されており、第３の内部電極１３３と第４の内部電極１３４もが対向する位置に配置されている。これにより、本実施形態によるインダクタ素子５００を組み立てると、図１４に示すように、第１乃至第５の端子電極１０１〜１０４，１０５ａ，１０５ｂの配置も上記各実施形態とは異なる配置となる。

図１３に示すように、第１のスパイラル状導体１４１の一端１４１ａは、第１の内部電極１３１に接続されており、他端１４１ｂは、絶縁層１２４上に形成された引き出し導体５５１を介して、第３の内部電極１３３に接続されている。また、第２のスパイラル状導体５４２の一端５４２ａは、第２の内部電極１３２に接続されており、他端５４２ｂは、絶縁層１２１上に形成された引き出し導体５５３を介して、第４の内部電極１３４に接続されている。

さらに、第３のスパイラル状導体１４３の一端１４３ａは、第１の内部電極１３１に接続されており、他端１４３ｂは、絶縁層１２４上に形成された引き出し導体５５２を介して、第５の内部電極１３５ｂに接続されている。また、第４のスパイラル状導体５４４の一端５４４ａは、絶縁層１２１上に形成された引き出し導体５５４を介して、第２の内部電極１３２に接続されており、他端５４４ｂは、絶縁層１２１上に形成された引き出し導体５５５を介して、第５の内部電極１３５ａに接続されている。本実施形態では、第５の端子電極１０５ａ，１０５ｂが内部で短絡されていないが、上記各実施形態と同様、これらを内部で短絡させても構わない。その他、第１の実施形態によるインダクタ素子１００と同一の要素には同一の符号を付し、重複する説明は省略する。

本実施形態においても、図１３に示す矢印Ａからみた場合、第１及び第２のスパイラル状導体１４１，５４２は、一端１４１ａ，５４２ａから他端１４１ｂ，５４２ｂに向かって右回り（時計回り）に巻回されている。また、第３のスパイラル状導体１４３は、一端１４３ａから他端１４３ｂに向かって右回り（時計回り）に巻回されている一方、第４のスパイラル状導体５４４は、一端５４４ａから他端５４４ｂに向かって左回り（反時計回り）に巻回されている。

図１５は、インダクタ素子５００を用いた場合における、プリント基板上の配線パターンを説明するための図である。

図１５に示すように、本実施形態によるインダクタ素子５００を用いた場合においても、プリント基板１９０上で一対の信号線１１ａ，１２ａ及び一対の信号線１１ｂ，１２ｂをいずれも平行に敷設することができ、プリント基板１９０上における配線パターンの迂回などが不要となる。

尚、本実施形態によるインダクタ素子５００では、第１及び第２の実施形態と同様、第１及び第３のスパイラル状導体１４１，１４３を同一平面に形成し、第２及び第４のスパイラル状導体５４２，５４４を他の同一平面に形成しているが、第３及び第４の実施形態のように、第１及び第４のスパイラル状導体１４１，５４４を同一平面に形成し、第２及び第３のスパイラル状導体１４２，５４３を他の同一平面に形成しても構わない。いずれにおいても、絶縁層の数を削減することが可能となる。

また、本実施形態によるインダクタ素子５００では、第１及び第３の実施形態と同様、第３のスパイラル状導体１４３の内周から外周へ向かう巻回方向と、第４のスパイラル状導体５４４の内周から外周へ向かう巻回方向とを互いに逆方向としているが、第２及び第４の実施形態のように、これらを同一方向としても構わない。

［第６の実施形態］

図１６は、本発明の好ましい第６の実施形態によるインダクタ素子６００の構造を示す略分解斜視図である。第６の実施形態によるインダクタ素子６００を組み立てた状態も、図２に示した通りである。

本実施形態によるインダクタ素子６００では、第１及び第２のスパイラル状導体６４１，６４２がいずれも絶縁層１２２上において、互いに沿って形成されている。このため、このため、両者は互いに磁気結合している。さらに、第３及び第４のスパイラル状導体６４３，６４４は、いずれも絶縁層１２３において互いに沿って形成されている。このため、このため、両者も互いに磁気結合している。また、本実施形態では、各絶縁層１２１〜１２５に形成された貫通孔１２１ａ〜１２５ａが一つずつである。その他、第１の実施形態によるインダクタ素子１００と同一の要素には同一の符号を付し、重複する説明は省略する。

図１６に示すように、第１のスパイラル状導体６４１の一端６４１ａは、第１の内部電極１３１に接続されており、他端６４１ｂは、絶縁層１２１上に形成された引き出し導体６５１を介して、第３の内部電極１３３に接続されている。また、第２のスパイラル状導体６４２の一端６４２ａは、絶縁層１２１上に形成された引き出し導体６５２を介して、第２の内部電極１３２に接続されており、他端６４２ｂは、絶縁層１２１上に形成された引き出し導体６５３を介して、第４の内部電極１３４に接続されている。

さらに、第３のスパイラル状導体６４３の一端６４３ａは、第１の内部電極１３１に接続されており、他端６４３ｂは、絶縁層１２４上に形成された引き出し導体６５４を介して、第５の内部電極１３５ａ，１３５ｂに接続されている。また、第４のスパイラル状導体６４４の一端６４４ａは、絶縁層１２４上に形成された引き出し導体６５５を介して、第２の内部電極１３２に接続されており、他端６４４ｂは、絶縁層１２４上に形成された引き出し導体６５４を介して、第５の内部電極１３５ａ，１３５ｂに接続されている。

本実施形態においても、図１６に示す矢印Ａからみた場合、第１及び第２のスパイラル状導体６４１，６４２は、一端６４１ａ，６４２ａから他端６４１ｂ，６４２ｂに向かって右回り（時計回り）に巻回されている。また、第３のスパイラル状導体６４３は、一端６４３ａから他端６４３ｂに向かって右回り（時計回り）に巻回されている一方、第４のスパイラル状導体６４４は、一端６４４ａから他端６４４ｂに向かって左回り（反時計回り）に巻回されている。

これにより、第１〜第５の端子電極１０１〜１０４，１０５ａ，１０５ｂと、第１乃至第４のスパイラル状導体６４１〜６４４との接続関係は、第１の実施形態における接続関係と同様となる。このため、本実施形態によるインダクタ素子６００も、第１の実施形態によるインダクタ素子１００と全く同じ機能を果たす。しかも、本実施形態の構成によれば、第１及び第２のスパイラル状導体６４１，６４２が同一層上で互いに沿って形成されており、且つ、第３及び第４のスパイラル状導体６４３，６４４が同一層上で互いに沿って形成されていることから、インダクタ素子６００の平面サイズを縮小することが可能となる。

しかも、本実施形態の構成によれば、第１及び第２のスパイラル状導体６４１，６４２を形成するためのマスクパターンと、第３及び第４のスパイラル状導体６４３，６４４を形成するためのマスクパターンを共用することが可能となり、これにより製造コストを削減することも可能となる。但し、本実施形態において、マスクパターンを共用可能な構成とすることは必須でない。

尚、本実施形態によるインダクタ素子６００は、端子電極の配置を第１〜第４の実施形態と同一としているが、これを第５の実施形態と同一としても構わない。つまり、第１乃至第５の端子電極１０１〜１０４，１０５ａ，１０５ｂの配置を、図１４に示した配置としても構わない。

また、本実施形態では、第１及び第２のスパイラル状導体６４１，６４２と、第３及び第４のスパイラル状導体６４３，６４４とが上下に隣接していることから、これらスパイラル状導体間において多少の磁気結合が生じる。この磁気結合を弱める必要がある場合には、これらの間隔を広くしたり、これらの間に透磁率の高い材料を介在させればよい。逆に、両者の磁気結合を強める必要がある場合には、これらの間隔を狭くしたり、これらの間に透磁率の低い材料を介在させればよい。つまり、両者の磁気結合については、用途に応じて適宜調整することが可能である。

さらに、本実施形態では、第１及び第２のスパイラル状導体６４１，６４２と、第３及び第４のスパイラル状導体６４３，６４４とが上下に隣接しているが、これらを同一平面に形成しても構わない。第１〜第４のスパイラル状導体６４１〜６４４をすべて同一平面に形成した例を図１７に示す。

図１７に示すように、第１〜第４のスパイラル状導体６４１〜６４４をすべて同一平面に形成する場合、絶縁層１２１に引き出し導体６５６〜６５９を形成し、各スパイラル状導体６４１〜６４４の所定の端部と、これに対応する所定の内部電極とを接続すればよい。具体的には、引き出し導体６５６によって、第２のスパイラル状導体６４２の一端６４２ａ及び第４のスパイラル状導体６４４の一端６４４ａと、第２の内部電極１３２とを接続し、引き出し導体６５７によって、第１のスパイラル状導体６４１の他端６４１ｂと第３の内部電極１３３とを接続すればよい。さらに、引き出し導体６５８によって、第２のスパイラル状導体６４２の他端６４２ｂと第４の内部電極１３４とを接続し、引き出し導体６５９によって、第３のスパイラル状導体６４３の他端６４２ｂ及び第４のスパイラル状導体６４４の他端６４４ｂと、第５の内部電極１３５ａ，１３５ｂとを接続すればよい。

これによれば、絶縁層の数を削減することが可能となり、その結果、低背化を実現することが可能となる。また、製造コストを削減することも可能となる。また、第１及び第２のスパイラル状導体６４１，６４２と、第３及び第４のスパイラル状導体６４３，６４４との間の磁気結合がほとんど生じないことから、両者の磁気結合を弱める必要がある場合においても特に好適である。

［第７の実施形態］

図１８は、本発明の好ましい第７の実施形態によるインダクタ素子７００の構造を示す略分解斜視図である。第７の実施形態によるインダクタ素子７００を組み立てた状態も、図２に示した通りである。

本実施形態によるインダクタ素子７００は、基板１１１，１１２に挟まれた絶縁層が６層（７２１〜７２６）である点、並びに、これら絶縁層に形成された導体パターンの形状が異なる点において、第１の実施形態によるインダクタ素子１００と相違する。その他の点は、第１の実施形態によるインダクタ素子１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。絶縁層７２１〜７２６には、それぞれ貫通孔７２１ａ〜７２６ａ及び７２１ｂ〜７２６ｂが形成されている。

図１８に示すように、本実施形態においては、スパイラル状導体が複数層に亘って形成されている。より具体的に説明すると、第１のスパイラル状導体は、それぞれ異なる層に形成された導体７４１ａ，７４１ｂ，７４１ｃ，７４１ｄ，７４１ｅによって構成され、第２のスパイラル状導体は、それぞれ異なる層に形成された導体７４２ａ，７４２ｂ，７４２ｃ，７４２ｄ，７４２ｅによって構成されている。第１のスパイラル状導体と第２のスパイラル状導体は、２重らせん構造を有しており、このため、両者は互いに磁気結合している。

また、第３のスパイラル状導体は、それぞれ異なる層に形成された導体７４３ａ，７４３ｂ，７４３ｃ，７４３ｄ，７４３ｅによって構成され、第４のスパイラル状導体は、それぞれ異なる層に形成された導体７４４ａ，７４４ｂ，７４４ｃ，７４４ｄ，７４４ｅによって構成されている。第３のスパイラル状導体と第４のスパイラル状導体も２重らせん構造を有しており、このため、両者は互いに磁気結合している。

導体７４１ａ，７４１ｂ，７４１ｃ，７４１ｄ，７４１ｅによって構成される第１のスパイラル状導体の一端７４１ｘは、第１の内部電極１３１に接続されており、第１のスパイラル状導体の他端７４１ｙは、第３の内部電極１３３に接続されている。一方、導体７４２ａ，７４２ｂ，７４２ｃ，７４２ｄ，７４２ｅによって構成される第２のスパイラル状導体の一端７４２ｘは、第２の内部電極１３２に接続されており、第２のスパイラル状導体の他端７４２ｙは、第４の内部電極１３４に接続されている。

また、導体７４３ａ，７４３ｂ，７４３ｃ，７４３ｄ，７４３ｅによって構成される第３のスパイラル状導体の一端７４３ｘは、第１の内部電極１３１に接続されており、第３のスパイラル状導体の他端７４３ｙは、第５の内部電極１３５ｂに接続されている。一方、導体７４４ａ，７４４ｂ，７４４ｃ，７４４ｄ，７４４ｅによって構成される第４のスパイラル状導体の一端７４４ｘは、第２の内部電極１３２に接続されており、第４のスパイラル状導体の他端７４４ｙは、第５の内部電極１３５ａに接続されている。

本実施形態においては、図１８に示す矢印Ａからみた場合、第１のスパイラル状導体（７４１ａ，７４１ｂ，７４１ｃ，７４１ｄ，７４１ｅ）は、一端７４１ｘから他端７４１ｙに向かって左回り（反時計回り）に巻回されているとともに、第２のスパイラル状導体（７４２ａ，７４２ｂ，７４２ｃ，７４２ｄ，７４２ｅ）も、一端７４２ｘから他端７４２ｙに向かって左回り（反時計回り）に巻回されている。したがって、第１の端子電極１０１を始点とした第１のスパイラル状導体（７４１ａ，７４１ｂ，７４１ｃ，７４１ｄ，７４１ｅ）の巻回方向と、第２の端子電極１０２を始点とした第２のスパイラル状導体（７４２ａ，７４２ｂ，７４２ｃ，７４２ｄ，７４２ｅ）の巻回方向が互いに同一方向となっている。

これに対し、図１８に示す矢印Ａからみた場合、第３のスパイラル状導体（７４３ａ，７４３ｂ，７４３ｃ，７４３ｄ，７４３ｅ）は、一端７４３ｘから他端７４３ｙに向かって左回り（反時計回り）に巻回されている一方、第４のスパイラル状導体（７４４ａ，７４４ｂ，７４４ｃ，７４４ｄ，７４４ｅ）は、一端７４４ｘから他端７４４ｙに向かって右回り（時計回り）に巻回されている。したがって、第１の端子電極１０１を始点とした第３のスパイラル状導体（７４３ａ，７４３ｂ，７４３ｃ，７４３ｄ，７４３ｅ）の巻回方向と、第２の端子電極１０２を始点とした第４のスパイラル状導体（７４４ａ，７４４ｂ，７４４ｃ，７４４ｄ，７４４ｅ）の巻回方向が互いに逆方向となっている。

これにより、第１〜第５の端子電極１０１〜１０４，１０５ａ，１０５ｂと、第１乃至第４のスパイラル状導体７４１〜７４４との接続関係は、第１の実施形態における接続関係と同様となる。このため、本実施形態によるインダクタ素子７００も、第１の実施形態によるインダクタ素子１００と全く同じ機能を果たす。しかも、本実施形態の構成によれば、各絶縁層上の導体パターンの形状がそれほど複雑ではなく、また、それほど高いパターン精度が要求されないことから、スクリーン印刷法などの厚膜プロセスを用いることが可能となる。その結果、製造コストを削減することが可能となる。

尚、本実施形態によるインダクタ素子７００においても、端子電極とスパイラル状導体との接続関係を第１〜第４の実施形態と同一としているが、これら接続関係を第５の実施形態と同一としても構わない。つまり、第１乃至第５の端子電極１０１〜１０４，１０５ａ，１０５ｂの配置を、図１４に示した配置としても構わない。

［第８の実施形態］

図１９は、本発明の好ましい第８の実施形態によるインダクタ素子８００の構造を示す略分解斜視図である。本実施形態によるインダクタ素子８００は、プリント基板上に形成された構造を有している。

本実施形態によるインダクタ素子８００は、第１〜第４のスパイラル状導体８４１〜８４４の構造については、図１に示した第１の実施形態とほぼ同様であり、第１のスパイラル状導体８４１と第２のスパイラル状導体８４２、並びに、第３のスパイラル状導体８４３と第４のスパイラル状導体８４４とが互いに磁気結合しているが、これらがプリント基板を構成する樹脂層１９０−１〜１９０−３に形成され、これにより、素子自体が別部品ではなく、プリント基板上に集積された構造を有している点において相違する。

より具体的には、第１のスパイラル状導体８４１は樹脂層１９０−２に形成されており、その一端は第１の入力ライン８０１に接続され、他端は第１の出力ライン８０３に接続されている。また、第２のスパイラル状導体８４２は樹脂層１９０−１に形成されており、その一端は第２の入力ライン８０２に接続され、他端は第２の出力ライン８０４に接続されている。第１及び第２の入力ライン８０１，８０２は、差動信号が供給される一対の配線であり、例えば、図４に示した信号線１１ａ，１２ａがこれに該当する。一方、第１及び第２の出力ライン８０３，８０４も一対の配線であり、例えば、図４に示した信号線１１ｂ，１２ｂがこれに該当する。

また、第３のスパイラル状導体８４３は樹脂層１９０−２に形成されており、その一端は第１の入力ライン８０１に接続され、他端はグランドライン８０５ａに接続されている。また、第４のスパイラル状導体８４４は樹脂層１９０−１に形成されており、その一端は第２の入力ライン８０２に接続され、他端はグランドライン８０５ｂに接続されている。グランドライン８０５ａ，８０５ｂは、共通の導体であっても構わない。

本実施形態においては、図１９に示す矢印Ａからみた場合、第１のスパイラル状導体８４１は、第１の入力ライン８０１に接続された一端から、第１の出力ライン８０３に接続された他端に向かって右回り（時計回り）に巻回されている。同様に、第２のスパイラル状導体８４２も、第２の入力ライン８０２に接続された一端から、第２の出力ライン８０４に接続された他端に向かって右回り（時計回り）に巻回されている。したがって、第１の入力ライン８０１を始点とした第１のスパイラル状導体８４１の巻回方向と、第２の入力ライン８０２を始点とした第２のスパイラル状導体８４２の巻回方向は、互いに同一方向となっている。

これに対し、図１９に示す矢印Ａからみた場合、第３のスパイラル状導体８４３は、第１の入力ライン８０１に接続された一端から、グランドライン８０５ａに接続された他端に向かって右回り（時計回り）に巻回されている一方、第４のスパイラル状導体８４４は、第２の入力ライン８０２に接続された一端から、グランドライン８０５ｂに接続された他端に向かって左回り（反時計回り）に巻回されている。したがって、本実施形態においても、第１の入力ライン８０１を始点とした第３のスパイラル状導体８４３の巻回方向と、第２の入力ライン８０２を始点とした第４のスパイラル状導体８４４の巻回方向が互いに逆方向となっている。

これにより、本実施形態によるインダクタ素子８００は、第１の実施形態によるインダクタ素子１００と全く同じ機能を果たす。しかも、本実施形態によれば、素子自体がプリント基板上に形成されていることから、プリント基板に搭載すべき部品点数を削減することが可能となる。

尚、本実施形態によるインダクタ素子８００では、第１及び第２の実施形態と同様、第１及び第３のスパイラル状導体８４１，８４３を同一平面に形成し、第２及び第４のスパイラル状導体８４２，８４４を他の同一平面に形成しているが、第３及び第４の実施形態のように、第１及び第４のスパイラル状導体８４１，８４４を同一平面に形成し、第２及び第３のスパイラル状導体８４２，８４３を他の同一平面に形成しても構わない。

また、本実施形態によるインダクタ素子８００では、第１及び第３の実施形態と同様、第３のスパイラル状導体８４３の内周から外周へ向かう巻回方向と、第４のスパイラル状導体８４４の内周から外周へ向かう巻回方向とを互いに逆方向としているが、第２及び第４の実施形態のように、これらを同一方向としても構わない。

また、本実施形態では、インダクタ素子をプリント基板上に形成しているが、これを半導体チップに集積することにより、半導体チップ内に埋め込んでも構わない。この場合、略断面図である図２０に示すように、半導体基板９１１上に設けられた層間絶縁膜９２１，９２２間に第１及び第３のスパイラル状導体９４１，９４３を形成し、層間絶縁膜９２２，９２３間に第２及び第４のスパイラル状導体９４２，９４４を形成すればよい。この場合も、図２０に示す矢印Ａからみた場合、第１のスパイラル状導体９４１の一端（入力ライン）から、他端（出力ライン）に向かう巻回方向と、第２のスパイラル状導体９４２の一端（入力ライン）から、他端（出力ライン）に向かう巻回方向を、互いに同一方向とするとともに、第３のスパイラル状導体９４３の一端（入力ライン）から、他端（グランドライン）に向かう巻回方向と、第４のスパイラル状導体９４４の一端（入力ライン）から、他端（グランドライン）に向かう巻回方向を、互いに逆方向とすればよい。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、第１〜第６及び第８の実施形態では、２つの平面にそれぞれ２つのスパイラル状導体を形成しているが、本発明がこれに限定されるものではなく、その他、種々の態様も採用しても構わない。したがって、磁気結合する一対のスパイラル状導体を絶縁層を介して異なる層に形成するタイプのフィルタ回路部分（第１〜第５及び第８の実施形態参照）と、磁気結合する一対のスパイラル状導体を同一平面に形成するタイプのフィルタ回路部分（第６の実施形態参照）とが、一つのインダクタ素子に混在していても構わない。同様に、磁気結合する一対のスパイラル状導体を複数層に亘って形成するタイプのフィルタ回路部分（第７の実施形態参照）と、他の形式のフィルタ回路部分が、一つのインダクタ素子に混在していても構わない。

また、上記各実施形態にて例示したスパイラル状導体の巻数や、絶縁層の層数は、あくまで一例であり、本発明が何らこれに限定されるものではない。

さらに、上記各実施形態にて例示したスパイラル状導体は周囲が略四角形であるが、スパイラル状導体の形状についてはこれに限定されず、円形や多角形であっても構わない。

また、本発明によるインダクタ素子は、コモンモードノイズを除去するための素子として用いるだけでなく、他の用途にも使用することも可能である。

本発明の好ましい第１の実施形態によるインダクタ素子１００の構造を示す略分解斜視図である。 インダクタ素子１００を組み立てた状態を示す略斜視図である。 インダクタ素子１００の等価回路図である。 フィルタ素子１００の使用形態を示す回路図である。 インダクタ素子１００を用いた場合における、プリント基板上の配線パターンを説明するための図である。 インダクタ素子１００の好ましい一製造方法を説明するための工程図である。 インダクタ素子１００の好ましい他の製造方法を説明するための工程図である。 インダクタ素子１００の好ましいさらに他の製造方法を説明するための工程図である。 フィルタ素子１００の変形例を示す略分解斜視図である。 本発明の好ましい第２の実施形態によるインダクタ素子２００の構造を示す略分解斜視図である。 本発明の好ましい第３の実施形態によるインダクタ素子３００の構造を示す略分解斜視図である。 本発明の好ましい第４の実施形態によるインダクタ素子４００の構造を示す略分解斜視図である。 本発明の好ましい第５の実施形態によるインダクタ素子５００の構造を示す略分解斜視図である。 インダクタ素子５００を組み立てた状態を示す略斜視図である。 インダクタ素子５００を用いた場合における、プリント基板上の配線パターンを説明するための図である。 本発明の好ましい第６の実施形態によるインダクタ素子６００の構造を示す略分解斜視図である。 フィルタ素子６００の変形例を示す略分解斜視図である。 本発明の好ましい第７の実施形態によるインダクタ素子７００の構造を示す略分解斜視図である。 本発明の好ましい第８の実施形態によるインダクタ素子８００の構造を示す略分解斜視図である。 半導体基板上に第１乃至第４のスパイラル状導体９４１〜９４４を形成した例を示す略断面図である。 一般的な差動伝送回路の回路図である。 図２１の回路に低域のコモンモードノイズをバイパスさせる素子３０を追加した図である。

符号の説明

１１，１２ 信号線
１１ａ，１２ａ 入力信号線
１１ｂ，１２ｂ 出力信号線
１３ 出力バッファ
１４ 入力バッファ
２０ コモンモードフィルタ
３０ フィルタ素子
３１〜３４ 端子電極
１００，２００，３００，４００，５００，６００，７００，８００ インダクタ素子
１０１ 第１の端子電極
１０２ 第２の端子電極
１０３ 第３の端子電極
１０４ 第４の端子電極
１０５ａ，１０５ｂ 第５の端子電極
１１１，１１２ 基板
１２１〜１２５，７２１〜７２６ 絶縁層
１２１ａ〜１２５ａ，１２１ｂ〜１２５ｂ，７２１ａ〜７２６ａ，７２１ｂ〜７２６ｂ 貫通孔
１３１ 第１の内部電極
１３２ 第２の内部電極
１３３ 第３の内部電極
１３４ 第４の内部電極
１３５ａ，１３５ｂ 第５の内部電極
１４１，６４１，８４１，９４１ 第１のスパイラル状導体
１４１ａ，６４１ａ，７４１ｘ 第１のスパイラル状導体の一端
１４１ｂ，６４１ｂ，７４１ｙ 第１のスパイラル状導体の他端
１４２，５４２，６４２，８４２，９４２ 第２のスパイラル状導体
１４２ａ，５４２ａ，６４２ａ，７４２ｘ 第２のスパイラル状導体の一端
１４２ｂ，５４２ｂ，６４２ｂ，７４２ｙ 第２のスパイラル状導体の他端
１４３，３４３，４４３，６４３，８４３，９４３ 第３のスパイラル状導体
１４３ａ，３４３ａ，４４３ａ，６４３ａ，７４３ｘ 第３のスパイラル状導体の一端
１４３ｂ，３４３ｂ，４４３ｂ，６４３ｂ，７４３ｙ 第３のスパイラル状導体の他端
１４４，２４４，３４４，４４４，５４４，６４４，８４４，９４４ 第４のスパイラル状導体
１４４ａ，２４４ａ，３４４ａ，４４４ａ，５４４ａ，６４４ａ，７４４ｘ 第４のスパイラル状導体の一端
１４４ｂ，２４４ｂ，３４４ｂ，４４４ｂ，５４４ｂ，６４４ｂ，７４４ｙ 第４のスパイラル状導体の他端
１５０ 導体膜
１５１〜１５４，２５１，２５２，３５１，４５１，５５１〜５５５，６５１〜６５９ 引き出し導体
１５９ 下地導体
１６１，１６２ 磁性体
１９０ プリント基板
１９０−１〜１９０−３ 樹脂層
１９１ フォトレジスト
１９２ メタルマスク
７４１ａ〜７４１ｅ，７４２ａ〜７４２ｅ，７４３ａ〜７４３ｅ，７４４ａ〜７４４ｅ 導体
８０１ 第１の入力ライン
８０２ 第２の入力ライン
８０３ 第１の出力ライン
８０４ 第２の出力ライン
８０５ａ，８０５ｂ グランドライン
９１１ 半導体基板
９２１〜９２３ 層間絶縁膜

Claims (14)

1. 基板と、
   第１乃至第４の端子電極と、
   少なくとも一つの第５の端子電極と、
   前記基板上に設けられ、互いに磁気結合する第１及び第２のスパイラル状導体と、
   前記基板上に設けられ、互いに磁気結合する第３及び第４のスパイラル状導体とを備え、
   前記第１のスパイラル状導体は、一端が前記第１の端子電極に接続され、他端が前記第３の端子電極に接続されており、
   前記第２のスパイラル状導体は、一端が前記第２の端子電極に接続され、他端が前記第４の端子電極に接続されており、
   前記第３のスパイラル状導体は、一端が前記第１の端子電極に接続され、他端が前記第５の端子電極に接続されており、
   前記第４のスパイラル状導体は、一端が前記第２の端子電極に接続され、他端が前記第５の端子電極に接続されており、
   一方向からみた前記第１のスパイラル状導体の前記一端から前記他端に向かう巻回方向と、前記一方向からみた前記第２のスパイラル状導体の前記一端から前記他端に向かう巻回方向とが互いに同一であり、
   前記一方向からみた前記第３のスパイラル状導体の前記一端から前記他端に向かう巻回方向と、前記一方向からみた前記第４のスパイラル状導体の前記一端から前記他端に向かう巻回方向とが互いに逆であることを特徴とするインダクタ素子。
2. 前記第１の端子電極と前記第２の端子電極が隣接して配置されており、前記第３の端子電極と前記第４の端子電極が隣接して配置されていることを特徴とする請求項１に記載のインダクタ素子。
3. 基板と、
   第１及び第２の入力ラインと、
   第１及び第２の出力ラインと、
   グランドラインと、
   前記基板上に設けられ、互いに磁気結合する第１及び第２のスパイラル状導体と、
   前記基板上に設けられ、互いに磁気結合する第３及び第４のスパイラル状導体とを備え、
   前記第１のスパイラル状導体は、一端が前記第１の入力ラインに接続され、他端が前記第１の出力ラインに接続されており、
   前記第２のスパイラル状導体は、一端が前記第２の入力ラインに接続され、他端が前記第２の出力ラインに接続されており、
   前記第３のスパイラル状導体は、一端が前記第１の入力ラインに接続され、他端が前記グランドラインに接続されており、
   前記第４のスパイラル状導体は、一端が前記第２の入力ラインに接続され、他端が前記グランドラインに接続されており、
   一方向からみた前記第１のスパイラル状導体の前記一端から前記他端に向かう巻回方向と、前記一方向からみた前記第２のスパイラル状導体の前記一端から前記他端に向かう巻回方向とが互いに同一であり、
   前記一方向からみた前記第３のスパイラル状導体の前記一端から前記他端に向かう巻回方向と、前記一方向からみた前記第４のスパイラル状導体の前記一端から前記他端に向かう巻回方向とが互いに逆であることを特徴とするインダクタ素子。
4. 前記第１乃至第４のスパイラル状導体が平面状コイルであることを特徴とする請求項１乃至３のいずれか一項に記載のインダクタ素子。
5. 前記第１及び第２のスパイラル状導体が、絶縁層を介して異なる層に形成されており、前記第３及び第４のスパイラル状導体が、絶縁層を介して異なる層に形成されていることを特徴とする請求項４に記載のインダクタ素子。
6. 前記第１及び第３のスパイラル状導体が同一平面に形成されており、前記第２及び第４のスパイラル状導体が他の同一平面に形成されていることを特徴とする請求項５に記載のインダクタ素子。
7. 前記第１及び第４のスパイラル状導体が同一平面に形成されており、前記第２及び第３のスパイラル状導体が他の同一平面に形成されていることを特徴とする請求項５に記載のインダクタ素子。
8. 前記第１及び第２のスパイラル状導体が、同一層において互いに沿って形成されており、前記第３及び第４のスパイラル状導体が、同一層において互いに沿って形成されていることを特徴とする請求項４に記載のインダクタ素子。
9. 前記第１乃至第４のスパイラル状導体のうち少なくとも２つが、複数層に亘って形成されていることを特徴とする請求項１乃至３のいずれか一項に記載のインダクタ素子。
10. 前記基板が磁性体であることを特徴とする請求項１乃至９のいずれか一項に記載のインダクタ素子。
11. 前記第１乃至第４のスパイラル状導体からみて、前記基板とは反対側に設けられた他の基板をさらに備え、前記他の基板が磁性体であることを特徴とする請求項１乃至１０のいずれか１項に記載のインダクタ素子。
12. 前記第１乃至第４のスパイラル状導体の中心部分に設けられた磁性体をさらに備えることを特徴とする請求項１乃至１１のいずれか一項に記載のインダクタ素子。
13. 前記基板がプリント基板であることを特徴とする請求項３乃至１２のいずれか一項に記載のインダクタ素子。
14. 前記基板が半導体基板であることを特徴とする請求項３乃至９、並びに、１１及び１２のいずれか一項に記載のインダクタ素子。

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