WO2020250275A1 - ノイズフィルタ回路 - Google Patents

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WO2020250275A1
WO2020250275A1 PCT/JP2019/022936 JP2019022936W WO2020250275A1 WO 2020250275 A1 WO2020250275 A1 WO 2020250275A1 JP 2019022936 W JP2019022936 W JP 2019022936W WO 2020250275 A1 WO2020250275 A1 WO 2020250275A1
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WO
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layer
line
input
capacitor
output
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Application number
PCT/JP2019/022936
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English (en)
French (fr)
Inventor
喬太 大塚
健二 廣瀬
藤之 中本
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to PCT/JP2019/022936 priority Critical patent/WO2020250275A1/ja
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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/01—Frequency selective two-port networks
    • H03H7/09—Filters comprising mutual inductance

Definitions

  • the present invention relates to a noise filter circuit.
  • the electronic device needs to remove the noise signal flowing into the line in the electronic device or the noise signal flowing out from the line in the electronic device.
  • the noise signal flows in from an input line or an output line of a power cable, a communication cable, or the like. Further, the noise signal flows out from the input line, the output line, or the like.
  • parasitic inductance an inductance component of the capacitor or the conductor for connecting the capacitor. Since the impedance value of the parasitic inductance becomes high in the high frequency band, it is not possible to remove the noise signal in the high frequency band simply by inserting the capacitor as described above.
  • the positive electrode side input loop wire and the positive electrode side output loop wire and the negative electrode side input loop wire and the negative electrode side output loop wire form two sets of coupling loops, and the loop wires of each set have the same winding direction. Moreover, the size and relative positional relationship of each loop are the same, and one end of the capacitor is connected to the connection point between the input loop line and the output loop line, and the other end is connected to the ground.
  • a noise filter circuit that suppresses the influence of parasitic inductance is disclosed. More specifically, the noise filter circuit disclosed in Patent Document 1 is inserted into a coupling loop portion (hereinafter referred to as "first coupling loop portion") inserted in the first electric wire and the second electric wire. It is provided with a coupling loop portion (hereinafter referred to as "second coupling loop portion").
  • the first coupling loop portion has two loop wires connected in series, and the second coupling loop portion has two loop wires connected in series.
  • a capacitor in order to suppress the noise signal flowing between the first electric wire and the ground, a capacitor (hereinafter referred to as "first capacitor”) has a first coupling loop portion. It is connected between the connection point of the two loop wires and one end of the grounding conductor. Further, in the noise filter circuit disclosed in Patent Document 1, in order to suppress the noise signal flowing between the second electric wire and the ground, a capacitor (hereinafter referred to as "second capacitor”) has a second coupling loop. It is connected between the connection point of the two loop wires of the portion and one end of the grounding conductor. The other end of the grounding conductor is connected to the ground.
  • the noise filter circuit disclosed in Patent Document 1 includes a first coupling loop portion and a second coupling loop portion in order to improve the effect of suppressing a noise signal in a high frequency band.
  • the two loop wires included in the first coupling loop portion and the two loop wires included in the second coupling loop portion cancel the parasitic inductance of the first capacitor and the parasitic inductance of the second capacitor.
  • the two loop lines of the first coupling loop portion and the two loop wires of the second coupling loop portion are on the same substrate surface. They are placed in different positions. Therefore, the substrate requires a mounting area as the sum of the area required when the first coupling loop portion is arranged and the area required when the second coupling loop portion is arranged, and is required on the substrate surface. There is a problem that the mounting area of the noise filter circuit becomes large.
  • the present invention is for solving the above-mentioned problems, and an object of the present invention is to provide a noise filter circuit that can be arranged on a substrate having a smaller substrate surface size while suppressing the influence of parasitic inductance.
  • the noise filter circuit according to the present invention is arranged on a multilayer substrate having a first layer, a second layer, a third layer, and a fourth layer, a first input loop line arranged on the first layer, and a second layer.
  • the first output loop line one end of which is connected to one end of the first input loop line, the second input loop line arranged in the third layer, and the second input loop line arranged in the fourth layer.
  • the second output loop wire connected to one end of the above, one end connected to the first connection point which is the connection point to which the first input loop wire and the first output loop wire are connected, and the other end grounded.
  • a first capacitor is provided with a first capacitor, one end connected to a second connection point which is a connection point to which the second input loop line and the second output loop line are connected, and the other end grounded.
  • the input loop line, the first output loop line, the second input loop line, and the second output loop line are arranged at positions corresponding to each other on the multilayer substrate, and the first input starts from the other end of the first input loop line.
  • the winding direction of the loop wire, the winding direction of the first output loop wire starting from one end of the first output loop wire, the winding direction of the second input loop wire starting from the other end of the second input loop wire, and the first The winding directions of the second output loop wires starting from one end of the two output loop wires are configured to be the same as each other.
  • the present invention can be arranged on a substrate having a smaller substrate surface size while suppressing the influence of parasitic inductance.
  • FIG. 1 is a perspective view showing an example of the configuration of a main part of the noise filter circuit according to the first embodiment.
  • FIG. 2A is a structural diagram showing an example of the configuration of a main part of the first layer of the multilayer substrate included in the noise filter circuit according to the first embodiment.
  • FIG. 2B is a structural diagram showing an example of the configuration of the main part of the second layer of the multilayer substrate included in the noise filter circuit according to the first embodiment.
  • FIG. 2C is a structural diagram showing an example of the configuration of the main part of the third layer of the multilayer substrate included in the noise filter circuit according to the first embodiment.
  • FIG. 2D is a structural diagram showing an example of the configuration of the main part of the fourth layer of the multilayer substrate included in the noise filter circuit according to the first embodiment.
  • FIG. 3 is a circuit diagram showing an example of an equivalent circuit of the noise filter circuit according to the first embodiment.
  • FIG. 4 is a circuit diagram showing an example of an equivalent circuit of the noise filter circuit according to the first embodiment.
  • FIG. 5 is a circuit diagram showing an example of an equivalent circuit of the noise filter circuit according to the first embodiment.
  • FIG. 6 is a perspective view showing an example of the configuration of a main part of the noise filter circuit according to the second embodiment.
  • FIG. 7A is a structural diagram showing an example of the configuration of the main part of the first layer of the multilayer substrate included in the noise filter circuit according to the second embodiment.
  • FIG. 7B is a structural diagram showing an example of the configuration of the main part of the second layer of the multilayer substrate included in the noise filter circuit according to the second embodiment.
  • FIG. 7A is a structural diagram showing an example of the configuration of the main part of the first layer of the multilayer substrate included in the noise filter circuit according to the second embodiment.
  • FIG. 7B is a structural diagram showing an example
  • FIG. 7C is a structural diagram showing an example of the configuration of the main part of the third layer of the multilayer substrate included in the noise filter circuit according to the second embodiment.
  • FIG. 7D is a structural diagram showing an example of the configuration of the main part of the fourth layer of the multilayer substrate included in the noise filter circuit according to the second embodiment.
  • FIG. 8 is a perspective view showing an example of the configuration of a main part of the noise filter circuit according to the third embodiment.
  • FIG. 9A is a structural diagram showing an example of the configuration of the main part of the first surface of the connection board included in the noise filter circuit according to the third embodiment.
  • FIG. 9B is a structural diagram showing an example of the configuration of the main part of the first surface of the connection board.
  • FIG. 10A is a structural diagram showing an example of the configuration of the main part of the first layer of the multilayer substrate included in the noise filter circuit according to the third embodiment.
  • FIG. 10B is a structural diagram showing an example of the configuration of the main part of the second layer of the multilayer substrate included in the noise filter circuit according to the third embodiment.
  • FIG. 10C is a structural diagram showing an example of the configuration of the main part of the third layer of the multilayer substrate included in the noise filter circuit according to the third embodiment.
  • FIG. 10D is a structural diagram showing an example of the configuration of the main part of the fourth layer of the multilayer substrate included in the noise filter circuit according to the third embodiment.
  • FIG. 11 is an equivalent circuit of the conventional noise filter circuit disclosed in Patent Document 1.
  • FIG. 12 is an equivalent circuit of the conventional noise filter circuit disclosed in Patent Document 1.
  • FIG. 13 is an equivalent circuit of the conventional noise filter circuit disclosed in Patent Document 1.
  • Embodiment 1 The noise filter circuit 100 according to the first embodiment will be described with reference to FIGS. 1 to 5.
  • FIG. 1 is a perspective view showing an example of the configuration of a main part of the noise filter circuit 100 according to the first embodiment.
  • the noise filter circuit 100 includes a multilayer board 101, a first input line 171 and a first output line 172, a second input line 173, a second output line 174, a first input loop line 111, a first output loop line 121, and a second. It includes an input loop wire 131, a second output loop wire 141, a first capacitor 102, a second capacitor 103, and grounding conductors 197 and 198.
  • the multilayer substrate 101 has at least four conductor layers of a first layer 110, a second layer 120, a third layer 130, and a fourth layer 140 as conductor layers on which conductors are arranged.
  • the four conductor layers, the first layer 110, the second layer 120, the third layer 130, and the fourth layer 140 are arranged in parallel. It should be noted that the term “parallel” as used herein includes substantially parallel. Further, the four conductor layers, the first layer 110, the second layer 120, the third layer 130, and the fourth layer 140, are viewed from the direction orthogonal to the multilayer substrate 101, that is, the direction of the arrow Z shown in FIG. They are arranged so that they overlap each other. In each of the four conductor layers, the first layer 110, the second layer 120, the third layer 130, and the fourth layer 140, an insulating layer composed of an insulator is arranged between the respective conductor layers. Note that FIG. 1 shows a state in which the insulator is transparent.
  • the multilayer board 101 is fixed to the ground conductor 190 by a fixing screw 191 made of a conductor and a spacer 192 made of a conductor.
  • FIG. 2A is a structural diagram showing an example of the configuration of a main part of the first layer 110 of the multilayer board 101 included in the noise filter circuit 100 according to the first embodiment.
  • FIG. 2A is a structural diagram showing an example of the configuration of a main part of the first layer 110 of the multilayer substrate 101 included in the noise filter circuit 100, as viewed from the direction of the arrow Z shown in FIG.
  • FIG. 2B is a structural diagram showing an example of the configuration of the main part of the second layer 120 of the multilayer board 101 included in the noise filter circuit 100 according to the first embodiment.
  • FIG. 2A is a structural diagram showing an example of the configuration of a main part of the first layer 110 of the multilayer substrate 101 included in the noise filter circuit 100, as viewed from the direction of the arrow Z shown in FIG.
  • FIG. 2B is a structural diagram showing an example of the configuration of the main part of the second layer 120 of the multilayer board 101 included in the noise filter circuit 100 according to the first embodiment.
  • FIG. 2B is a structural diagram showing an example of the configuration of the main part of the second layer 120 of the multilayer substrate 101 included in the noise filter circuit 100, as viewed from the direction of the arrow Z shown in FIG.
  • FIG. 2C is a structural diagram showing an example of the configuration of the main part of the third layer 130 of the multilayer board 101 included in the noise filter circuit 100 according to the first embodiment.
  • FIG. 2C is a structural diagram showing an example of the configuration of the main part of the third layer 130 of the multilayer board 101 included in the noise filter circuit 100, as viewed from the direction of the arrow Z shown in FIG. FIG.
  • FIG. 2D is a structural diagram showing an example of the configuration of the main part of the fourth layer 140 of the multilayer substrate 101 included in the noise filter circuit 100 according to the first embodiment.
  • FIG. 2D is a structural diagram showing an example of the configuration of the main part of the fourth layer 140 of the multilayer substrate 101 included in the noise filter circuit 100, as viewed from the direction of the arrow Z shown in FIG.
  • a first input loop line 111, a first input line 171, a first capacitor 102, a second capacitor 103, and a grounding conductor 197 are arranged on the first layer 110 of the multilayer board 101.
  • a first output loop line 121 and a first output line 172 are arranged on the second layer 120 of the multilayer board 101.
  • a second input loop line 131 and a second input line 173 are arranged on the third layer 130 of the multilayer board 101.
  • a second output loop line 141, a second output line 174, and a grounding conductor 198 are arranged on the fourth layer 140 of the multilayer board 101.
  • the position where the first capacitor 102 or the second capacitor 103 is arranged is indicated by a rectangular area indicated by a dotted line.
  • the grounding conductor 197 arranged in the first layer 110 and the grounding conductor 198 arranged in the fourth layer 140 are connected via a through hole 199.
  • the grounding conductor 197 arranged in the first layer 110 and the grounding conductor 198 arranged in the fourth layer 140 are connected to the ground conductor 190 via the fixing screw 191 and the spacer 192.
  • the noise filter circuit 100 according to the first embodiment will be described as an example in which the first capacitor 102, the second capacitor 103, and the grounding conductor 197 are arranged on the first layer 110. Not as long.
  • the first capacitor 102, the second capacitor 103, or the grounding conductor 197 is the surface of the multilayer substrate 101 when the second layer 120, the third layer 130, or the fourth layer 140 is arranged on the surface of the multilayer substrate 101. It may be arranged in the second layer 120, the third layer 130, or the fourth layer 140 arranged in. Further, the noise filter circuit 100 according to the first embodiment will be described as an example in which the grounding conductor 198 is arranged in the fourth layer 140, but the present invention is not limited to this. When the first layer 110, the second layer 120, and the third layer 130 are arranged on the surface of the multilayer substrate 101, the grounding conductor 198 has the first layer 110 and the second layer arranged on the surface of the multilayer substrate 101. 120, may be arranged in the third layer 130.
  • One end of the first input loop line 111 arranged in the first layer 110 and one end of the first output loop line 121 arranged in the second layer 120 are connected via a through hole 151.
  • One end of the second input loop line 131 arranged in the third layer 130 and one end of the second output loop line 141 arranged in the fourth layer 140 are connected via a through hole 152.
  • the other end of the first input loop line 111 and one end of the first input line 171 are connected.
  • the other end of the first output loop line 121 and one end of the first output line 172 are connected.
  • the other end of the second input loop line 131 and one end of the second input line 173 are connected.
  • the other end of the second output loop line 141 and one end of the second output line 174 are connected.
  • the first capacitor 102 and the second capacitor 103 are composed of a capacitor such as a ceramic capacitor or a film capacitor.
  • One end of the first capacitor 102 is connected to a first connection point which is a connection point to which the first input loop line 111 and the first output loop line 121 are connected, and the other end is grounded.
  • the first connection point is, for example, a through hole 151.
  • One end of the first capacitor 102 is connected to one end of the first input loop line 111 and one end of the first output loop line 121 via a through hole 151.
  • the other end of the first capacitor 102 is connected to the grounding conductor 197, and the other end of the first capacitor 102 is the grounding conductor 197, the fixing screw 191 and the spacer 192, or the grounding conductor 197, the through hole 199, It is grounded by being connected to the ground conductor 190 via the grounding conductor 198 and the spacer 192.
  • One end of the second capacitor 103 is connected to a second connection point, which is a connection point to which the second input loop line 131 and the second output loop line 141 are connected, and the other end is grounded.
  • the second connection point is, for example, a through hole 152.
  • One end of the second capacitor 103 is connected to one end of the second input loop line 131 and one end of the second output loop line 141 via a through hole 152.
  • the other end of the second capacitor 103 is connected to the grounding conductor 197, and the other end of the second capacitor 103 is the grounding conductor 197, the fixing screw 191 and the spacer 192, or the grounding conductor 197, the through hole 199, It is grounded by being connected to the ground conductor 190 via the grounding conductor 198 and the spacer 192.
  • the through holes 151, the through holes 152, and the through holes 199 are the first layer 110 and the second layer 120 of the multilayer board 101 in the direction orthogonal to the multilayer board 101, that is, in the direction of the arrow Z shown in FIG. 1, respectively. , Third layer 130, and fourth layer 140, and an insulating layer arranged between the respective conductor layers. That is, in each of the conductor layers shown in FIG. 2, the through holes 151, the through holes 152, and the through holes 199 have the same positions in the first layer 110, the second layer 120, the third layer 130, and the fourth layer 140, respectively. Is located in.
  • first input loop line 111, the first output loop line 121, the second input loop line 131, and the second output loop line 141 are arranged at positions corresponding to each other on the multilayer board 101.
  • the positions corresponding to each other in the multilayer board 101 are such that the first input loop line 111, the first output loop line 121, the second input loop line 131, and the second output loop line 141 are orthogonal to the multilayer board 101.
  • the direction that is, the direction of the arrow Z shown in FIG. 1, it means that they are arranged at positions overlapping each other. That is, in each conductor layer shown in FIG.
  • the first input loop line 111, the first output loop line 121, the second input loop line 131, and the second output loop line 141 are the first layer 110 and the second, respectively. It is arranged at the same position in the layer 120, the third layer 130, and the fourth layer 140.
  • the "positions that overlap each other” and “same position” are not strictly limited to “positions that overlap each other” and “positions that overlap each other", but include “positions that overlap substantially each other” and "positions that substantially coincide with each other”.
  • the winding direction of the second input loop wire 131 starting from the other end of the loop wire 131 and the winding direction of the second output loop wire 141 starting from one end of the second output loop wire 141 are the same. It is arranged like this.
  • the first input loop line 111, the first output loop line 121, the second input loop line 131, and the second output loop line 141 are in the direction from the first input line 171 to the first output line 172, and the first When a current flows from the 2 input line 173 to the 2nd output line 174, the direction from the 1st output line 172 to the 1st input line 171 and the 2nd output line 174 to the 2nd input line 173.
  • a current flows in the direction toward the first input loop line 111, the first output loop line 121, the second input loop line 131, and the second output loop line 141 generate magnetic flux in the same direction. Have been placed.
  • the third layer 130 or the fourth layer 140 is arranged between the first layer 110 and the second layer 120, and the first layer 110 is arranged between the third layer 130 and the fourth layer 140.
  • the second layer 120 is arranged.
  • the third layer 130 is arranged between the first layer 110 and the second layer 120, and the second layer 120 is located between the third layer 130 and the fourth layer 140.
  • the multilayer substrate 101 shown in FIG. 1 has a first layer 110, a third layer 130, a second layer 120, and a fourth layer in order from the one closest to the arrow Z when viewed from the direction of the arrow Z shown in FIG. They are arranged in the order of 140.
  • the multilayer board 101 shown in FIG. 1 is only an example, and in the multilayer board 101 in the noise filter circuit 100, the fourth layer 140 is arranged between the first layer 110 and the second layer 120, and the third layer 130 and the third layer 130 are arranged. Even if the second layer 120 is arranged between the fourth layer 140, the third layer 130 is arranged between the first layer 110 and the second layer 120, and the third layer 130 and the fourth layer 120 are arranged.
  • the first layer 110 may be arranged between the layer 140 and the layer 140.
  • the first capacitor 102, the second capacitor 103, the grounding conductor 197, and the grounding conductor 198 depend on the arrangement of the first layer 110, the second layer 120, the third layer 130, and the fourth layer 140 in the multilayer board 101.
  • the conductor layer on which the is arranged may be determined.
  • the noise filter circuit 100 is arranged in the middle of two input / output lines such as a power cable or a communication cable, and is a noise signal flowing into the two input / output lines, or the 2nd. This is to reduce the noise signal flowing from the input / output line of the system.
  • FIG. 3 is a circuit diagram showing an example of an equivalent circuit 200 of the noise filter circuit 100 according to the first embodiment shown in FIGS. 1 and 2.
  • the equivalent circuit 200 of the noise filter circuit 100 shown in FIG. 3 includes a first input line 171, a first output line 172, a second input line 173, and a second output line 174.
  • FIG. 3 omits the parasitic inductance of the first input line 171 and the first output line 172, the second input line 173, and the second output line 174.
  • the first input loop line 111, the first output loop line 121, the second input loop line 131, and the second output loop line 141 are each the first coil 211.
  • the inductance values of the first coil 211, the second coil 221 and the third coil 231 and the fourth coil 241 are L CN .
  • the bar extending from the lower part of the first coil 211 and the upper part of the third coil 231 to the lower part of the second coil 221 and the upper part of the fourth coil 241 is the first coil 211. It shows that the second coil 221 and the third coil 231 and the fourth coil 241 are all magnetically coupled.
  • the capacitor component of the first capacitor 102 is indicated by the third capacitor 202
  • the capacitor component of the second capacitor 103 is indicated by the fourth capacitor 203.
  • Capacitance values third capacitor 202 and fourth capacitor 203 has are all assumed to be a C Y.
  • the parasitic inductance of the first capacitor 102 is indicated by the fifth coil 204
  • the parasitic inductance of the second capacitor 103 is indicated by the sixth coil 205.
  • Inductance possessed by the fifth coil 204 and the sixth coil 205 are both assumed to be L Y. Further, in FIG.
  • the parasitic inductances of the grounding conductor 197, the grounding conductor 198, the through hole 199, the fixing screw 191 and the spacer 192 are collectively shown by the seventh coil 291. .. Inductance value with the seventh coil 291 is assumed to be L G. That is, the ground conductor 197, ground conductor 198, through holes 199, fixing screws 191, and the sum of the inductance of the parasitic inductance spacer 192 has is assumed to be L G.
  • FIG. 4 shows that in the equivalent circuit 200 of the noise filter circuit 100 according to the first embodiment shown in FIG. 3, noise signals having the same amplitude and the same phase with respect to the first input line 171 and the second input line 173 are generated.
  • It is a circuit diagram which shows an example of the equivalent circuit 200 of the noise filter circuit 100 at the time of intrusion.
  • the equivalent circuit 200 of the noise filter circuit 100 shown in FIG. 4 since the first input line 171 and the second input line 173 have the same potential, the first input line 171 and the second input line 173 are shared.
  • the wire 175 is provided. Further, since the first output line 172 and the second output line 174 have the same potential, a common output line 176 in which the first output line 172 and the second output line 174 are shared is provided.
  • the connection point between the first coil 211 and the second coil 221 and the connection point between the third coil 231 and the fourth coil 241 have the same potential. Therefore, the eighth coil 212, which is a combination of the first coil 211 and the third coil 231, and the ninth coil 222, which is a combination of the second coil 221 and the fourth coil 241 are provided.
  • the equivalent circuit 200 of the noise filter circuit 100 shown in FIGS. 3 and 4 will be described on the assumption that there is no leakage flux and the coupling coefficient of the magnetic coupling is 1. Since the first coil 211 and the third coil 231 are magnetically coupled and the inductance values of the first coil 211 and the third coil 231 are both L CN , the inductance value of the eighth coil 212. Is the L CN . Further, since the second coil 221 and the fourth coil 241 are magnetically coupled and the inductance values of the second coil 221 and the fourth coil 241 are both L CN , the ninth coil 222 The inductance value is L CN .
  • the coupling coil composed of the eighth coil 212 and the ninth coil 222 shown in FIG. 4 is replaced with a T-type equivalent circuit, and the third capacitor 202 and the fourth capacitor 203 shown in FIG. 4 are combined and shown in FIG.
  • the equivalent circuit 200 of the noise filter circuit 100 shown in FIG. 5 uses the coupling coil composed of the eighth coil 212 and the ninth coil 222 shown in FIG. 4 with the tenth coil 213 having an inductance value of 2 L CN and the inductance value.
  • the equivalent circuit 200 of the noise filter circuit 100 shown in FIG. 5 has a connection point between the third capacitor 202 and the fifth coil 204 shown in FIG. 4 and a connection point between the fourth capacitor 203 and the sixth coil 205 shown in FIG. Since they have the same potential, the fifth capacitor 206, which is a combination of the third capacitor 202 and the fourth capacitor 203 shown in FIG. 4, and the fifth coil 204, the sixth coil 205, and the seventh coil 291 shown in FIG. A thirteenth coil 292 synthesized from the above is provided.
  • the capacitance value of the fifth capacitor 206, fifth capacitor 206, since both those which capacitance values were synthesized and third capacitor 202 and fourth capacitor 203 is C Y, the 2C Y.
  • FIG. 11 is a circuit diagram showing the equivalent circuit 300 of Patent Document 1.
  • the equivalent circuit 300 of Patent Document 1 includes input lines 11 and 21 and output lines 12 and 22.
  • the two loop lines of the first coupling loop portion are indicated by the coil 13R and the coil 14R having an inductance value of L CR , respectively.
  • the two loop lines included in the second coupling loop portion are indicated by the coil 23R and the coil 24R having an inductance value of L CR , respectively.
  • the bar straddling the upper part of the coil 13R and the coil 14R indicates that the coil 13R and the coil 14R are magnetically coupled
  • the bar straddling the upper part of the coil 23R and the coil 24R is the coil 23R and the coil. It shows that the 24R is magnetically coupled.
  • FIG. 12 shows Patent Document 1 when a noise signal having the same amplitude and the same phase invades the input line 11 and the input line 21 shown in FIG. 11 in the equivalent circuit 300 of Patent Document 1 shown in FIG. It is a circuit diagram which showed the equivalent circuit 300 of.
  • the equivalent circuit 300 of Patent Document 1 shown in FIG. 12 since the input line 11 and the input line 21 shown in FIG. 11 have the same potential, the input line 11 and the input line 21 shown in FIG. 11 are shared. To be equipped. Further, since the output line 12 and the output line 22 have the same potential, the output line 42 which shares the output line 12 and the output line 22 shown in FIG. 11 is provided. Further, in the equivalent circuit 300 of Patent Document 1 shown in FIG.
  • the coil 13R The coil 43R is a combination of the coil 23R and the coil 23R, and the coil 44R is a combination of the coil 14R and the coil 24R.
  • Inductance value of the coil 43R the coil 43R is, since both are those inductance value obtained by synthesizing the coil 13R and the coil 23R is L CR, the L CR / 2.
  • the inductance value of the coil 44R is also L CR / 2.
  • FIG. 13 the coupling coil composed of the coil 43R and the coil 44R shown in FIG. 12 is replaced with a T-type equivalent circuit, the capacitor 16 and the capacitor 26 shown in FIG. 12 are combined, and the coil 17 and the coil 27 shown in FIG. 12 are combined.
  • the equivalent circuit 300 of Patent Document 1 shown in FIG. 13 is assumed to have no leakage flux and a coupling coefficient of magnetic coupling of 1 in the equivalent circuit 300 of Patent Document 1 shown in FIG.
  • the coupling coil constituted by the coil 43R and the coil 44R, and the coil 51R inductance is L CR
  • a coil 52R inductance is L CR
  • the equivalent circuit 300 of Patent Document 1 shown in FIG. 13 has the same potential at the connection point between the capacitor 16 and the coil 17 shown in FIG. 12 and the connection point between the capacitor 26 and the coil 27 shown in FIG.
  • a capacitor 54 in which the capacitor 16 and the capacitor 26 shown in FIG. 12 are combined, and a coil 55 in which the coil 17, the coil 27, and the coil 30 shown in FIG. 12 are combined are provided.
  • Capacitance value of the capacitor 54, the capacitor 54, since both are those which capacitance value is obtained by synthesizing the capacitor 16 and the capacitor 26 is C Y, the 2C Y.
  • the first input loop line noise filter circuit 100 includes 111 ,
  • the inductance value L CN of each of the first output loop line 121, the second input loop line 131, and the second output loop line 141 is included in the first coupling loop portion included in the noise filter circuit disclosed in Patent Document 1.
  • the first input loop line 111, the first output loop line 121, the second input loop line 131, and the second output loop line 141 included in the noise filter circuit 100 are the noise filter circuits disclosed in Patent Document 1.
  • the noise filter circuit 100 has an inductance value that is half of the inductance value LCR of each of the two loop lines of the first coupling loop portion and the two loop wires of the second coupling loop portion. The same effect as the noise filter circuit disclosed in 1 can be obtained.
  • the inductance value of the loop wire is proportional to the area of the region surrounded by the loop wire
  • the first input loop wire 111, the first output loop wire 121, the second input loop wire 131, and the noise filter circuit 100 are provided.
  • the area of the region surrounded by each of the second output loop lines 141 includes the two loop lines included in the first coupling loop portion included in the noise filter circuit disclosed in Patent Document 1 and the second coupling loop portion. Half the area of the area surrounded by each of the two loop lines it has is sufficient.
  • the first input loop line 111, the first output loop line 121, the second input loop line 131, and the second output loop line 141 included in the noise filter circuit 100 are shown in FIG. 1 in a direction orthogonal to the multilayer board 101.
  • the noise filter circuit 100 When viewed from the direction of the arrow Z, the noise filter circuit 100 is arranged at a position where it overlaps with each other, so that the mounting area of the noise filter circuit 100 on the substrate surface is half of the mounting area of the noise filter circuit disclosed in Patent Document 1 on the substrate surface. Can be.
  • the mounting area of the noise filter circuit 100 on the substrate surface can be reduced to one-fourth of the mounting area of the noise filter circuit on the substrate surface disclosed in Patent Document 1 due to the above two effects.
  • the first layer 110 in which the first input loop line 111 is arranged and the second layer 120 in which the first output loop line 121 is arranged are adjacent to each other. It is arranged so that there is no such thing.
  • the third layer 130 in which the second input loop line 131 is arranged and the fourth layer 140 in which the second output loop line 141 is arranged are arranged as conductor layers that are not adjacent to each other. By arranging the conductor layer in this way, the noise filter circuit 100 has a parasitic capacitance between the first input loop line 111 and the first output loop line 121, and the second input loop line 131 and the second output loop. The parasitic capacitance between the wire 141 and the wire 141 is suppressed, and the operating characteristics in the high frequency band are excellent.
  • the position where the through hole 151 is arranged and the position where the through hole 152 is arranged are arranged at different positions in each conductor layer.
  • the through holes 151 and the through holes 152 can use through holes that penetrate all the layers of the multilayer substrate 101 (hereinafter referred to as “through holes”).
  • through holes By using through-holes for the through-holes 151 and 152, the noise filter circuit 100 can be manufactured at a lower cost than a blind via or the like that penetrates only a part of all the layers.
  • the mutual inductance M N as M N L E, the inductance value L E of the parasitic inductance, it has been described that cancel all satisfy M N is 0 ⁇ M N ⁇ 2L E Anything is fine.
  • loop shapes of the first input loop line 111 and the first output loop line 121, and the second input loop line 131 and the second output loop line 141 are rectangular loop shapes, the first example is shown.
  • the loop shape of the input loop line 111 and the first output loop line 121, and the second input loop line 131 and the second output loop line 141 may be any loop shape such as circular or elliptical.
  • first input loop line 111 and the first output loop line 121, and the second input loop line 131 and the second output loop line 141 are examples in which one loop line is arranged for one conductor layer, respectively.
  • an eight-layer board is used as the multilayer board 101, and the first input loop line 111 and the first output loop line 121, and the second input loop line 131 and the second output loop line 141 are respectively.
  • One loop line may be arranged across the two conductor layers.
  • the noise filter circuit 100 shares the grounding conductors 197 and 198 for grounding one end of the first capacitor 102 and the second capacitor 103, the through hole 199, the fixing screw 191 and the spacer 192.
  • the grounding conductors 197 and 198, the through holes 199, the fixing screw 191 and the spacer 192 are used to ground a member (not shown) for grounding the first capacitor and grounding the second capacitor. It may be provided separately from the member (not shown).
  • the noise filter circuit 100 shares the grounding conductors 197 and 198 for grounding one end of the first capacitor 102 and the second capacitor 103, the through hole 199, the fixing screw 191 and the spacer 192. Therefore, the first capacitor 102 and the second capacitor 103 are the first input loop line 111, the first output loop line 121, the second input loop line 131, and the second output in a plane parallel to the multilayer board 101.
  • the first capacitor 102 and the second capacitor 103 are arranged in the same direction with respect to the loop line 141
  • the first input loop line 111 and the first output loop are arranged in a plane parallel to the multilayer board 101. It may be arranged in a direction facing each other with respect to the wire 121, the second input loop wire 131, and the second output loop wire 141.
  • grounding conductors 197 and 198 and the through holes 199 are connected to the ground conductor 190 via the fixing screw 191 and the spacer 192, the grounding conductors 197 and 198 and the through holes 199 are not shown. It may be connected to the ground conductor 190 by using a member such as a grounding cable of the above.
  • the noise filter circuit 100 changes the length or size of the grounding conductors 197, 198, through holes 199, fixing screws 191 or spacer 192, thereby grounding conductors 197, 198, through holes 199, and the like.
  • first capacitor and the second capacitor show an example in which a surface-mounted chip component is used
  • the lead component mounted in the through hole may be used as the first capacitor and the second capacitor.
  • the noise filter circuit 100 includes the multilayer substrate 101 having the first layer 110, the second layer 120, the third layer 130, and the fourth layer 140, and the first input loop arranged on the first layer 110.
  • the second connection point is the first capacitor 102 connected to the first connection point, which is the connection point, and the other end is grounded, and the second input loop line 131 and the second output loop line 141 are connected to one end.
  • a second capacitor 103 connected to a connection point and grounded at the other end is provided, and the first input loop line 111, the first output loop line 121, the second input loop line 131, and the second output loop line 141 are provided.
  • the first input loop wire 111 is arranged at positions corresponding to each other on the multilayer substrate 101, the winding direction of the first input loop wire 111 starting from the other end of the first input loop wire 111, and one end of the first output loop wire 121 as the starting point.
  • the winding directions of 141 were configured to be the same as each other. With this configuration, the noise filter circuit 100 can be arranged on a substrate having a smaller substrate surface size while suppressing the influence of the parasitic inductance.
  • the noise filter circuit 100 is connected to a first input line 171 whose one end is connected to the other end of the first input loop line 111 and one end to the other end of the first output loop line 121.
  • the noise filter circuit 100 can be arranged on a substrate having a smaller substrate surface size while suppressing the influence of the parasitic inductance.
  • the multilayer substrate 101 has a third layer 130 or a fourth layer 140 arranged between the first layer 110 and the second layer 120, and the third layer 130 and the fourth layer 140 are arranged.
  • the first layer 110 or the second layer 120 is arranged between them.
  • the noise filter circuit 100 includes the parasitic capacitance between the first input loop line 111 and the first output loop line 121, and the second input loop line 131 and the second output loop line 141. The parasitic capacitance between them is suppressed, and the operating characteristics in the high frequency band are excellent.
  • the noise filter circuit 100 is configured so that the position of the first connection point and the position of the second connection point are arranged at different positions when viewed from the direction orthogonal to the multilayer board 101.
  • the through holes 151 and the through holes 152 can use through holes that penetrate all the layers of the multilayer substrate 101, and blind vias that penetrate only a part of all the layers.
  • the noise filter circuit 100 can be manufactured at a lower cost as compared with the above.
  • FIG. 6 is a perspective view showing an example of the configuration of the main part of the noise filter circuit 100a according to the second embodiment.
  • the multilayer substrate 101 has a third layer 130 or a fourth layer 140 arranged between the first layer 110 and the second layer 120, and the third layer 130 and the fourth layer 140 are arranged.
  • the first layer 110 or the second layer 120 was arranged so as to be arranged between the first layer 110 and the 140.
  • the multilayer substrate 101a is arranged at a position where the first layer 110 and the second layer 120 are adjacent to each other, and the third layer 130 and the fourth layer 140 are arranged. And are arranged so as to be arranged adjacent to each other.
  • the same components as those of the noise filter circuit 100 according to the first embodiment are designated by the same reference numerals and duplicated description will be omitted. That is, the description of the configuration of FIG. 6 having the same reference numerals as those shown in FIG. 1 will be omitted.
  • the noise filter circuit 100a includes a multilayer board 101a, a first input line 171 and a first output line 172, a second input line 173, a second output line 174, a first input loop line 111, a first output loop line 121, and a second. It includes an input loop wire 131, a second output loop wire 141, a first capacitor 102, a second capacitor 103, and grounding conductors 197 and 198.
  • the multilayer substrate 101a has at least four conductor layers of a first layer 110, a second layer 120, a third layer 130, and a fourth layer 140 as conductor layers on which conductors are arranged.
  • the four conductor layers, the first layer 110, the second layer 120, the third layer 130, and the fourth layer 140 are arranged in parallel. It should be noted that the term “parallel” as used herein includes substantially parallel. Further, the four conductor layers, the first layer 110, the second layer 120, the third layer 130, and the fourth layer 140, are viewed from the direction orthogonal to the multilayer substrate 101a, that is, the direction of the arrow Z shown in FIG. They are arranged so that they overlap each other. In each of the four conductor layers, the first layer 110, the second layer 120, the third layer 130, and the fourth layer 140, an insulating layer composed of an insulator is arranged between the respective conductor layers. Note that FIG. 6 shows a state in which the insulator is transparent.
  • the multilayer board 101a is fixed to the ground conductor 190 by a fixing screw 191 made of a conductor and a spacer 192 made of a conductor.
  • FIG. 7A is a structural diagram showing an example of the configuration of a main part of the first layer 110 of the multilayer substrate 101a included in the noise filter circuit 100a according to the second embodiment.
  • FIG. 7A is a structural diagram showing an example of the configuration of the main part of the first layer 110 of the multilayer substrate 101a included in the noise filter circuit 100a as viewed from the direction of the arrow Z shown in FIG.
  • FIG. 7B is a structural diagram showing an example of the configuration of the main part of the second layer 120 of the multilayer substrate 101a included in the noise filter circuit 100a according to the second embodiment.
  • FIG. 7A is a structural diagram showing an example of the configuration of a main part of the first layer 110 of the multilayer substrate 101a included in the noise filter circuit 100a according to the second embodiment.
  • FIG. 7B is a structural diagram showing an example of the configuration of the main part of the second layer 120 of the multilayer substrate 101a included in the noise filter circuit 100a as viewed from the direction of the arrow Z shown in FIG.
  • FIG. 7C is a structural diagram showing an example of the configuration of the main part of the third layer 130 of the multilayer substrate 101a included in the noise filter circuit 100a according to the second embodiment.
  • FIG. 7C is a structural diagram showing an example of the configuration of the main part of the third layer 130 of the multilayer substrate 101a included in the noise filter circuit 100a as viewed from the direction of the arrow Z shown in FIG. FIG.
  • FIG. 7D is a structural diagram showing an example of the configuration of the main part of the fourth layer 140 of the multilayer substrate 101a included in the noise filter circuit 100a according to the second embodiment.
  • FIG. 7D is a structural diagram showing an example of the configuration of the main part of the fourth layer 140 of the multilayer substrate 101a included in the noise filter circuit 100a as viewed from the direction of the arrow Z shown in FIG. Since the configuration of the main part of each conductor layer of the multilayer board 101a according to the second embodiment shown in FIG. 7 is the same as the configuration of the main part of the multilayer board 101 according to the first embodiment shown in FIG. The explanation is omitted.
  • the first layer 110 and the second layer 120 are arranged at positions adjacent to each other, and the third layer 130 and the fourth layer 140 are arranged adjacent to each other.
  • the multilayer substrate 101a shown in FIG. 6 has a first layer 110, a second layer 120, a third layer 130, and a fourth layer in order from the one closest to the arrow Z when viewed from the direction of the arrow Z shown in FIG.
  • the layers 140 are arranged in this order.
  • the multilayer board 101a shown in FIG. 6 is only an example, and the multilayer board 101a in the noise filter circuit 100a may have the arrangement of the first layer 110 and the arrangement of the second layer 120 interchanged.
  • the arrangement of the third layer 130 and the arrangement of the fourth layer 140 may be interchanged.
  • the multilayer board 101a in the noise filter circuit 100a may have the arrangement of the first layer 110 and the second layer 120 and the arrangement of the third layer 130 and the fourth layer 140 interchanged.
  • the multilayer substrate 101a according to the second embodiment will have the first layer 110, the second layer 120, the third layer 130, and the third layer 130 in order from the one closest to the arrow Z when viewed from the direction of the arrow Z shown in FIG. It will be described assuming that the four layers 140 are arranged in this order.
  • the inductance of the first input loop line 111, the first output loop line 121, the second input loop line 131, and the second output loop line 141, and the first capacitor 102 and the second capacitor 103b Since the parasitic inductance and the like of the grounding conductors 197, 198 and the like are the same as the equivalent circuits 200 shown in FIGS. 3 to 5 described in the first embodiment, the description thereof will be omitted.
  • the first input loop line 111 and the first output loop line are changed by changing the thickness of the insulating layer arranged between the second layer 120 and the third layer 130.
  • the insulation withstand voltage between the line composed of 121 and the line composed of the second input loop line 131 and the second output loop line 141 can be easily adjusted.
  • the noise filter circuit 100a is arranged in the middle of two input / output lines such as a power cable or a communication cable, and is a noise signal flowing into the two input / output lines, or the 2nd. This is to reduce the noise signal flowing from the input / output line of the system.
  • the noise filter circuit 100a includes the multilayer substrate 101a having the first layer 110, the second layer 120, the third layer 130, and the fourth layer 140, and the first input loop arranged on the first layer 110.
  • the second connection point is the first capacitor 102 connected to the first connection point, which is the connection point, and the other end is grounded, and the second input loop line 131 and the second output loop line 141 are connected to one end.
  • a second capacitor 103 connected to a connection point and grounded at the other end is provided, and the first input loop line 111, the first output loop line 121, the second input loop line 131, and the second output loop line 141 are provided.
  • the first input loop wire 111 is arranged at positions corresponding to each other on the multilayer substrate 101a, the winding direction of the first input loop wire 111 starting from the other end of the first input loop wire 111, and one end of the first output loop wire 121 as the starting point.
  • the winding directions of 141 were configured to be the same as each other. With this configuration, the noise filter circuit 100a can be arranged on a substrate having a smaller substrate surface size while suppressing the influence of the parasitic inductance.
  • the noise filter circuit 100a is connected to a first input line 171 whose one end is connected to the other end of the first input loop line 111 and one end to the other end of the first output loop line 121.
  • the noise filter circuit 100a can be arranged on a substrate having a smaller substrate surface size while suppressing the influence of the parasitic inductance.
  • the multilayer substrate 101a is arranged at a position where the first layer 110 and the second layer 120 are adjacent to each other, and the third layer 130 and the fourth layer 140 are arranged at positions adjacent to each other. It was configured to. With this configuration, the noise filter circuit 100a is adjacent to each other between the second layer 120 and the third layer 130, between the first layer 110 and the third, etc., and between the second layer 120 and the fourth layer. It is composed of the first input loop line 111 and the first output loop line 121 by changing the thickness of the insulating layer arranged between the first layer 110 and the fourth layer 140. The dielectric strength between the line and the line composed of the second input loop line 131 and the second output loop line 141 can be easily adjusted.
  • FIG. 8 is a perspective view showing an example of the configuration of the main part of the noise filter circuit 100b according to the third embodiment.
  • the noise filter circuit 100b includes a multilayer board 101b, a first input loop line 111, a first output loop line 121, a second input loop line 131, a second output loop line 141, a connection board 180b, a first input line 171b, and a first.
  • the multilayer substrate 101b has at least four conductor layers of a first layer 110, a second layer 120, a third layer 130, and a fourth layer 140 as conductor layers on which conductors are arranged.
  • the noise filter circuit 100 has a first input line 171 and a first output line 172, a second input line 173, a second output line 174, a first capacitor 102, and a second capacitor 103 on a multilayer board 101.
  • the noise filter circuit 100b according to the third embodiment includes a multilayer board 101b and a connection board 180b, and includes a first input line 171b, a first output line 172b, a second input line 173b, and a second output line.
  • the 174b, the first capacitor 102b, and the second capacitor 103b are configured to be arranged on the connection board 180b.
  • the same components as the noise filter circuit 100 according to the first embodiment are designated by the same reference numerals and duplicated description will be omitted. That is, the description of the configuration of FIG. 8 having the same reference numerals as those shown in FIG. 1 will be omitted.
  • the four conductor layers, the first layer 110, the second layer 120, the third layer 130, and the fourth layer 140, are arranged in parallel. It should be noted that the term "parallel" as used herein includes substantially parallel.
  • the four conductor layers, the first layer 110, the second layer 120, the third layer 130, and the fourth layer 140 are viewed from the direction orthogonal to the multilayer substrate 101b, that is, the direction of the arrow X shown in FIG. They are arranged so that they overlap each other.
  • an insulating layer composed of an insulator is arranged between the respective conductor layers. Note that FIG. 8 shows a state in which the insulator is transparent.
  • FIG. 10A is a structural diagram showing an example of the configuration of a main part of the first layer 110 of the multilayer substrate 101b included in the noise filter circuit 100b according to the third embodiment.
  • FIG. 10A is a structural diagram showing an example of the configuration of the main part of the first layer 110 of the multilayer substrate 101b included in the noise filter circuit 100b as viewed from the direction of the arrow X shown in FIG.
  • FIG. 10B is a structural diagram showing an example of the configuration of the main part of the second layer 120 of the multilayer substrate 101b included in the noise filter circuit 100b according to the third embodiment.
  • FIG. 10A is a structural diagram showing an example of the configuration of a main part of the first layer 110 of the multilayer substrate 101b included in the noise filter circuit 100b according to the third embodiment.
  • FIG. 10B is a structural diagram showing an example of the configuration of the main part of the second layer 120 of the multilayer substrate 101b included in the noise filter circuit 100b according to the third embodiment.
  • FIG. 10A is a
  • FIG. 10B is a structural diagram showing an example of the configuration of the main part of the second layer 120 of the multilayer substrate 101b included in the noise filter circuit 100b as viewed from the direction of the arrow X shown in FIG.
  • FIG. 10C is a structural diagram showing an example of the configuration of a main part of the third layer 130 of the multilayer substrate 101b included in the noise filter circuit 100b according to the third embodiment.
  • FIG. 10C is a structural diagram showing an example of the configuration of the main part of the third layer 130 of the multilayer substrate 101b included in the noise filter circuit 100b as viewed from the direction of the arrow X shown in FIG.
  • FIG. 10C is a structural diagram showing an example of the configuration of the main part of the third layer 130 of the multilayer substrate 101b included in the noise filter circuit 100b as viewed from the direction of the arrow X shown in FIG.
  • FIG. 10D is a structural diagram showing an example of the configuration of a main part of the fourth layer 140 of the multilayer substrate 101b included in the noise filter circuit 100b according to the third embodiment.
  • FIG. 10D is a structural diagram showing an example of the configuration of the main part of the fourth layer 140 of the multilayer substrate 101b included in the noise filter circuit 100b as viewed from the direction of the arrow X shown in FIG.
  • the first layer 110 of the multilayer board 101b has a first input loop wire 111, a first connection terminal 112, a second connection terminal 113, a third connection terminal 114, a fourth connection terminal 115, a fifth connection terminal 116, and a first layer 110.
  • 6 Connection terminals 117 are arranged.
  • a first output loop line 121, a first connection terminal 112, and a fourth connection terminal 115 are arranged on the second layer 120 of the multilayer board 101b.
  • a second input loop line 131, a second connection terminal 113, and a fifth connection terminal 116 are arranged on the third layer 130 of the multilayer board 101b.
  • a second output loop line 141, a second connection terminal 113, and a sixth connection terminal 117 are arranged on the fourth layer 140 of the multilayer board 101b.
  • the first connection terminal 112 arranged on the first layer 110 of the multilayer board 101b is connected to the first connection terminal 112 arranged on the second layer 120 of the multilayer board 101b via a through hole 151b.
  • the second connection terminal 113 arranged on the first layer 110 of the multilayer board 101b is the second connection terminal 113 arranged on the third layer 130 of the multilayer board 101b via the through hole 152b, and the multilayer board 101b. It is connected to the second connection terminal 113 arranged on the fourth layer 140.
  • the fourth connection terminal 115 arranged on the first layer 110 of the multilayer board 101b is connected to the fourth connection terminal 115 arranged on the second layer 120 of the multilayer board 101b via a through hole 154b.
  • the fifth connection terminal 116 arranged on the first layer 110 of the multilayer board 101b is connected to the fifth connection terminal 116 arranged on the third layer 130 of the multilayer board 101b via a through hole 155b.
  • the sixth connection terminal 117 arranged on the first layer 110 of the multilayer board 101b is connected to the sixth connection terminal 117 arranged on the fourth layer 140 of the multilayer board 101b via a through hole 156b.
  • One end of the first input loop line 111 of the first layer 110 of the multilayer board 101b is connected to the first connection terminal 112, and the other end is connected to the third connection terminal 114.
  • One end of the first output loop wire 121 of the second layer 120 of the multilayer board 101b is connected to the first connection terminal 112, and the other end is connected to the fourth connection terminal 115.
  • One end of the second input loop line 131 of the third layer 130 of the multilayer board 101b is connected to the second connection terminal 113, and the other end is connected to the fifth connection terminal 116.
  • One end of the second output loop line 141 of the fourth layer 140 of the multilayer board 101b is connected to the second connection terminal 113, and the other end is connected to the sixth connection terminal 117.
  • one end of the first input loop line 111 of the first layer 110 of the multilayer board 101b and one end of the first output loop line 121 of the second layer 120 of the multilayer board 101b are connected via a through hole 151b.
  • one end of the second input loop line 131 of the third layer 130 of the multilayer board 101b and one end of the second output loop line 141 of the fourth layer 140 of the multilayer board 101b are connected via a through hole 152b. ing.
  • connection substrate 180b is a double-sided substrate or the like having a first surface 181b and a second surface 182b as conductor layers.
  • the connection substrate 180b may be a substrate having three or more conductor layers, or may be a single-sided substrate in which only the first surface 181b is a conductor layer.
  • the connection substrate 180b according to the third embodiment will be described as being a double-sided substrate having a first surface 181b and a second surface 182b as conductor layers.
  • FIG. 9A is a structural diagram showing an example of the configuration of a main part of the first surface 181b of the connection board 180b included in the noise filter circuit 100b according to the third embodiment. In particular, FIG.
  • FIG. 9A is a structural diagram showing an example of the configuration of a main part of the first surface 181b of the connection board 180b included in the noise filter circuit 100b as viewed from the direction of the arrow Z shown in FIG.
  • FIG. 9B is a structural diagram showing an example of the configuration of a main part of the second surface 182b of the connection board 180b included in the noise filter circuit 100b according to the third embodiment.
  • FIG. 9B is a structural diagram showing an example of the configuration of the main part of the second surface 182b of the connection board 180b included in the noise filter circuit 100b as viewed from the direction of the arrow Z shown in FIG.
  • connection board 180b On the first surface 181b of the connection board 180b, the first input line 171b, the first output line 172b, the second input line 173b, the second output line 174b, the first capacitor 102b, the second capacitor 103b, and the seventh connection terminal 183 , 8th connection terminal 184, 9th connection terminal 185, 10th connection terminal 186, 11th connection terminal 187, 12th connection terminal 188, and grounding conductor 197b are arranged.
  • the second surface 182b of the connection board 180b has a seventh connection terminal 183, an eighth connection terminal 184, a ninth connection terminal 185, a tenth connection terminal 186, an eleventh connection terminal 187, a twelfth connection terminal 188, and a grounding terminal.
  • the conductor 198b is arranged.
  • the position where the first capacitor 102b or the second capacitor 103b is arranged is indicated by a rectangular region indicated by a dotted line.
  • the grounding conductor 197b arranged on the first surface 181b and the grounding conductor 198b arranged on the second surface 182b are connected via a through hole 199b.
  • the grounding conductor 197b arranged on the first surface 181b and the grounding conductor 198b arranged on the second surface 182b are connected to the ground conductor 190b via a fixing screw 191b and a spacer 192b.
  • connection terminal 183, the eighth connection terminal 184, the ninth connection terminal 185, the tenth connection terminal 186, the eleventh connection terminal 187, and the twelfth connection terminal 188 arranged on the first surface 181b of the connection board 180b are respectively.
  • the first capacitor 102b and the second capacitor 103b are composed of a capacitor such as a ceramic capacitor or a film capacitor.
  • One end of the first capacitor 102b is connected to the seventh connection terminal 183, and the other end is connected to the grounding conductor 197b.
  • the other end of the first capacitor 102b is connected to the ground conductor 190b via the grounding conductor 197b, the fixing screw 191b, and the spacer 192b, or the grounding conductor 197b, the through hole 199b, the grounding conductor 198b, and the spacer 192b. By being grounded, it is grounded.
  • One end of the second capacitor 103b is connected to the eighth connection terminal 184, and the other end is connected to the grounding conductor 197b.
  • the other end of the second capacitor 103 is connected to the ground conductor 190b via the grounding conductor 197b, the fixing screw 191b, and the spacer 192b, or the grounding conductor 197b, the through hole 199b, the grounding conductor 198b, and the spacer 192b. By being grounded, it is grounded.
  • One end of the first input line 171b is connected to the ninth connection terminal 185.
  • One end of the first output line 172b is connected to the tenth connection terminal 186.
  • One end of the second input line 173b is connected to the eleventh connection terminal 187.
  • One end of the second output line 174b is connected to the twelfth connection terminal 188.
  • the first conductor 163 connects the first connection terminal 112 arranged on the multilayer board 101b and the seventh connection terminal 183 arranged on the connection board 180b.
  • the second conductor 164 connects the second connection terminal 113 arranged on the multilayer board 101b and the eighth connection terminal 184 arranged on the connection board 180b.
  • the third conductor 165 connects the third connection terminal 114 arranged on the multilayer board 101b and the ninth connection terminal 185 arranged on the connection board 180b.
  • the fourth conductor 166 connects the fourth connection terminal 115 arranged on the multilayer board 101b and the tenth connection terminal 186 arranged on the connection board 180b.
  • the fifth conductor 167 connects the fifth connection terminal 116 arranged on the multilayer board 101b and the eleventh connection terminal 187 arranged on the connection board 180b.
  • the sixth conductor 168 connects the sixth connection terminal 117 arranged on the multilayer board 101b and the twelfth connection terminal 188 arranged on the connection board 180b.
  • the first conductor 163, the second conductor 164, the third conductor 165, the fourth conductor 166, the fifth conductor 167, and the sixth conductor 168 according to the third embodiment are provided by a pin header as an example. It is composed.
  • the first conductor 163, the second conductor 164, the third conductor 165, the fourth conductor 166, the fifth conductor 167, and the sixth conductor 168 may be connected by a connector, a cable, or the like.
  • the first capacitor 102b arranged on the connection board 180b has one end of the first connection terminal 112, that is, the first input loop line 111 arranged on the multilayer board 101b and the first output arranged on the multilayer board 101b. It is connected to the first connection point, which is the connection point to which the loop wire 121 is connected, via the first conductor 163.
  • the second capacitor 103b arranged on the connection board 180b has one end of the second connection terminal 113, that is, the second input loop line 131 arranged on the multilayer board 101b and the second output arranged on the multilayer board 101b. It is connected to the second connection point, which is the connection point to which the loop wire 141 is connected, via the second conductor 164. As shown in FIGS.
  • the noise filter circuit 100b has the first capacitor 102b and the second capacitor 103b arranged on the connection board 180b as an example.
  • the noise filter circuit 100b may have the first capacitor 102b and the second capacitor 103b arranged on the multilayer board 101b.
  • the first capacitor 102b is arranged on the multilayer board 101b (not shown)
  • one end of the first conductor 163 is connected to the other end of the first capacitor 102b, and the other end is connected to the grounding conductor 197b.
  • the other end of the first capacitor 102b is grounded via the connection board 180b.
  • the second capacitor 103b When the second capacitor 103b is arranged on the multilayer board 101b (not shown), one end of the second conductor 164 is connected to the other end of the second capacitor 103b, and the other end is connected to the grounding conductor 197b. , The other end of the second capacitor 103b is grounded via the connection board 180b.
  • the other end of the first input loop line 111 arranged on the multilayer board 101b and one end of the first input line 171b arranged on the connecting board 180b are connected via the third conductor 165. Further, the other end of the first output loop line 121 arranged on the multilayer board 101b and one end of the first output line 172b arranged on the connecting board 180b are connected via the fourth conductor 166. Further, the other end of the second input loop line 131 arranged on the multilayer board 101b and one end of the second input line 173b arranged on the connecting board 180b are connected via the fifth conductor 167. Further, the other end of the second output loop line 141 arranged on the multilayer board 101b and one end of the second output line 174b arranged on the connecting board 180b are connected via the sixth conductor 168.
  • the through-holes 151b, through-holes 152b, through-holes 153b, through-holes 154b, through-holes 155b, and through-holes 156b are each a multilayer substrate in a direction orthogonal to the multilayer substrate 101b, that is, in the direction of arrow X shown in FIG. It is arranged over the first layer 110, the second layer 120, the third layer 130, and the fourth layer 140 of 101b, and the insulating layer arranged between the respective conductor layers. That is, in each of the conductor layers shown in FIG.
  • the through holes 151b, the through holes 152b, the through holes 153b, the through holes 154b, the through holes 155b, and the through holes 156b are the first layer 110, the second layer 120, and the first layer, respectively. It is arranged at the same position in the third layer 130 and the fourth layer 140.
  • first input loop line 111, the first output loop line 121, the second input loop line 131, and the second output loop line 141 are arranged at positions corresponding to each other on the multilayer board 101b.
  • the positions corresponding to each other in the multilayer board 101b are such that the first input loop line 111, the first output loop line 121, the second input loop line 131, and the second output loop line 141 are orthogonal to the multilayer board 101b.
  • the direction of the arrow X shown in FIG. 8 it means that they are arranged at positions overlapping each other. That is, in each conductor layer shown in FIG.
  • the first input loop line 111, the first output loop line 121, the second input loop line 131, and the second output loop line 141 are the first layer 110 and the second, respectively. It is arranged at the same position in the layer 120, the third layer 130, and the fourth layer 140. As described above, the "positions that overlap each other" and the “positions that overlap each other” include the “positions that overlap each other" and the “positions that substantially the same”.
  • the winding direction of the second input loop wire 131 starting from the other end of the loop wire 131 and the winding direction of the second output loop wire 141 starting from one end of the second output loop wire 141 are the same. It is arranged like this.
  • the first input loop line 111, the first output loop line 121, the second input loop line 131, and the second output loop line 141 are in the direction from the first input line 171b to the first output line 172b, and the first When a current flows from the 2 input line 173b to the 2nd output line 174b, the direction from the 1st output line 172b to the 1st input line 171b, and the direction from the 2nd output line 174b to the 2nd input line 173b.
  • the first input loop line 111, the first output loop line 121, the second input loop line 131, and the second output loop line 141 generate magnetic flux in the same direction. Have been placed.
  • a third layer 130 or a fourth layer 140 is arranged between the first layer 110 and the second layer 120, and the third layer 130 and the fourth layer 140 are separated from each other.
  • the first layer 110 or the second layer 120 is arranged.
  • the third layer 130 is arranged between the first layer 110 and the second layer 120, and the second layer 130 is located between the third layer 130 and the fourth layer 140.
  • Layer 120 is arranged. That is, the multilayer substrate 101b shown in FIG.
  • the multilayer board 101b shown in FIG. 8 is only an example, and in the multilayer board 101b in the noise filter circuit 100b, the fourth layer 140 is arranged between the first layer 110 and the second layer 120, and the third layer 130 and the third layer 130 Even if the second layer 120 is arranged between the fourth layer 140, the third layer 130 is arranged between the first layer 110 and the second layer 120, and the third layer 130 and the fourth layer 120 are arranged.
  • the first layer 110 may be arranged between the layer 140 and the layer 140.
  • the first layer 110 and the second layer 120 are arranged at positions adjacent to each other, and the third layer 130 and the fourth layer 140 are arranged. And may be arranged at positions adjacent to each other.
  • the inductance of the first input loop line 111, the first output loop line 121, the second input loop line 131, and the second output loop line 141, and the first capacitor 102b and the second capacitor 103b Since the parasitic inductance and the like of the grounding conductors 197b, 198b and the like are equivalent to the equivalent circuits 200 shown in FIGS. 3 to 5 described in the first embodiment, the description thereof will be omitted.
  • the noise filter circuit 100b includes a multilayer board 101b and a connection board 180b, and includes a first input loop line 111, a first output loop line 121, a second input loop line 131, and a second output loop line.
  • the first input line 171b, the first output line 172b, the second input line 173b, the second output line 174b, the first capacitor 102b, and the second capacitor 103b were arranged on the connection board 180b. ..
  • the first input loop line 111, the first output loop line 121, and the second input loop can be reduced.
  • the noise filter circuit 100b is arranged in the middle of two input / output lines such as a power cable or a communication cable, and is a noise signal flowing into the two input / output lines, or the 2nd. This is to reduce the noise signal flowing from the input / output line of the system.
  • the noise filter circuit 100b includes the multilayer substrate 101b having the first layer 110, the second layer 120, the third layer 130, and the fourth layer 140, and the first input loop arranged on the first layer 110.
  • the second connection point is the first capacitor 102b connected to the first connection point, which is the connection point, and the other end is grounded, and the second input loop line 131 and the second output loop line 141 are connected to one end.
  • a second capacitor 103b connected to a connection point and grounded at the other end is provided, and the first input loop line 111, the first output loop line 121, the second input loop line 131, and the second output loop line 141 are provided.
  • the first input loop wire 111 is arranged at positions corresponding to each other on the multilayer substrate 101b, the winding direction of the first input loop wire 111 starting from the other end of the first input loop wire 111, and one end of the first output loop wire 121 as the starting point.
  • the winding directions of 141 were configured to be the same as each other. With this configuration, the noise filter circuit 100b can be arranged on a substrate having a smaller substrate surface size while suppressing the influence of the parasitic inductance.
  • the noise filter circuit 100b includes a connection board 180b different from the multilayer board 101b, a first input line 171b arranged on the connection board 180b, and a first output arranged on the connection board 180b.
  • the second connection point arranged on the multilayer substrate 101b is connected to one end of the second capacitor 103b.
  • the second conductor 164 which is connected to the other end of the second capacitor 103b and grounds the other end of the first capacitor 102b via the connecting substrate 180b and the multilayer substrate
  • a third conductor 165 that connects the other end of the first input loop line 111 arranged on the 101b and one end of the first input line 171b arranged on the connection board 180b, and a first output arranged on the multilayer board 101b.
  • a fourth conductor 166 that connects the other end of the loop wire 121 and one end of the first output line 172b arranged on the connection board 180b, and the other end of the second input loop line 131 arranged on the multilayer board 101b.
  • the fifth conductor 167 that connects one end of the second input line 173b arranged on the connection board 180b, the other end of the second output loop line 141 arranged on the multilayer board 101b, and the second one arranged on the connection board 180b.
  • a sixth conductor 168 which connects one end of the two output lines 174b, is provided.
  • any combination of the embodiments can be freely combined, any component of the embodiment can be modified, or any component can be omitted in each embodiment. ..
  • the noise filter circuit according to the present invention can be applied to electronic devices.

Abstract

ノイズフィルタ回路（１００，１００ａ，１００ｂ）は、第１層（１１０）、第２層（１２０）、第３層（１３０）、及び第４層（１４０）を有する多層基板（１０１，１０１ｂ）と、第１層（１１０）に配置された第１入力ループ線（１１１）と、第２層（１２０）に配置され、一端が第１入力ループ線（１１１）の一端と接続された第１出力ループ線（１２１）と、第３層（１３０）に配置された第２入力ループ線（１３１）と、第４層（１４０）に配置され、一端が第２入力ループ線（１３１）の一端と接続された第２出力ループ線（１４１）と、一端が第１入力ループ線（１１１）と第１出力ループ線（１２１）とが接続された第１接続点と接続され、他端が接地された第１キャパシタ（１０２）と、一端が第２入力ループ線（１３１）と第２出力ループ線（１４１）とが接続された第２接続点と接続され、他端が接地された第２キャパシタ（１０３）と、を備えた。

Description

ノイズフィルタ回路
　この発明は、ノイズフィルタ回路に関するものである。
　電子機器は、電子機器内の線路に流入したノイズ信号、又は、電子機器内の線路から流出するノイズ信号を除去する必要がある。
　ノイズ信号は、電源ケーブル又は通信ケーブル等の入力線又は出力線等から流入する。また、ノイズ信号は、入力線又は出力線等から流出する。
　ノイズ信号は、１組の入力線組の入力線間、１組の出力線組の出力線間、入力線とグランドとの間、又は、出力線とグランドとの間等にキャパシタを挿入することにより、対応する周波数成分のノイズ信号を除去することが可能である。
　しかしながら、上述のようにキャパシタを挿入することによりノイズ信号を除去する場合、キャパシタ、又はキャパシタを接続するための導体等が有するインダクタンス成分（以下「寄生インダクタンス」という。）が存在する。高周波帯域では寄生インダクタンスのインピーダンス値が高くなるため、上述のようにキャパシタを挿入するだけでは、高周波帯域のノイズ信号を除去することができない。
　特許文献１には、正極側入力ループ線及び正極側出力ループ線と負極側入力ループ線及び負極側出力ループ線とが２組の結合ループを構成し、各組のループ線は巻方向が同じかつ各ループの大きさ及び相対的な位置関係が同じであり、コンデンサは、一端が、入力ループ線と出力ループ線との接続点に接続され、他端が、グランドに接続されることにより、寄生インダクタンスの影響を抑制するノイズフィルタ回路が開示されている。
　より具体的には、特許文献１に開示されているノイズフィルタ回路は、第１電線に挿入されている結合ループ部（以下「第１結合ループ部」という。）と、第２電線に挿入されている結合ループ部（以下「第２結合ループ部」という。）とを備えている。第１結合ループ部は、直列に接続されている２つのループ線を有し、第２結合ループ部は、直列に接続されている２つのループ線を有している。
　特許文献１に開示されているノイズフィルタ回路は、第１電線とグランドとの間を流れるノイズ信号を抑制するために、コンデンサ（以下「第１コンデンサ」という。）が、第１結合ループ部が有する２つのループ線の接続点と、接地用導体の一端との間に接続されている。また、特許文献１に開示されているノイズフィルタ回路は、第２電線とグランドとの間を流れるノイズ信号を抑制するために、コンデンサ（以下「第２コンデンサ」という。）が、第２結合ループ部が有する２つのループ線の接続点と、接地用導体の一端との間に接続されている。接地用導体の他端はグランドに接続されている。
　特許文献１に開示されているノイズフィルタ回路は、高周波帯域のノイズ信号の抑制効果を向上させるために、第１結合ループ部及び第２結合ループ部を備えている。第１結合ループ部が有する２つのループ線、及び、第２結合ループ部が有する２つのループ線は、第１コンデンサの寄生インダクタンス、及び、第２コンデンサの寄生インダクタンスを打ち消している。
国際公開第２０１８／０２５３４２号
　しかしながら、特許文献１に開示されている従来のノイズフィルタ回路は、第１結合ループ部が有する２つのループ線と、第２結合ループ部が有する２つのループ線とが、同一の基板面上の異なる位置に配置されたものである。そため、基板は、第１結合ループ部が配置される際に必要な面積と、第２結合ループ部が配置される際に必要な面積との和だけ、実装面積を必要となり、基板面におけるノイズフィルタ回路の実装面積が大きくなってしまうという問題点があった。
　この発明は、上述の問題点を解決するためのもので、寄生インダクタンスの影響を抑制しつつ、より基板面の大きさが小さい基板に配置可能なノイズフィルタ回路を提供することを目的としている。
　この発明に係るノイズフィルタ回路は、第１層、第２層、第３層、及び第４層を有する多層基板と、第１層に配置された第１入力ループ線と、第２層に配置され、一端が第１入力ループ線の一端と接続された第１出力ループ線と、第３層に配置された第２入力ループ線と、第４層に配置され、一端が第２入力ループ線の一端と接続された第２出力ループ線と、一端が第１入力ループ線と第１出力ループ線とが接続された接続点である第１接続点と接続され、他端が接地された第１キャパシタと、一端が第２入力ループ線と第２出力ループ線とが接続された接続点である第２接続点と接続され、他端が接地された第２キャパシタと、を備え、第１入力ループ線、第１出力ループ線、第２入力ループ線、及び第２出力ループ線は、多層基板において互いに対応する位置に配置され、第１入力ループ線の他端を始点とする第１入力ループ線の巻方向、第１出力ループ線の一端を始点とする第１出力ループ線の巻方向、第２入力ループ線の他端を始点とする第２入力ループ線の巻方向、及び、第２出力ループ線の一端を始点とする第２出力ループ線の巻方向は、互いに同一方向であるように構成した。
　この発明によれば、寄生インダクタンスの影響を抑制しつつ、より基板面の大きさが小さい基板に配置することができる。
図１は、実施の形態１に係るノイズフィルタ回路の要部の構成の一例を示す斜視図である。 図２Ａは、実施の形態１に係るノイズフィルタ回路が備える多層基板の第１層の要部の構成の一例を示す構造図である。図２Ｂは、実施の形態１に係るノイズフィルタ回路が備える多層基板の第２層の要部の構成の一例を示す構造図である。図２Ｃは、実施の形態１に係るノイズフィルタ回路が備える多層基板の第３層の要部の構成の一例を示す構造図である。図２Ｄは、実施の形態１に係るノイズフィルタ回路が備える多層基板の第４層の要部の構成の一例を示す構造図である。 図３は、実施の形態１に係るノイズフィルタ回路の等価回路の一例を示す回路図である。 図４は、実施の形態１に係るノイズフィルタ回路の等価回路の一例を示す回路図である。 図５は、実施の形態１に係るノイズフィルタ回路の等価回路の一例を示す回路図である。 図６は、実施の形態２に係るノイズフィルタ回路の要部の構成の一例を示す斜視図である。 図７Ａは、実施の形態２に係るノイズフィルタ回路が備える多層基板の第１層の要部の構成の一例を示す構造図である。図７Ｂは、実施の形態２に係るノイズフィルタ回路が備える多層基板の第２層の要部の構成の一例を示す構造図である。図７Ｃは、実施の形態２に係るノイズフィルタ回路が備える多層基板の第３層の要部の構成の一例を示す構造図である。図７Ｄは、実施の形態２に係るノイズフィルタ回路が備える多層基板の第４層の要部の構成の一例を示す構造図である。 図８は、実施の形態３に係るノイズフィルタ回路の要部の構成の一例を示す斜視図である。 図９Ａは、実施の形態３に係るノイズフィルタ回路が備える接続基板の第１面の要部の構成の一例を示す構造図である図９Ｂは、実施の形態３に係るノイズフィルタ回路が備える接続基板の第２面の要部の構成の一例を示す構造図である。 図１０Ａは、実施の形態３に係るノイズフィルタ回路が備える多層基板の第１層の要部の構成の一例を示す構造図である。図１０Ｂは、実施の形態３に係るノイズフィルタ回路が備える多層基板の第２層の要部の構成の一例を示す構造図である。図１０Ｃは、実施の形態３に係るノイズフィルタ回路が備える多層基板の第３層の要部の構成の一例を示す構造図である。図１０Ｄは、実施の形態３に係るノイズフィルタ回路が備える多層基板の第４層の要部の構成の一例を示す構造図である。 図１１は、特許文献１に開示されている従来のノイズフィルタ回路の等価回路である。 図１２は、特許文献１に開示されている従来のノイズフィルタ回路の等価回路である。 図１３は、特許文献１に開示されている従来のノイズフィルタ回路の等価回路である。
　以下、この発明の実施の形態について、図面を参照しながら詳細に説明する。
実施の形態１．
　図１から図５を参照して実施の形態１に係るノイズフィルタ回路１００について説明する。
　図１は、実施の形態１に係るノイズフィルタ回路１００の要部の構成の一例を示す斜視図である。
　ノイズフィルタ回路１００は、多層基板１０１、第１入力線１７１、第１出力線１７２、第２入力線１７３、第２出力線１７４、第１入力ループ線１１１、第１出力ループ線１２１、第２入力ループ線１３１、第２出力ループ線１４１、第１キャパシタ１０２、第２キャパシタ１０３、及び接地用導体１９７，１９８を備える。
　多層基板１０１は、導体が配置される導体層として第１層１１０、第２層１２０、第３層１３０、及び第４層１４０の少なくとも４つの導体層を有する。
　４つの導体層である第１層１１０、第２層１２０、第３層１３０、及び第４層１４０は、それぞれが平行に配置されている。なお、ここで言う平行とは、略平行を含むものである。また、４つの導体層である第１層１１０、第２層１２０、第３層１３０、及び第４層１４０は、多層基板１０１に直交する方向、すなわち、図１に示す矢印Ｚの方向から見て、それぞれが重なり合うように配置されている。４つの導体層である第１層１１０、第２層１２０、第３層１３０、及び第４層１４０は、それぞれの導体層間に絶縁体により構成された絶縁層が配置されている。なお、図１は、絶縁体が透けた状態を示している。
　多層基板１０１は、導体により構成された固定ネジ１９１と、導体により構成されたスペーサ１９２とによりグランド導体１９０に固定されている。
　図２Ａは、実施の形態１に係るノイズフィルタ回路１００が備える多層基板１０１の第１層１１０の要部の構成の一例を示す構造図である。特に、図２Ａは、図１に示す矢印Ｚの方向から見た、ノイズフィルタ回路１００が備える多層基板１０１の第１層１１０の要部の構成の一例を示す構造図である。
　図２Ｂは、実施の形態１に係るノイズフィルタ回路１００が備える多層基板１０１の第２層１２０の要部の構成の一例を示す構造図である。特に、図２Ｂは、図１に示す矢印Ｚの方向から見た、ノイズフィルタ回路１００が備える多層基板１０１の第２層１２０の要部の構成の一例を示す構造図である。
　図２Ｃは、実施の形態１に係るノイズフィルタ回路１００が備える多層基板１０１の第３層１３０の要部の構成の一例を示す構造図である。特に、図２Ｃは、図１に示す矢印Ｚの方向から見た、ノイズフィルタ回路１００が備える多層基板１０１の第３層１３０の要部の構成の一例を示す構造図である。
　図２Ｄは、実施の形態１に係るノイズフィルタ回路１００が備える多層基板１０１の第４層１４０の要部の構成の一例を示す構造図である。特に、図２Ｄは、図１に示す矢印Ｚの方向から見た、ノイズフィルタ回路１００が備える多層基板１０１の第４層１４０の要部の構成の一例を示す構造図である。
　多層基板１０１の第１層１１０には、第１入力ループ線１１１、第１入力線１７１、第１キャパシタ１０２、第２キャパシタ１０３、及び接地用導体１９７が配置されている。
　多層基板１０１の第２層１２０には、第１出力ループ線１２１、及び第１出力線１７２が配置されている。
　多層基板１０１の第３層１３０には、第２入力ループ線１３１、及び第２入力線１７３が配置されている。
　多層基板１０１の第４層１４０には、第２出力ループ線１４１、第２出力線１７４、及び接地用導体１９８が配置されている。
　なお、図２Ａにおいて、第１キャパシタ１０２又は第２キャパシタ１０３が配置される位置は、点線による矩形領域により示されている。
　第１層１１０に配置された接地用導体１９７と、第４層１４０に配置された接地用導体１９８とは、スルーホール１９９を介して接続されている。
　第１層１１０に配置された接地用導体１９７と、第４層１４０に配置された接地用導体１９８とは、固定ネジ１９１とスペーサ１９２とを介してグランド導体１９０に接続されている。
　なお、実施の形態１に係るノイズフィルタ回路１００は、一例として、第１キャパシタ１０２、第２キャパシタ１０３、及び接地用導体１９７が、第１層１１０に配置されているものとして説明するが、この限りではない。第１キャパシタ１０２、第２キャパシタ１０３、又は接地用導体１９７は、第２層１２０、第３層１３０、又は第４層１４０が多層基板１０１の表面に配置されている場合、多層基板１０１の表面に配置された第２層１２０、第３層１３０、又は第４層１４０に配置されても良い。また、実施の形態１に係るノイズフィルタ回路１００は、一例として、接地用導体１９８が、第４層１４０に配置されているものとして説明するが、この限りではない。接地用導体１９８は、第１層１１０、第２層１２０、第３層１３０が多層基板１０１の表面に配置されている場合、多層基板１０１の表面に配置された第１層１１０、第２層１２０、第３層１３０に配置されても良い。
　第１層１１０に配置された第１入力ループ線１１１の一端と、第２層１２０に配置された第１出力ループ線１２１一端とは、スルーホール１５１を介して接続されている。
　第３層１３０に配置された第２入力ループ線１３１の一端と、第４層１４０に配置された第２出力ループ線１４１一端とは、スルーホール１５２を介して接続されている。
　第１入力ループ線１１１の他端と、第１入力線１７１の一端とは、接続されている。
　第１出力ループ線１２１の他端と、第１出力線１７２の一端とは、接続されている。
　第２入力ループ線１３１の他端と、第２入力線１７３の一端とは、接続されている。
　第２出力ループ線１４１の他端と、第２出力線１７４の一端とは、接続されている。
　第１キャパシタ１０２及び第２キャパシタ１０３は、セラミックコンデンサ又はフィルムコンデンサ等のコンデンサにより構成される。
　第１キャパシタ１０２は、一端が、第１入力ループ線１１１と第１出力ループ線１２１とが接続された接続点である第１接続点と接続され、他端が、接地されている。第１接続点とは、例えば、スルーホール１５１である。第１キャパシタ１０２の一端は、スルーホール１５１を介して、第１入力ループ線１１１の一端、及び、第１出力ループ線１２１の一端と接続されている。第１キャパシタ１０２の他端は、接地用導体１９７と接続され、第１キャパシタ１０２の他端は、接地用導体１９７、固定ネジ１９１、及びスペーサ１９２、又は、接地用導体１９７、スルーホール１９９、接地用導体１９８、及びスペーサ１９２を介して、グランド導体１９０と接続されることにより、接地されている。
　第２キャパシタ１０３は、一端が、第２入力ループ線１３１と第２出力ループ線１４１とが接続された接続点である第２接続点と接続され、他端が、接地されている。第２接続点とは、例えば、スルーホール１５２である。第２キャパシタ１０３の一端は、スルーホール１５２を介して、第２入力ループ線１３１の一端、及び、第２出力ループ線１４１の一端と接続されている。第２キャパシタ１０３の他端は、接地用導体１９７と接続され、第２キャパシタ１０３の他端は、接地用導体１９７、固定ネジ１９１、及びスペーサ１９２、又は、接地用導体１９７、スルーホール１９９、接地用導体１９８、及びスペーサ１９２を介して、グランド導体１９０と接続されることにより、接地されている。
　スルーホール１５１、スルーホール１５２、及びスルーホール１９９は、それぞれ、多層基板１０１に直交する方向、すなわち、図１に示す矢印Ｚの方向において、多層基板１０１が有する第１層１１０、第２層１２０、第３層１３０、及び第４層１４０、並びに、それぞれの導体層間に配置された絶縁層に亘って配置されている。すなわち、図２に示す各導体層において、スルーホール１５１、スルーホール１５２、及びスルーホール１９９は、それぞれ、第１層１１０、第２層１２０、第３層１３０、及び第４層１４０における同一位置に配置されている。
　また、第１入力ループ線１１１、第１出力ループ線１２１、第２入力ループ線１３１、及び第２出力ループ線１４１は、多層基板１０１において互いに対応する位置に配置されている。ここで、多層基板１０１において互いに対応する位置とは、第１入力ループ線１１１、第１出力ループ線１２１、第２入力ループ線１３１、及び第２出力ループ線１４１を、多層基板１０１に直交する方向、すなわち、図１に示す矢印Ｚの方向から見た場合、互いに重なる位置に配置されていることを意味する。すなわち、図２に示す各導体層において、第１入力ループ線１１１、第１出力ループ線１２１、第２入力ループ線１３１、及び第２出力ループ線１４１は、それぞれ、第１層１１０、第２層１２０、第３層１３０、及び第４層１４０における同一位置に配置されている。なお、「互いに重なる位置」及び「同一位置」は、厳密に「互いに重なる位置」及び「同一位置」に限定されるものではなく、「略互いに重なる位置」及び「略同一位置」を含むものである。
　また、第１入力ループ線１１１の他端を始点とする第１入力ループ線１１１の巻方向、第１出力ループ線１２１の一端を始点とする第１出力ループ線１２１の巻方向、第２入力ループ線１３１の他端を始点とする第２入力ループ線１３１の巻方向、及び、第２出力ループ線１４１の一端を始点とする第２出力ループ線１４１の巻方向は、互いに同一方向になるように配置されている。すなわち、第１入力ループ線１１１、第１出力ループ線１２１、第２入力ループ線１３１、及び第２出力ループ線１４１は、第１入力線１７１から第１出力線１７２に向かう方向、及び、第２入力線１７３から第２出力線１７４に向かう方向に電流が流れた場合、並びに、第１出力線１７２から第１入力線１７１に向かう方向、及び、第２出力線１７４から第２入力線１７３に向かう方向に電流が流れた場合に、第１入力ループ線１１１、第１出力ループ線１２１、第２入力ループ線１３１、及び第２出力ループ線１４１が、同じ方向の磁束を発生させるように配置されている。
　また、多層基板１０１は、第１層１１０と第２層１２０との間に第３層１３０又は第４層１４０が配置され、第３層１３０と第４層１４０との間に第１層１１０又は第２層１２０が配置されている。
　図１に示す多層基板１０１は、一例として、第１層１１０と第２層１２０との間に第３層１３０が配置され、第３層１３０と第４層１４０との間に第２層１２０が配置されている。すなわち、図１に示す多層基板１０１は、図１に示す矢印Ｚの方向から見た場合、矢印Ｚに近いものから順に、第１層１１０、第３層１３０、第２層１２０、第４層１４０の順に配置されたものである。
　図１に示す多層基板１０１は、一例に過ぎず、ノイズフィルタ回路１００における多層基板１０１は、第１層１１０と第２層１２０との間に第４層１４０が配置され、第３層１３０と第４層１４０との間に第２層１２０が配置されたものであっても、第１層１１０と第２層１２０との間に第３層１３０が配置され、第３層１３０と第４層１４０との間に第１層１１０が配置されたものであっても良い。
　多層基板１０１における第１層１１０、第２層１２０、第３層１３０、及び第４層１４０の配置に応じて、第１キャパシタ１０２、第２キャパシタ１０３、接地用導体１９７、及び接地用導体１９８が配置される導体層を決定しても良い。
　なお、実施の形態１に係るノイズフィルタ回路１００は、電源ケーブル又は通信ケーブル等の２系統の入出力線路の途中に配置され、当該２系統の入出力線路に流入したノイズ信号、又は、当該２系統の入出力線路から流入するノイズ信号を低減させるものである。
　図３は、図１及び図２に示す実施の形態１に係るノイズフィルタ回路１００の等価回路２００の一例を示す回路図である。
　図３に示すノイズフィルタ回路１００の等価回路２００は、第１入力線１７１、第１出力線１７２、第２入力線１７３、及び第２出力線１７４を備える。図３は、第１入力線１７１、第１出力線１７２、第２入力線１７３、及び第２出力線１７４が有する寄生インダクタンスを省略したものである。
　図３に示すノイズフィルタ回路１００の等価回路２００は、第１入力ループ線１１１、第１出力ループ線１２１、第２入力ループ線１３１、及び第２出力ループ線１４１が、それぞれ、第１コイル２１１、第２コイル２２１、第３コイル２３１、及び第４コイル２４１により示されている。第１コイル２１１、第２コイル２２１、第３コイル２３１、及び第４コイル２４１のインダクタンス値は、ＬＣＮであるものとする。
　図３において、第１コイル２１１の下部、且つ、第３コイル２３１の上部から、第２コイル２２１の下部、且つ、第４コイル２４１の上部までの間に跨る棒線は、第１コイル２１１、第２コイル２２１、第３コイル２３１、及び第４コイル２４１が全て磁気結合していることを示している。
　図３に示すノイズフィルタ回路１００の等価回路２００は、第１キャパシタ１０２が有するキャパシタ成分が、第３キャパシタ２０２により示され、第２キャパシタ１０３が有するキャパシタ成分が、第４キャパシタ２０３により示されている。第３キャパシタ２０２及び第４キャパシタ２０３が有するキャパシタンス値は、いずれも、ＣＹであるものとする。
　図３において、第１キャパシタ１０２が有する寄生インダクタンスは、第５コイル２０４により示され、第２キャパシタ１０３が有する寄生インダクタンスは、第６コイル２０５により示されている。第５コイル２０４及び第６コイル２０５が有するインダクタンス値は、いずれも、ＬＹであるものとする。
　また、図３において、接地用導体１９７、接地用導体１９８、スルーホール１９９、固定ネジ１９１、及びスペーサ１９２が有する寄生インダクタンスは、それぞれの寄生インダクタンスをまとめて、第７コイル２９１により示されている。第７コイル２９１が有するインダクタンス値は、ＬＧであるものとする。すなわち、接地用導体１９７、接地用導体１９８、スルーホール１９９、固定ネジ１９１、及びスペーサ１９２が有する寄生インダクタンスのインダクタンス値の総和は、ＬＧであるものとする。
　図４は、図３に示す実施の形態１に係るノイズフィルタ回路１００の等価回路２００において、第１入力線１７１及び第２入力線１７３に対して、等しい振幅、且つ、等しい位相のノイズ信号が侵入した際のノイズフィルタ回路１００の等価回路２００の一例を示す回路図である。
　図４に示すノイズフィルタ回路１００の等価回路２００は、第１入力線１７１及び第２入力線１７３が同電位であることから、第１入力線１７１及び第２入力線１７３を共通化した共通入力線１７５を備える。また、第１出力線１７２及び第２出力線１７４が同電位であることから、第１出力線１７２及び第２出力線１７４を共通化した共通出力線１７６を備える。
　また、図４に示すノイズフィルタ回路１００の等価回路２００は、第１コイル２１１と第２コイル２２１との接続点と、第３コイル２３１と第４コイル２４１との接続点とが同電位であることから、第１コイル２１１と第３コイル２３１とを合成した第８コイル２１２と、第２コイル２２１と第４コイル２４１とを合成した第９コイル２２２とを備える。
　以下、図３及び図４に示すノイズフィルタ回路１００の等価回路２００は、いずれも、漏れ磁束がなく、磁気結合の結合係数が１であるものとして仮定して説明する。
　第１コイル２１１と第３コイル２３１とは、磁気結合しており、且つ、第１コイル２１１及び第３コイル２３１のインダクタンス値は、いずれも、ＬＣＮであるため、第８コイル２１２のインダクタンス値は、ＬＣＮとなる。また、第２コイル２２１と第４コイル２４１とは、磁気結合しており、且つ、第２コイル２２１及び第４コイル２４１のインダクタンス値は、いずれも、ＬＣＮであるため、第９コイル２２２のインダクタンス値は、ＬＣＮとなる。
　図５は、図４に示す第８コイル２１２及び第９コイル２２２により構成される結合コイルをＴ型等価回路により置き換え、図４に示す第３キャパシタ２０２と第４キャパシタ２０３とを合成し、図４に示す第５コイル２０４と第６コイル２０５と第７コイル２９１とを合成したノイズフィルタ回路１００の等価回路２００の一例を示す回路図である。
　図５に示すノイズフィルタ回路１００の等価回路２００は、図４に示す第８コイル２１２及び第９コイル２２２により構成される結合コイルを、インダクタンス値が２ＬＣＮである第１０コイル２１３と、インダクタンス値が２ＬＣＮである第１１コイル２１４と、インダクタンス値が－ＭＮ＝－ＬＣＮである第１２コイル２１５とにより構成されるＴ型等価回路で置き換えたものである。
　図５に示すノイズフィルタ回路１００の等価回路２００は、図４に示す第３キャパシタ２０２と第５コイル２０４との接続点と、図４に示す第４キャパシタ２０３と第６コイル２０５との接続点が同電位であることから、図４に示す第３キャパシタ２０２と第４キャパシタ２０３とを合成した第５キャパシタ２０６と、図４に示す第５コイル２０４と第６コイル２０５と第７コイル２９１とを合成した第１３コイル２９２とを備える。第５キャパシタ２０６のキャパシタンス値は、第５キャパシタ２０６が、いずれもキャパシタンス値がＣＹである第３キャパシタ２０２と第４キャパシタ２０３とを合成したものであることから、２ＣＹとなる。また、第１３コイル２９２のインダクタンス値は、いずれもインダクタンス値がＬＹである第５コイル２０４及び第６コイル２０５、並びに、インダクタンス値がＬＧである第７コイル２９１を合成したものであることから、ＬＥ＝ＬＹ／２＋ＬＧとなる。
　以上より、第１２コイル２１５のインダクタンス値が負の－ＭＮあることから、第１２コイル２１５は、第１３コイル２９２のインダクタンス値ＬＥを打ち消すことができる。
　なお、ノイズフィルタ回路１００において、第１キャパシタ１０２、第２キャパシタ１０３、接地用導体１９７、接地用導体１９８、スルーホール１９９、固定ネジ１９１、及びスペーサ１９２のそれぞれ有する寄生インダクタンスを全て打ち消すためには、次式（２）を満たすように、第１入力ループ線１１１、第１出力ループ線１２１、第２入力ループ線１３１、及び第２出力ループ線１４１のそれぞれが有するインダクタンス値をＬＣＮにする必要がある。
ＬＣＮ＝ＬＥ　　　　　　式（２）
　ここで、実施の形態１に係るノイズフィルタ回路１００と、特許文献１に開示されている従来のノイズフィルタ回路とを比較するために、特許文献１に開示されている従来のノイズフィルタ回路の等価回路（以下、「特許文献１の等価回路」という。）について説明する。
　図１１は、特許文献１の等価回路３００を示した回路図である。
　特許文献１の等価回路３００は、入力線１１，２１、出力線１２，２２を備えている。第１結合ループ部が有する２つのループ線は、それぞれインダクタンス値がＬＣＲであるコイル１３Ｒ及びコイル１４Ｒにより示されている。また、第２結合ループ部が有する２つのループ線は、それぞれインダクタンス値がＬＣＲであるコイル２３Ｒ及びコイル２４Ｒにより示されている。図１１において、コイル１３Ｒ及びコイル１４Ｒの上部に跨る棒線は、コイル１３Ｒとコイル１４Ｒとが磁気結合していることを示し、コイル２３Ｒ及びコイル２４Ｒの上部に跨る棒線は、コイル２３Ｒとコイル２４Ｒとが磁気結合していることを示している。第１コンデンサは、キャパシタンス値がＣＹであるコンデンサ１６と、インダクタンス値がＬＹである寄生インダクタンスを示すコイル１７により示されている。また、第２コンデンサは、キャパシタンス値がＣＹであるコンデンサ２６と、インダクタンス値がＬＹである寄生インダクタンスを示すコイル２７により示されている。また、接地用導体の寄生インダクタンスは、インダクタンス値がＬＧであるコイル３０により示されている。
　図１２は、図１１に示す特許文献１の等価回路３００において、図１１に示す入力線１１及び入力線２１に対して、等しい振幅、且つ、等しい位相のノイズ信号が侵入した際の特許文献１の等価回路３００を示した回路図である。
　図１２に示す特許文献１の等価回路３００は、図１１に示す入力線１１及び入力線２１が同電位であることから、図１１に示す入力線１１及び入力線２１を共通化した入力線４１を備える。また、出力線１２及び出力線２２が同電位であることから、図１１に示す出力線１２及び出力線２２を共通化した出力線４２を備える。
　また、図１２に示す特許文献１の等価回路３００は、図１１に示すコイル１３Ｒとコイル１４Ｒとの接続点と、コイル２３Ｒとコイル２４Ｒとの接続点とが同電位であることから、コイル１３Ｒとコイル２３Ｒとを合成したコイル４３Ｒと、コイル１４Ｒとコイル２４Ｒとを合成したコイル４４Ｒとを備える。コイル４３Ｒのインダクタンス値は、コイル４３Ｒが、いずれもインダクタンス値がＬＣＲであるコイル１３Ｒとコイル２３Ｒとを合成したものであることから、ＬＣＲ／２となる。同様に、コイル４４Ｒのインダクタンス値も、ＬＣＲ／２となる。
　図１３は、図１２に示すコイル４３Ｒ及びコイル４４Ｒにより構成される結合コイルをＴ型等価回路により置き換え、図１２に示すコンデンサ１６とコンデンサ２６とを合成し、図１２に示すコイル１７とコイル２７とコイル３０とを合成した特許文献１の等価回路３００を示した回路図である。
　図１３に示す特許文献１の等価回路３００は、図１２に示す特許文献１の等価回路３００において、漏れ磁束がなく、磁気結合の結合係数が１であるものとして仮定したものである。
　図１３に示す特許文献１の等価回路３００は、図１２に示す特許文献１の等価回路３００において、コイル４３Ｒ及びコイル４４Ｒにより構成される結合コイルを、インダクタンス値がＬＣＲであるコイル５１Ｒと、インダクタンス値がＬＣＲであるコイル５２Ｒと、インダクタンス値が－ＭＲ＝－ＬＣＲ/２であるコイル５３Ｒとにより構成されるＴ型等価回路で置き換えたものである。
　図１３に示す特許文献１の等価回路３００は、図１２に示すコンデンサ１６とコイル１７との接続点と、図１２に示すコンデンサ２６とコイル２７との接続点が同電位であることから、図１２に示すコンデンサ１６とコンデンサ２６とを合成したコンデンサ５４と、図１２に示すコイル１７とコイル２７とコイル３０とを合成したコイル５５とを備える。コンデンサ５４のキャパシタンス値は、コンデンサ５４が、いずれもキャパシタンス値がＣＹであるコンデンサ１６とコンデンサ２６とを合成したものであることから、２ＣＹとなる。また、コイル５５のインダクタンス値は、いずれもインダクタンス値がＬＹであるコイル１７及びコイル２７、並びに、インダクタンス値がＬＧであるコイル３０を合成したものであることから、ＬＥ＝ＬＹ／２＋ＬＧとなる。
　以上より、コイル５３Ｒのインダクタンス値が負の－ＭＲあることから、コイル５３Ｒは、コイル５５のインダクタンス値ＬＥを打ち消すことができる。
　なお、特許文献１に開示されているノイズフィルタ回路において、第１コンデンサ、第２コンデンサ、及び接地用導体の寄生インダクタンスを全て打ち消すためには、次式（１）を満たすように、第１結合ループ部が有する２つのループ線、及び、第２結合ループ部が有する２つのループ線のインダクタンス値をＬＣＲにする必要がある。
ＬＣＲ＝２ＬＥ　　　　　　式（１）
　特許文献１に開示されているノイズフィルタ回路において、特許文献１に開示されているノイズフィルタ回路が備える第１コンデンサ、第２コンデンサ、及び接地用導体の寄生インダクタンスを全て打ち消すための条件を示す式（１）と、実施の形態１に係るノイズフィルタ回路１００において、ノイズフィルタ回路１００が備える第１キャパシタ１０２、第２キャパシタ１０３、接地用導体１９７、接地用導体１９８、スルーホール１９９、固定ネジ１９１、及びスペーサ１９２のそれぞれの寄生インダクタンスを全て打ち消すための条件を示す式（２）とを比較すると、同じインダクタンス値ＬＥの寄生インダクタンスを打ち消す場合、ノイズフィルタ回路１００が備える第１入力ループ線１１１、第１出力ループ線１２１、第２入力ループ線１３１、及び第２出力ループ線１４１それぞれのインダクタンス値ＬＣＮは、特許文献１に開示されているノイズフィルタ回路が備える第１結合ループ部が有する２つのループ線、及び、第２結合ループ部が有する２つのループ線それぞれのインダクタンス値ＬＣＲの半分となる。すなわち、ノイズフィルタ回路１００が備える第１入力ループ線１１１、第１出力ループ線１２１、第２入力ループ線１３１、及び第２出力ループ線１４１は、特許文献１に開示されているノイズフィルタ回路が備える第１結合ループ部が有する２つのループ線、及び、第２結合ループ部が有する２つのループ線それぞれのインダクタンス値ＬＣＲの半分のインダクタンス値を有することにより、ノイズフィルタ回路１００は、特許文献１に開示されているノイズフィルタ回路と同様の効果を得ることができる。
　ループ線が有するインダクタンス値は、ループ線により囲まれた領域の面積に比例するため、ノイズフィルタ回路１００が備える第１入力ループ線１１１、第１出力ループ線１２１、第２入力ループ線１３１、及び第２出力ループ線１４１のそれぞれにより囲まれた領域の面積は、特許文献１に開示されているノイズフィルタ回路が備える第１結合ループ部が有する２つのループ線、及び、第２結合ループ部が有する２つのループ線それぞれにより囲まれた領域の面積の半分で良いことになる。
　また、ノイズフィルタ回路１００が備える第１入力ループ線１１１、第１出力ループ線１２１、第２入力ループ線１３１、及び第２出力ループ線１４１は、多層基板１０１に直交する方向、図１に示す矢印Ｚの方向から見た場合、互いに重なる位置に配置されているため、ノイズフィルタ回路１００の基板面における実装面積は、特許文献１に開示されているノイズフィルタ回路の基板面における実装面積の半分にすることができる。
　したがって、ノイズフィルタ回路１００の基板面における実装面積は、上述の２つの効果により、特許文献１に開示されているノイズフィルタ回路の基板面における実装面積の４分の１にすることができる。
　また、実施の形態１に係るノイズフィルタ回路１００は、第１入力ループ線１１１が配置された第１層１１０と、第１出力ループ線１２１が配置された第２層１２０とが、互いに隣り合わないように配置されている。また、第２入力ループ線１３１が配置された第３層１３０と、第２出力ループ線１４１が配置された第４層１４０とが、互いに隣り合わない導体層として配置されている。このように導体層を配置することにより、ノイズフィルタ回路１００は、第１入力ループ線１１１と第１出力ループ線１２１との間の寄生容量、及び、第２入力ループ線１３１と第２出力ループ線１４１との間の寄生容量が抑制され、高周波帯域における動作特性が優れたものとなる。
　また、実施の形態１に係るノイズフィルタ回路１００は、スルーホール１５１が配置される位置と、スルーホール１５２が配置される位置とが、各導体層において、異なる位置に配置されている。このようにスルーホール１５１及びスルーホール１５２を配置することにより、スルーホール１５１及びスルーホール１５２は、多層基板１０１の全層を貫通するスルーホール（以下「貫通スルーホール」という。）を使用できる。スルーホール１５１及びスルーホール１５２に貫通スルーホールを使用することにより、全層のうち一部の層だけを貫通させるブラインドビア等と比較して、ノイズフィルタ回路１００を安価に製造することができる。
　なお、実施の形態１において、相互インダクタンスＭＮは、ＭＮ=ＬＥとして、寄生インダクタンスのインダクタンス値ＬＥを、全て打ち消すものとして説明したが、ＭＮは０＜ＭＮ＜２ＬＥを満たすものであれば良い。
　また、第１入力ループ線１１１及び第１出力ループ線１２１、並びに、第２入力ループ線１３１及び第２出力ループ線１４１のループ形状は、矩形のループ形状である例を示したが、第１入力ループ線１１１及び第１出力ループ線１２１、並びに、第２入力ループ線１３１及び第２出力ループ線１４１のループ形状は、円形、楕円系等の任意のループ形状で良い。
　また、第１入力ループ線１１１及び第１出力ループ線１２１、並びに、第２入力ループ線１３１及び第２出力ループ線１４１は、それぞれ、一つの導体層に対して一つのループ線を配置した例を示したが、例えば、多層基板１０１として八層基板を使用し、第１入力ループ線１１１及び第１出力ループ線１２１、並びに、第２入力ループ線１３１及び第２出力ループ線１４１は、それぞれ、２つの導体層に跨って１つのループ線を配置したものであっても良い。
　また、実施の形態１に係るノイズフィルタ回路１００は、第１キャパシタ１０２及び第２キャパシタ１０３の一端を接地するための接地用導体１９７，１９８、スルーホール１９９、固定ネジ１９１、及びスペーサ１９２を共用した例を示したが、接地用導体１９７，１９８、スルーホール１９９、固定ネジ１９１、及びスペーサ１９２は、第１コンデンサを接地するための部材（不図示）と、第２コンデンサを接地するための部材（不図示）とに分けて設けられても良い。
　また、実施の形態１に係るノイズフィルタ回路１００は、第１キャパシタ１０２及び第２キャパシタ１０３の一端を接地するための接地用導体１９７，１９８、スルーホール１９９、固定ネジ１９１、及びスペーサ１９２を共用しているため、第１キャパシタ１０２及び第２キャパシタ１０３が、多層基板１０１に平行な平面における、第１入力ループ線１１１、第１出力ループ線１２１、第２入力ループ線１３１、及び第２出力ループ線１４１に対して同一方向に配置されて例を示しているが、第１キャパシタ１０２及び第２キャパシタ１０３は、多層基板１０１に平行な平面における、第１入力ループ線１１１、第１出力ループ線１２１、第２入力ループ線１３１、及び第２出力ループ線１４１に対して互いに対向する方向に配置されても良い。
　また、接地用導体１９７，１９８及びスルーホール１９９は、固定ネジ１９１及びスペーサ１９２を介してグランド導体１９０に接続された例を示したが、接地用導体１９７，１９８及びスルーホール１９９は、不図示の接地用ケーブル等の部材を用いて、グランド導体１９０に接続されても良い。
　また、ノイズフィルタ回路１００は、接地用導体１９７，１９８、スルーホール１９９、固定ネジ１９１、又はスペーサ１９２等の長さ又は大きさを変更することにより、接地用導体１９７，１９８、スルーホール１９９、固定ネジ１９１、又はスペーサ１９２等の寄生インダクタンスのインダクタンス値を変更し、ＭＮ=ＬＥを満たすように調整してもよい。
　また、第１コンデンサ及び第２コンデンサは、表面実装のチップ部品を使用した例を示しているが、第１コンデンサ及び第２コンデンサは、スルーホールに実装するリード部品を使用してもよい。
　以上のように、ノイズフィルタ回路１００は、第１層１１０、第２層１２０、第３層１３０、及び第４層１４０を有する多層基板１０１と、第１層１１０に配置された第１入力ループ線１１１と、第２層１２０に配置され、一端が第１入力ループ線１１１の一端と接続された第１出力ループ線１２１と、第３層１３０に配置された第２入力ループ線１３１と、第４層１４０に配置され、一端が第２入力ループ線１３１の一端と接続された第２出力ループ線１４１と、一端が第１入力ループ線１１１と第１出力ループ線１２１とが接続された接続点である第１接続点と接続され、他端が接地された第１キャパシタ１０２と、一端が第２入力ループ線１３１と第２出力ループ線１４１とが接続された接続点である第２接続点と接続され、他端が接地された第２キャパシタ１０３と、を備え、第１入力ループ線１１１、第１出力ループ線１２１、第２入力ループ線１３１、及び第２出力ループ線１４１は、多層基板１０１において互いに対応する位置に配置され、第１入力ループ線１１１の他端を始点とする第１入力ループ線１１１の巻方向、第１出力ループ線１２１の一端を始点とする第１出力ループ線１２１の巻方向、第２入力ループ線１３１の他端を始点とする第２入力ループ線１３１の巻方向、及び、第２出力ループ線１４１の一端を始点とする第２出力ループ線１４１の巻方向は、互いに同一方向であるように構成した。
　このように構成することにより、ノイズフィルタ回路１００は、寄生インダクタンスの影響を抑制しつつ、より基板面の大きさが小さい基板に配置することができる。
　また、ノイズフィルタ回路１００は、上述の構成に加えて、一端が第１入力ループ線１１１の他端と接続された第１入力線１７１と、一端が第１出力ループ線１２１の他端と接続された第１出力線１７２と、一端が第２入力ループ線１３１の他端と接続された第２入力線１７３と、一端が第２出力ループ線１４１の他端と接続された第２出力線１７４と、を備えた。
　このように構成することにより、ノイズフィルタ回路１００は、寄生インダクタンスの影響を抑制しつつ、より基板面の大きさが小さい基板に配置することができる。
　また、ノイズフィルタ回路１００は、多層基板１０１が、第１層１１０と第２層１２０との間に第３層１３０又は第４層１４０が配置され、第３層１３０と第４層１４０との間に第１層１１０又は第２層１２０が配置されるように構成した。
　このように構成することにより、ノイズフィルタ回路１００は、第１入力ループ線１１１と第１出力ループ線１２１との間の寄生容量、及び、第２入力ループ線１３１と第２出力ループ線１４１との間の寄生容量が抑制され、高周波帯域における動作特性が優れたものとなる。
　また、ノイズフィルタ回路１００は、第１接続点の位置と、第２接続点の位置とは、多層基板１０１と直交する方向から見て互いに異なる位置に配置されるように構成した。
　このように構成することにより、スルーホール１５１及びスルーホール１５２は、多層基板１０１の全層を貫通する貫通スルーホールを使用することができ、全層のうち一部の層だけを貫通させるブラインドビア等と比較して、ノイズフィルタ回路１００は、安価に製造することができる。
実施の形態２．
　図６及び図７を参照して実施の形態２に係るノイズフィルタ回路１００ａについて説明する。
　図６は、実施の形態２に係るノイズフィルタ回路１００ａの要部の構成の一例を示す斜視図である。
　実施の形態１に係るノイズフィルタ回路１００は、多層基板１０１が第１層１１０と第２層１２０との間に第３層１３０又は第４層１４０が配置され、第３層１３０と第４層１４０との間に第１層１１０又は第２層１２０が配置されるように構成したものであった。これに対して、実施の形態２に係るノイズフィルタ回路１００ａは、多層基板１０１ａが、第１層１１０と第２層１２０とが互いに隣り合う位置に配置され、第３層１３０と第４層１４０とが互いに隣り合う位置に配置されるように構成したものである。
　実施の形態２に係るノイズフィルタ回路１００ａの構成において、実施の形態１に係るノイズフィルタ回路１００と同様の構成については、同じ符号を付して重複した説明を省略する。すなわち、図１に記載した符号と同じ符号を付した図６の構成については、説明を省略する。
　ノイズフィルタ回路１００ａは、多層基板１０１ａ、第１入力線１７１、第１出力線１７２、第２入力線１７３、第２出力線１７４、第１入力ループ線１１１、第１出力ループ線１２１、第２入力ループ線１３１、第２出力ループ線１４１、第１キャパシタ１０２、第２キャパシタ１０３、及び接地用導体１９７，１９８を備える。
　多層基板１０１ａは、導体が配置される導体層として第１層１１０、第２層１２０、第３層１３０、及び第４層１４０の少なくとも４つの導体層を有する。
　４つの導体層である第１層１１０、第２層１２０、第３層１３０、及び第４層１４０は、それぞれが平行に配置されている。なお、ここで言う平行とは、略平行を含むものである。また、４つの導体層である第１層１１０、第２層１２０、第３層１３０、及び第４層１４０は、多層基板１０１ａに直交する方向、すなわち、図６に示す矢印Ｚの方向から見て、それぞれが重なり合うように配置されている。４つの導体層である第１層１１０、第２層１２０、第３層１３０、及び第４層１４０は、それぞれの導体層間に絶縁体により構成された絶縁層が配置されている。なお、図６は、絶縁体が透けた状態を示している。
　多層基板１０１ａは、導体により構成された固定ネジ１９１と、導体により構成されたスペーサ１９２とによりグランド導体１９０に固定されている。
　図７Ａは、実施の形態２に係るノイズフィルタ回路１００ａが備える多層基板１０１ａの第１層１１０の要部の構成の一例を示す構造図である。特に、図７Ａは、図６に示す矢印Ｚの方向から見た、ノイズフィルタ回路１００ａが備える多層基板１０１ａの第１層１１０の要部の構成の一例を示す構造図である。
　図７Ｂは、実施の形態２に係るノイズフィルタ回路１００ａが備える多層基板１０１ａの第２層１２０の要部の構成の一例を示す構造図である。特に、図７Ｂは、図６に示す矢印Ｚの方向から見た、ノイズフィルタ回路１００ａが備える多層基板１０１ａの第２層１２０の要部の構成の一例を示す構造図である。
　図７Ｃは、実施の形態２に係るノイズフィルタ回路１００ａが備える多層基板１０１ａの第３層１３０の要部の構成の一例を示す構造図である。特に、図７Ｃは、図６に示す矢印Ｚの方向から見た、ノイズフィルタ回路１００ａが備える多層基板１０１ａの第３層１３０の要部の構成の一例を示す構造図である。
　図７Ｄは、実施の形態２に係るノイズフィルタ回路１００ａが備える多層基板１０１ａの第４層１４０の要部の構成の一例を示す構造図である。特に、図７Ｄは、図６に示す矢印Ｚの方向から見た、ノイズフィルタ回路１００ａが備える多層基板１０１ａの第４層１４０の要部の構成の一例を示す構造図である。
　なお、図７に示す実施の形態２に係る多層基板１０１ａの各導体層の要部の構成は、図２に示す実施の形態１に係る多層基板１０１の要部の構成と同様であるため、説明を省略する。
　上述のとおり、実施の形態２に係る多層基板１０１ａは、第１層１１０と第２層１２０とが互いに隣り合う位置に配置され、第３層１３０と第４層１４０とが互いに隣り合う位置に配置されている。
　図６に示す多層基板１０１ａは、一例として、図６に示す矢印Ｚの方向から見た場合、矢印Ｚに近いものから順に、第１層１１０、第２層１２０、第３層１３０、第４層１４０の順に配置されたものである。
　なお、図６に示す多層基板１０１ａは、一例に過ぎず、ノイズフィルタ回路１００ａにおける多層基板１０１ａは、第１層１１０の配置と、第２層１２０の配置とを入れ替えたものであっても、第３層１３０の配置と、第４層１４０の配置とを入れ替えたものであっても良い。また、ノイズフィルタ回路１００ａにおける多層基板１０１ａは、第１層１１０及び第２層１２０の配置と、第３層１３０及び第４層１４０の配置とを入れ替えたものであって良い。
　以下、実施の形態２に係る多層基板１０１ａは、図６に示す矢印Ｚの方向から見た場合、矢印Ｚに近いものから順に、第１層１１０、第２層１２０、第３層１３０、第４層１４０の順に配置されたものとして説明する。
　実施の形態２において、第１入力ループ線１１１、第１出力ループ線１２１、第２入力ループ線１３１、及び第２出力ループ線１４１が有するインダクタンス、並びに、第１キャパシタ１０２、第２キャパシタ１０３ｂ、及び接地用導体１９７，１９８等が有する寄生インダクタンス等については、実施の形態１において説明した、図３から図５に示す等価回路２００と同等であるため、説明を省略する。
　実施に形態２に係るノイズフィルタ回路１００ａは、第２層１２０と第３層１３０との間に配置された絶縁層の厚みを変更することにより、第１入力ループ線１１１と第１出力ループ線１２１とにより構成される線路と、第２入力ループ線１３１と第２出力ループ線１４１とにより構成される線路と間の絶縁耐圧を容易に調整できる。
　なお、実施の形態２に係るノイズフィルタ回路１００ａは、電源ケーブル又は通信ケーブル等の２系統の入出力線路の途中に配置され、当該２系統の入出力線路に流入したノイズ信号、又は、当該２系統の入出力線路から流入するノイズ信号を低減させるものである。
　以上のように、ノイズフィルタ回路１００ａは、第１層１１０、第２層１２０、第３層１３０、及び第４層１４０を有する多層基板１０１ａと、第１層１１０に配置された第１入力ループ線１１１と、第２層１２０に配置され、一端が第１入力ループ線１１１の一端と接続された第１出力ループ線１２１と、第３層１３０に配置された第２入力ループ線１３１と、第４層１４０に配置され、一端が第２入力ループ線１３１の一端と接続された第２出力ループ線１４１と、一端が第１入力ループ線１１１と第１出力ループ線１２１とが接続された接続点である第１接続点と接続され、他端が接地された第１キャパシタ１０２と、一端が第２入力ループ線１３１と第２出力ループ線１４１とが接続された接続点である第２接続点と接続され、他端が接地された第２キャパシタ１０３と、を備え、第１入力ループ線１１１、第１出力ループ線１２１、第２入力ループ線１３１、及び第２出力ループ線１４１は、多層基板１０１ａにおいて互いに対応する位置に配置され、第１入力ループ線１１１の他端を始点とする第１入力ループ線１１１の巻方向、第１出力ループ線１２１の一端を始点とする第１出力ループ線１２１の巻方向、第２入力ループ線１３１の他端を始点とする第２入力ループ線１３１の巻方向、及び、第２出力ループ線１４１の一端を始点とする第２出力ループ線１４１の巻方向は、互いに同一方向であるように構成した。
　このように構成することにより、ノイズフィルタ回路１００ａは、寄生インダクタンスの影響を抑制しつつ、より基板面の大きさが小さい基板に配置することができる。
　また、ノイズフィルタ回路１００ａは、上述の構成に加えて、一端が第１入力ループ線１１１の他端と接続された第１入力線１７１と、一端が第１出力ループ線１２１の他端と接続された第１出力線１７２と、一端が第２入力ループ線１３１の他端と接続された第２入力線１７３と、一端が第２出力ループ線１４１の他端と接続された第２出力線１７４と、を備えた。
　このように構成することにより、ノイズフィルタ回路１００ａは、寄生インダクタンスの影響を抑制しつつ、より基板面の大きさが小さい基板に配置することができる。
　また、ノイズフィルタ回路１００ａは、多層基板１０１ａが、第１層１１０と第２層１２０とが互いに隣り合う位置に配置され、第３層１３０と第４層１４０とが互いに隣り合う位置に配置されるように構成した。
　このように構成することにより、ノイズフィルタ回路１００ａは、互いに隣り合う、第２層１２０と第３層１３０との間、第１層１１０と第３等の間、第２層１２０と第４層１４０との間、又は第１層１１０と第４層１４０との間に配置された絶縁層の厚みを変更することにより、第１入力ループ線１１１と第１出力ループ線１２１とにより構成される線路と、第２入力ループ線１３１と第２出力ループ線１４１とにより構成される線路と間の絶縁耐圧を容易に調整できる。
実施の形態３．
　図８から図１０を参照して実施の形態３に係るノイズフィルタ回路１００ｂについて説明する。
　図８は、実施の形態３に係るノイズフィルタ回路１００ｂの要部の構成の一例を示す斜視図である。
　ノイズフィルタ回路１００ｂは、多層基板１０１ｂ、第１入力ループ線１１１、第１出力ループ線１２１、第２入力ループ線１３１、第２出力ループ線１４１、接続基板１８０ｂ、第１入力線１７１ｂ、第１出力線１７２ｂ、第２入力線１７３ｂ、第２出力線１７４ｂ、第１キャパシタ１０２ｂ、第２キャパシタ１０３ｂ、第１導体１６３、第２導体１６４、第３導体１６５、第４導体１６６、第５導体１６７、第６導体１６８、及び接地用導体１９７ｂ，１９８ｂを備える。
　多層基板１０１ｂは、導体が配置される導体層として第１層１１０、第２層１２０、第３層１３０、及び第４層１４０の少なくとも４つの導体層を有する。
　実施の形態１に係るノイズフィルタ回路１００は、多層基板１０１に第１入力線１７１、第１出力線１７２、第２入力線１７３、第２出力線１７４、第１キャパシタ１０２、及び第２キャパシタ１０３が配置されるように構成したものであった。これに対して、実施の形態３に係るノイズフィルタ回路１００ｂは、多層基板１０１ｂと接続基板１８０ｂとを備え、第１入力線１７１ｂ、第１出力線１７２ｂ、第２入力線１７３ｂ、第２出力線１７４ｂ、第１キャパシタ１０２ｂ、及び第２キャパシタ１０３ｂは、接続基板１８０ｂに配置されるように構成したものである。
　実施の形態３に係るノイズフィルタ回路１００ｂの構成において、実施の形態１に係るノイズフィルタ回路１００と同様の構成については、同じ符号を付して重複した説明を省略する。すなわち、図１に記載した符号と同じ符号を付した図８の構成については、説明を省略する。
　４つの導体層である第１層１１０、第２層１２０、第３層１３０、及び第４層１４０は、それぞれが平行に配置されている。なお、ここで言う平行とは、略平行を含むものである。また、４つの導体層である第１層１１０、第２層１２０、第３層１３０、及び第４層１４０は、多層基板１０１ｂに直交する方向、すなわち、図８に示す矢印Ｘの方向から見て、それぞれが重なり合うように配置されている。４つの導体層である第１層１１０、第２層１２０、第３層１３０、及び第４層１４０は、それぞれの導体層間に絶縁体により構成された絶縁層が配置されている。なお、図８は、絶縁体が透けた状態を示している。
　図１０Ａは、実施の形態３に係るノイズフィルタ回路１００ｂが備える多層基板１０１ｂの第１層１１０の要部の構成の一例を示す構造図である。特に、図１０Ａは、図８に示す矢印Ｘの方向から見た、ノイズフィルタ回路１００ｂが備える多層基板１０１ｂの第１層１１０の要部の構成の一例を示す構造図である。
　図１０Ｂは、実施の形態３に係るノイズフィルタ回路１００ｂが備える多層基板１０１ｂの第２層１２０の要部の構成の一例を示す構造図である。特に、図１０Ｂは、図８に示す矢印Ｘの方向から見た、ノイズフィルタ回路１００ｂが備える多層基板１０１ｂの第２層１２０の要部の構成の一例を示す構造図である。
　図１０Ｃは、実施の形態３に係るノイズフィルタ回路１００ｂが備える多層基板１０１ｂの第３層１３０の要部の構成の一例を示す構造図である。特に、図１０Ｃは、図８に示す矢印Ｘの方向から見た、ノイズフィルタ回路１００ｂが備える多層基板１０１ｂの第３層１３０の要部の構成の一例を示す構造図である。
　図１０Ｄは、実施の形態３に係るノイズフィルタ回路１００ｂが備える多層基板１０１ｂの第４層１４０の要部の構成の一例を示す構造図である。特に、図１０Ｄは、図８に示す矢印Ｘの方向から見た、ノイズフィルタ回路１００ｂが備える多層基板１０１ｂの第４層１４０の要部の構成の一例を示す構造図である。
　多層基板１０１ｂの第１層１１０には、第１入力ループ線１１１、第１接続端子１１２、第２接続端子１１３、第３接続端子１１４、第４接続端子１１５、第５接続端子１１６、及び第６接続端子１１７が配置されている。
　多層基板１０１ｂの第２層１２０には、第１出力ループ線１２１、第１接続端子１１２、及び第４接続端子１１５が配置されている。
　多層基板１０１ｂの第３層１３０には、第２入力ループ線１３１、第２接続端子１１３、及び第５接続端子１１６が配置されている。
　多層基板１０１ｂの第４層１４０には、第２出力ループ線１４１、第２接続端子１１３、及び第６接続端子１１７が配置されている。
　多層基板１０１ｂの第１層１１０に配置された第１接続端子１１２は、スルーホール１５１ｂを介して、多層基板１０１ｂの第２層１２０に配置された第１接続端子１１２に接続されている。
　多層基板１０１ｂの第１層１１０に配置された第２接続端子１１３は、スルーホール１５２ｂを介して、多層基板１０１ｂの第３層１３０に配置された第２接続端子１１３、及び、多層基板１０１ｂの第４層１４０に配置された第２接続端子１１３に接続されている。
　多層基板１０１ｂの第１層１１０に配置された第４接続端子１１５は、スルーホール１５４ｂを介して、多層基板１０１ｂの第２層１２０に配置された第４接続端子１１５に接続されている。
　多層基板１０１ｂの第１層１１０に配置された第５接続端子１１６は、スルーホール１５５ｂを介して、多層基板１０１ｂの第３層１３０に配置された第５接続端子１１６に接続されている。
　多層基板１０１ｂの第１層１１０に配置された第６接続端子１１７は、スルーホール１５６ｂを介して、多層基板１０１ｂの第４層１４０に配置された第６接続端子１１７に接続されている。
　多層基板１０１ｂの第１層１１０の第１入力ループ線１１１は、一端が第１接続端子１１２に接続され、他端が第３接続端子１１４に接続されている。
　多層基板１０１ｂの第２層１２０の第１出力ループ線１２１は、一端が第１接続端子１１２に接続され、他端が第４接続端子１１５に接続されている。
　多層基板１０１ｂの第３層１３０の第２入力ループ線１３１は、一端が第２接続端子１１３に接続され、他端が第５接続端子１１６に接続されている。
　多層基板１０１ｂの第４層１４０の第２出力ループ線１４１は、一端が第２接続端子１１３に接続され、他端が第６接続端子１１７に接続されている。
　すなわち、多層基板１０１ｂの第１層１１０の第１入力ループ線１１１の一端と、多層基板１０１ｂの第２層１２０の第１出力ループ線１２１の一端とは、スルーホール１５１ｂを介して、接続されている。また、多層基板１０１ｂの第３層１３０の第２入力ループ線１３１の一端と、多層基板１０１ｂの第４層１４０の第２出力ループ線１４１の一端とは、スルーホール１５２ｂを介して、接続されている。
　接続基板１８０ｂは、導体層として第１面１８１ｂ及び第２面１８２ｂを有する両面基板等である。接続基板１８０ｂは、導体層を３層以上有する基板であっても、第１面１８１ｂのみが導体層である片面基板であっても良い。以下、実施の形態３に係る接続基板１８０ｂは、導体層として第１面１８１ｂ及び第２面１８２ｂを有する両面基板であるものとして説明する。
　図９Ａは、実施の形態３に係るノイズフィルタ回路１００ｂが備える接続基板１８０ｂの第１面１８１ｂの要部の構成の一例を示す構造図である。特に、図９Ａは、図８に示す矢印Ｚの方向から見た、ノイズフィルタ回路１００ｂが備える接続基板１８０ｂの第１面１８１ｂの要部の構成の一例を示す構造図である。
　図９Ｂは、実施の形態３に係るノイズフィルタ回路１００ｂが備える接続基板１８０ｂの第２面１８２ｂの要部の構成の一例を示す構造図である。特に、図９Ｂは、図８に示す矢印Ｚの方向から見た、ノイズフィルタ回路１００ｂが備える接続基板１８０ｂの第２面１８２ｂの要部の構成の一例を示す構造図である。
　接続基板１８０ｂの第１面１８１ｂには、第１入力線１７１ｂ、第１出力線１７２ｂ、第２入力線１７３ｂ、第２出力線１７４ｂ、第１キャパシタ１０２ｂ、第２キャパシタ１０３ｂ、第７接続端子１８３、第８接続端子１８４、第９接続端子１８５、第１０接続端子１８６、第１１接続端子１８７、第１２接続端子１８８、及び接地用導体１９７ｂが配置されている。
　接続基板１８０ｂの第２面１８２ｂには、第７接続端子１８３、第８接続端子１８４、第９接続端子１８５、第１０接続端子１８６、第１１接続端子１８７、第１２接続端子１８８、及び接地用導体１９８ｂが配置されている。
　なお、図９Ａにおいて、第１キャパシタ１０２ｂ又は第２キャパシタ１０３ｂが配置される位置は、点線による矩形領域により示されている。
　第１面１８１ｂに配置された接地用導体１９７ｂと、第２面１８２ｂに配置された接地用導体１９８ｂとは、スルーホール１９９ｂを介して接続されている。
　第１面１８１ｂに配置された接地用導体１９７ｂと、第２面１８２ｂに配置された接地用導体１９８ｂとは、固定ネジ１９１ｂとスペーサ１９２ｂとを介してグランド導体１９０ｂに接続されている。
　接続基板１８０ｂの第１面１８１ｂに配置された第７接続端子１８３、第８接続端子１８４、第９接続端子１８５、第１０接続端子１８６、第１１接続端子１８７、第１２接続端子１８８は、それぞれ、スルーホール１５７，１５８，１５９，１６０，１６１，１６２を介して、接続基板１８０ｂの第２面１８２ｂに配置された第７接続端子１８３、第８接続端子１８４、第９接続端子１８５、第１０接続端子１８６、第１１接続端子１８７、第１２接続端子１８８に接続されている。
　第１キャパシタ１０２ｂ及び第２キャパシタ１０３ｂは、セラミックコンデンサ又はフィルムコンデンサ等のコンデンサにより構成される。
　第１キャパシタ１０２ｂは、一端が第７接続端子１８３に接続され、他端が接地用導体１９７ｂに接続されている。第１キャパシタ１０２ｂの他端は、接地用導体１９７ｂ、固定ネジ１９１ｂ、及びスペーサ１９２ｂ、又は、接地用導体１９７ｂ、スルーホール１９９ｂ、接地用導体１９８ｂ、及びスペーサ１９２ｂを介して、グランド導体１９０ｂと接続されることにより、接地されている。
　第２キャパシタ１０３ｂは、一端が第８接続端子１８４に接続され、他端が接地用導体１９７ｂに接続されている。第２キャパシタ１０３の他端は、接地用導体１９７ｂ、固定ネジ１９１ｂ、及びスペーサ１９２ｂ、又は、接地用導体１９７ｂ、スルーホール１９９ｂ、接地用導体１９８ｂ、及びスペーサ１９２ｂを介して、グランド導体１９０ｂと接続されることにより、接地されている。
　第１入力線１７１ｂは、一端が第９接続端子１８５に接続されている。
　第１出力線１７２ｂは、一端が第１０接続端子１８６に接続されている。
　第２入力線１７３ｂは、一端が第１１接続端子１８７に接続されている。
　第２出力線１７４ｂは、一端が第１２接続端子１８８に接続されている。
　第１導体１６３は、多層基板１０１ｂに配置された第１接続端子１１２と、接続基板１８０ｂに配置された第７接続端子１８３とを接続している。
　第２導体１６４は、多層基板１０１ｂに配置された第２接続端子１１３と、接続基板１８０ｂに配置された第８接続端子１８４とを接続している。
　第３導体１６５は、多層基板１０１ｂに配置された第３接続端子１１４と、接続基板１８０ｂに配置された第９接続端子１８５とを接続している。
　第４導体１６６は、多層基板１０１ｂに配置された第４接続端子１１５と、接続基板１８０ｂに配置された第１０接続端子１８６とを接続している。
　第５導体１６７は、多層基板１０１ｂに配置された第５接続端子１１６と、接続基板１８０ｂに配置された第１１接続端子１８７とを接続している。
　第６導体１６８は、多層基板１０１ｂに配置された第６接続端子１１７と、接続基板１８０ｂに配置された第１２接続端子１８８とを接続している。
　図８に示すように、実施の形態３に係る第１導体１６３、第２導体１６４、第３導体１６５、第４導体１６６、第５導体１６７、及び第６導体１６８は、一例として、ピンヘッダにより構成されたものである。第１導体１６３、第２導体１６４、第３導体１６５、第４導体１６６、第５導体１６７、及び第６導体１６８は、コネクタ又はケーブル等により接続されたものであっても良い。
　すなわち、接続基板１８０ｂに配置された第１キャパシタ１０２ｂは、一端が第１接続端子１１２、すなわち、多層基板１０１ｂに配置された第１入力ループ線１１１と、多層基板１０１ｂに配置された第１出力ループ線１２１とが接続された接続点である第１接続点に、第１導体１６３を介して接続されている。
　また、接続基板１８０ｂに配置された第２キャパシタ１０３ｂは、一端が第２接続端子１１３、すなわち、多層基板１０１ｂに配置された第２入力ループ線１３１と、多層基板１０１ｂに配置された第２出力ループ線１４１とが接続された接続点である第２接続点に、第２導体１６４を介して接続されている。
　図８及び図９に示すように、実施の形態３に係るノイズフィルタ回路１００ｂは、一例として、第１キャパシタ１０２ｂ及び第２キャパシタ１０３ｂを接続基板１８０ｂに配置したものである。ノイズフィルタ回路１００ｂは、第１キャパシタ１０２ｂ及び第２キャパシタ１０３ｂを多層基板１０１ｂに配置したものであっても良い。第１キャパシタ１０２ｂが多層基板１０１ｂに配置される場合（不図示）、第１導体１６３は、一端が第１キャパシタ１０２ｂの他端に接続され、他端が接地用導体１９７ｂに接続されることにより、接続基板１８０ｂを介して第１キャパシタ１０２ｂの他端を接地する。第２キャパシタ１０３ｂが多層基板１０１ｂに配置される場合（不図示）、第２導体１６４は、一端が第２キャパシタ１０３ｂの他端に接続され、他端が接地用導体１９７ｂに接続されることにより、接続基板１８０ｂを介して第２キャパシタ１０３ｂの他端を接地する。
　また、多層基板１０１ｂに配置された第１入力ループ線１１１の他端と、接続基板１８０ｂに配置された第１入力線１７１ｂの一端とは、第３導体１６５を介して接続されている。
　また、多層基板１０１ｂに配置された第１出力ループ線１２１の他端と、接続基板１８０ｂに配置された第１出力線１７２ｂの一端とは、第４導体１６６を介して接続されている。
　また、多層基板１０１ｂに配置された第２入力ループ線１３１の他端と、接続基板１８０ｂに配置された第２入力線１７３ｂの一端とは、第５導体１６７を介して接続されている。
　また、多層基板１０１ｂに配置された第２出力ループ線１４１の他端と、接続基板１８０ｂに配置された第２出力線１７４ｂの一端とは、第６導体１６８を介して接続されている。
　スルーホール１５１ｂ、スルーホール１５２ｂ、スルーホール１５３ｂ、スルーホール１５４ｂ、スルーホール１５５ｂ、及びスルーホール１５６ｂは、それぞれ、多層基板１０１ｂに直交する方向、すなわち、図８に示す矢印Ｘの方向において、多層基板１０１ｂが有する第１層１１０、第２層１２０、第３層１３０、及び第４層１４０、並びに、それぞれの導体層間に配置された絶縁層に亘って配置されている。すなわち、図１０に示す各導体層において、スルーホール１５１ｂ、スルーホール１５２ｂ、スルーホール１５３ｂ、スルーホール１５４ｂ、スルーホール１５５ｂ、及びスルーホール１５６ｂは、それぞれ、第１層１１０、第２層１２０、第３層１３０、及び第４層１４０における同一位置に配置されている。
　また、第１入力ループ線１１１、第１出力ループ線１２１、第２入力ループ線１３１、及び第２出力ループ線１４１は、多層基板１０１ｂにおいて互いに対応する位置に配置されている。ここで、多層基板１０１ｂにおいて互いに対応する位置とは、第１入力ループ線１１１、第１出力ループ線１２１、第２入力ループ線１３１、及び第２出力ループ線１４１を、多層基板１０１ｂに直交する方向、すなわち、図８に示す矢印Ｘの方向から見た場合、互いに重なる位置に配置されていることを意味する。すなわち、図１０に示す各導体層において、第１入力ループ線１１１、第１出力ループ線１２１、第２入力ループ線１３１、及び第２出力ループ線１４１は、それぞれ、第１層１１０、第２層１２０、第３層１３０、及び第４層１４０における同一位置に配置されている。なお、「互いに重なる位置」及び「同一位置」は、上述のとおり、「略互いに重なる位置」及び「略同一位置」を含むものである。
　また、第１入力ループ線１１１の他端を始点とする第１入力ループ線１１１の巻方向、第１出力ループ線１２１の一端を始点とする第１出力ループ線１２１の巻方向、第２入力ループ線１３１の他端を始点とする第２入力ループ線１３１の巻方向、及び、第２出力ループ線１４１の一端を始点とする第２出力ループ線１４１の巻方向は、互いに同一方向になるように配置されている。すなわち、第１入力ループ線１１１、第１出力ループ線１２１、第２入力ループ線１３１、及び第２出力ループ線１４１は、第１入力線１７１ｂから第１出力線１７２ｂに向かう方向、及び、第２入力線１７３ｂから第２出力線１７４ｂに向かう方向に電流が流れた場合、並びに、第１出力線１７２ｂから第１入力線１７１ｂに向かう方向、及び、第２出力線１７４ｂから第２入力線１７３ｂに向かう方向に電流が流れた場合に、第１入力ループ線１１１、第１出力ループ線１２１、第２入力ループ線１３１、及び第２出力ループ線１４１が、同じ方向の磁束を発生させるように配置されている。
　また、図８に示す多層基板１０１ｂは、第１層１１０と第２層１２０との間に第３層１３０又は第４層１４０が配置され、第３層１３０と第４層１４０との間に第１層１１０又は第２層１２０が配置されている。特に、図８に示す多層基板１０１ｂは、一例として、第１層１１０と第２層１２０との間に第３層１３０が配置され、第３層１３０と第４層１４０との間に第２層１２０が配置されている。すなわち、図８に示す多層基板１０１ｂは、図１に示す矢印Ｘの方向から見た場合、矢印Ｘに近いものから順に、第１層１１０、第３層１３０、第２層１２０、第４層１４０の順に配置されたものである。
　図８に示す多層基板１０１ｂは、一例に過ぎず、ノイズフィルタ回路１００ｂにおける多層基板１０１ｂは、第１層１１０と第２層１２０との間に第４層１４０が配置され、第３層１３０と第４層１４０との間に第２層１２０が配置されたものであっても、第１層１１０と第２層１２０との間に第３層１３０が配置され、第３層１３０と第４層１４０との間に第１層１１０が配置されたものであっても良い。また、ノイズフィルタ回路１００ｂにおける多層基板１０１ｂは、実施の形態２で説明したように、第１層１１０と第２層１２０とが互いに隣り合う位置に配置され、第３層１３０と第４層１４０とが互いに隣り合う位置に配置されたものであっても良い。
　実施の形態３において、第１入力ループ線１１１、第１出力ループ線１２１、第２入力ループ線１３１、及び第２出力ループ線１４１が有するインダクタンス、並びに、第１キャパシタ１０２ｂ、第２キャパシタ１０３ｂ、及び接地用導体１９７ｂ，１９８ｂ等が有する寄生インダクタンス等について、実施の形態１において説明した、図３から図５に示す等価回路２００と同等であるため、説明を省略する。
　第１入力ループ線１１１、第１出力ループ線１２１、第２入力ループ線１３１、及び第２出力ループ線１４１が有するインダクタンスを調整する場合、第１入力ループ線１１１、第１出力ループ線１２１、第２入力ループ線１３１、及び第２出力ループ線１４１の長さを変更した複数種類の多層基板１０１を製作する必要がある。
　実施の形態３に係るノイズフィルタ回路１００ｂは、多層基板１０１ｂと接続基板１８０ｂとを備え、第１入力ループ線１１１、第１出力ループ線１２１、第２入力ループ線１３１、及び第２出力ループ線１４１を多層基板１０１ｂに配置し、第１入力線１７１ｂ、第１出力線１７２ｂ、第２入力線１７３ｂ、第２出力線１７４ｂ、第１キャパシタ１０２ｂ、及び第２キャパシタ１０３ｂを接続基板１８０ｂに配置した。そのため、第１入力ループ線１１１、第１出力ループ線１２１、第２入力ループ線１３１、及び第２出力ループ線１４１が有するインダクタンスを調整する場合、第１入力線１７１ｂ、第１出力線１７２ｂ、第２入力線１７３ｂ、第２出力線１７４ｂ、第１キャパシタ１０２ｂ、及び第２キャパシタ１０３ｂが配置された接続基板１８０ｂを変更する必要が無く、第１入力ループ線１１１、第１出力ループ線１２１、第２入力ループ線１３１、及び第２出力ループ線１４１が配置された多層基板１０１ｂのみを複数種類製作すれば良い。したがって、実施の形態１に係るノイズフィルタ回路１００、又は、実施の形態２に係るノイズフィルタ回路１００ａの場合と比較して、第１入力ループ線１１１、第１出力ループ線１２１、第２入力ループ線１３１、及び第２出力ループ線１４１が配置された多層基板１０１の製作費用を低減することができる。
　なお、実施の形態３に係るノイズフィルタ回路１００ｂは、電源ケーブル又は通信ケーブル等の２系統の入出力線路の途中に配置され、当該２系統の入出力線路に流入したノイズ信号、又は、当該２系統の入出力線路から流入するノイズ信号を低減させるものである。
　以上のように、ノイズフィルタ回路１００ｂは、第１層１１０、第２層１２０、第３層１３０、及び第４層１４０を有する多層基板１０１ｂと、第１層１１０に配置された第１入力ループ線１１１と、第２層１２０に配置され、一端が第１入力ループ線１１１の一端と接続された第１出力ループ線１２１と、第３層１３０に配置された第２入力ループ線１３１と、第４層１４０に配置され、一端が第２入力ループ線１３１の一端と接続された第２出力ループ線１４１と、一端が第１入力ループ線１１１と第１出力ループ線１２１とが接続された接続点である第１接続点と接続され、他端が接地された第１キャパシタ１０２ｂと、一端が第２入力ループ線１３１と第２出力ループ線１４１とが接続された接続点である第２接続点と接続され、他端が接地された第２キャパシタ１０３ｂと、を備え、第１入力ループ線１１１、第１出力ループ線１２１、第２入力ループ線１３１、及び第２出力ループ線１４１は、多層基板１０１ｂにおいて互いに対応する位置に配置され、第１入力ループ線１１１の他端を始点とする第１入力ループ線１１１の巻方向、第１出力ループ線１２１の一端を始点とする第１出力ループ線１２１の巻方向、第２入力ループ線１３１の他端を始点とする第２入力ループ線１３１の巻方向、及び、第２出力ループ線１４１の一端を始点とする第２出力ループ線１４１の巻方向は、互いに同一方向であるように構成した。
　このように構成することにより、ノイズフィルタ回路１００ｂは、寄生インダクタンスの影響を抑制しつつ、より基板面の大きさが小さい基板に配置することができる。
　また、ノイズフィルタ回路１００ｂは、上述の構成に加えて、多層基板１０１ｂとは異なる接続基板１８０ｂと、接続基板１８０ｂに配置された第１入力線１７１ｂと、接続基板１８０ｂに配置された第１出力線１７２ｂと、接続基板１８０ｂに配置された第２入力線１７３ｂと、接続基板１８０ｂに配置された第２出力線１７４ｂと、第１キャパシタ１０２ｂの一端又は他端に接続される第１導体１６３であって、第１キャパシタ１０２ｂが接続基板１８０ｂに配置されている場合、多層基板１０１ｂに配置された第１接続点と、第１キャパシタ１０２ｂの一端とを接続し、第１キャパシタ１０２ｂが多層基板１０１ｂに配置されている場合、第１キャパシタ１０２ｂの他端に接続され、接続基板１８０ｂを介して第１キャパシタ１０２ｂの他端を接地する第１導体１６３と、第２キャパシタ１０３ｂの一端又は他端に接続される第１導体１６３であって、第２キャパシタ１０３ｂが接続基板１８０ｂに配置されている場合、多層基板１０１ｂに配置された第２接続点と、第２キャパシタ１０３ｂの一端とを接続し、第２キャパシタ１０３ｂが多層基板１０１ｂに配置されている場合、第２キャパシタ１０３ｂの他端に接続され、接続基板１８０ｂを介して第１キャパシタ１０２ｂの他端を接地する第２導体１６４と、多層基板１０１ｂに配置された第１入力ループ線１１１の他端と、接続基板１８０ｂに配置された第１入力線１７１ｂの一端とを接続する第３導体１６５と、多層基板１０１ｂに配置された第１出力ループ線１２１の他端と、接続基板１８０ｂに配置された第１出力線１７２ｂの一端とを接続する第４導体１６６と、多層基板１０１ｂに配置された第２入力ループ線１３１の他端と、接続基板１８０ｂに配置された第２入力線１７３ｂの一端とを接続する第５導体１６７と、多層基板１０１ｂに配置された第２出力ループ線１４１の他端と、接続基板１８０ｂに配置された第２出力線１７４ｂの一端とを接続する第６導体１６８と、を備えた。
　このように構成することにより、ノイズフィルタ回路１００ｂは、実施の形態１に係るノイズフィルタ回路１００、又は、実施の形態２に係るノイズフィルタ回路１００ａの場合と比較して、第１入力ループ線１１１、第１出力ループ線１２１、第２入力ループ線１３１、及び第２出力ループ線１４１が配置された多層基板１０１の製作費用を低減することができる。
　なお、この発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
　この発明に係るノイズフィルタ回路は、電子機器に適用することができる。
　１００，１００ａ，１００ｂ　ノイズフィルタ回路、１０１，１０１ａ，１０１ｂ　多層基板、１０２，１０２ｂ　第１キャパシタ、１０３，１０３ｂ　第２キャパシタ、１１０　第１層、１１１　第１入力ループ線、１１２　第１接続端子、１１３　第２接続端子、１１４　第３接続端子、１１５　第４接続端子、１１６　第５接続端子、１１７　第６接続端子、１２０　第２層、１２１　第１出力ループ線、１３０　第３層、１３１　第２入力ループ線、１４０　第４層、１４１　第２出力ループ線、１５１，１５１ｂ，１５２，１５２ｂ，１５３ｂ，１５４ｂ，１５５ｂ，１５６ｂ，１５７，１５８，１５９，１６０，１６１，１６２，１９９，１９９ｂ　スルーホール、１６３　第１導体、１６４　第２導体、１６５　第３導体、１６６　第４導体、１６７　第５導体、１６８　第６導体、１７１，１７１ｂ　第１入力線、１７２，１７２ｂ　第１出力線、１７３，１７３ｂ　第２入力線、１７４，１７４ｂ　第２出力線、１７５　共通入力線、１７６　共通出力線、１８０ｂ　接続基板、１８１ｂ　第１面、１８２ｂ　第２面、１８３　第７接続端子、１８４　第８接続端子、１８５　第９接続端子、１８６　第１０接続端子、１８７　第１１接続端子、１８８　第１２接続端子、１９０，１９０ｂ　グランド導体、１９１，１９１ｂ　固定ネジ、１９２，１９２ｂ　スペーサ、１９７，１９７ｂ，１９８，１９８ｂ　接地用導体、２００　等価回路、２０２　第３キャパシタ、２０３　第４キャパシタ、２０６　第５キャパシタ、２１１　第１コイル、２２１　第２コイル、２３１　第３コイル、２４１　第４コイル、２０４　第５コイル、２０５　第６コイル、２９１　第７コイル、２１２　第８コイル、２２２　第９コイル、２１３　第１０コイル、２１４　第１１コイル、２１５　第１２コイル、２９２　第１３コイル、３００　特許文献１の等価回路、１１，２１，４１　入力線、１２，２２，４２　出力線、１３Ｒ，１４Ｒ，１７，２３Ｒ，２４Ｒ，２７，３０，４３Ｒ，４４Ｒ，５１Ｒ，５２Ｒ，５３Ｒ，５５　コイル、１６，２６，５４　コンデンサ。

Claims (6)

  1. 　第１層、第２層、第３層、及び第４層を有する多層基板と、
    　前記第１層に配置された第１入力ループ線と、
    　前記第２層に配置され、一端が前記第１入力ループ線の一端と接続された第１出力ループ線と、
    　前記第３層に配置された第２入力ループ線と、
    　前記第４層に配置され、一端が前記第２入力ループ線の一端と接続された第２出力ループ線と、
    　一端が前記第１入力ループ線と前記第１出力ループ線とが接続された接続点である第１接続点と接続され、他端が接地された第１キャパシタと、
    　一端が前記第２入力ループ線と前記第２出力ループ線とが接続された接続点である第２接続点と接続され、他端が接地された第２キャパシタと、
    　を備え、
    　前記第１入力ループ線、前記第１出力ループ線、前記第２入力ループ線、及び前記第２出力ループ線は、前記多層基板において互いに対応する位置に配置され、
    　前記第１入力ループ線の他端を始点とする前記第１入力ループ線の巻方向、前記第１出力ループ線の一端を始点とする前記第１出力ループ線の巻方向、前記第２入力ループ線の他端を始点とする前記第２入力ループ線の巻方向、及び、前記第２出力ループ線の一端を始点とする前記第２出力ループ線の巻方向は、互いに同一方向であること
    　を特徴とするノイズフィルタ回路。
  2. 　一端が前記第１入力ループ線の他端と接続された第１入力線と、
    　一端が前記第１出力ループ線の他端と接続された第１出力線と、
    　一端が前記第２入力ループ線の他端と接続された第２入力線と、
    　一端が前記第２出力ループ線の他端と接続された第２出力線と、
    　を備えたこと
    　を特徴とする請求項１記載のノイズフィルタ回路。
  3. 　前記多層基板は、前記第１層と前記第２層との間に前記第３層又は前記第４層が配置され、前記第３層と前記第４層との間に前記第１層又は前記第２層が配置されること
    　を特徴とする請求項１記載のノイズフィルタ回路。
  4. 　前記多層基板は、前記第１層と前記第２層とが互いに隣り合う位置に配置され、前記第３層と前記第４層とが互いに隣り合う位置に配置されること
    　を特徴とする請求項１記載のノイズフィルタ回路。
  5. 　前記第１接続点の位置と、前記第２接続点の位置とは、前記多層基板と直交する方向から見て互いに異なる位置に配置されること
    　を特徴とする請求項１記載のノイズフィルタ回路。
  6. 　前記多層基板とは異なる接続基板と、
    　前記接続基板に配置された第１入力線と、
    　前記接続基板に配置された第１出力線と、
    　前記接続基板に配置された第２入力線と、
    　前記接続基板に配置された第２出力線と、
    　前記第１キャパシタの一端又は他端に接続される第１導体であって、前記第１キャパシタが前記接続基板に配置されている場合、前記多層基板に配置された前記第１接続点と、前記第１キャパシタの一端とを接続し、前記第１キャパシタが前記多層基板に配置されている場合、前記第１キャパシタの他端に接続され、前記接続基板を介して前記第１キャパシタの他端を接地する前記第１導体と、
    　前記第２キャパシタの一端又は他端に接続される第２導体であって、前記第２キャパシタが前記接続基板に配置されている場合、前記多層基板に配置された前記第２接続点と、前記第２キャパシタの一端とを接続し、前記第２キャパシタが前記多層基板に配置されている場合、前記第２キャパシタの他端に接続され、前記接続基板を介して前記第１キャパシタの他端を接地する前記第２導体と、
    　前記多層基板に配置された前記第１入力ループ線の他端と、前記接続基板に配置された前記第１入力線の一端とを接続する第３導体と、
    　前記多層基板に配置された前記第１出力ループ線の他端と、前記接続基板に配置された前記第１出力線の一端とを接続する第４導体と、
    　前記多層基板に配置された前記第２入力ループ線の他端と、前記接続基板に配置された前記第２入力線の一端とを接続する第５導体と、
    　前記多層基板に配置された前記第２出力ループ線の他端と、前記接続基板に配置された前記第２出力線の一端とを接続する第６導体と、
    　を備えたこと
    　を特徴とする請求項１記載のノイズフィルタ回路。
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