JP6507504B2 - インダクタ素子、及び、配線基板 - Google Patents

Description

本発明は、インダクタ素子、及び、該インダクタ素子が実装された配線基板に関する。

従来から、例えば信号を伝送する差動伝送線路のコモンモードノイズを除去するために、一対の巻線を同方向に巻回したコモンモードチョークコイルが使用されている。コモンモードチョークコイルは、高いコモンモードインピーダンスと、低いディファレンシャルモード（ノーマルモード）インピーダンスを持ち、コモンモードノイズを除去する一方、ディファレンシャルモードの信号を通過させる。

ところで、差動伝送線路に対してコモンモードチョークコイルを接続する場合には、コモンモードチョークコイルを差動伝送線路に直列に接続する接続方法（以下「シリーズ接続」ともいう）、及び、コモンモードチョークコイルを差動伝送線路とグランドとの間に介装する接続方法（以下「シャント接続」ともいう）が知られている。シリーズ接続は、高域のコモンモードノイズを除去するのに適しており、シャント接続は、低域のコモンモードノイズを除去するのに適している。

ところで、コモンモードチョークコイルをシリーズ接続で使用する場合、コモンモードチョークコイルを取り付けるために、配線基板の配線パターン（差動伝送線路）の切断が必要となる。一方、実装されているコモンモードチョークコイルを取り外す際には、切断されている配線パターン（差動伝送線路）を例えばゼロΩ抵抗やジャンパ線などで接続するなどの改修が必要となる。

一方、コモンモードチョークコイルをシャント接続で使用する場合には、上述した、取り付け・取り外しの際における配線パターン自体の改修等は不要になる。しかしながら、シリーズ接続とは異なる配線をとる必要、すなわち、差動伝送線路を構成する一対の伝送線路を互いに対角線上に位置する端子電極に接続する必要があり、配線の取り回しにより、差動伝送線路の対称性が崩れ、電気的特性が悪化するおそれがある。

ここで、特許文献１には、第１の端子電極を始点とした第１のスパイラル状導体と、第２の端子電極を始点とした第２のスパイラル状導体とを備え、第１のスパイラル状導体の巻回方向と、第２のスパイラル状導体の巻回方向とが逆にされたインダクタ素子（コモンモードチョークコイル）が開示されている。このインダクタ素子によれば、第１及び第２の端子電極を一対の信号線に接続し、これらに対して対向配置された第３及び第４の端子電極をグランドに接続することにより、コモンモードノイズをバイパスさせる素子（コモンモードチョークコイル）として用いることができる。すなわち、このインダクタ素子によれば、プリント基板上における配線パターンの迂回などが不要になるため、インダクタ素子（コモンモードチョークコイル）をシャント接続で用いる際の配線パターンの対称性の崩れを低減することができる。

特開２００７−１０３４７５号公報

しかしながら、特許文献１に開示されているインダクタ素子を用いたとしても、例えば、該インダクタ素子とグランドとの間にコンデンサや抵抗などが挿入される場合に、これらの部品の特性ばらつき等によって、対称性の崩れが生じ、電気的特性（主に、コモンモードノイズ低減特性）の悪化が生じ得る。また、インダクタ素子内でも、配線が非対称になる場合があり得る。例えば、素子の巻線端と端子電極とを接続する引き出し導体は、両者の形状や配置による制限を受け易く、非対称になり易い。よって、このような場合にも、対称性の崩れが生じ、電気的特性の悪化が生じ得る。

本発明は、上記問題点を解消する為になされたものであり、素子の取り付け、又は取り外しに伴う配線の改修を最小限に抑えることができ、かつ、素子の取り付けに伴う一対の伝送線路の対称性の崩れをより低減すること、すなわち電気的特性の悪化をより抑制することが可能なインダクタ素子、及び、該インダクタ素子が実装された配線基板を提供することを目的とする。

本発明に係るインダクタ素子は、一対の伝送線路及びグランドパターンを含む配線パターンが形成された配線基板に実装されるインダクタ素子であって、それぞれ、互いに反対方向に巻回された、二対の巻線と、一方の一対の巻線を構成する一方の巻線の一端が接続される第１外部電極と、一方の一対の巻線を構成する他方の巻線の一端が接続される第２外部電極と、一方の一対の巻線を構成する一方の巻線の他端、及び、一方の一対の巻線を構成する他方の巻線の他端が接続される第３外部電極と、他方の一対の巻線を構成する一方の巻線の一端が接続される第４外部電極と、他方の一対の巻線を構成する他方の巻線の一端が接続される第５外部電極と、他方の一対の巻線を構成する一方の巻線の他端、及び、他方の一対の巻線を構成する他方の巻線の他端が接続される第６外部電極と、一方の一対の巻線を構成する一方の巻線の他端側、並びに、他方の巻線の他端側、及び、他方の一対の巻線を構成する一方の巻線の他端側、並びに、他方の巻線の他端側を、素子内部で電気的に接続する短絡導体とを備え、第１外部電極、第２外部電極、第４外部電極、及び第５外部電極が、互いに独立しており、配線基板に接続される際に、第１外部電極及び第４外部電極が、一対の伝送線路を構成する一方の伝送線路に接続され、第２外部電極及び第５外部電極が、一対の伝送線路を構成する他方の伝送線路に接続され、第３外部電極、及び第６外部電極が、グランドパターンに接続されることを特徴とする。

本発明に係るインダクタ素子によれば、二対の巻線それぞれが、互いに反対方向に巻回された巻線対から構成されており、かつ、第１外部電極、第２外部電極、第４外部電極、及び第５外部電極が互いに独立しており、配線基板に接続される際に、第１外部電極及び第４外部電極が、一対の伝送線路を構成する一方の伝送線路に接続され、第２外部電極及び第５外部電極が、一対の伝送線路を構成する他方の伝送線路に接続され、第３外部電極、及び第６外部電極が、グランドパターンに接続される。よって、一対の伝送線路を切断（カット）する必要がないため、インダクタ素子をシャント接続で用いる際に、実装ランドを予め設けておけば、配線基板に形成された配線パターンを改修することなく、素子の取り付け・取り外しができる。

また、一方の一対の巻線を構成する一方の巻線の他端側、並びに、他方の巻線の他端側、及び、他方の一対の巻線を構成する一方の巻線の他端側、並びに、他方の巻線の他端側が、素子内部で電気的に接続（短絡）されている。そのため、当該接続位置（短絡位置）で一対の伝送線路が終端されていると見なすことができるため、当該接続位置（短絡位置）よりも後段のグランド配線や部品等によって対称性が崩れたとしても、一対の伝送線路としての特性は比較的その影響を受け難くなる。同様に、インダクタ素子内部において、引き出し導体部分等の、配線が非対称となり得る箇所の前段で電気的に接続（短絡）することで、このような特性悪化を引き起こす箇所を一対の伝送線路から切り離すことができる。よって、一対の伝送線路の対称性が崩れることによる特性（主にコモンモードノイズ低減特性）の悪化を抑制することができる。

その結果、素子の取り付け、又は取り外しに伴う配線の改修を最小限に抑えることができ、かつ、素子の取り付けに伴う一対の伝送線路の対称性の崩れをより低減すること、すなわち電気的特性の悪化をより抑制することが可能となる。なお、本発明に係るインダクタ素子によれば、二対の巻線が並列に接続されているため、特性をより改善することができる。

本発明に係るインダクタ素子では、上記二対の巻線それぞれが、互いに反対方向に巻回された一対の平面状の巻線が積層されて形成されることが好ましい。

このようにすれば、インダクタ素子を積層して形成することができるため、素子をより小型化、低背化することができる。

本発明に係るインダクタ素子では、互いに反対方向に巻回された１以上の一対の巻線が、上記一方の一対の巻線、又は、上記他方の一対の巻線に並列に接続されていることが好ましい。

このようにすれば、上記インダクタ素子に対して、１以上の一対の巻線がさらに並列に接続される。すなわち、インダクタ素子を構成する巻線の数を３以上に拡張することができる。よって、インダクタ素子の特性（主にコモンモードノイズ低減特性）をより改善することが可能となる。

本発明に係るインダクタ素子は、一対の伝送線路及びグランドパターンが形成された配線基板に実装されるインダクタ素子であって、互いに反対方向に巻回された一対の巻線と、一方の巻線の一端が接続される第１外部電極と、他方の巻線の一端が接続される第２外部電極と、一方の巻線の他端が接続される第３外部電極と、他方の巻線の他端が接続される第６外部電極と、ダミー電極である第４外部電極、及び、第５外部電極と、一方の巻線の他端側、及び、他方の巻線の他端側を、素子内部で電気的に接続する短絡導体とを備え、配線基板に接続される際に、第１外部電極及び第４外部電極が、一対の伝送線路を構成する一方の伝送線路に接続され、第２外部電極及び第５外部電極が、一対の伝送線路を構成する他方の伝送線路に接続され、第３外部電極、及び第６外部電極が、グランドパターンに接続されることを特徴とする。

本発明に係るインダクタ素子によれば、一対の巻線が、互いに反対方向に巻回された巻線から構成されており、かつ、第１外部電極、第２外部電極、第４外部電極、及び第５外部電極が、互いに独立しており、配線基板に接続される際に、第１外部電極及び第４外部電極が、一対の伝送線路を構成する一方の伝送線路に接続され、第２外部電極及び第５外部電極が、一対の伝送線路を構成する他方の伝送線路に接続され、第３外部電極、及び第６外部電極が、グランドパターンに接続される。よって、一対の伝送線路を切断する必要がないため、インダクタ素子をシャント接続で用いる際に、実装ランドを予め設けておけば、配線基板に形成された配線パターンを改修することなく、素子の取り付け・取り外しができる。

また、一方の巻線の他端側、及び、他方の巻線の他端側が、素子内部で電気的に接続（短絡）されている。そのため、当該接続位置（短絡位置）で一対の伝送線路が終端されていると見なすことができるため、当該接続位置（短絡位置）よりも後段のグランド配線や部品等によって対称性が崩れたとしても、一対の伝送線路としての特性は比較的その影響を受け難くなる。同様に、インダクタ素子内部において、引き出し導体部分等の配線が非対称となり得る箇所の前段で電気的に接続（短絡）することで、このような特性悪化を引き起こす箇所を一対の伝送線路から切り離す構造とできる。よって、一対の伝送線路の対称性が崩れることによる特性（主にコモンモードノイズ低減特性）の悪化を抑制できる。

その結果、素子の取り付け、又は取り外しに伴う配線の改修を最小限に抑えることができ、かつ、素子の取り付けに伴う一対の伝送線路の対称性の崩れをより低減すること、すなわち電気的特性の悪化をより抑制することが可能となる。

本発明に係るインダクタ素子では、上記一対の巻線が、互いに反対方向に巻回された一対の平面状の巻線が積層されて形成されることが好ましい。

このようにすれば、インダクタ素子を積層して形成することができるため、素子をより小型化、低背化することができる。

本発明に係る配線基板は、上記いずれかのインダクタ素子が実装された配線基板であって、実装面に形成された、一対の伝送線路及びグランドパターンを有し、一対の伝送線路を構成する一方の伝送線路に、インダクタ素子の第１外部電極及び第４外部電極が接続され、一対の伝送線路を構成する他方の伝送線路に、第２外部電極及び第５外部電極が接続され、グランドパターンに、第３外部電極及び第６外部電極が接続されていることを特徴とする。

本発明に係る配線基板によれば、一対の伝送線路及びグランドパターンが形成され、上記いずれかのインダクタンス素子が実装されている。よって、素子の取り付け、又は取り外しに伴う配線の改修を最小限に抑えることができ、かつ、素子の取り付けに伴う一対の伝送線路の対称性の崩れをより低減すること、すなわち電気的特性の悪化をより抑制することが可能となる。

なお、本発明に係る配線基板では、上記一対の伝送線路が、等長配線を構成することが好ましい。

この場合、上記いずれかのインダクタ素子が用いられるため、インダクタ素子をシャント接続で用いる際に、配線基板に形成された等長配線（配線パターン）を改修することなく、素子の取り付け・取り外しができる。また、シャント接続では、グランド方向に配線長（電気長）が延長され、スルー方向（配線方向）への延長は生じない。そのため、インダクタ素子の取り付け・取り外しに際して、等長配線の再設計やそれに伴うタイミング調整作業等が不要となる。さらに、シャント接続では、電気長の影響を受けないため、ノイズ対策特性（ノイズ抑制効果や信号減衰量）を指標に、最適なインダクタ素子を選定することができる。

本発明によれば、素子の取り付け、又は取り外しに伴う配線の改修を最小限に抑えることができ、かつ、素子の取り付けに伴う一対の伝送線路の対称性の崩れをより低減すること、すなわち電気的特性の悪化をより抑制することが可能となる。

第１実施形態に係るインダクタ素子の構造を示す分解斜視図である。 第１実施形態に係るインダクタ素子の等価回路を示す図である。 第１実施形態に係るインダクタ素子が実装される配線基板に形成された配線パターンを拡大して示す図である。 第１実施形態に係るインダクタ素子が実装された配線基板の一部を拡大して示す図である。 第２実施形態に係るインダクタ素子の構造を示す分解斜視図である。 第２実施形態に係るインダクタ素子の等価回路を示す図である。

以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、図中、同一又は相当部分には同一符号を用いることとする。また、各図において、同一要素には同一符号を付して重複する説明を省略する。

（第１実施形態）
まず、図１〜４を併せて用いて、実施形態に係るインダクタ素子１の構成について説明する。ここで、図１は、インダクタ素子１の構造を示す分解斜視図である。図２は、インダクタ素子１の等価回路を示す図である。また、図３は、インダクタ素子１が実装される配線基板８０に形成された配線パターンを拡大して示す図であり、図４は、インダクタ素子１が実装された配線基板８０の一部を拡大して示す図である。

インダクタ素子１は、積層体１０と、該積層体１０の外周側面に形成された６つの外部電極５１〜５６（図４参照）とを備えている。

積層体１０は、図１に示されるように、一対の磁性体基板１１，１２と、該磁性体基板間に積層された複数（本実施形態では５層）の第１〜第５絶縁層１３１〜１３５（以下、第１〜第５絶縁層１３１〜１３５を総称して、絶縁層１３ということもある）と、所定の絶縁層に形成された巻線等の導体パターン（詳細は後述する）とを有して構成されている。なお、磁性体基板１１，１２は、例えばフェライトなどの磁性体材料を用いて形成される。また、絶縁層１３は、例えばポリイミドなどを用いて形成される。

絶縁層１３に形成された導体パターンは、各絶縁層１３の表面に形成された第１〜第６の内部電極１５１〜１５６と、第２絶縁層１３２の表面に形成された第１及び第３の巻線（スパイラル状導体）２１１，２１２と、第３絶縁層１３３の表面に形成された第２及び第４の巻線（スパイラル状導体）２１２，２２２と、第４絶縁層１３４の表面に形成された短絡導体３０を含んでいる。第１の巻線２１１と第２の巻線２１２は、第３絶縁層１３３を介して対向するように配置されている。同様に、第３の巻線２１２と第４の巻線２２２は、第３絶縁層１３３を介して対向するように配置されている。なお、これらの導体パターンは、例えば、スパッタリング法、蒸着法、メッキ法などの薄膜プロセスによって形成することができる。以下、より詳細に説明する。

第１〜第５絶縁層１３１〜１３５それぞれの表面外縁部には、第１〜第６内部電極１５１〜１５６が形成されている。なお、第１〜第６内部電極１５１〜１５６は、対応する外部電極５１〜５６にそれぞれ接続される。

第２絶縁層１３２には、第１の巻線２１１が形成されている。第１の巻線２１１は平面状コイルであり、その一端は第１内部電極１５１に接続されている。一方、第１の巻線２１１の他端は、スルーホール１６１を介して、短絡導体３０に接続されている。上述したように、第１内部電極１５１は第１外部電極５１に接続されており、また、短絡導体３０は第３外部電極５３（第６外部電極５６）に接続されている。よって、第１の巻線２１１の一端は第１外部電極５１に接続され、他端は第３外部電極５３に接続される。

同様に、第２絶縁層１３２には、第３の巻線２２１が形成されている。第３の巻線２２１は平面状コイルであり、その一端は第４内部電極１５４に接続されている。一方、第３の巻線２２１の他端は、スルーホール１６３を介して、短絡導体３０に接続されている。上述したように、第４内部電極１５４は第４外部電極５４に接続されており、また、短絡導体３０は第６外部電極５６（第３外部電極５３）に接続されている。よって、第３の巻線２２１の一端は第４外部電極５４に接続され、他端は第６外部電極５６に接続される。

一方、第３絶縁層１３３には、第２の巻線２１２が形成されている。第２の巻線２１２は平面状コイルであり、その一端は第２内部電極１５２に接続されている。一方、第２の巻線２１２の他端は、スルーホール１６２を介して、短絡導体３０に接続されている。上述したように、第２内部電極１５２は第２外部電極５２に接続されており、また、短絡導体３０は第３外部電極５３（第６外部電極５６）に接続されている。よって、第２の巻線２１２の一端は第２外部電極５２に接続され、他端は第３外部電極５３に接続される。

同様に、第３絶縁層１３３には、第４の巻線２２２が形成されている。第４の巻線２２２は平面状コイルであり、その一端は第５内部電極１５５に接続されている。一方、第４の巻線２２２の他端は、スルーホール１６４を介して、短絡導体３０に接続されている。上述したように、第５内部電極１５５は第５外部電極５５に接続されており、また、短絡導体３０は第６外部電極５６（第３外部電極５３）に接続されている。よって、第４の巻線２２２の一端は第５外部電極５５に接続され、他端は第６外部電極５６に接続される。

ここで、インダクタ素子１の厚み方向（積層体１０の積層方向）からみた場合、第１の巻線２１１は、一端から他端に向かって左回り（反時計回り）に巻回されている。一方、第２の巻線２１２は、一端から他端に向かって右回り（時計回り）に巻回されている。したがって、第１の巻線２１１の巻回方向と、第２の巻線２１２の巻回方向とは、互いに逆方向となる。なお、第１及び第２の巻線２１１，２１２の巻回方向については、互いに逆方向であればよく、上記とは逆、すなわち、第１の巻線２１１が右回りであり、第２の巻線２１２が左回りであってもよい。

同様に、インダクタ素子１の厚み方向（積層体１０の積層方向）からみた場合、第３の巻線２２１は、一端から他端に向かって右回り（時計回り）に巻回されている。一方、第４の巻線２２２は、一端から他端に向かって左回り（反時計回り）に巻回されている。したがって、第３の巻線２２１の巻回方向と、第４の巻線２２２の巻回方向とは、互いに逆方向となる。なお、第３及び第４の巻線２２１，２２２の巻回方向については、互いに逆方向であればよく、上記とは逆、すなわち、第３の巻線２２１が左回りであり、第４の巻線２２２が右回りであってもよい。

第４絶縁層１３４には、第１の巻線２１１の他端側、第２の巻線２１２の他端側、第３の巻線２２１の他端側、及び、第４の巻線２２２の他端側を、内部で電気的に接続する短絡導体３０が形成されている。上述したように、短絡導体３０は、第３，第６内部電極１５３，１５６（すなわち第３外部電極５３，５６）に接続されている。

さらに、第１〜第５絶縁層１３１〜１３５には、２つの貫通孔６１，６２が形成されている。貫通孔６１には磁性体６３が挿入されており、貫通孔６２には磁性体６４が挿入されている。ここで、貫通孔６１は、第１，第２の巻線２１１，２１２の中心部分を貫通している。このため、第１，第２の巻線２１１，２１２は、磁性体６３の周囲に巻回された状態となる。同様に、貫通孔６２は、第３，第４の巻線２２１，２２２の中心部分を貫通している。このため、第３，第４の巻線２２１，２２２は、磁性体６４の周囲に巻回された状態となる。本発明において、磁性体６３，６４を設けることは必須でないが、該磁性体６３，６４を設けることによって、漏れの少ない磁気回路を形成することができる。

上述したように構成されることにより、図２に示されるように、インダクタンス素子１は、一方の一対の第１，第２の巻線２１１，２１２と、他方の一対の第３，第４の巻線２２１，２２２とが並列に接続された構成となる。すなわち、第１の巻線２１１、第２の巻線２１２、第３の巻線２２１、及び第４の巻線２２２それぞれの他端側（ＧＮＤ側）が内部で電気的に接続（短絡）されるとともに、第１〜第４外部電極５１〜５４はそれぞれ分離されて独立するように構成される。

上述したように構成されたインダクタ素子１は、例えば、図３に示されるような配線基板８０に実装される。ここで、配線基板８０は、例えば、絶縁性の樹脂やセラミックスなどの絶縁体（誘電体）から形成された横長矩形で薄板形状の基板（プリント基板）である。配線基板８０の上面（実装面）には、例えばミアンダ状に形成（図示省略）された複数の信号配線に含まれる（すなわち等長配線を構成する）一対の伝送線路８１ａ，８１ｂからなる差動伝送線路８１が形成されている。

また、配線基板８０の上面（実装面）には、グランドパターン（グランド配線）８３，８４が形成されている。なお、配線基板８０の背面はベタのグランド層とされている。さらに、差動伝送線路８１、及びグランドパターン８３，８４には、インダクタ素子１の外部電極５１〜５６がハンダ付けされる６つの実装ランド９１〜９６も形成されている。

そして、図４に示されるように、差動伝送線路８１を構成する一方の伝送線路８１ａに、インダクタ素子１の第１外部電極５１及び第４外部電極５４が接続され、差動伝送線路８１を構成する他方の伝送線路８１ｂに、第２外部電極５２及び第５外部電極５５が接続される。また、グランドパターン８３にインダクタ素子の第３外部電極５３が接続されるとともに、グランドパターン８４に第６外部電極５６が接続される。すなわち、インダクタ素子１は、差動伝送線路８１とグランドとの間に介装され、差動伝送線路８１に対してシャント接続される。

そのため、一対の伝送線８１ａ，８１ｂからなる差動伝送線路８１を通して差動信号が伝送される際に、差動信号に重畳しているコモンモードノイズが、インダクタ素子１によってグランドへ落とされて、除去される。

また、二対の巻線（一対の第１，第２の巻線２１１，２１２、及び一対の第３，第４の巻線２２１，２２２）それぞれが、互いに反対方向に巻回された巻線対（第１，第２の巻線２１１，２１２、及び第３，第４の巻線２２１，２２２）から構成されており、かつ、第１外部電極５１、第２外部電極５２、第４外部電極５４、及び第５外部電極５５が、互いに独立しており、配線基板８０に接続される際に、第１外部電極５１及び第４外部電極５４が、差動伝送線路８１を構成する一方の伝送線路８１ａに接続され、第２外部電極５２及び第５外部電極５５が、差動伝送線路８１を構成する他方の伝送線路８１ｂに接続される。また、第３外部電極５３、及び第６外部電極５６が、グランドパターン８３，８４に接続される。よって、差動伝送線路８１を切断（カット）する必要がないため、インダクタ素子１をシャント接続で用いる際に、実装ランド９１〜９６を予め設けておけば、配線基板８０に形成された配線パターンを改修することなく、インダクタ素子１の取り付け・取り外しができる。

また、上述したように構成されることにより、巻線２１１の他端側、巻線２１２の他端側、巻線２２１の他端側、及び、巻線２２２の他端側が、素子内部で電気的に接続（短絡）されている。そのため、当該接続位置（短絡位置）で一対の伝送線路８１ａ，８１ｂが終端されていると見なすことができるため、当該接続位置よりも後段のグランド配線や部品等によって対称性が崩れたとしても、一対の伝送線路８１ａ，８１ｂ（差動伝送線路８１）としての特性は比較的その影響を受け難くなる。同様に、インダクタ素子１内部において、引き出し導体部分等の配線が非対称となり得る箇所の前段で電気的に接続（短絡）することで、このような特性悪化を引き起こす箇所を一対の伝送線路８１ａ，８１ｂ（差動伝送線路８１）から切り離す構造とできる。よって、一対の伝送線路８１ａ，８１ｂ（差動伝送線路８１）の対称性が崩れることによる特性（主にコモンモードノイズ低減特性）の悪化が抑制される。

以上、詳細に説明したように、本実施形態によれば、インダクタ素子１の取り付け、又は取り外しに伴う差動伝送線路８１の改修を最小限に抑えることができ、かつ、インダクタ素子１の取り付けに伴う差動伝送線路８１の対称性の崩れをより低減すること、すなわち電気的特性の悪化をより抑制することが可能となる。なお、本実施形態によれば、二対の巻線（一対の第１，第２の巻線２１１，２１２、及び一対の第３，第４の巻線２２１，２２２）が並列に接続されているため、特性をより改善することができる。さらに、本実施形態によれば、２本のＧＮＤ配線が並列化されるため、トータルでＧＮＤ配線部分のインピーダンスを低減することができる。

ところで、シャント接続では、グランド方向に配線長（電気長）が延長され、スルー方向（配線方向）への延長は生じない。そのため、本実施形態によれば、インダクタ素子１の取り付け・取り外しに際して、等長配線の再設計やそれに伴うタイミング調整作業等が不要である。また、シャント接続では、電気長の影響を受けないため、ノイズ対策特性（ノイズ抑制効果や信号減衰量）を指標に、最適なインダクタ素子を選定することができる。

（第２実施形態）
上述した第１実施形態に係るインダクタ素子１では、２対の巻線（一対の第１，第２の巻線２１１，２１２、及び一対の第３，第４の巻線２２１，２２２）を並列に接続する構成としたが、インダクタ素子を一対の巻線（第１，第２の巻線２１１，２１２）によって構成してもよい。

そこで、次に、図５、図６を併せて用いて、第２実施形態に係るインダクタ素子２について説明する。ここでは、上述した第１実施形態と同一・同様な構成については説明を簡略化又は省略し、異なる点を主に説明する。ここで、図５は、インダクタ素子２の構成を示す分解斜視図である。また、図６は、インダクタ素子２の等価回路を示す図である。なお、図５，６において第１実施形態と同一又は同等の構成要素については同一の符号が付されている。

インダクタ素子２では、第１の巻線２１１の他端に第３外部電極５３が接続され、第２の巻線２１２の他端に第６外部電極５６が接続されている点で、上述した第１実施形態に係るインダクタ素子１と異なっている。

また、インダクタ素子２では、一対の巻線（第３，第４の巻線２２１，２２２）の削除に伴い、外部電極５４，５５が、ダミー電極（不使用電極）とされている点で、上述した第１実施形態に係るインダクタ素子１と異なっている。

なお、一対の巻線（第３，第４の巻線２２１，２２２）の削除に伴い、インダクタ素子２では、貫通孔６２、及び磁性体６４を備えていない点でも上述した第１実施形態に係るインダクタ素子１と異なっている。その他の構成は、上述したインダクタ素子１と同一又は同様であるので、ここでは詳細な説明を省略する。なお、インダクタ素子２も、上述したインダクタ素子１と同様に、例えば差動伝送線路８１が形成された配線基板８０に実装される。ここで、インダクタ素子１の実装方法（シャント接続方法）については、上述したとおりであるので、ここでは詳細な説明を省略する。

本実施形態によれば、上記第１実施形態と同様に、インダクタ素子２の取り付け、又は取り外しに伴う差動伝送線路８１の改修を最小限に抑えることができ、かつ、インダクタ素子２の取り付けに伴う差動伝送線路８１の対称性の崩れをより低減すること、すなわち電気的特性の悪化をより抑制することが可能となる。

以上、本発明の実施の形態について説明したが、本発明は、上記実施形態に限定されるものではなく種々の変形が可能である。例えば、上記実施形態では、インダクタ素子１，２が、一対の巻線２１１，２１２により、又は、二対の巻線２１１，２１２及び巻線２２１，２２２が並列に接続されて構成されていたが、インダクタ素子を構成する巻線対の数は３対以上であってもよい。すなわち、３対以上の巻線が並列に接続されてインダクタ素子を構成するようにしてもよい。

また、各巻線の巻回数は、上記実施形態に限られることなく、要求される特性等に応じて任意に設定することができる。さらに、第３外部電極５３、及び第６外部電極５６は一体化してもよい。

なお、等長配線（ミアンダ配線）を構成する差動伝送線路８１に対して、コンベンショナルなシャント接続用のインダクタ素子、又はシリーズ接続用のインダクタ素子（コモンモードチョークコイル）を適用（シャント接続）する構成としてもよい。

１，２ インダクタ素子
１０ 積層体
１１，１２ 磁性体基板
１３１，１３２，１３３，１３４，１３５ 絶縁層
１５１ 第１内部電極
１５２ 第２内部電極
１５３ 第３内部電極
１５４ 第４内部電極
１５５ 第５内部電極
１５６ 第６内部電極
２１１，２１２，２２１，２２２ 巻線
３０ 短絡導体
５１ 第１外部電極
５２ 第２外部電極
５３ 第３外部電極
５４ 第４外部電極
５５ 第５外部電極
５６ 第６外部電極
６１，６２ 貫通孔
６３，６４ 磁性体
８０ 配線基板
８１ 差動伝送線路
８３，８４ グランドパターン
９１，９２，９３，９４，９５，９６ 実装ランド

Claims (4)

1. 一対の伝送線路及びグランドパターンを含む配線パターンが形成された配線基板に実装されるインダクタ素子であって、
   互いに反対方向に巻回された一対の巻線と、
   一方の巻線の一端が接続される第１外部電極と、
   他方の巻線の一端が接続される第２外部電極と、
   前記一方の巻線の他端が接続される第３外部電極と、
   前記他方の巻線の他端が接続される第６外部電極と、
   ダミー電極である第４外部電極、及び、第５外部電極と、
   前記一方の巻線の他端側、及び、前記他方の巻線の他端側を、素子内部で電気的に接続する短絡導体と、を備え、
   前記配線基板に接続される際に、前記第１外部電極及び第４外部電極は、前記一対の伝送線路を構成する一方の伝送線路に接続され、前記第２外部電極及び第５外部電極は、前記一対の伝送線路を構成する他方の伝送線路に接続され、前記第３外部電極、及び第６外部電極は、前記グランドパターンに接続されることを特徴とするインダクタ素子。
2. 前記一対の巻線は、互いに反対方向に巻回された一対の平面状の巻線が積層されて形成されることを特徴とする請求項１に記載のインダクタ素子。
3. 請求項１又は２に記載のインダクタ素子が実装された配線基板であって、
   前記インダクタ素子の実装面に形成された、一対の伝送線路、及びグランドパターンを有し、
   前記一対の伝送線路を構成する一方の伝送線路に、前記インダクタ素子の第１外部電極及び第４外部電極が接続され、前記一対の伝送線路を構成する他方の伝送線路に、前記第２外部電極及び第５外部電極が接続され、前記グランドパターンに、前記第３外部電極及び第６外部電極が接続されていることを特徴とする配線基板。
4. 前記一対の伝送線路は、等長配線を構成することを特徴とする請求項３に記載の配線基板。

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