JP4312188B2 - インダクタ素子 - Google Patents

Description

本発明は、インダクタ素子に関し、特に、差動伝送方式が用いられる信号伝送回路への適用が好適なインダクタ素子に関する。

電子機器間でデジタル信号を伝送する方式の一つとして、差動伝送方式がある。差動伝送方式とは、１対の線路に互いに逆方向のデジタル信号を入力する方式で、信号線から発生する放射ノイズや、外来ノイズを差動伝送により相殺することができる。外来ノイズが相殺されることによりノイズが減少するため、信号を小振幅で送信することができ、更に、信号が小振幅となるため、信号の立ち上がり、降下時間が短縮され、信号伝送の高速化が実現されるという利点がある。

この差動伝送方式を用いるインターフェイス規格として、ＵＳＢ（Universal Serial Bus）、ＩＥＥＥ１３９４、ＬＶＤＳ（Low Voltage Differential Signaling）、ＤＶＩ（Digital Visual Interface）、ＨＤＭＩ（High-Definition Multimedia Interface）等がある。これらの中でもＨＤＭＩは、より多くのデジタル信号の伝送を可能とするインターフェイスであり、ソース（Source）機器（例えば、ＤＶＤプレーヤーやセットトップボックス等）とシンク（Sink）機器（例えば、デジタルテレビやプロジェクタ等）との間で非圧縮のデジタル信号の伝送を可能とする高速インターフェイスである。ＨＤＭＩによれば、１本のケーブルで映像信号及び音声信号を高速で伝送することができる。

ところで、伝送速度の高速化に伴い、信号線間の差動信号の微小なずれによってもノイズが発生することとなる。この問題を解決するために、ケーブル等のインターフェイスにコモンモードチョークコイルを挿入することによりノイズを軽減させる伝送回路が提案されている（例えば、特許文献１参照）。
特開２００１−８５１１８号公報 特開２００４−４０４４４号公報

ＨＤＭＩ等の高速インターフェイスでは、高速化を実現するために、ＩＣ自体の構造がＥＳＤ（Electrostatic Discharge：静電気放電）に対して脆弱になってきている。このため、高速伝送系ＩＣにおけるＥＳＤ対策の要求が高まっており、ＥＳＤ対策部品としてバリスタ、ツェナーダイオード等の容量性素子が用いられている。

しかしながら、ＥＳＤ対策部品としての容量性素子を伝送線路に挿入すると、当該伝送線路を伝わる信号、特に高周波（２００ＭＨｚ以上）や高速のパルス信号が反射、減衰してしまうという問題が生じることが新たに判明した。これは、容量性素子を伝送線路に挿入した場合、容量性素子が有する容量成分により、伝送線路における容量性素子を挿入した位置での特性インピーダンスが低下して、当該位置にてインピーダンス整合されていないことに起因するものである。伝送線路にインピーダンス整合されていない部分が存在する場合、信号の高周波成分が特性インピーダンスの不整合部分で反射を起こすため、リターンロスが生じる。この結果、信号が大きく減衰してしまうこととなる。また、反射によって不要な輻射が伝送線路内に生じ、ノイズの原因となってしまうこともある。

ＨＤＭＩでは、伝送線路の特性インピーダンスの規定値（ＴＤＲ規格）が１００Ω±１５％に規定されている（High-Definition Multimedia Interface Specification Version
1.1）。

したがって、本発明の目的は、信号伝送回路に挿入することによって、容量性素子による特性インピーダンスの低下を抑制することが可能なインダクタ素子を提供することにある。

本発明の一側面によるインダクタ素子は、基板と、第１乃至第４の端子電極と、前記基板上に設けられ、互いに磁気結合する第１及び第２のコイルパターンと、前記基板上に設けられ、互いに磁気結合する第３及び第４のコイルパターンとを備え、前記第１のコイルパターンは、一端が前記第１の端子電極に接続され、他端が前記第３のコイルパターンの一端に接続されており、前記第２のコイルパターンは、一端が前記第２の端子電極に接続され、他端が前記第４のコイルパターンの一端に接続されており、前記第３のコイルパターンは、他端が前記第３の端子電極に接続されており、前記第４のコイルパターンは、他端が前記第４の端子電極に接続されており、一方向からみた前記第１のコイルパターンの前記一端から前記他端に向かう巻回方向と、前記一方向からみた前記第２のコイルパターンの前記一端から前記他端に向かう巻回方向とが互いに同一であり、前記一方向からみた前記第３のコイルパターンの前記一端から前記他端に向かう巻回方向と、前記一方向からみた前記第４のコイルパターンの前記一端から前記他端に向かう巻回方向とが互いに逆であることを特徴とする。

本発明によれば、第１及び第２の端子電極を伝送線路の一対の入力信号線に接続し、第３及び第４の端子電極を伝送線路の一対の出力信号線に接続することにより、ＥＳＤ対策部品として容量性素子を伝送線路に挿入した場合であっても、特性インピーダンスの低下を抑制することが可能となる。

さらに、本発明に係るインダクタ素子では、第３及び第４のコイルパターンの巻回方向が互いに逆であることから、これらが磁気結合していない場合と比べ、より少ない巻数にて十分なインダクタンス値を確保することができる。このため、容量性素子による特性インピーダンスの低下を、より小型なインダクタ素子によって抑制することが可能となる。

しかも、第１乃至第４のコイルパターンとして、互いに別部品ではなく１個の部品を用いることができることから、インダクタンス値を精度良くバランスさせることができ、その結果、差動信号の対称性を維持することが可能となる。

しかも、基板上に４つのコイルパターンが形成された構造を有していることから、コアに巻線を巻回するタイプのインダクタ素子に比べ、全体のサイズを小型化することが可能となる。

この場合、第１及び第２の端子電極と、第３及び第４の端子電極は、互いに対向配置されていることが好ましい。これによれば、信号線の対称性を高めることができることから、プリント基板などに形成される配線パターンの占有面積を低減することが可能となる。

また、第１の端子電極と第２の端子電極が隣接して配置され、第３の端子電極と第４の端子電極が隣接して配置されていることもまた好ましい。この場合も、信号線の対称性を高めることができるとともに、プリント基板などに形成される配線パターンの占有面積をより低減することが可能となる。

また、本発明の他の側面によるフィルタ素子は、基板と、第１及び第２の入力ラインと、第１及び第２の出力ラインと、前記基板上に設けられ、互いに磁気結合する第１及び第２のコイルパターンと、前記基板上に設けられ、互いに磁気結合する第３及び第４のコイルパターンとを備え、前記第１のコイルパターンは、一端が前記第１の入力ラインに接続され、他端が前記第３のコイルパターンの一端に接続されており、前記第２のコイルパターンは、一端が前記第２の入力ラインに接続され、他端が前記第４のコイルパターンの一端に接続されており、前記第３のコイルパターンは、他端が前記第１の出力ラインに接続されており、前記第４のコイルパターンは、他端が前記第２の出力ラインに接続されており、一方向からみた前記第１のコイルパターンの前記一端から前記他端に向かう巻回方向と、前記一方向からみた前記第２のコイルパターンの前記一端から前記他端に向かう巻回方向とが互いに同一であり、前記一方向からみた前記第３のコイルパターンの前記一端から前記他端に向かう巻回方向と、前記一方向からみた前記第４のコイルパターンの前記一端から前記他端に向かう巻回方向とが互いに逆であることを特徴とする。

このような構成においても、ＥＳＤ対策部品として容量性素子を伝送線路に挿入した場合でにおける、特性インピーダンスの低下を抑制することが可能となる。

本発明においては、第１乃至第４のコイルパターンが平面状コイルであることが好ましい。平面状コイルは、スパッタリング法、蒸着法、メッキ法などのいわゆる薄膜プロセスによって形成することができるため、インダクタ素子のサイズを小型化することが可能となる。また、薄膜プロセスを用いれば、高い加工精度でコイルパターンを形成することも可能となる。

この場合、第１及び第２のコイルパターン、並びに、第３及び第４のコイルパターンは、絶縁層を介して異なる層に形成されていても構わないし、同一層において互いに沿って形成されていても構わない。前者によれば、寄生容量を抑制することができることから、良好な特性を得ることが可能となる。一方、後者によれば、素子全体の平面サイズを縮小したり、基板上に形成する層数を少なくすることが可能となる。

また、前者の場合、第１及び第３コイルパターンを同一平面に形成し、第２及び第４のコイルパターンを他の同一平面に形成しても構わないし、第１及び第４のコイルパターンを同一平面に形成し、第２及び第３のコイルパターンを他の同一平面に形成しても構わない。

本発明において、第１及び第２のコイルパターンは、スパイラル状導体によって構成されることが好ましい。これによれば、より大きなインダクタンス値を得ることが可能となる。一方、第３及び第４のコイルパターンについては、スパイラル状導体によって構成され手入れも構わないし、ミアンダ状導体によって構成されていても構わない。

また、本発明によるインダクタ素子は、第１乃至第４のコイルパターンのうち少なくとも２つが複数層に亘って形成されていても構わない。このようなコイルパターンは、スクリーン印刷法などのいわゆる厚膜プロセスによって形成することができるため、製造コストを低減することが可能となる。

また、本発明においては、基板が磁性体であることが好ましい。これによれば、漏れの少ない磁気回路が形成されることから、より良好な特性を得ることが可能となる。この場合、第１乃至第４のコイルパターンからみて、前記基板とは反対側に設けられた他の基板をさらに備え、当該他の基板が磁性体であることが好ましい。これによれば、より漏れの少ない磁気回路が形成されることから、よりいっそう良好な特性を得ることが可能となる。

また、本発明によるインダクタ素子は、第１乃至第４のコイルパターンの中心部分に設けられた磁性体をさらに備えることが好ましい。この場合も、より漏れの少ない磁気回路が形成されることから、よりいっそう良好な特性を得ることが可能となる。

また、本発明によるインダクタ素子は、第３のコイルパターンの前記他端に接続された第１の容量性素子と、第４のコイルパターンの前記他端に接続された第２の容量性素子をさらに備えることが好ましい。このように、ＥＳＤ対策部品である容量性素子をインダクタ素子内に一体化すれば、部品点数をより削減することが可能となる。

また、本発明によるインダクタ素子は、第３のコイルパターンの前記他端に接続された第５のコイルパターンと、第４のコイルパターンの前記他端に接続された第６のコイルパターンをさらに備えることが好ましい。これによれば、容量性素子による特性インピーダンスの低下をより一層抑制することができる。

本発明においては、基板がプリント基板であっても構わない。これによれば、容量性素子による特性インピーダンスの低下を抑制するインダクタ素子を、別部品としてプリント基板上に実装する必要がなくなることから、部品点数を削減することが可能となる。また、本発明においては、基板が半導体基板であっても構わない。この場合、トランジスタなどの電子回路と本発明によるインダクタ素子を同一チップに集積することができることから、部品点数を削減することが可能となる。

本発明によれば、ＥＳＤ対策として容量性素子を用いた場合でも、特性インピーダンスの低下を抑制することが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

［第１の実施形態］

図１は、本発明の好ましい第１の実施形態によるインダクタ素子１００の回路図である。

図１に示すように、本実施形態によるインダクタ素子１００は、対となる第１及び第２の端子電極１０１，１０２と、対となる第３及び第４の端子電極１０３，１０４と、第１の端子電極１０１と第３の端子電極１０３との間に直列に接続された第１及び第３のコイルパターン１４１，１４３と、第２の端子電極１０２と第４の端子電極１０４との間に直列に接続された第２及び第４のコイルパターン１４２，１４４とを備えて構成されている。

第１及び第２のコイルパターン１４１，１４２は、互いに同方向に磁気結合しており、これにより、コモンモードフィルタ１０を構成する。一方、第３及び第４のコイルパターン１４３，１４４は、互いに逆方向に磁気結合しており、これにより、特性インピーダンスの低下抑制部２０を構成している。ここで、「互いに同方向に磁気結合」とは、同相成分に対しては互いに磁束を強め合い、差動成分に対しては互いに磁束を打ち消し合うように磁気結合していることを言う。また、「互いに逆方向に磁気結合」とは、同相成分に対しては互いに磁束を打ち消し合い、差動成分に対しては互いに磁束を強め合うように磁気結合していることを言う。

本実施形態によるインダクタ素子１００を使用する場合、図２に示すように、第１及び第２の端子電極１０１，１０２を伝送線路の一対の入力信号線１１ａ，１２ａに接続し、第３及び第４の端子電極１０３，１０４を伝送線路の一対の出力信号線１１ｂ，１２ｂに接続する。これにより、ＥＳＤ対策部品として出力信号線１１ｂ，１２ｂに容量性素子３１，３２を接続した場合であっても、これに起因する特性インピーダンスの低下を抑制することができる。容量性素子３１，３２としては、バリスタやツェナーダイオードなどを用いることができる。

図２に示すように、本実施形態によるインダクタ素子１００及び容量性素子３１，３２は、信号伝送回路ＳＣ１を構成する。信号伝送回路ＳＣ１は、差動伝送方式を用いたケーブルにて接続される機器の一方に配置することができる。

例えば、図３に示すように、デジタルテレビ１とＤＶＤプレーヤー２とをＨＤＭＩケーブル３にて接続する場合、デジタルテレビ１の入力部に、信号伝送回路ＳＣ１を配置すればよい。ＨＤＭＩケーブル３は、差動伝送方式を用いたケーブルであり、接続端子部５，６（コネクタ）を備えている。ＨＤＭＩケーブル３の接続端子部５は、ＤＶＤプレーヤー２の出力部に接続されており、ＨＤＭＩケーブル３の接続端子部６は、デジタルテレビ１の入力部に接続されている。これにより、ＤＶＤプレーヤー２から出力されたデジタル信号は、ＨＤＭＩケーブル３を通してデジタルテレビ１に高速伝送される。

このように、本実施形態によるインダクタ素子１００は、容量性素子３１，３２の前段にコモンモードフィルタ１０（第１及び第２のコイルパターン１４１，１４２）を挿入すると共に、コモンモードフィルタ１０と容量性素子３１，３２との間に、特性インピーダンスの低下抑制部２０（第３及び第４のコイルパターン１４３，１４４）を挿入していることから、容量性素子３１，３２による特性インピーダンスの低下を抑制することができる。

しかも、第３及び第４のコイルパターン１４３，１４４は互いに逆方向に磁気結合していることから、磁気結合していない場合と比べ、より少ない巻数にて十分なインダクタンス値を確保することができる。このため、第３及び第４のコイルパターン１４１，１４３のサイズを小型化することが可能となる。

次に、本実施形態によるインダクタ素子１００の具体的な構造について説明する。

図４は、本発明の好ましい第４の実施形態によるインダクタ素子１００の構造を示す略分解斜視図であり、図５は、第１の実施形態によるインダクタ素子１００を組み立てた状態を示す略斜視図である。

図４に示すように、本実施形態によるインダクタ素子１００は、基板１１１，１１２と、基板１１１，１１２間に設けられた絶縁層１２１〜１２５と、所定の絶縁層に形成された導体パターンとを備えて構成されている。基板１１１，１１２の材料については特に限定されないが、透磁率の高い材料、例えばフェライトなどを用いることが好ましい。また、絶縁層１２１〜１２５の材料については、特に限定されないが、ポリイミドなどを用いることが好ましい。

絶縁層に形成された導体パターンは、各絶縁層１２１〜１２５の表面に形成された第１〜第４の内部電極１３１〜１３４と、絶縁層１２３の表面に形成された第１及び第３のコイルパターン１４１，１４３と、絶縁層１２２の表面に形成された第２及び第４のコイルパターン１４２，１４４と、絶縁層１２４の表面に形成された引き出し導体１５１，１５２と、絶縁層１２１の表面に形成された引き出し導体１５３，１５４とを含んでいる。本実施形態においては、第１乃至第４のコイルパターン１４１〜１４４がいずれもスパイラル状導体によって構成されている。スパイラル状導体は、他の形状によるコイルパターンに比べて、比較的大きなインダクタンス値を得ることが可能である。

第１のコイルパターン１４１と第２のコイルパターン１４２は、絶縁層１２３を介して向かい合うように配置されており、このため、両者は互いに磁気結合している。同様に、第３のコイルパターン１４３と第４のコイルパターン１４４も、絶縁層１２３を介して向かい合うように配置されており、このため、両者は互いに磁気結合している。後述するように、これらの導体パターンは、絶縁層上に、スパッタリング法、蒸着法、メッキ法などのいわゆる薄膜プロセスによって形成することができる。

これら導体パターンのうち、第１〜第４の内部電極１３１〜１３４は、ぞれぞれ図５に示す第１〜第４の端子電極１０１〜１０４に接続される導体パターンである（図４では、第１〜第４の端子電極１０１〜１０４の図示を省略してある。以下、各分解斜視図において同様）。図５に示すように、第１及び第２の端子電極１０１，１０２と、第３及び第４の端子電極１０３，１０４とは、インダクタ素子１００を横切る直線Ｂに対して略線対称に配置されている。つまり、第１及び第２の端子電極１０１，１０２と、第３及び第４の端子電極１０３，１０４とは、互いに対向配置されている。また、第１の端子電極１０１と第２の端子電極１０２とは互いに隣接して配置されており、第３の端子電極１０３と第４の端子電極１０４とは互いに隣接して配置されている。

図４に戻って、第１のコイルパターン１４１は平面状コイルであり、その一端１４１ａは、引き出し導体１５１を介して第１の内部電極１３１に接続されている。一方、第１のコイルパターン１４１の他端１４１ｂは、第３のコイルパターン１４３の一端１４３ａに接続されている。第３のコイルパターン１４３も平面状コイルであり、その他端１４３ｂは、引き出し導体１５２を介して第３の内部電極１３３に接続されている。上述の通り、第１の内部電極１３１は第１の端子電極１０１に接続されており、第３の内部電極１３３は第３の端子電極１０３に接続されていることから、第１のコイルパターン１４１と第３のコイルパターン１４３は、第１の端子電極１０１と第３の端子電極１０３との間に直列に接続されていることになる。

第２のコイルパターン１４２も平面状コイルであり、その一端１４２ａは、引き出し導体１５３を介して第２の内部電極１３２に接続されている。一方、第２のコイルパターン１４２の他端１４２ｂは、第４のコイルパターン１４４の一端１４４ａに接続されている。第４のコイルパターン１４４も平面状コイルであり、その他端１４４ｂは、引き出し導体１５４を介して第４の内部電極１３４に接続されている。上述の通り、第２の内部電極１３２は第２の端子電極１０２に接続されており、第４の内部電極１３４は第４の端子電極１０４に接続されていることから、第２のコイルパターン１４２と第４のコイルパターン１４４は、第２の端子電極１０２と第４の端子電極１０４との間に直列に接続されていることになる。

本実施形態においては、第１及び第２のコイルパターン１４１，１４２の巻数はいずれも約３回であり、第３及び第４のコイルパターン１４３，１４４の巻数はいずれも約２回である。もちろん、本発明において第１乃至第４のコイルパターン１４１〜１４４の巻数はこれに限定されず、何回であっても構わない。但し、第１及び第２のコイルパターン１４１，１４２の対称性を保つためには、第１のコイルパターン１４１の巻数及び第２のコイルパターン１４２の巻数については同一とする必要がある。同様に、第３及び第４のコイルパターン１４３，１４４の対称性を保つためには、第３のコイルパターン１４３の巻数及び第４のコイルパターン１４４の巻数についても同一とする必要がある。

尚、信号を過度に減衰させないためには、第１及び第２のコイルパターン１４１，１４２よりも、第３及び第４のコイルパターン１４３，１４４の巻数を十分に少なくすることが好ましい。具体的には、第３及び第４のコイルパターン１４３，１４４のインダクタンス値は、１０ｎＨより小さいことが好ましく、１〜２ｎＨであることがより好ましい。これは、第３及び第４のコイルパターン１４３，１４４のインダクタンス値が大きすぎると、これに起因して特性インピーダンスが高くなる箇所が生じてしまい、インピーダンス整合が不十分となるためである。

さらに、図４に示す矢印Ａからみた場合、第１及び第２のコイルパターン１４１，１４２は、一端１４１ａ，１４２ａから他端１４１ｂ，１４２ｂに向かって、いずれも右回り（時計回り）に巻回されている。したがって、第１の端子電極１０１を始点とした第１のコイルパターン１４１の巻回方向と、第２の端子電極１０２を始点とした第２のコイルパターン１４２の巻回方向は、互いに同一方向となる。

尚、第１及び第２のコイルパターン１４１，１４２の巻回方向については、互いに同一である限りその方向については特に限定されず、したがって、両者とも左回り（反時計回り）であっても構わない。

これに対し、図４に示す矢印Ａからみた場合、第３のコイルパターン１４３は、一端１４３ａから他端１４３ｂに向かって右回り（時計回り）に巻回されている一方、第４のコイルパターン１４４は、一端１４４ａから他端１４４ｂに向かって左回り（反時計回り）に巻回されている。したがって、一端１４３ａを始点とした第３のコイルパターン１４３の巻回方向と、一端１４４ａを始点とした第４のコイルパターン１４２の巻回方向は、互いに逆方向となる。

第３及び第４のコイルパターン１４３，１４４の巻回方向については、互いに逆方向である限りその方向については特に限定されず、したがって上記とは逆、すなわち、第３のコイルパターン１４３が左回り（反時計回り）であり、第４のコイルパターン１４４が右回り（時計回り）であっても構わない。また、第１及び第２のコイルパターン１４１，１４２の巻回方向と、第３又は第４のコイルパターン１４３，１４４の巻回方向との関係についても特に限定されるものではない。

また、絶縁層１２１〜１２５には、それぞれ２つの貫通孔１２１ａ〜１２５ａ，１２１ｂ〜１２５ｂが形成されている。このうち、貫通孔１２１ａ〜１２５ａには磁性体１６１が挿入されており、貫通孔１２１ｂ〜１２５ｂには磁性体１６２が挿入されている。図４に示すように、絶縁層１２２，１２３に形成された貫通孔１２２ａ，１２３ａは、コイルパターン１４１，１４２の中心部分に位置しており、このため、コイルパターン１４１，１４２は、磁性体１６１の周囲に巻回された状態となる。同様に、貫通孔１２２ｂ，１２３ｂは、コイルパターン１４３，１４４の中心部分に位置しており、このため、コイルパターン１４３，１４４は、磁性体１６２の周囲に巻回された状態となる。本発明において、このような磁性体１６１，１６２を設けることは必須でないが、これを設けることによって、漏れの少ない磁気回路を形成することができる。

図７は、インダクタ素子１００を用いた場合における、プリント基板上の配線パターンを説明するための図である。

本実施形態によるインダクタ素子１００は、図６を用いて説明したように、第１及び第２の端子電極１０１，１０２が隣接して配置され、且つ、第３及び第４の端子電極１０３，１０４が隣接して配置されていることから、図７に示すように、プリント基板１９０上において一対の信号線１１ａ，１２ａ及び一対の信号線１１ｂ，１２ｂをいずれも平行に敷設することができ、プリント基板１９０上における配線パターンの迂回などが不要となる。このため、プリント基板１９０上における配線パターンの占有面積が必要以上に増大することがなく、しかも、高い対称性を確保することが可能となる。これにより、装置全体の小型化と信号品質の向上を両立させることが可能となる。

次に、インダクタ素子１００の好ましい製造方法について説明する。

図８（ａ）〜（ｃ）は、インダクタ素子１００の好ましい一製造方法を説明するための工程図である。

まず、図８（ａ）に示すように、フェライトなどの磁性材料からなる基板１１１を用意し、その表面にポリイミドなどの樹脂を塗布することによって絶縁層１２１を形成する。図８（ａ）には示されていないが、絶縁層１２１の一部はパターニングされ、これによって、図１に示した貫通孔１２１ａ，１２１ｂが形成される。

次に、スパッタリング法などにより、絶縁層１２１の全表面に下地導体１５９を形成し、さらにその表面にフォトレジスト１９１を形成する。下地導体１５９は、後述するメッキ工程において給電体として機能するとともに、導体パターンと絶縁層との密着性を向上させるための密着層として機能する。このような機能を果たすためには、例えば、クロム（Ｃｒ）と銅（Ｃｕ）の積層膜によって下地導体１５９を構成することが好ましい。

次に、図８（ｂ）に示すように、フォトリソグラフィー法によってフォトレジスト１９１をパターニングし、下地導体１５９の一部を露出させる。その後、下地導体１５９を給電体とした電解メッキを行うことにより、下地導体１５９が露出した部分に引き出し導体１５３，１５４（導電パターン）を形成する。導電パターンの材料としては、メッキにより形成可能な金属であれば特に限定されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、チタン（Ｔｉ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、ニッケルクロム合金（Ｎｉ−Ｃｒ）、はんだ、スズ（Ｓｎ）などを用いることができる。中でも、コストや電気伝導性などを考慮すれば、銅（Ｃｕ）を用いることが非常に好ましい。導電パターンの材料として銅（Ｃｕ）を選択する場合には、メッキ液として硫酸銅浴等を用いればよい。

そして、図８（ｃ）に示すように、フォトレジスト１９１を除去し、酸などのエッチング液を用いて引き出し導体１５２が形成されていない部分の不要な下地導体１５９を除去（ソフトエッチング）すれば、１層目の加工が完了する。

以下、同様の工程を繰り返すことにより、絶縁層１２２〜１２５及び他の導電パターン（コイルパターン１４１〜１４４など）を形成した後、各絶縁層１２１〜１２５に形成された貫通孔１２１ａ〜１２５ａ，１２１ｂ〜１２５ｂに磁性体１６１，１６１を埋め込む。そして、フェライトなどの磁性材料からなる上側の基板１１２を取り付けた後、第１〜第４の端子電極１０１〜１０４を形成すれば、本実施形態によるインダクタ素子１００が完成する。

このように、コイルパターン１４１〜１４４などの導体パターンをメッキ法により形成すれば、スクリーン印刷法などの厚膜プロセスを用いた場合と比べて、インダクタ素子１００全体の厚みを薄くすることが可能となる。

尚、インダクタ素子１００の作製においては、例えばウェハ状である大型の基板１１１，１１２を用い、同一のウェハ上に多数のインダクタ素子１００を同時に形成した後、ダイサーなどを用いて個々のインダクタ素子１００に分離することが好ましい。これによれば、１枚のウェハから多数のインダクタ素子１００を取り出すことができることから、製造コストを大幅に削減することが可能となる。

導体パターンの形成方法としては、上述したメッキ法に限らず、スパッタリング法や蒸着法など、他の薄膜プロセスを用いることも可能である。この場合、図９（ａ）に示すように全面に導体膜１５０を成膜した後、フォトレジスト１９１を形成し、図９（ｂ）に示すように、フォトレジスト１９１を用いて導体膜１５０をパターニングすることによって導体パターン（例えば引き出し導体１５３，１５４）を形成しても構わない。さらには、図１０に示すように、メタルマスク１９２を用いたスパッタリングや蒸着を行うことによって、導体パターン（例えば引き出し導体１５３，１５４）を選択的に成膜しても構わない。

以上説明したように、本実施形態によるインダクタ素子１００は、コモンモードフィルタ１０として機能する第１及び第２のコイルパターン１４１，１４２と、特性インピーダンスの低下抑制部２０として機能する第３及び第４のコイルパターン１４３，１４４が直列に接続された構成を有していることから、ＥＳＤ対策として容量性素子を用いた場合であっても、特性インピーダンスの低下を抑制することができる。しかも、第３及び第４のコイルパターン１４３，１４４は互いに逆方向に磁気結合していることから、磁気結合していない場合と比べ、より少ない巻数にて十分なインダクタンス値を確保することができる。

しかも、これら第１乃至第４のコイルパターン１４１〜１４４が一体化された構成を有していることから、部品点数を削減することが可能となる。また、一体化により、インダクタンス値を精度良くバランスさせることができ、その結果、差動信号の対称性を維持することも可能となる。

また、第１及び第２の端子電極１０１，１０２が隣接して配置され、且つ、第３及び第４の端子電極１０３，１０４が隣接して配置されていることから、プリント基板１９０上における配線パターンの迂回などが不要となる。このため、プリント基板１９０上における配線パターンの占有面積が必要以上に増大することがなく、しかも、高い対称性を確保することが可能となる。これにより、装置全体の小型化と信号品質の向上を両立させることが可能となる。

しかも、本実施形態によるインダクタ素子１００は、コイルパターン１４１〜１４４をフェライトなどの磁性材料からなる基板１１１，１１２によって挟み込んでおり、且つ、コイルパターン１４１〜１４４の中心部分を貫通するように磁性体１６１，１６２が設けられていることから、漏れの少ない磁気回路を形成することが可能となる。これにより、小型化した場合であっても、良好な特性を得ることが可能となる。

さらに、本実施形態では、絶縁層を介して第１及び第２のコイルパターン１４１，１４２を異なる層に形成し、且つ、絶縁層を介して第３及び第４のコイルパターン１４３，１４４を異なる層に形成していることから、磁気結合する２つのコイルパターン間に生じる寄生容量を抑制することができ、その結果、良好な特性を得ることが可能となる。また、コイルパターン１４１〜１４４の巻数を大きくすることが容易である、という利点も有している。

さらに、本実施形態では、第１及び第３のコイルパターン１４１，１４３を同一平面に形成し、第２及び第４のコイルパターン１４２，１４４を他の同一平面に形成していることから、絶縁層の数を削減することが可能となり、その結果、製造コストを削減することが可能となる。

尚、本実施形態では、第３のコイルパターン１４３の内周から外周へ向かう巻回方向と、第４のコイルパターン１４４の内周から外周へ向かう巻回方向とが逆であるが、本発明においてこの点は必須でなく、両者が一致していても構わない。この態様は、後述する第２の実施形態において詳述する。

尚、本実施形態では、第３及び第４のコイルパターン１４３，１４４の他端１４３ｂ，１４４ｂを、第３及び第４の端子電極１０３，１０４にそれぞれ接続しているが、この接続関係が逆であっても構わない。この場合、本実施形態の変形例である図１１に示すように、引き出し導体１５２を第４の内部電極１３４に接続し、引き出し導体１５４を第３の内部電極１３３に接続するよう、導体パターンのパターン形状を変えればよい。この場合も、図７に示したように、プリント基板１９０上において一対の信号線１１ｂ，１２ｂを平行に敷設することができる。

［第２の実施形態］

図１２は、本発明の好ましい第２の実施形態によるインダクタ素子２００の構造を示す略分解斜視図である。第２の実施形態によるインダクタ素子２００を組み立てた状態は、図５に示した通りである。

本実施形態によるインダクタ素子２００は、絶縁層１２１，１２２上に形成された導体パターンの形状が異なる点において、第１の実施形態によるインダクタ素子１００と相違している。その他の点は、第１の実施形態によるインダクタ素子１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

図１２に示すように、本実施形態では、第４のコイルパターン２４４が、第１の実施形態とは異なり、外周から内周に向かって右回り（時計回り）に形成されている。これは、第３のコイルパターン１４３と同じ巻回方式である。つまり、本実施形態では、内周から外周へ向かう巻回方向については、第３のコイルパターン１４３と第４のコイルパターン２４４とで一致している。

また、絶縁層１２１には、引き出し導体１５３のほか、引き出し導体２５１，２５２が形成されている。引き出し導体２５１は、第２のコイルパターン１４２の他端１４２ｂと第４のコイルパターン２４４の一端２４４ａとを接続する導体であり、引き出し導体２５２は、第４の内部電極１３４と第４のコイルパターン２４４の他端２４４ｂとを接続する導体である。本実施形態では、第４のコイルパターン２４４の一端２４４ａは内周に位置し、第４のコイルパターン２４４の他端２４４ｂは外周に位置している。

これにより、第１〜第４の端子電極１０１〜１０４と、第１乃至第４のコイルパターン１４１〜１４３，２４４との接続関係は、第１の実施形態における接続関係と一致する。つまり、図１２に示す矢印Ａからみた場合、第３のコイルパターン１４３は、一端１４３ａから他端１４３ｂに向かって右回り（時計回り）に巻回されている一方、第４のコイルパターン２４４は、一端２４４ａから他端２４４ｂに向かって左回り（反時計回り）に巻回されていることになる。

このため、本実施形態によるインダクタ素子２００は、第１の実施形態によるインダクタ素子１００と全く同じ機能を果たす。このように、本発明においては、各コイルパターンの内周から外周へ向かう巻回方向については、限定されない。尚、第１及び第２の実施形態とも、第１及び第２のコイルパターン１４１，１４２については、内周から外周へ向かう巻回方向が同一であるが、これについても互いに逆としても構わない。

［第３の実施形態］

図１３は、本発明の好ましい第３の実施形態によるインダクタ素子３００の構造を示す略分解斜視図である。第３の実施形態によるインダクタ素子３００を組み立てた状態も、図５に示した通りである。

本実施形態によるインダクタ素子３００は、絶縁層１２１〜１２４上に形成された導体パターンの形状が異なる点において、第１の実施形態によるインダクタ素子１００と相違している。その他の点は、第１の実施形態によるインダクタ素子１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

図１３に示すように、本実施形態では、第３のコイルパターン３４３が絶縁層１２２上に形成されており、第４のコイルパターン３４４が絶縁層１２３上に形成されている。つまり、第１及び第４のコイルパターン１４１，３４４が同一平面に形成され、第２及び第３のコイルパターン１４２，３４３が他の同一平面に形成されている。この場合も、絶縁層の数を削減することが可能となり、その結果、製造コストを削減することが可能となる。

第３のコイルパターン３４３の一端３４３ａは、絶縁層１２３に形成されたスルーホールを介して、第１のコイルパターン１４１の他端１４１ｂに接続されている。第３のコイルパターン３４３の他端３４３ｂは、絶縁層１２１に形成された引き出し導体３５２を介して、第３の内部電極１３３に接続されている。つまり、第３のコイルパターン３４３の接続関係については、第１の実施形態と全く同じである。

また、第４のコイルパターン３４４の一端３４４ａは、絶縁層１２３に形成されたスルーホールを介して、第２のコイルパターン１４２の他端１４２ｂに接続されている。第４のコイルパターン３４４の他端３４４ｂは、絶縁層１２４に形成された引き出し導体３５１を介して、第４の内部電極１３４に接続されている。つまり、第４のコイルパターン３４４の接続関係についても、第１の実施形態と全く同じである。

これにより、第１〜第４の端子電極１０１〜１０４と、第１乃至第４のコイルパターン１４１，１４２，３４３，３４４との接続関係は、第１の実施形態における接続関係と同様となる。つまり、図１３に示す矢印Ａからみた場合、第３のコイルパターン３４３は、一端３４３ａから他端３４３ｂに向かって左回り（反時計回り）に巻回されている一方、第４のコイルパターン３４４は、一端３４４ａから他端３４４ｂに向かって右回り（時計回り）に巻回されていることになり、両者の巻回方向は互いに逆となる。

このため、本実施形態によるインダクタ素子３００も、第１の実施形態によるインダクタ素子１００と全く同じ機能を果たす。このように、第１及び第４のコイルパターン１４１，３４４を同一平面に形成し、第２及び第３のコイルパターン１４２，３４３を他の同一平面に形成した場合においても、絶縁層の数を削減することが可能となり、その結果、製造コストを削減することが可能となる。

また図示しないが、本実施形態のように、第１及び第４のコイルパターン１４１，３４４を同一平面に形成し、第２及び第３のコイルパターン１４２，３４３を他の同一平面に形成するとともに、第２の実施形態のように、第３のコイルパターンと第４のコイルパターンの内周から外周へ向かう巻回方向を一致させることも可能である。

［第４の実施形態］

図１４は、本発明の好ましい第５の実施形態によるインダクタ素子４００の構造を示す略分解斜視図である。

本実施形態によるインダクタ素子４００は、第１乃至第４の内部電極１３１〜１３４の配列が上記実施形態によるインダクタ素子１００，２００，３００とは異なっている。つまり、図１４に示すように、本実施形態では、第１の内部電極１３１と第２の内部電極１３２が対向する位置に配置されており、第３の内部電極１３３と第４の内部電極１３４もが対向する位置に配置されている。これにより、本実施形態によるインダクタ素子４００を組み立てると、図１５に示すように、第１乃至第４の端子電極１０１〜１０４の配置も上記各実施形態とは異なる配置となる。

図１４に示すように、第１のコイルパターン１４１の一端１４１ａは、絶縁層１２４上に形成された引き出し導体１５１を介して、第１の内部電極１３１に接続されており、他端１４１ｂは、第３のコイルパターン１４３の一端１４３ａに接続されている。また、第３のコイルパターン１４３の他端１４３ｂは、絶縁層１２４上に形成された引き出し導体４５１を介して、第３の内部電極１３３に接続されている。

さらに、第２のコイルパターン１４２の一端１４２ａは、絶縁層１２１上に形成された引き出し導体４５２を介して、第２の内部電極１３２に接続されており、他端１４２ｂは、第４のコイルパターン１４４の一端１４４ａに接続されている。また、第４のコイルパターン１４４の他端１４４ｂは、絶縁層１２１上に形成された引き出し導体４５３を介して、第４の内部電極１３４に接続されている。その他、第１の実施形態によるインダクタ素子１００と同一の要素には同一の符号を付し、重複する説明は省略する。

本実施形態においても、図１４に示す矢印Ａからみた場合、第１及び第２のコイルパターン１４１，１４２は、一端１４１ａ，１４２ａから他端１４１ｂ，１４２ｂに向かって右回り（時計回り）に巻回されている。また、第３のコイルパターン１４３は、一端１４３ａから他端１４３ｂに向かって右回り（時計回り）に巻回されている一方、第４のコイルパターン１４４は、一端１４４ａから他端１４４ｂに向かって左回り（反時計回り）に巻回されている。

図１６は、インダクタ素子４００を用いた場合における、プリント基板上の配線パターンを説明するための図である。

図１６に示すように、本実施形態によるインダクタ素子４００を用いた場合においても、プリント基板１９０上で一対の信号線１１ａ，１２ａ及び一対の信号線１１ｂ，１２ｂをいずれも平行に敷設することができ、プリント基板１９０上における配線パターンの迂回などが不要となる。

本実施形態では、図１７に示すように、第１及び第３の端子電極１０１，１０３と、第２及び第４の端子電極１０２，１０４とは、インダクタ素子４００を横切る直線Ｃに対して略線対称に配置されていると考えることができる。つまり、第１及び第３の端子電極１０１，１０３と、第２及び第４の端子電極１０２，１０４とが互いに対向配置されている。このように、本発明は、隣接しない２つの端子電極を一対の入力端子（又は、一対の出力端子）として用いることも可能である。

尚、本実施形態によるインダクタ素子４００では、第１及び第２の実施形態と同様、第１及び第３のコイルパターン１４１，１４３を同一平面に形成し、第２及び第４のコイルパターン１４２，１４４を他の同一平面に形成しているが、第３の実施形態のように、第１及び第４のコイルパターン１４１，１４４を同一平面に形成し、第２及び第３のコイルパターン１４２，１４３を他の同一平面に形成しても構わない。いずれにおいても、絶縁層の数を削減することが可能となる。

また、本実施形態によるインダクタ素子４００では、第１及び第３の実施形態と同様、第３のコイルパターン１４３の内周から外周へ向かう巻回方向と、第４のコイルパターン１４４の内周から外周へ向かう巻回方向とを互いに逆方向としているが、第２の実施形態のように、これらを同一方向としても構わない。

［第５の実施形態］

図１８は、本発明の好ましい第５の実施形態によるインダクタ素子５００の構造を示す略分解斜視図である。第５の実施形態によるインダクタ素子５００を組み立てた状態も、図５に示した通りである。

本実施形態によるインダクタ素子５００では、第１及び第２のコイルパターン５４１，５４２がいずれも絶縁層１２３上において、互いに沿って形成されている。このため、このため、両者は互いに磁気結合している。さらに、第３及び第４のコイルパターン５４３，５４４は、いずれも絶縁層１２２において互いに沿って形成されている。このため、このため、両者も互いに磁気結合している。また、本実施形態では、各絶縁層１２１〜１２５に形成された貫通孔１２１ａ〜１２５ａが一つずつである。その他、第１の実施形態によるインダクタ素子１００と同一の要素には同一の符号を付し、重複する説明は省略する。

図１８に示すように、第１のコイルパターン５４１の一端５４１ａは、第１の内部電極１３１に接続されており、他端５４１ｂは、絶縁層１２３に形成されたスルーホールを介して、第３のコイルパターン５４３の一端５４３ａに接続されている。また、第３のコイルパターン５４３の他端５４３ｂは、第３の内部電極１３３に接続されている。

さらに、第２のコイルパターン５４２の一端５４２ａは、第２の内部電極１３２に接続されており、他端５４２ｂは、絶縁層１２４上に形成された引き出し電極５５１及び絶縁層１２３上に形成された引き出し電極５５２を介して、第４のコイルパターン５４４の一端５４４ａに接続されている。また、第４のコイルパターン５４４の他端５４４ｂは、絶縁層１２１上に形成された引き出し電極５５３を介して、第４の内部電極１３４に接続されている。

本実施形態においても、図１８に示す矢印Ａからみた場合、第１及び第２のコイルパターン５４１，５４２は、一端５４１ａ，５４２ａから他端５４１ｂ，５４２ｂに向かって右回り（時計回り）に巻回されている。また、第３のコイルパターン５４３は、一端５４３ａから他端５４３ｂに向かって左回り（反時計回り）に巻回されている一方、第４のコイルパターン５４４は、一端５４４ａから他端５４４ｂに向かって右回り（時計回り）に巻回されている。

これにより、第１〜第４の端子電極１０１〜１０４と、第１乃至第４のコイルパターン５４１〜５４４との接続関係は、第１の実施形態における接続関係と同様となる。このため、本実施形態によるインダクタ素子５００も、第１の実施形態によるインダクタ素子１００と全く同じ機能を果たす。しかも、本実施形態の構成によれば、第１及び第２のコイルパターン５４１，５４２が同一層上で互いに沿って形成されており、且つ、第３及び第４のコイルパターン５４３，５４４が同一層上で互いに沿って形成されていることから、インダクタ素子５００の平面サイズを縮小することが可能となる。

尚、本実施形態によるインダクタ素子５００は、端子電極の配置を第１〜第３の実施形態と同一としているが、これを第４の実施形態と同一としても構わない。つまり、第１乃至第５４端子電極１０１〜１０４の配置を、図１５に示した配置としても構わない。

また、本実施形態では、第１及び第２のコイルパターン５４１，５４２と、第３及び第４のコイルパターン５４３，５４４とが上下に隣接していることから、これらコイルパターン間において多少の磁気結合が生じる。この磁気結合を弱める必要がある場合には、これらの間隔を広くしたり、これらの間に透磁率の高い材料を介在させればよい。逆に、両者の磁気結合を強める必要がある場合には、これらの間隔を狭くしたり、これらの間に透磁率の低い材料を介在させればよい。つまり、両者の磁気結合については、特性に応じて適宜調整することが可能である。

さらに、本実施形態では、第１及び第２のコイルパターン５４１，５４２と、第３及び第４のコイルパターン５４３，５４４とが上下に隣接しているが、これらを同一平面に形成しても構わない。第１〜第４のコイルパターン５４１〜５４４をすべて同一平面に形成した例を図１９に示す。

図１９に示すように、第１〜第４のコイルパターン５４１〜５４４をすべて同一平面に形成する場合、絶縁層１２１に引き出し導体５５４〜５５７を形成し、各コイルパターン５４１〜５４４の所定の端部と、これに対応する所定の内部電極とを接続すればよい。具体的には、引き出し導体５５４によって、第１のコイルパターン５４１の他端５４１ｂと、第３のコイルパターン５４３の一端５４３ａとを接続し、引き出し導体５５５によって、第２のコイルパターン５４２の他端５４２ｂと、第４のコイルパターン５４４の一端５４４ａとを接続すればよい。さらに、引き出し導体５５６によって、第３のコイルパターン５４３の他端５４３ｂと第３の内部電極１３３とを接続し、引き出し導体５５７によって、第４のコイルパターン５４４の他端５４４ｂと、第４の内部電極１３４とを接続すればよい。

これによれば、絶縁層の数を削減することが可能となり、その結果、低背化を実現することが可能となる。また、製造コストを削減することも可能となる。また、第１及び第２のコイルパターン５４１，５４２と、第３及び第４のコイルパターン５４３，５４４との間の磁気結合がほとんど生じないことから、両者の磁気結合を弱める必要がある場合においても特に好適である。

［第６の実施形態］

図２０は、本発明の好ましい第６の実施形態によるインダクタ素子６００の構造を示す略分解斜視図である。第６の実施形態によるインダクタ素子６００を組み立てた状態も、図５に示した通りである。

本実施形態によるインダクタ素子６００は、基板１１１，１１２に挟まれた絶縁層が６層（６２１〜６２６）である点、並びに、これら絶縁層に形成された導体パターンの形状が異なる点において、第１の実施形態によるインダクタ素子１００と相違する。その他の点は、第１の実施形態によるインダクタ素子１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。絶縁層６２１〜６２６には、それぞれ貫通孔６２１ａ〜６２６ａ及び６２１ｂ〜６２６ｂが形成されている。

図２０に示すように、本実施形態においては、コイルパターンが複数層に亘って形成されている。より具体的に説明すると、第１のコイルパターンは、それぞれ異なる層に形成された導体６４１ａ，６４１ｂ，６４１ｃ，６４１ｄ，６４１ｅによって構成され、第２のコイルパターンは、それぞれ異なる層に形成された導体６４２ａ，６４２ｂ，６４２ｃ，６４２ｄ，６４２ｅによって構成されている。第１のコイルパターンと第２のコイルパターンは、２重らせん構造を有しており、このため、両者は互いに磁気結合している。

また、第３のコイルパターンは、それぞれ異なる層に形成された導体６４３ａ，６４３ｂ，６４３ｃ，６４３ｄによって構成され、第４のコイルパターンは、それぞれ異なる層に形成された導体６４４ａ，６４４ｂ，６４４ｃ，６４４ｄによって構成されている。第３のコイルパターンと第４のコイルパターンも２重らせん構造を有しており、このため、両者は互いに磁気結合している。また、本実施形態においても、信号を過度に減衰させないよう、第１及び第２のコイルパターンに比べ、第３及び第４のコイルパターンの巻数を少なくしている。

導体６４１ａ，６４１ｂ，６４１ｃ，６４１ｄ，６４１ｅによって構成される第１のコイルパターンの一端６４１ｘは、第１の内部電極１３１に接続されており、第１のコイルパターンの他端６４１ｙは、第３のコイルパターンの一端６４３ｘに接続されている。一方、導体６４２ａ，６４２ｂ，６４２ｃ，６４２ｄ，６４２ｅによって構成される第２のコイルパターンの一端６４２ｘは、第２の内部電極１３２に接続されており、第２のコイルパターンの他端６４２ｙは、第４のコイルパターンの一端６４４ｘに接続されている。

また、導体６４３ａ，６４３ｂ，６４３ｃ，６４３ｄによって構成される第３のコイルパターンの他端６４３ｙは、第３の内部電極１３５３に接続されている。一方、導体６４４ａ，６４４ｂ，６４４ｃ，６４４ｄによって構成される第４のコイルパターンの他端６４４ｙは、第４の内部電極１３４に接続されている。

本実施形態においては、図２０に示す矢印Ａからみた場合、第１のコイルパターン（６４１ａ，６４１ｂ，６４１ｃ，６４１ｄ，６４１ｅ）は、一端６４１ｘから他端６４１ｙに向かって左回り（反時計回り）に巻回されているとともに、第２のコイルパターン（６４２ａ，６４２ｂ，６４２ｃ，６４２ｄ，６４２ｅ）も、一端６４２ｘから他端６４２ｙに向かって左回り（反時計回り）に巻回されている。したがって、第１の端子電極１０１を始点とした第１のコイルパターン（６４１ａ，６４１ｂ，６４１ｃ，６４１ｄ，６４１ｅ）の巻回方向と、第２の端子電極１０２を始点とした第２のコイルパターン（６４２ａ，６４２ｂ，６４２ｃ，６４２ｄ，６４２ｅ）の巻回方向が互いに同一方向となっている。

これに対し、図２０に示す矢印Ａからみた場合、第３のコイルパターン（６４３ａ，６４３ｂ，６４３ｃ，６４３ｄ）は、一端６４３ｘから他端６４３ｙに向かって右回り（時計回り）に巻回されている一方、第４のコイルパターン（６４４ａ，６４４ｂ，６４４ｃ，６４４ｄ，６４４ｅ）は、一端６４４ｘから他端６４４ｙに向かって左回り（反時計回り）に巻回されている。したがって、一端６４３ｘを始点とした第３のコイルパターン（６４３ａ，６４３ｂ，６４３ｃ，６４３ｄ）の巻回方向と、一端６４４ｘを始点とした第４のコイルパターン（６４４ａ，６４４ｂ，６４４ｃ，６４４ｄ）の巻回方向が互いに逆方向となっている。

これにより、第１〜第４の端子電極１０１〜１０４と、第１乃至第４のコイルパターン６４１〜６４４との接続関係は、第１の実施形態における接続関係と同様となる。このため、本実施形態によるインダクタ素子６００も、第１の実施形態によるインダクタ素子１００と全く同じ機能を果たす。しかも、本実施形態の構成によれば、各絶縁層上の導体パターンの形状がそれほど複雑ではなく、また、それほど高いパターン精度が要求されないことから、スクリーン印刷法などの厚膜プロセスを用いることが可能となる。その結果、製造コストを削減することが可能となる。

尚、本実施形態によるインダクタ素子６００においても、端子電極とコイルパターンとの接続関係を第１〜第３の実施形態と同一としているが、これら接続関係を第４の実施形態と同一としても構わない。つまり、第１乃至第４の端子電極１０１〜１０４の配置を、図１５に示した配置としても構わない。

［第７の実施形態］

図２１は、本発明の好ましい第７の実施形態によるインダクタ素子７００の構造を示す略分解斜視図である。第７の実施形態によるインダクタ素子７００を組み立てた状態も、図５に示した通りである。

本実施形態によるインダクタ素子７００では、第３及び第４のコイルパターン７４３，７４４がいずれもミアンダ状導体によって構成されている。これに関連して、各絶縁層１２１〜１２５に形成された貫通孔１２１ａ〜１２５ａが一つずつである。その他の点は、第１の実施形態によるインダクタ素子１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

図２１に示すように、第１のコイルパターン７４１の一端７４１ａは、引き出し導体７５１を介して第１の内部電極１３１に接続されており、他端７４１ｂは、第３のコイルパターン７４３の一端７４３ａに接続されている。また、第３のコイルパターン７４３の他端７４３ｂは、引き出し導体７５２を介して第３の内部電極１３３に接続されている。

さらに、第２のコイルパターン７４２の一端７４２ａは、引き出し導体７５３を介して第２の内部電極１３２に接続されており、他端７４２ｂは、第４のコイルパターン７４４の一端７４４ａに接続されている。また、第４のコイルパターン７４４の他端７４４ｂは、引き出し導体７５４を介して第４の内部電極１３４に接続されている。

このように、第１〜第４の端子電極１０１〜１０４と、第１乃至第４のコイルパターン７４１〜７４４との接続関係は、第１の実施形態における接続関係と同様である。また、図２１に示す矢印Ａからみた場合、第１及び第２のコイルパターン７４１，７４２は、一端７４１ａ，７４２ａから他端７４１ｂ，７４２ｂに向かって右回り（時計回り）に巻回されていることから、両者は同方向に磁気結合している。

図２２は、第３及び第４のコイルパターン７４３，７４４の重なり方を説明するための模式図である。

図２２に示すように、ミアンダ状である第３及び第４のコイルパターン７４３，７４４は、互いに半ピッチずれた状態で重ねられている。これにより、第３及び第４のコイルパターン７４３，７４４は、互いに逆方向に磁気結合することになる。つまり、同相成分に対しては互いに磁束を打ち消し合い、差動成分に対しては互いに磁束を強め合うように磁気結合することになる。

このようなミアンダ状導体は、スパイラル状導体と比べ、狭いエリアにおいて比較的小さなインダクタンスを形成する場合に好適である。上述の通り、第３及び第４のコイルパターンは、信号である差動成分に対して互いに磁束を強め合うように磁気結合していることから、インダクタンス値が大きすぎると、信号を過度に減衰させてしまうが、ミアンダ状導体によって第３及び第４のコイルパターン７４３，７４４を構成すれば、適度なインダクタンス値を狭いエリアに形成することが可能となる。

このように、本実施形態によれば、第３及び第４のコイルパターン７４３，７４４をいずれもミアンダ状導体によって構成していることから、インダクタ素子７００の平面サイズを縮小することが可能となる。尚、本実施形態によるインダクタ素子７００も、端子電極の配置を第１〜第３の実施形態と同一としているが、これを第４の実施形態と同一としても構わない。

［第８の実施形態］

図２３は、本発明の好ましい第８の実施形態によるインダクタ素子８００の構造を示す略分解斜視図であり、図２４は、第８の実施形態によるインダクタ素子８００を組み立てた状態を示す略斜視図である。

図２４に示すように、本実施形態によるインダクタ素子８００は、第１乃至第４の端子電極１０１〜１０４の他に、第５の端子電極１０５ａ，１０５ｂを備えている。これら第５の端子電極１０５ａ，１０５ｂは、それぞれ図２３に示す第５の内部電極１３５ａ，１３５ｂに接続される端子である。

図２３に示すように、本実施形態によるインダクタ素子８００は、絶縁層１２１〜１２４上にそれぞれ容量パターン８７１〜８７４が形成されている。その他、第１及び第７の実施形態によるインダクタ素子１００，７００と同一の要素には同一の符号を付し、重複する説明は省略する。

容量パターン８７２，８７３は、いずれも第５の内部電極１３５ａ，１３５ｂに接続されている。これにより、第５の端子電極１０５ａ，１０５ｂが内部で短絡されていることになる。但し、これはあくまで一例であり、容量パターン８７２，８７３が第５の内部電極１３５ａ，１３５ｂの少なくとも一方に接続されていれば足りる。したがって、第５の内部電極１３５ａ，１３５ｂの一方を不使用電極としても構わない。

また、容量パターン８７４は、引き出し導体８５２に接続されている。引き出し導体８５２は、第３のコイルパターン８４３の他端８４３ｂと、第３の内部電極１３３とを接続する導体である。一方、容量パターン８７１は、引き出し導体８５４に接続されている。引き出し導体８５４は、第４のコイルパターン８４４の他端８４４ｂと、第４の内部電極１３４とを接続する導体である。

第５の端子電極１０５ａ，１０５ｂは、使用時においてグランドに接続される。このため、容量パターン８７３，８７４からなる容量性素子は、グランドと第３の端子電極１０３との間に接続されることになり、容量パターン８７１，８７２からなる容量性素子は、グランドと第４の端子電極１０４との間に接続されることになる。容量パターン８７３，８７４からなる容量性素子は、図２に示した容量性素子３１として機能し、容量パターン８７１，８７２からなる容量性素子は、図２に示した容量性素子３２として機能する。

すなわち、本実施形態によるインダクタ素子８００は、図２に示した容量性素子３１，３２を内蔵した複合インダクタ素子として機能する。これにより、図２に示した容量性素子３１，３２を別部品としてプリント基板上に実装する必要がなくなることから、部品点数をよりいっそう削減することが可能となる。

尚、本実施形態では、第３及び第４のコイルパターン７４３，７４４をミアンダ状導体によって構成しているが、これをスパイラル状導体によって構成しても構わない。

［第９の実施形態］

図２５は、本発明の好ましい第９の実施形態によるインダクタ素子９００の構造を示す略分解斜視図である。第９の実施形態によるインダクタ素子９００を組み立てた状態は、図２４に示した通りである。

図２５に示すように、本実施形態によるインダクタ素子９００は、第５のコイルパターン９４５及び第６のコイルパターン９４６が追加されている点において、上述した第８の実施形態によるインダクタ素子８００と相違する。その他の点は、第８の実施形態によるインダクタ素子８００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

第５のコイルパターン９４５は、第３のコイルパターン７４３の他端７４３ｂと、第３の内部電極１３３との間に接続されている。また、第６のコイルパターン９４６は、第４のコイルパターン７４４の他端７４４ｂと、第４の内部電極１３４との間に接続されている。第５及び第６のコイルパターン９４５，９４６のインダクタンス値は、１０ｎＨより小さいことが好ましく、１〜２ｎＨであることがより好ましい。これは、第５及び第６のコイルパターン９４５，９４６のインダクタンス値が大きすぎると、これに起因して特性インピーダンスが高くなる箇所が生じてしまい、インピーダンス整合が不十分となるためである。

図２６は、第９の実施形態によるインダクタ素子９００の回路図である。

図２６に示すように、インダクタ素子９００は、容量性素子３１，３２が一体化されているとともに、容量性素子３１，３２と第３及び第４の端子電極１０３，１０４との間に、第５及び第６のコイルパターン９４５，９４６が直列に挿入された回路構成となる。第５及び第６のコイルパターン９４５，９４６は、容量性素子３１，３２による特性インピーダンスの低下を抑制する役割を果たす。これにより、本実施形態によるインダクタ素子９００は、容量性素子３１，３２による特性インピーダンスの低下をより一層抑制することが可能となる。

尚、本実施形態においても、第３及び第４のコイルパターン７４３，７４４をミアンダ状導体によって構成しているが、これをスパイラル状導体によって構成しても構わない。また、容量パターン８７１〜８７４を省略し、容量性素子３１，３２を別部品としても構わない。

［第１０の実施形態］

図２７は、本発明の好ましい第１０の実施形態によるインダクタ素子１０００の構造を示す略分解斜視図である。本実施形態によるインダクタ素子１０００は、プリント基板上に形成された構造を有している。

本実施形態によるインダクタ素子１０００は、第１〜第４のコイルパターン１０４１〜１０４４の構造については、図４に示した第１の実施形態とほぼ同様であり、第１のコイルパターン１０４１と第２のコイルパターン１０４２、並びに、第３のコイルパターン１０４３と第４のコイルパターン１０４４とが互いに磁気結合しているが、これらがプリント基板を構成する樹脂層１９０−１〜１９０−３に形成され、これにより、素子自体が別部品ではなく、プリント基板上に集積された構造を有している点において相違する。

より具体的には、第１のコイルパターン１０４１は樹脂層１９０−２に形成されており、その一端は第１の入力ライン１００１に接続され、他端は第３のコイルパターン１０４３の一端に接続されている。また、第２のコイルパターン１０４２は樹脂層１９０−１に形成されており、その一端は第２の入力ライン１００２に接続され、他端は第４のコイルパターン１０４４の一端に接続されている。第１及び第２の入力ライン１００１，１００２は、差動信号が供給される一対の配線であり、例えば、図２に示した信号線１１ａ，１２ａがこれに該当する。

また、第３のコイルパターン１０４３は樹脂層１９０−２に形成されており、その一端は第１のコイルパターン１０４１に接続され、他端は第１の出力ライン１００３に接続されている。また、第４のコイルパターン１０４４は樹脂層１９０−１に形成されており、その一端は第２のコイルパターン１０４２に接続され、他端は第２の出力ライン１００４
に接続されている。第１及び第２の出力ライン１００３，１００４も一対の配線であり、例えば、図４に示した信号線１１ｂ，１２ｂがこれに該当する。

本実施形態においても、図２７に示す矢印Ａからみた場合、第１のコイルパターン１０４１は、第１の入力ライン１００１に接続された一端から、第３のコイルパターン１０４３に接続された他端に向かって右回り（時計回り）に巻回されている。同様に、第２のコイルパターン１０４２も、第２の入力ライン１００２に接続された一端から、第４のコイルパターン１０４４に接続された他端に向かって右回り（時計回り）に巻回されている。したがって、第１の入力ライン１００１を始点とした第１のコイルパターン１０４１の巻回方向と、第２の入力ライン１００２を始点とした第２のコイルパターン１０４２の巻回方向は、互いに同一方向となっている。

これに対し、図２７に示す矢印Ａからみた場合、第３のコイルパターン１０４３は、第１のコイルパターン１０４１に接続された一端から、第１の出力ライン１００３に接続された他端に向かって右回り（時計回り）に巻回されている一方、第４のコイルパターン１０４４は、第２のコイルパターン１０４２に接続された一端から、第２の出力ライン１００４に接続された他端に向かって左回り（反時計回り）に巻回されている。したがって、本実施形態においても、第１のコイルパターン１０４１を始点とした第３のコイルパターン１０４３の巻回方向と、第２のコイルパターン１０４２を始点とした第４のコイルパターン１０４４の巻回方向が互いに逆方向となっている。

これにより、本実施形態によるインダクタ素子１０００は、第１の実施形態によるインダクタ素子１００と全く同じ機能を果たす。しかも、本実施形態によれば、素子自体がプリント基板上に形成されていることから、プリント基板に搭載すべき部品点数を削減することが可能となる。

尚、本実施形態によるインダクタ素子１０００では、第１及び第２の実施形態と同様、第１及び第３のコイルパターン１０４１，１０４３を同一平面に形成し、第２及び第４のコイルパターン１０４２，１０４４を他の同一平面に形成しているが、第３の実施形態のように、第１及び第４のコイルパターン１０４１，１０４４を同一平面に形成し、第２及び第３のコイルパターン１０４２，１０４３を他の同一平面に形成しても構わない。

また、本実施形態によるインダクタ素子１０００では、第１及び第３の実施形態と同様、第３のコイルパターン１０４３の内周から外周へ向かう巻回方向と、第４のコイルパターン１０４４の内周から外周へ向かう巻回方向とを互いに逆方向としているが、第２の実施形態のように、これらを同一方向としても構わない。

さらに、本実施形態によるインダクタ素子１０００では、第３及び第４のコイルパターン１０４３，１０４４をスパイラル状導体によって構成しているが、これらをミアンダ状導体によって構成しても構わない。

また、容量性素子３１，３２を別部品ではなく、プリント基板上に形成した容量パターンによって構成しても構わないし、第５及び第６のコイルパターンをプリント基板上に形成しても構わない。

また、本実施形態では、インダクタ素子をプリント基板上に形成しているが、これを半導体チップに集積することにより、半導体チップ内に埋め込んでも構わない。この場合、略断面図である図２８に示すように、半導体基板１１１１上に設けられた層間絶縁膜１１２１，１１２２間に第１及び第３のコイルパターン１１４１，１１４３を形成し、層間絶縁膜１１２２，１１２３間に第２及び第４のコイルパターン１１４２，１１４４を形成すればよい。この場合も、図２８に示す矢印Ａからみた場合、第１のコイルパターン１１４１の一端（入力ライン）から、他端（第３のコイルパターン）に向かう巻回方向と、第２のコイルパターン１１４２の一端（入力ライン）から、他端（第４のコイルパターン）に向かう巻回方向を、互いに同一方向とするとともに、第３のコイルパターン１１４３の一端（第１のコイルパターン）から、他端（出力ライン）に向かう巻回方向と、第４のコイルパターン１１４４の一端（第２のコイルパターン）から、他端（出力ライン）に向かう巻回方向を、互いに逆方向とすればよい。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、第１〜第５及び第７〜第１０の実施形態では、２つの平面にそれぞれ２つのコイルパターンを形成しているが、本発明がこれに限定されるものではなく、その他、種々の態様も採用しても構わない。したがって、磁気結合する一対のコイルパターンを絶縁層を介して異なる層に形成するタイプ（第１〜第４及び第７〜第１０の実施形態参照）と、磁気結合する一対のコイルパターンを同一平面に形成するタイプ（第５の実施形態参照）とが、一つのインダクタ素子に混在していても構わない。同様に、磁気結合する一対のコイルパターンを複数層に亘って形成するタイプ（第６の実施形態参照）と、他の形式によるコイルパターンが、一つのインダクタ素子に混在していても構わない。

また、上記各実施形態にて例示したコイルパターンの巻数や、絶縁層の層数は、あくまで一例であり、本発明が何らこれに限定されるものではない。

また、コイルパターンの形状としては、スパイラル状・ミアンダ状に限らず、他の形状によるコイルパターンであっても構わない。

さらに、上記各実施形態にて例示したコイルパターンのうち、スパイラル状導体によって構成されるコイルパターンは周囲が略四角形であるが、スパイラル状導体の形状についてはこれに限定されず、円形や多角形であっても構わない。

また、本発明によるインダクタ素子は、容量性素子による特性インピーダンスの低下を抑制するための素子として用いるだけでなく、他の用途にも使用することも可能である。

本発明の好ましい第１の実施形態によるインダクタ素子１００の回路図である。 インダクタ素子１００の使用状態を示す回路図である。 インダクタ素子１００を含む信号伝送回路ＳＣ１の使用形態の一例を示す模式図である。 インダクタ素子１００の構造を示す略分解斜視図である。 インダクタ素子１００を組み立てた状態を示す略斜視図である。 第１〜第４の端子電極１０１〜１０４の対称関係を説明するための図である。 インダクタ素子１００を用いた場合における、プリント基板上の配線パターンを説明するための図である。 インダクタ素子１００の好ましい一製造方法を説明するための工程図である。 インダクタ素子１００の好ましい他の製造方法を説明するための工程図である。 インダクタ素子１００の好ましいさらに他の製造方法を説明するための工程図である。 フィルタ素子１００の変形例を示す略分解斜視図である。 本発明の好ましい第２の実施形態によるインダクタ素子２００の構造を示す略分解斜視図である。 本発明の好ましい第３の実施形態によるインダクタ素子３００の構造を示す略分解斜視図である。 本発明の好ましい第４の実施形態によるインダクタ素子４００の構造を示す略分解斜視図である。 インダクタ素子４００を組み立てた状態を示す略斜視図である。 インダクタ素子４００を用いた場合における、プリント基板上の配線パターンを説明するための図である。 第１〜第４の端子電極１０１〜１０４の対称関係を説明するための図である。 本発明の好ましい第５の実施形態によるインダクタ素子５００の構造を示す略分解斜視図である。 フィルタ素子５００の変形例を示す略分解斜視図である。 本発明の好ましい第６の実施形態によるインダクタ素子６００の構造を示す略分解斜視図である。 本発明の好ましい第７の実施形態によるインダクタ素子７００の構造を示す略分解斜視図である。 第３及び第４のコイルパターン７４３，７４４の重なり方を説明するための模式図である。 本発明の好ましい第８の実施形態によるインダクタ素子８００の構造を示す略分解斜視図である。 インダクタ素子８００を組み立てた状態を示す略斜視図である。 本発明の好ましい第９の実施形態によるインダクタ素子９００の構造を示す略分解斜視図である。 インダクタ素子９００の回路図である。 本発明の好ましい第１０の実施形態によるインダクタ素子１０００の構造を示す略分解斜視図である。 半導体基板上に第１乃至第４のスパイラル状導体１０４１〜１０４４を形成した例を示す略断面図である。

符号の説明

１０ コモンモードフィルタ
２０ 低下抑制部
１１ａ，１２ａ 入力信号線
１１ｂ，１２ｂ 出力信号線
３１，３２ 容量性素子
１００，２００，３００，４００，５００，６００，７００，８００，９００，１０００ インダクタ素子
１０１ 第１の端子電極
１０２ 第２の端子電極
１０３ 第３の端子電極
１０４ 第４の端子電極
１０５ａ，１０５ｂ 第５の端子電極
１１１，１１２ 基板
１２１〜１２５，６２１〜６２６ 絶縁層
１２１ａ〜１２５ａ，１２１ｂ〜１２５ｂ，６２１ａ〜６２６ａ，６２１ｂ〜６２６ｂ 貫通孔
１３１ 第１の内部電極
１３２ 第２の内部電極
１３３ 第３の内部電極
１３４ 第４の内部電極
１３５ａ，１３５ｂ 第５の内部電極
１４１，５４１，１０４１，１１４１ 第１のコイルパターン
１４１ａ，５４１ａ，６４１ｘ 第１のコイルパターンの一端
１４１ｂ，５４１ｂ，６４１ｙ 第１のコイルパターンの他端
１４２，５４２，１０４２，１１４２ 第２のコイルパターン
１４２ａ，５４２ａ，６４２ｘ 第２のコイルパターンの一端
１４２ｂ，５４２ｂ，６４２ｙ 第２のコイルパターンの他端
１４３，３４３，５４３，７４３，１０４３，１１４３ 第３のスパイラル状導体
１４３ａ，３４３ａ，５４３ａ，６４３ｘ，７４３ａ 第３のスパイラル状導体の一端
１４３ｂ，３４３ｂ，５４３ｂ，６４３ｙ，７４３ｂ 第３のスパイラル状導体の他端
１４４，２４４，３４４，５４４，７４４，１０４４，１１４４ 第４のスパイラル状導体
１４４ａ，２４４ａ，３４４ａ，５４４ａ，６４４ｘ，７４４ａ 第４のスパイラル状導体の一端
１４４ｂ，２４４ｂ，３４４ｂ，５４４ｂ，６４４ｙ，７４４ｂ 第４のスパイラル状導体の他端
１５０ 導体膜
１５１〜１５４，２５１，２５２，３５１，３５２，４５１〜４５３，５５１〜５５７，７５１〜７５４，８５２，８５４ 引き出し導体
１５９ 下地導体
１６１，１６２ 磁性体
１９０ プリント基板
１９０−１〜１９０−３ 樹脂層
１９１ フォトレジスト
１９２ メタルマスク
６４１ａ〜６４１ｅ，６４２ａ〜６４２ｅ，６４３ａ〜６４３ｄ，６４４ａ〜６４４ｄ 導体
８７１〜８７４ 容量パターン
９４５ 第５のコイルパターン
９４６ 第６のコイルパターン
１００１ 第１の入力ライン
１００２ 第２の入力ライン
１００３ 第１の出力ライン
１００４ 第２の出力ライン
１１１１ 半導体基板
１１２１〜１１２３ 層間絶縁膜
ＳＣ１ 信号伝送回路

Claims (19)

1. 基板と、
   前記基板上に設けられた複数の絶縁層と、
   第１乃至第４の端子電極と、
   第１から第４のコイルパターンとを備え、
   前記第１から第４のコイルパターンはそれぞれ、前記複数の絶縁層のいずれか少なくとも１つの表面に形成されており、
   前記第１のコイルパターンと前記第２のコイルパターンとが互いに磁気結合し、
   前記第３のコイルパターンと前記第４のコイルパターンとが互いに磁気結合し、
   前記第１のコイルパターンは、一端が前記第１の端子電極に接続され、他端が前記第３のコイルパターンの一端に接続されており、
   前記第２のコイルパターンは、一端が前記第２の端子電極に接続され、他端が前記第４のコイルパターンの一端に接続されており、
   前記第３のコイルパターンは、他端が前記第３の端子電極に接続されており、
   前記第４のコイルパターンは、他端が前記第４の端子電極に接続されており、
   一方向からみた前記第１のコイルパターンの前記一端から前記他端に向かう巻回方向と、前記一方向からみた前記第２のコイルパターンの前記一端から前記他端に向かう巻回方向とが互いに同一であり、
   前記一方向からみた前記第３のコイルパターンの前記一端から前記他端に向かう巻回方向と、前記一方向からみた前記第４のコイルパターンの前記一端から前記他端に向かう巻回方向とが互いに逆であり、
   前記第３のコイルパターンの前記他端に接続された第１のＥＳＤ対策用容量性素子と、前記第４のコイルパターンの前記他端に接続された第２のＥＳＤ対策用容量性素子とをさらに備えることを特徴とするインダクタ素子。
2. 前記第１及び第２の端子電極と、前記第３及び第４の端子電極は、互いに対向配置されていることを特徴とする請求項１に記載のインダクタ素子。
3. 前記第１の端子電極と前記第２の端子電極が隣接して配置されており、前記第３の端子電極と前記第４の端子電極が隣接して配置されていることを特徴とする請求項１又は２に記載のインダクタ素子。
4. 複数の絶縁層を含んで構成される基板と、
   第１及び第２の入力ラインと、
   第１及び第２の出力ラインと、
   第１から第４のコイルパターンとを備え、
   前記第１から第４のコイルパターンはそれぞれ、前記複数の絶縁層のいずれか少なくとも１つの表面に形成されており、
   前記第１のコイルパターンと前記第２のコイルパターンとが互いに磁気結合し、
   前記第３のコイルパターンと前記第４のコイルパターンとが互いに磁気結合し、
   前記第１のコイルパターンは、一端が前記第１の入力ラインに接続され、他端が前記第３のコイルパターンの一端に接続されており、
   前記第２のコイルパターンは、一端が前記第２の入力ラインに接続され、他端が前記第４のコイルパターンの一端に接続されており、
   前記第３のコイルパターンは、他端が前記第１の出力ラインに接続されており、
   前記第４のコイルパターンは、他端が前記第２の出力ラインに接続されており、
   一方向からみた前記第１のコイルパターンの前記一端から前記他端に向かう巻回方向と、前記一方向からみた前記第２のコイルパターンの前記一端から前記他端に向かう巻回方向とが互いに同一であり、
   前記一方向からみた前記第３のコイルパターンの前記一端から前記他端に向かう巻回方向と、前記一方向からみた前記第４のコイルパターンの前記一端から前記他端に向かう巻回方向とが互いに逆であり、
   前記第３のコイルパターンの前記他端に接続された第１のＥＳＤ対策用容量性素子と、前記第４のコイルパターンの前記他端に接続された第２のＥＳＤ対策用容量性素子とをさらに備えることを特徴とするインダクタ素子。
5. 前記第１乃至第４のコイルパターンが平面状コイルであることを特徴とする請求項１乃至４のいずれか一項に記載のインダクタ素子。
6. 前記第１及び第２のコイルパターンが、前記複数の絶縁層のうちの一層を介して異なる層に形成されており、前記第３及び第４のコイルパターンが、前記複数の絶縁層のうちの一層を介して異なる層に形成されていることを特徴とする請求項５に記載のインダクタ素子。
7. 前記第１及び第３のコイルパターンが同一平面に形成されており、前記第２及び第４のコイルパターンが他の同一平面に形成されていることを特徴とする請求項６に記載のインダクタ素子。
8. 前記第１及び第４のコイルパターンが同一平面に形成されており、前記第２及び第３のコイルパターンが他の同一平面に形成されていることを特徴とする請求項６に記載のインダクタ素子。
9. 前記第１及び第２のコイルパターンが、同一の前記絶縁層において互いに沿って形成されており、前記第３及び第４のコイルパターンが、同一の前記絶縁層において互いに沿って形成されていることを特徴とする請求項５に記載のインダクタ素子。
10. 前記第１及び第２のコイルパターンがスパイラル状導体によって構成されることを特徴とする請求項５乃至９のいずれか一項に記載のインダクタ素子。
11. 前記第３及び第４のコイルパターンがスパイラル状導体によって構成されることを特徴とする請求項１０に記載のインダクタ素子。
12. 前記第３及び第４のコイルパターンがミアンダ状導体によって構成されることを特徴とする請求項１０に記載のインダクタ素子。
13. 前記第１乃至第４のコイルパターンのうち少なくとも２つが、複数の前記絶縁層に亘って形成されていることを特徴とする請求項１乃至４のいずれか一項に記載のインダクタ素子。
14. 前記基板が磁性体であることを特徴とする請求項１乃至３のいずれか一項に記載のインダクタ素子。
15. 前記第１乃至第４のコイルパターンからみて、前記基板とは反対側に設けられた他の基板をさらに備え、前記他の基板が磁性体であることを特徴とする請求項１，２，３，１４のいずれか一項に記載のインダクタ素子。
16. 前記第１乃至第４のコイルパターンの中心部分に設けられた磁性体をさらに備えることを特徴とする請求項１０乃至１５のいずれか一項に記載のインダクタ素子。
17. 前記第３のコイルパターンの前記他端に接続された第５のコイルパターンと、前記第４のコイルパターンの前記他端に接続された第６のコイルパターンをさらに備えることを特徴とする請求項１乃至１６のいずれか一項に記載のインダクタ素子。
18. 前記基板がプリント基板であることを特徴とする請求項４に記載のインダクタ素子。
19. 前記基板は半導体基板を含み、前記各絶縁層は前記半導体基板上に設けられた層間絶縁膜であることを特徴とする請求項４に記載のインダクタ素子。

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