JP2007097348A

JP2007097348A - 半導体装置

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Publication number: JP2007097348A
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Inventors: Norio Yoshikawa; 典朗吉川
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Abstract

【課題】ハイサイド側のスイッチング素子及びローサイド側のスイッチング素子が同時にオフするデッドタイムを短縮し、ＤＣ−ＤＣコンバータの変換効率を向上させる。
【解決手段】降圧型ＤＣ−ＤＣコンバータ１には、第１のＯＦＦ検出回路２ａ、第２のＯＦＦ検出回路２ｂ、コンデンサＣ１、コンデンサＣ２、ダイオードＤ１、インバータＩＮＶ１乃至４、インバータＩＮＶ６、インバータＩＮＶ７、インダクタＬ１、第１のレベルシフト回路ＬＳ１、第２のレベルシフト回路ＬＳ２、第３のレベルシフト回路ＬＳ３、２入力ＮＡＮＤ回路ＮＡＮＤ１、２入力ＮＡＮＤ回路ＮＡＮＤ２、ハイサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ１、及びローサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ２が設けられている。第１のＯＦＦ検出回路２ａ及び第２のＯＦＦ検出回路２ｂは、ＮｃｈパワーＭＯＳトランジスタのゲートの立ち下り時間を短縮し、デッドタイムを短縮する。
【選択図】図１

Description

本発明は、半導体装置に関する。

ＤＣ−ＤＣコンバータ、インバータ、或いはレギュレータなどには、出力部にハイサイド側スイッチング素子及びローサイド側スイッチング素子が設けられている。そして、この一対のスイッチング素子が同時にオンして貫通電流が発生しないように、両者が同時にオフ状態となるデッドタイムを設定するためにマスク時間設定回路が設けられている（例えば、特許文献１参照。）。

特許文献１などに記載されているＤＣ−ＤＣコンバータでは、素子バラツキを考慮してハイサイド側スイッチング素子及びローサイド側スイッチング素子が同時にオンしないように、マスク時間設定回路の遅延時間を長く設定する必要がある。このため、デッドタイム時間が長くなりＤＣ−ＤＣコンバータの変換効率を改善することができないという問題点がある。
米国特許出願公開第２００４／１０２０７３７２号明細書

本発明は、ハイサイド側のスイッチング素子及びローサイド側のスイッチング素子が同時にオフするデッドタイムを短縮し、変換効率を向上できる半導体装置を提供することにある。

本発明の一態様の半導体装置は、高電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作するハイサイド側スイッチング素子と、低電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作するローサイド側スイッチング素子と、一定な電流を生成する第１の定電流源と、第１電極が前記ローサイド側スイッチング素子の制御電極に接続され、第２電極が前記第１の定電流源に接続され、制御電極に印加される第１の電圧によりＯＮする第１のトランジスタと、前記ローサイド側スイッチング素子の制御電極の信号レベルを検出する第１の信号レベル検出部とを有し、前記ローサイド側スイッチング素子がＯＮからＯＦＦするときに、前記第１の定電流源及び前記第１のトランジスタが前記第１の信号レベル検出部に蓄積された電荷を放電する第１のＯＦＦ検出回路と、一定な電流を生成する第２の定電流源と、第１電極が前記ハイサイド側スイッチング素子の制御電極に接続され、第２電極が前記第２の定電流源に接続され、制御電極に印加される第２の電圧によりＯＮする第２のトランジスタと、前記ハイサイド側スイッチング素子の制御電極の信号レベルを検出する第２の信号レベル検出部とを有し、前記ハイサイド側スイッチング素子がＯＮからＯＦＦするときに、前記第２の定電流源及び前記第２のトランジスタが前記第２の信号レベル検出部に蓄積された電荷を放電する第２のＯＦＦ検出回路とを具備することを特徴とする。

本発明の他態様の半導体装置は、入力用電源側に設けられ、ゲートに入力される信号によりオン・オフ動作するハイサイド側パワーＭＯＳトランジスタと、低電位側電源側に設けられ、ゲートに入力される信号によりオン・オフ動作するローサイド側パワーＭＯＳトランジスタと、ドレインが前記ローサイド側パワーＭＯＳトランジスタのゲートに接続され、ゲートに印加される第１の電圧によりＯＮする第１のＮｃｈＭＯＳトランジスタと、前記第１のＮｃｈＭＯＳトランジスタのソースと前記低電位側電源側の間に設けられ、一定な電流を生成する第１の定電流源と、前記ローサイド側パワーＭＯＳトランジスタのゲートの信号レベルを検出する第１の信号レベル検出部とを有し、前記ローサイド側パワーＭＯＳトランジスタがＯＮからＯＦＦするときに、前記第１のＮｃｈＭＯＳトランジスタ及び前記第１の定電流源が前記第１の信号レベル検出部に蓄積された電荷を放電する第１のＯＦＦ検出回路と、ドレインが前記ハイサイド側パワーＭＯＳトランジスタのゲートに接続され、ゲートに印加される第２の電圧によりＯＮする第２のＮｃｈＭＯＳトランジスタと、一端が前記第２のＮｃｈＭＯＳトランジスタのソースに接続され、一定な電流を生成する第２の定電流源と、前記ハイサイド側パワーＭＯＳトランジスタのゲートの信号レベルを検出する第２の信号レベル検出部とを有し、前記ハイサイド側パワーＭＯＳトランジスタがＯＮからＯＦＦするときに、前記第２のＮｃｈＭＯＳトランジスタ及び前記第２の定電流源が前記第２の信号レベル検出部に蓄積された電荷を放電する第２のＯＦＦ検出回路とを具備することを特徴とする。

本発明によれば、ハイサイド側のスイッチング素子及びローサイド側のスイッチング素子が同時にオフするデッドタイムを短縮し、変換効率を向上できる半導体装置を提供することができる。

以下本発明の実施例について図面を参照しながら説明する。

まず、本発明の実施例１に係る半導体装置について、図面を参照して説明する。図１は半導体装置としての降圧型ＤＣ−ＤＣコンバータを示す回路図、図２は第１のＯＦＦ検出回路を示す回路図、図３は第２のＯＦＦ検出回路を示す回路図である。本実施例では、出力部のハイサイド側スイッチング素子及びローサイド側スイッチング素子に、低オン抵抗で、且つドライブ能力の高いＮｃｈパワーＭＯＳ（Metal Oxide Semiconductor）トランジスタを用いている。

図１に示すように、降圧型ＤＣ−ＤＣコンバータ１には、第１のＯＦＦ検出回路２ａ、第２のＯＦＦ検出回路２ｂ、コンデンサＣ１、コンデンサＣ２、ダイオードＤ１、インバータＩＮＶ１乃至４、インバータＩＮＶ６、インバータＩＮＶ７、インダクタＬ１、第１のレベルシフト回路ＬＳ１、第２のレベルシフト回路ＬＳ２、第３のレベルシフト回路ＬＳ３、２入力ＮＡＮＤ回路ＮＡＮＤ１、２入力ＮＡＮＤ回路ＮＡＮＤ２、ＮｃｈパワーＭＯＳトランジスタＮＴ１、及びＮｃｈパワーＭＯＳトランジスタＮＴ２が設けられている。

降圧ＤＣ−ＤＣコンバータは、制御回路用電源Ｖｄｄよりも高電圧な、例えば、１９Ｖの入力用電源（入力電圧）Ｖｉｎを入力し、ＯＮ／ＯＦＦ制御信号にもとづいてハイサイド側スイッチング素子であるＮｃｈパワーＭＯＳトランジスタＮＴ１及びローサイド側スイッチング素子であるＮｃｈパワーＭＯＳトランジスタＮＴ２が動作し、制御回路用電源Ｖｄｄよりも低電圧な、例えば、１．５Ｖで高出力電流を出力する。なお、ＭＯＳトランジスタは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とも呼称される。

降圧型ＤＣ−ＤＣコンバータなどの変換効率を向上させる場合、ハイサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ１及びローサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ２のＯＮ時の定常損出（パワーＭＯＳトランジスタのＯＮ抵抗×出力電流で概略表せる）を低減する必要がある。特に、パワーＭＯＳトランジスタのＯＮ抵抗を小さくするのが有効となる。

インバータＩＮＶ１は、ハイサイド側スイッチング素子であるＮｃｈパワーＭＯＳトランジスタＮＴ１及びローサイド側スイッチング素子であるＮｃｈパワーＭＯＳトランジスタＮＴ２の“ＯＮ”、“ＯＦＦ”動作を制御するための信号であるＯＮ／ＯＦＦ制御信号を入力し、その信号レベルを反転する。

２入力ＮＡＮＤ回路ＮＡＮＤ１は、インバータＩＮＶ１及びインバータＩＮＶ６とインバータＩＮＶ２の間に設けられ、インバータＩＮＶ１から出力されるノードＮ１の信号及びインバータＩＮＶ６から出力されるノードＮ１５の信号を入力し、論理演算した信号を出力する。

インバータＩＮＶ２は、２入力ＮＡＮＤ回路ＮＡＮＤ１とＮｃｈパワーＭＯＳトランジスタＮＴ２のゲート及び第１のＯＦＦ検出回路２ａの間に設けられ、２入力ＮＡＮＤ回路ＮＡＮＤ１から出力されるノードＮ２の信号を入力し、その信号レベルを反転する。

第１のレベルシフト回路ＬＳ１は、インバータＩＮＶ１とインバータＩＮＶ３の間に設けられ、インバータＩＮＶ１から出力される、低電位側電源Ｖｓｓを基準としたノードＮ１の信号レベルを、ＮｃｈパワーＭＯＳトランジスタＮＴ１とＮｃｈパワーＭＯＳトランジスタＮＴ２の間のノードＬｘを基準とした信号レベルに昇圧させる。

インバータＩＮＶ３は、第１のレベルシフト回路ＬＳ１と２入力ＮＡＮＤ回路ＮＡＮＤ２の間に設けられ、第１のレベルシフト回路ＬＳ１から出力されるノードＮ４の信号を入力し、その信号レベルを反転する。

２入力ＮＡＮＤ回路ＮＡＮＤ２は、インバータＩＮＶ３及び第２のレベルシフト回路ＬＳ２とインバータＩＮＶ４の間に設けられ、インバータＩＮＶ３から出力されるノードＮ５の信号及び第２のレベルシフト回路ＬＳ２から出力されるノードＮ１２の信号を入力し、論理演算した信号を出力する。

インバータＩＮＶ４は、２入力ＮＡＮＤ回路ＮＡＮＤ２とＮｃｈパワーＭＯＳトランジスタＮＴ１のゲート及び第２のＯＦＦ検出回路２ｂの間に設けられ、２入力ＮＡＮＤ回路ＮＡＮＤ２から出力されるノードＮ６の信号を入力し、その信号レベルを反転する。

第１のＯＦＦ検出回路２ａは、制御回路用電源Ｖｄｄと低電位側電源Ｖｓｓの間に配置され、インバータ２及びＮｃｈパワーＭＯＳトランジスタＮＴ２のゲートとインバータ７の間に設けられ、ＮｃｈパワーＭＯＳトランジスタＮＴ２のゲートの信号レベルを検出する。

インバータ７は、第１のＯＦＦ検出回路２ａと第２のレベルシフト回路ＬＳ２の間に設けられ、第１のＯＦＦ検出回路２ａから出力されるノードＮ１１を入力し、その信号レベルを反転する。

第２のレベルシフト回路ＬＳ２は、インバータ７と２入力ＮＡＮＤ回路ＮＡＮＤ２の間に設けられ、インバータ７から出力される、低電位側電源Ｖｓｓを基準としたノードＮ１６の信号レベルを、ＮｃｈパワーＭＯＳトランジスタＮＴ１とＮｃｈパワーＭＯＳトランジスタＮＴ２の間のノードＬｘを基準とした信号レベルに昇圧させる。

第２のＯＦＦ検出回路２ｂは、ＢＳＴ端子３とノードＬｘの間に配置され、インバータ４及びＮｃｈパワーＭＯＳトランジスタＮＴ１のゲートと第３のレベルシフト回路ＬＳ３の間に設けられ、ＮｃｈパワーＭＯＳトランジスタＮＴ１のゲートの信号レベルを検出する。

第３のレベルシフト回路ＬＳ３は、第２のＯＦＦ検出回路２ｂとインバータ６の間に設けられ、第２のＯＦＦ検出回路２ｂから出力される、ＮｃｈパワーＭＯＳトランジスタＮＴ１とＮｃｈパワーＭＯＳトランジスタＮＴ２の間のノードＬｘを基準としたノードＮ１３の信号を入力し、低電位側電源Ｖｓｓを基準とした信号レベルに降圧する。

インバータＩＮＶ６は、第３のレベルシフト回路ＬＳ３と２入力ＮＡＮＤ回路ＮＡＮＤ１の間に設けられ、第３のレベルシフト回路ＬＳ３から出力されるノードＮ１４の信号を入力し、反転した信号であるノードＮ１５の信号を２入力ＮＡＮＤ回路ＮＡＮＤ１に出力する。

ＮｃｈパワーＭＯＳトランジスタＮＴ１は、第１電極としてのドレインが高電位側電源としての入力用電源（入力電圧）Ｖｉｎに接続され、第２電極としてのソースがノードＬｘに接続され、制御電極としてのゲートにインバータＩＮＶ４から出力されるノードＮ７の信号を入力し、その信号にもとづいて“ＯＮ”、“ＯＦＦ”動作する。

ＮｃｈパワーＭＯＳトランジスタＮＴ２は、第１電極としてのドレインがノードＬｘに接続され、第２電極としてのソースが低電位側電源Ｖｓｓに接続され、制御電極としてのゲートにインバータＩＮＶ２から出力されるノードＮ３の信号を入力し、その信号にもとづいて“ＯＮ”、“ＯＦＦ”動作する。

ダイオードＤ１は、カソードがＢＳＴ端子３に接続され、アノードが制御回路用電源Ｖｄｄに接続され、制御回路用電源Ｖｄｄが供給されるとＢＳＴ端子３を制御回路用電源Ｖｄｄ電圧レベルに昇圧し、ＮｃｈパワーＭＯＳトランジスタＮＴ１が“ＯＮ”してＢＳＴ端子３がＶｉｎ＋Ｖｄｄレベルに昇圧したときに、ＢＳＴ端子３が降圧しないように保護ダイオードとして機能する。

コンデンサＣ１は、一端がＢＳＴ端子３に接続され、他端がノードＬｘ側に接続されている。インダクタＬ１は、一端がコンデンサＣ１の他端及びノードＬｘ側に接続され、他端がコンデンサＣ２の一端に接続されている。コンデンサＣ２は、他端が低電位側電源Ｖｓｓに接続されている。ここで、インダクタＬ１、コンデンサＣ１、及びコンデンサＣ２により、ノードＬｘの電圧よりも低電圧な出力電圧Ｖｏｕｔで、且つ大容量電流を図示しない負荷に供給することができる。

図２に示すように、第１のＯＦＦ検出回路２ａには、定電流源４、ＮｃｈＭＯＳトランジスタＮＴ１４、及び信号レベル検出部１１ａが設けられている。信号レベル検出部１１ａは、ＮｃｈＭＯＳトランジスタＮＴ１１乃至１３、ＰｃｈＭＯＳトランジスタＰＴ１１、及びインバータＩＮＶ５から構成され、ローサイド側ＮｃｈパワーＭＯＳトランジスタＮＴ２のゲートの信号レベルを検出する。

ＮｃｈＭＯＳトランジスタＮＴ１４は、第１電極としてのドレインがＮｃｈパワーＭＯＳトランジスタＮＴ２のゲートに接続され、第２電極としてのソースがノードＮ２１に接続され、制御電極としてのゲートが制御回路用電源Ｖｄｄに接続され、ＮｃｈパワーＭＯＳトランジスタＮＴ２のゲートが“Ｈｉｇｈ”レベルのときにノードＮ２１が“Ｈｉｇｈ”レベルになり、ＮｃｈパワーＭＯＳトランジスタＮＴ２のゲートが“Ｌｏｗ”レベルのときにノードＮ２１が“Ｌｏｗ”レベルとなる。ここで、ＮｃｈＭＯＳトランジスタＮＴ１４には、ＮｃｈパワーＭＯＳトランジスタＮＴ２のゲートに印加される電圧が高い場合でも、“ＯＮ”、“ＯＦＦ”動作できるように、制御回路を構成するＭＯＳトランジスタよりもドレインーソース間耐圧（Ｖｄｓ）が大きなトランジスタを用いている。

定電流源４は、ノード２１と低電位側電源Ｖｓｓの間に設けられ、一定な電流を低電位側電源Ｖｓｓ側に流す。このため、ＮｃｈパワーＭＯＳトランジスタＮＴ２のゲートが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化するとき、ノードＮ２１の信号レベルを迅速に“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルにする役目をする。また、ＮｃｈパワーＭＯＳトランジスタＮＴ２のゲートが“Ｈｉｇｈ”レベルのとき、ＮｃｈＭＯＳトランジスタＮＴ１４のドレイン電流（Ｉｄ）は定電流源４で決定される。

ＰｃｈＭＯＳトランジスタＰＴ１１は、ソースが制御回路用電源Ｖｄｄに接続され、ドレインがＮｃｈＭＯＳトランジスタＮＴ１１のドレインに接続され、ゲートがノードＮ２１に接続されている。ＮｃｈＭＯＳトランジスタＮＴ１１は、ソースが低電位側電源Ｖｓｓに接続され、ゲートがノードＮ２１に接続されている。ここで、ＰｃｈＭＯＳトランジスタＰＴ１１及びＮｃｈＭＯＳトランジスタＮＴ１１はインバータを構成し、ノードＮ２１の信号を入力し、反転した信号をノードＮ２２に出力する。

インバータＩＮＶ５は、ノードＮ２２の信号を入力し、その信号を反転してノードＮ２３に出力する。ＮｃｈＭＯＳトランジスタＮＴ１２は、ドレインがノードＮ２２に接続され、ソースがＮｃｈＭＯＳトランジスタＮＴ１３のドレインに接続され、ゲートがノードＮ２１側に接続されている。ＮｃｈＭＯＳトランジスタＮＴ１３は、ソースが低電位側電源Ｖｓｓに接続され、ゲートがノードＮ２３に接続されている。インバータＩＮＶ５から出力されるノードＮ２３の信号は、インバータＩＮＶ７に入力される。

ここで、ＮｃｈパワーＭＯＳトランジスタＮＴ２のゲートが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化するとき、信号レベル検出部１１ａに蓄積されている電荷は、定電流源４及びＯＮ時にダイオードとして機能するＮｃｈＭＯＳトランジスタＮＴ１４を介して速やかに放電される。

図３に示すように、第２のＯＦＦ検出回路２ｂには、定電流源４、ＮｃｈＭＯＳトランジスタＮＴ１４、及び信号レベル検出部１１ｂが設けられている。信号レベル検出部１１ｂは、ＮｃｈＭＯＳトランジスタＮＴ１１乃至１３、ＰｃｈＭＯＳトランジスタＰＴ１１、及びインバータＩＮＶ５から構成され、ハイサイド側ＮｃｈパワーＭＯＳトランジスタＮＴ１のゲートの信号レベルを検出する。

ＮｃｈＭＯＳトランジスタＮＴ１４は、第１電極としてのドレインがＮｃｈパワーＭＯＳトランジスタＮＴ１のゲートに接続され、第２電極としてのソースがノードＮ２１に接続され、制御電極としてのゲートがＢＳＴ端子３に接続され、ＮｃｈパワーＭＯＳトランジスタＮＴ１のゲートが“Ｈｉｇｈ”レベルのときにノードＮ２１が“Ｈｉｇｈ”レベルになり、ＮｃｈパワーＭＯＳトランジスタＮＴ１のゲートが“Ｌｏｗ”レベルのときにノードＮ２１が“Ｌｏｗ”レベルとなる。ここで、ＮｃｈＭＯＳトランジスタＮＴ１４には、ＮｃｈパワーＭＯＳトランジスタＮＴ１のゲートに印加される電圧が高い場合でも、“ＯＮ”、“ＯＦＦ”動作できるように、制御回路を構成するＭＯＳトランジスタよりもドレインーソース間耐圧（Ｖｄｓ）が大きなトランジスタを用いている。

定電流源４は、ノード２１とノードＬｘの間に設けられ、一定な電流をノードＬｘ側に流す。このため、ＮｃｈパワーＭＯＳトランジスタＮＴ１のゲートが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化するとき、ノードＮ２１の信号レベルを迅速に“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルにする役目をする。また、ＮｃｈパワーＭＯＳトランジスタＮＴ１のゲートが“Ｈｉｇｈ”レベルのとき、ＮｃｈＭＯＳトランジスタＮＴ１４のドレイン電流（Ｉｄ）は定電流源４で決定される。

ＰｃｈＭＯＳトランジスタＰＴ１１は、ソースがＢＳＴ端子３に接続され、ドレインがＮｃｈＭＯＳトランジスタＮＴ１１のドレインに接続され、ゲートがノードＮ２１に接続されている。ＮｃｈＭＯＳトランジスタＮＴ１１は、ソースがノードＬｘに接続され、ゲートがノードＮ２１に接続されている。ここで、ＰｃｈＭＯＳトランジスタＰＴ１１及びＮｃｈＭＯＳトランジスタＮＴ１１はインバータを構成し、ノードＮ２１の信号を入力し、反転した信号をノードＮ２２に出力する。

インバータＩＮＶ５は、ノードＮ２２の信号を入力し、その信号を反転してノードＮ２３に出力する。ＮｃｈＭＯＳトランジスタＮＴ１２は、ドレインがノードＮ２２に接続され、ソースがＮｃｈＭＯＳトランジスタＮＴ１３のドレインに接続され、ゲートがノードＮ２１側に接続されている。ＮｃｈＭＯＳトランジスタＮＴ１３は、ソースがノードＬｘに接続され、ゲートがノードＮ２３に接続されている。インバータＩＮＶ５から出力されるノードＮ２３の信号は、第３のレベルシフト回路ＬＳ３に入力される。

ここで、ＮｃｈパワーＭＯＳトランジスタＮＴ１のゲートが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化するとき、信号レベル検出部１１ｂに蓄積されている電荷は、定電流源４及びＯＮ時にダイオードとして機能するＮｃｈＭＯＳトランジスタＮＴ１４を介して速やかに放電される。なお、第２のＯＦＦ検出回路２ｂのインバータＩＮＶ５から出力される信号は、第１のＯＦＦ検出回路２ａのインバータＩＮＶ５から出力される信号よりも信号レベルが大きい。

次に、降圧型ＤＣ−ＤＣコンバータの動作について図４を参照して説明する。図４は降圧型ＤＣ−ＤＣコンバータの動作を示すタイミングチャートである。ここでは、低電位側電源Ｖｓｓ電位を接地レベルの０Ｖに設定し、ＯＮ／ＯＦＦ制御信号の“Ｌｏｗ”レベルを接地レベルの０Ｖ、“Ｈｉｇｈ”レベルを制御回路用電源Ｖｄｄ電圧に設定している。

図４に示すように、降圧型ＤＣ−ＤＣコンバータ１では、入力用電源（入力電圧）及び制御回路用電源Ｖｄｄが供給されると、ＢＳＴ端子３は制御回路用電源Ｖｄｄ電圧レベル（“Ｖｄｄ”レベル）となる。

ＯＮ／ＯＦＦ制御信号の信号が“Ｌｏｗ”レベルのとき、ノードＮ１が“Ｈｉｇｈ”レベル、ノードＮ５が“Ｌｏｗ”レベル、ノードＮ５が“Ｌｏｗ”レベルであるから２入力ＮＡＮＤ回路ＮＡＮＤ２の出力のノードＮ６が“Ｈｉｇｈ”レベル、ノードＮ７が“Ｌｏｗ”レベル（Ｖｓｓで０Ｖレベル）となるので、ハイサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ１がＯＦＦ”する。

ＮｃｈパワーＭＯＳトランジスタＮＴ１が“ＯＦＦ”であるから、ノードＮ１３が“Ｌｏｗ”レベル、ノードＮ１４が“Ｌｏｗ”レベル、ノードＮ１５が“Ｈｉｇｈ”レベルとなり、ノードＮ１が“Ｈｉｇｈ”レベルで、且つノードＮ１５が“Ｈｉｇｈ”レベルであるから２入力ＮＡＮＤ回路ＮＡＮＤ１の出力のノードＮ２が“Ｌｏｗ”レベル、ノードＮ３が“Ｈｉｇｈ”レベル（“Ｖｄｄ”レベル）となるので、ローサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ２が“ＯＮ”する。

ＮｃｈパワーＭＯＳトランジスタＮＴ２が“ＯＮ”であるから、ノードＮ１１が“Ｈｉｇｈ”レベル、ノードＮ１６が“Ｌｏｗ”レベル、ノードＮ１２が“Ｌｏｗ”レベルとなる。このため、２入力ＮＡＮＤ回路ＮＡＮＤ２から出力されるノードＮ６の信号は“Ｈｉｇｈ”レベルを維持する。

次に、ＯＮ／ＯＦＦ制御信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化すると、ノードＮ１が“Ｌｏｗ”レベルであるから２入力ＮＡＮＤ回路ＮＡＮＤ１の出力のノードＮ２が“Ｈｉｇｈ”レベル、ノードＮ３が“Ｌｏｗ”レベル（Ｖｓｓ０Ｖレベル）となるので、ローサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ２が“ＯＦＦ”する。

このとき、第１のＯＦＦ検出回路２ａの信号レベル検出部１１ａに蓄積されている電荷は、定電流源４及びＯＮ時にダイオードとして機能するＮｃｈＭＯＳトランジスタＮＴ１４を介して速やかに放電されるのでローサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ２が急峻に立ち下り、ＮｃｈパワーＭＯＳトランジスタＮＴ２のゲートの立ち下り時間ｔｏｆｆ（ＮＴ２）を短くすることができる。また、第１のＯＦＦ検出回路２ａによるＮｃｈパワーＭＯＳトランジスタＮＴ２のＯＮからＯＦＦの変化を検出する時間も早くすることができる。

そして、ＮｃｈパワーＭＯＳトランジスタＮＴ２のゲートに印加される電圧が高くなっても、“ＯＮ”、“ＯＦＦ”動作できるドレインーソース間耐圧（Ｖｄｓ）が大きなトランジスタであるＮｃｈＭＯＳトランジスタＮＴ１４を第１のＯＦＦ検出回路２ａに設けているので、ＮｃｈパワーＭＯＳトランジスタＮＴ２のゲートに印加される電圧を大きくでき、ＮｃｈパワーＭＯＳトランジスタＮＴ２のＯＮ抵抗を小さくできる。

ここでは、ＮｃｈパワーＭＯＳトランジスタＮＴ２のゲートの“Ｈｉｇｈ”レベルを“Ｖｄｄ”レベルにしているが、例えば、インバータＩＮＶ２とＮｃｈパワーＭＯＳトランジスタＮＴ２のゲートの間にレベルシフト回路を設け、ＮｃｈパワーＭＯＳトランジスタＮＴ２のゲートの“Ｈｉｇｈ”レベルを“Ｖｄｄ”レベルよりも高く設定することにより、更にＯＮ抵抗を小さくすることができる。

ＮｃｈパワーＭＯＳトランジスタＮＴ２が“ＯＦＦ”になり、ノードＮ１１が“Ｌｏｗ”レベル、ノードＮ１６が“Ｈｉｇｈ”レベル、ノードＮ１２が“Ｈｉｇｈ”レベルとなり、ノードＮ１２が“Ｈｉｇｈ”レベルで、且つノードＮ５が“Ｈｉｇｈ”レベルであるから２入力ＮＡＮＤ回路ＮＡＮＤ２の出力のノードＮ６が“Ｌｏｗ”レベル、ノードＮ７が“Ｈｉｇｈ”レベル（“Ｖｉｎ＋Ｖｄｄ”レベル）となるので、ハイサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ１が“ＯＮ”する。

このとき、既にローサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ２がＯＦＦしているので、ハイサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ１のゲートの立ち上り時間ｔｏｎ（ＮＴ１）とローサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ２のゲートの立ち下り時間ｔｏｆｆ（ＮＴ２）の間のデッドタイムＴｄ１を短くすることができる。

ＮｃｈパワーＭＯＳトランジスタＮＴ１が“ＯＮ”すると、ノードＬｘが“Ｈｉｇｈ”レベル（“Ｖｉｎ”レベル）になり、ＢＳＴ端子３の電圧が“Ｖｉｎ＋Ｖｄｄ”に昇圧される。

続いて、ＯＮ／ＯＦＦ制御信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化すると、ノードＮ１が“Ｈｉｇｈ”レベル、ノードＮ５が“Ｌｏｗ”レベル、ノードＮ５が“Ｌｏｗ”レベルであるから２入力ＮＡＮＤ回路ＮＡＮＤ２の出力のノードＮ６が“Ｈｉｇｈ”レベル、ノードＮ７が“Ｌｏｗ”レベル（Ｖｓｓで０Ｖレベル）となるので、ハイサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ１が“ＯＦＦ”する。

このとき、第２のＯＦＦ検出回路２ｂの信号レベル検出部１１ｂに蓄積されている電荷は、定電流源４及びＯＮ時にダイオードとして機能するＮｃｈＭＯＳトランジスタＮＴ１４を介して速やかに放電されるのでハイサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ１が急峻に立ち下り、ＮｃｈパワーＭＯＳトランジスタＮＴ１のゲートの立ち下り時間ｔｏｆｆ（ＮＴ１）を短くすることができる。また、第２のＯＦＦ検出回路２ｂによるＮｃｈパワーＭＯＳトランジスタＮＴ１のＯＮからＯＦＦの変化を検出する時間も早くすることができる。

そして、ＮｃｈパワーＭＯＳトランジスタＮＴ１のゲートに印加される電圧が高くなっても、“ＯＮ”、“ＯＦＦ”動作できるドレインーソース間耐圧（Ｖｄｓ）が大きなトランジスタであるＮｃｈＭＯＳトランジスタＮＴ１４を第２のＯＦＦ検出回路２ｂに設けているので、ＮｃｈパワーＭＯＳトランジスタＮＴ１のゲートに印加される電圧を大きくできＮｃｈパワーＭＯＳトランジスタＮＴ１のＯＮ抵抗を小さくできる。

ＮｃｈパワーＭＯＳトランジスタＮＴ１が“ＯＦＦ”になり、ノードＮ１３が“Ｌｏｗ”レベル、ノードＮ１４が“Ｌｏｗ”レベル、ノードＮ１５が“Ｈｉｇｈ”レベルとなり、ノードＮ１５が“Ｈｉｇｈ”レベルで、且つノードＮ１が“Ｈｉｇｈ”レベルであるから２入力ＮＡＮＤ回路ＮＡＮＤ１の出力のノードＮ２が“Ｌｏｗ”レベル、ノードＮ３が“Ｈｉｇｈ”レベル（“Ｖｄｄ”レベル）となるので、ローサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ２が“ＯＮ”する。

このとき、既にハイサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ１がＯＦＦしているので、ローサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ２のゲートの立ち上り時間ｔｏｎ（ＮＴ２）とハイサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ１のゲートの立ち下り時間ｔｏｆｆ（ＮＴ１）の間のデッドタイムＴｄ２を短くすることができる。

ＮｃｈパワーＭＯＳトランジスタＮＴ１が“ＯＦＦ”すると、ノードＬｘが“Ｌｏｗ”レベル（Ｖｓｓ０Ｖレベル）になり、ＢＳＴ端子３の電圧は“Ｖｉｎ＋Ｖｄｄ”を維持する。

なお、降圧型ＤＣ−ＤＣコンバータなどでは、ローサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ２のＯＮ時間をハイサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ１のＯＮ時間よりも大きく設定しているので、ローサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ２のＯＮ時の定常損出（パワーＭＯＳトランジスタのＯＮ抵抗×出力電流で概略表せる）がハイサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ１のＯＮ時の定常損出よりも大きくなる。

上述したように、本実施例の半導体装置では、制御回路用電源Ｖｄｄと低電位側電源Ｖｓｓの間に配置され、インバータ２及びＮｃｈパワーＭＯＳトランジスタＮＴ２のゲートとインバータ７の間に設けられ、定電流源４、インバータＩＮＶ５、ＮｃｈＭＯＳトランジスタＮＴ１１乃至１４、及びＰｃｈＭＯＳトランジスタＰＴ１１から構成され、ローサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ２のゲートの信号レベルを検出する第１のＯＦＦ検出回路２ａと、ＢＳＴ端子３とノードＬｘの間に配置され、インバータ４及びＮｃｈパワーＭＯＳトランジスタＮＴ１のゲートと第３のレベルシフト回路ＬＳ３の間に設けられ、定電流源４、インバータＩＮＶ５、ＮｃｈＭＯＳトランジスタＮＴ１１乃至１４、及びＰｃｈＭＯＳトランジスタＰＴ１１から構成され、ハイサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ１のゲートの信号レベルを検出する第２のＯＦＦ検出回路２ｂとが設けられている。定電流源４は、ＮｃｈパワーＭＯＳトランジスタのゲートの電位を迅速に“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルにする役目をする。

このため、ローサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ２がＯＮからＯＦＦするとき、第１のＯＦＦ検出回路２ａの信号レベル検出部１１ａに蓄積されている電荷は、定電流源４及びＯＮ時にダイオードとして機能する第１のＯＦＦ検出回路２ａのＮｃｈＭＯＳトランジスタＮＴ１４を介して速やかに放電されるので、ＮｃｈパワーＭＯＳトランジスタＮＴ２のゲートの立ち下り時間ｔｏｆｆ（ＮＴ２）を短くすることができ、ローサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ２を急速に立ち下げることができる。一方、ハイサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ１がＯＮからＯＦＦするとき、第２のＯＦＦ検出回路２ｂの信号レベル検出部１１ｂに蓄積されている電荷は、定電流源４及びＯＮ時にダイオードとして機能する第２のＯＦＦ検出回路２ｂのＮｃｈＭＯＳトランジスタＮＴ１４を介して速やかに放電されるので、ＮｃｈパワーＭＯＳトランジスタＮＴ１のゲートの立ち下り時間ｔｏｆｆ（ＮＴ１）を短くすることができ、ハイサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ１を急峻に立ち下げることができる。そして、ＮｃｈＭＯＳトランジスタＮＴ１４には、ＮｃｈパワーＭＯＳトランジスタのゲートに印加される電圧が高い場合でも、“ＯＮ”、“ＯＦＦ”動作できるように、制御回路を構成するＭＯＳトランジスタよりもドレインーソース間耐圧（Ｖｄｓ）が大きなトランジスタを用いているので、ＮｃｈパワーＭＯＳトランジスタのゲートに印加される電圧を高くでき、ＮｃｈパワーＭＯＳトランジスタのＯＮ抵抗を低減することができる。

したがって、ＮｃｈパワーＭＯＳトランジスタのデッドタイムを短縮し、且つＯＮ抵抗を低減できるので、降圧型ＤＣ−ＤＣコンバータの変換効率を向上させることができる。

なお、本実施例では、第１のＯＦＦ検出回路２ａを用いてローサイド側のＮｃｈパワーＭＯＳトランジスタのゲートの立ち下り時間を短くしてデッドタイムＴｄ１を短縮化し、第２のＯＦＦ検出回路２ｂを用いてハイイド側のＮｃｈパワーＭＯＳトランジスタのゲートの立ち下り時間を短くし、デッドタイムＴｄ２を短縮化しているが、第１のＯＦＦ検出回路２ａを用いてローサイド側のＮｃｈパワーＭＯＳトランジスタのゲートの立ち下り時間だけを短くしてもよい。

また、ＭＯＳトランジスタのゲート絶縁膜にシリコン酸化膜を用いているが、シリコン酸化膜を熱窒化したＳｉＮｘＯｙ膜、シリコン窒化膜（Ｓｉ_３Ｎ_４）／シリコン酸化膜の積層膜、或いは高誘電体膜（Ｈｉｇｈ−Ｋゲート絶縁膜）等がゲート絶縁膜となるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor））を用いてもよい。

さらに、第１のＯＦＦ検出回路２ａ及び第２のＯＦＦ検出回路２ｂにドレインーソース間耐圧（Ｖｄｓ）及びゲートードレイン・ソース間耐圧が大きなＮｃｈＭＯＳトランジスタＮＴ１４を用いているが、ドレインーソース間耐圧（Ｖｄｓ）及びゲートードレイン・ソース間耐圧が大きなＰｃｈＭＯＳトランジスタを用いてもよい。その場合、このＰｃｈＭＯＳトランジスタは、第２電極としてのソースがＮｃｈパワーＭＯＳトランジスタのゲートに接続され、第１電極としてのドレインが低電位側接続され、ゲートが“Ｌｏｗ”レベルのときにＯＮするようにゲートの前段にインバータを配置するのが好ましい。

次に、本発明の実施例２に係る半導体装置について、図面を参照して説明する。図５は第１のＯＦＦ検出回路を示す回路図、図６は第２のＯＦＦ検出回路である。本実施例では、実施例１の第１及び第２のＯＦＦ制御回路にＮｃｈＭＯＳトランジスタを追加している。

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図５に示すように、第１のＯＦＦ検出回路２ｃには、定電流源４、ＮｃｈＭＯＳトランジスタＮＴ１４、ＮｃｈＭＯＳトランジスタＮＴ１５、及び信号レベル検出部１１ａが設けられている。第１のＯＦＦ検出回路２ｃは、図２に示す第１のＯＦＦ検出回路２ａにＮｃｈＭＯＳトランジスタＮＴ１５を追加したものである。

第１のＯＦＦ検出回路２ｃのＮｃｈＭＯＳトランジスタＮＴ１５は、ドレインがノードＮ２１に接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにゲート入力信号ＩＮａが入力される。ゲート入力信号ＩＮａは、ローサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ２がＯＮからＯＦＦするときに、“Ｈｉｇｈ”レベル（“Ｖｄｄ”レベル）の信号を、第１のＯＦＦ検出回路２ｃのＮｃｈＭＯＳトランジスタＮＴ１５に供給してＯＮさせる。

図６に示すように、第２のＯＦＦ検出回路２ｄには、定電流源４、ＮｃｈＭＯＳトランジスタＮＴ１４、ＮｃｈＭＯＳトランジスタＮＴ１５、及び信号レベル検出部１１ｂが設けられている。第２のＯＦＦ検出回路２ｄは、図３に示す第２のＯＦＦ検出回路２ｄにＮｃｈＭＯＳトランジスタＮＴ１５を追加したものである。

第２のＯＦＦ検出回路２ｄのＮｃｈＭＯＳトランジスタＮＴ１５は、ドレインがノードＮ２１に接続され、ソースがノードＬｘに接続され、ゲートにゲート入力信号ＩＮｂが入力される。ゲート入力信号ＩＮｂは、ハイサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ１がＯＮからＯＦＦするときに、“Ｈｉｇｈ”レベル（“Ｖｉｎ＋Ｖｄｄ”レベル）の信号を、第２のＯＦＦ検出回路２ｄのＮｃｈＭＯＳトランジスタＮＴ１５に供給してＯＮさせる。

上述したように、本実施例の半導体装置では、第１のＯＦＦ検出回路２ｃに、ローサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ２がＯＮからＯＦＦするときに、“Ｈｉｇｈ”レベル（“Ｖｄｄ”レベル）の信号であるゲート入力信号ＩＮａがゲートに入力される第１のＯＦＦ検出回路２ｃのＮｃｈＭＯＳトランジスタＮＴ１５が設けられている。第２のＯＦＦ検出回路２ｄに、ハイサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ１がＯＮからＯＦＦするときに、“Ｈｉｇｈ”レベル（“Ｖｉｎ＋Ｖｄｄ”レベル）の信号であるゲート入力信号ＩＮｂがゲートに入力される第２のＯＦＦ検出回路２ｄのＮｃｈＭＯＳトランジスタＮＴ１５が設けられている。

このため、ローサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ２がＯＮからＯＦＦするとき、第１のＯＦＦ検出回路２ｃの信号レベル検出部１１ａに蓄積されている電荷は、定電流源４、第１のＯＦＦ検出回路２ｃのＮｃｈＭＯＳトランジスタＮＴ１５、及びＯＮ時にダイオードとして機能する第１のＯＦＦ検出回路２ｃのＮｃｈＭＯＳトランジスタＮＴ１４を介して速やかに放電されるので、ＮｃｈパワーＭＯＳトランジスタＮＴ２のゲートの立ち下り時間ｔｏｆｆ（ＮＴ２）を実施例１よりも短くすることができ、ローサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ２を急速に立ち下げることができる。一方、ハイサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ１がＯＮからＯＦＦするとき、第２のＯＦＦ検出回路２ｄの信号レベル検出部１１ｂに蓄積されている電荷は、定電流源４、第２のＯＦＦ検出回路２ｄのＮｃｈＭＯＳトランジスタＮＴ１５、及びＯＮ時にダイオードとして機能する第２のＯＦＦ検出回路２ｄのＮｃｈＭＯＳトランジスタＮＴ１４を介して速やかに放電されるので、ＮｃｈパワーＭＯＳトランジスタＮＴ１のゲートの立ち下り時間ｔｏｆｆ（ＮＴ１）を実施例１よりも短くすることができ、ハイサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ１を急速に立ち下げることができる。そして、ＮｃｈＭＯＳトランジスタＮＴ１４には、ＮｃｈパワーＭＯＳトランジスタのゲートに印加される電圧が高い場合でも、“ＯＮ”、“ＯＦＦ”動作できるように、制御回路を構成するＭＯＳトランジスタよりもドレインーソース間耐圧（Ｖｄｓ）が大きなトランジスタを用いているので、ＮｃｈパワーＭＯＳトランジスタのゲートに印加される電圧を高くでき、ＮｃｈパワーＭＯＳトランジスタのＯＮ抵抗を低減することができる。

したがって、ＮｃｈパワーＭＯＳトランジスタのデッドタイムを短縮し、且つＯＮ抵抗を低減できるので、降圧型ＤＣ−ＤＣコンバータの変換効率を実施例１よりも向上させることができる。

次に、本発明の実施例３に係る半導体装置について、図面を参照して説明する。図７は半導体装置としての降圧型ＤＣ−ＤＣコンバータを示す回路図である。本実施例では、出力部のハイサイド側スイッチング素子にＰｃｈパワーＭＯＳトランジスタ、ローサイド側スイッチング素子に、ＮｃｈパワーＭＯＳトランジスタを用いている。

図７に示すように、降圧型ＤＣ−ＤＣコンバータ１ａには、第１のＯＦＦ検出回路２ｅ、第２のＯＦＦ検出回路２ｆ、バッファ回路Ｂｕｆｆ１、コンデンサＣ３、インバータＩＮＶ１乃至３、インバータＩＮＶ７、インダクタＬ２、第１のレベルシフト回路ＬＳ１、第２のレベルシフト回路ＬＳ２、第３のレベルシフト回路ＬＳ３、２入力ＮＡＮＤ回路ＮＡＮＤ１、２入力ＮＡＮＤ回路ＮＡＮＤ２、ＮｃｈパワーＭＯＳトランジスタＮＴ２ａ、及びＰｃｈパワーＭＯＳトランジスタＮＴ１が設けられている。

第１のレベルシフト回路ＬＳ１は、インバータＩＮＶ１とインバータＩＮＶ３の間に設けられ、インバータＩＮＶ１から出力されるノードＮ１の信号レベルを昇圧させる。

バッファ回路Ｂｕｆｆ１は、２入力ＮＡＮＤ回路ＮＡＮＤ２とＰｃｈパワーＭＯＳトランジスタＰＴ１のゲート及び第２のＯＦＦ検出回路２ｆの間に設けられ、２入力ＮＡＮＤ回路ＮＡＮＤ２から出力されるノードＮ６の信号を入力し、その信号をドライブする。

第１のＯＦＦ検出回路２ｅは、図２の第１のＯＦＦ検出回路２ａと同一回路構成を有し、制御回路用電源Ｖｄｄと低電位側電源Ｖｓｓの間に配置され、インバータＩＮＶ２及びＮｃｈパワーＭＯＳトランジスタＮＴ２ａのゲートとインバータＩＮＶ７の間に設けられ、ＮｃｈパワーＭＯＳトランジスタＮＴ２ａのゲートの信号レベルを検出する。

第２のレベルシフト回路ＬＳ２は、インバータＩＮＶ７と２入力ＮＡＮＤ回路ＮＡＮＤ２の間に設けられ、インバータＩＮＶ７から出力される、低電位側電源Ｖｓｓを基準としたノードＮ１６の信号レベルを昇圧させる。

第２のＯＦＦ検出回路２ｆは、図３の第２のＯＦＦ検出回路２ｂと同一回路構成を有し、入力用電源（入力電圧）Ｖｉｎと低電位側電源Ｖｓｓの間に配置され、バッファ回路Ｂｕｆｆ１及びＰｃｈパワーＭＯＳトランジスタＰＴ１のゲートと第３のレベルシフト回路ＬＳ３の間に設けられ、ＰｃｈパワーＭＯＳトランジスタＰＴ１のゲートの信号レベルを検出する。

ハイサイド側のＰｃｈパワーＭＯＳトランジスタＰＴ１は、第２電極としてのソースが高電位側電源としての入力用電源（入力電圧）Ｖｉｎに接続され、第１電極としてのドレインがノードＬｘに接続され、制御電極としてのゲートにバッファ回路Ｂｕｆｆ１でドライブされた２入力ＮＡＮＤ回路ＮＡＮＤ２から出力されるノードＮ６の信号を入力し、その信号にもとづいて“ＯＮ”、“ＯＦＦ”動作する。

ローサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ２ａは、第１電極としてのドレインがノードＬｘに接続され、第２電極としてのソースが低電位側電源Ｖｓｓに接続され、制御電極としてのゲートにインバータＩＮＶ２から出力されるノードＮ３の信号を入力し、その信号にもとづいて“ＯＮ”、“ＯＦＦ”動作する。

インダクタＬ２は、一端がノードＬｘに接続され、他端がコンデンサＣ３の一端に接続されている。コンデンサＣ３は、他端が低電位側電源Ｖｓｓに接続されている。ここで、インダクタＬ２、コンデンサＣ３により、ノードＬｘの電圧よりも低電圧な出力電圧Ｖｏｕｔで、且つ大容量電流を図示しない負荷に供給することができる。

次に、降圧型ＤＣ−ＤＣコンバータ１ａの動作について説明する。ＯＮ／ＯＦＦ制御信号が“Ｌｏｗ”レベルのとき、ノードＮ１が“Ｈｉｇｈ”レベル、ノードＮ５が“Ｌｏｗ”レベルであり、ノードＮ５が“Ｌｏｗ”レベルであるから２入力ＮＡＮＤ回路ＮＡＮＤ２の出力のノードＮ６が“Ｈｉｇｈ”レベルとなるので、ハイサイド側のＰｃｈパワーＭＯＳトランジスタＰＴ１がＯＦＦ”する。

ＰｃｈパワーＭＯＳトランジスタＰＴ１が“ＯＦＦ”であるから、ノードＮ１３が“Ｈｉｇｈ”レベル、ノードＮ１４が“Ｈｉｇｈ”レベルとなり、ノードＮ１が“Ｈｉｇｈ”レベルで、且つノードＮ１４が“Ｈｉｇｈ”レベルであるから２入力ＮＡＮＤ回路ＮＡＮＤ１の出力のノードＮ２が“Ｌｏｗ”レベル、ノードＮ３が“Ｈｉｇｈ”レベルとなるので、ローサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ２ａが“ＯＮ”する。

ＮｃｈパワーＭＯＳトランジスタＮＴ２ａが“ＯＮ”であるから、ノードＮ１１が“Ｈｉｇｈ”レベル、ノードＮ１６が“Ｌｏｗ”レベル、ノードＮ１２が“Ｌｏｗ”レベルとなる。ここで、２入力ＮＡＮＤ回路ＮＡＮＤ２から出力されるノードＮ６の信号は“Ｈｉｇｈ”レベルを維持する。

次に、ＯＮ／ＯＦＦ制御信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化すると、ノードＮ１が“Ｌｏｗ”レベルであるから２入力ＮＡＮＤ回路ＮＡＮＤ１の出力のノードＮ２が“Ｈｉｇｈ”レベル、ノードＮ３が“Ｌｏｗ”レベル（Ｖｓｓ０Ｖレベル）となるので、ローサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ２ａが“ＯＦＦ”する。

このとき、第１のＯＦＦ検出回路２ｅは、実施例１と同様に信号レベル検出部に蓄積されている電荷を速やかに放電するので、ＮｃｈパワーＭＯＳトランジスタＮＴ２ａのゲートの立ち下り時間を短くし、ＮｃｈパワーＭＯＳトランジスタＮＴ２ａのＯＮからＯＦＦの変化を検出する時間を早くする。

ＮｃｈパワーＭＯＳトランジスタＮＴ２ａが“ＯＦＦ”になり、ノードＮ１１が“Ｌｏｗ”レベル、ノードＮ１６がＨｉｇｈ“レベル、ノードＮ１２が“Ｈｉｇｈ”レベルとなり、ノードＮ１２が“Ｈｉｇｈ”レベルで、且つノードＮ５が“Ｈｉｇｈ”レベルであるから２入力ＮＡＮＤ回路ＮＡＮＤ２の出力のノードＮ６が“Ｌｏｗ”レベルとなるので、ハイサイド側のＰｃｈパワーＭＯＳトランジスタＰＴ１が“ＯＮ”する。

ＰｃｈパワーＭＯＳトランジスタＰＴ１が“ＯＮ”すると、ノードＬｘが“Ｈｉｇｈ”レベル（“Ｖｉｎ”レベル）になる。

続いて、ＯＮ／ＯＦＦ制御信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化すると、ノードＮ１が“Ｈｉｇｈ”レベル、ノードＮ５が“Ｌｏｗ”レベルとなり、ノードＮ５が“Ｌｏｗ”レベルであるから２入力ＮＡＮＤ回路ＮＡＮＤ２の出力のノードＮ６が“Ｈｉｇｈ”レベルなるので、ハイサイド側のＰｃｈパワーＭＯＳトランジスタＰＴ１が“ＯＦＦ”する。

このとき、第２のＯＦＦ検出回路２ｆは、実施例１と同様に信号レベル検出部に蓄積されている電荷を速やかに放電するので、ＰｃｈパワーＭＯＳトランジスタＰＴ１のゲートの立ち下り時間を短くし、ＰｃｈパワーＭＯＳトランジスタＰＴ１のＯＮからＯＦＦの変化を検出する時間を早くする。

ＰｃｈパワーＭＯＳトランジスタＰＴ１が“ＯＦＦ”になり、ノードＮ１３が“Ｈｉｇｈ”レベル、ノードＮ１４が“Ｈｉｇｈ”レベルとなり、ノードＮ１４が“Ｈｉｇｈ”レベルで、且つノードＮ１が“Ｈｉｇｈ”レベルであるから２入力ＮＡＮＤ回路ＮＡＮＤ１の出力のノードＮ２が“Ｌｏｗ”レベル、ノードＮ３が“Ｈｉｇｈ”レベルとなるので、ローサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ２ａが“ＯＮ”する。

ＰｃｈパワーＭＯＳトランジスタＰＴ１が“ＯＦＦ”すると、ノードＬｘが“Ｌｏｗ”レベル（Ｖｓｓ０Ｖレベル）になる。

上述したように、本実施例の半導体装置では、制御回路用電源Ｖｄｄと低電位側電源Ｖｓｓの間に配置され、インバータ２及びＮｃｈパワーＭＯＳトランジスタＮＴ２ａのゲートとインバータ７の間に設けられ、ローサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ２のゲートの信号レベルを検出する第１のＯＦＦ検出回路２ｅと、入力用電源（入力電圧）Ｖｉｎと低電位側電源Ｖｓｓの間に配置され、バッファ回路Ｂｕｆｆ１及びＰｃｈパワーＭＯＳトランジスタＰＴ１のゲートと第３のレベルシフト回路ＬＳ３の間に設けられ、ハイサイド側のＰｃｈパワーＭＯＳトランジスタＰＴ１のゲートの信号レベルを検出する第２のＯＦＦ検出回路２ｆとが設けられている。

このため、実施例と同様に、ローサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ２ａのゲートの立ち下り時間ｔｏｆｆ（ＮＴ２ａ）を短くすることができる。一方、ハイサイド側のＰｃｈパワーＭＯＳトランジスタＰＴ１のゲートの立ち下り時間ｔｏｆｆ（ＰＴ１）を短くすることができる。

したがって、パワーＭＯＳトランジスタのデッドタイムを短縮し、且つＯＮ抵抗を低減できるので、降圧型ＤＣ−ＤＣコンバータの変換効率を向上させることができる。

次に、本発明の実施例４に係る半導体装置について、図面を参照して説明する。図８は半導体装置としての降圧型ＤＣ−ＤＣコンバータを示す回路図である。本実施例では、実施例１の降圧型ＤＣ−ＤＣコンバータに２つのレベルシフト回路を追加している。

図８に示すように、降圧型ＤＣ−ＤＣコンバータ１ｂには、第１のＯＦＦ検出回路２ａ、第２のＯＦＦ検出回路２ｂ、コンデンサＣ１、コンデンサＣ２、ダイオードＤ１、インバータＩＮＶ１乃至４、インバータＩＮＶ６、インバータＩＮＶ７、インダクタＬ１、第１のレベルシフト回路ＬＳ１、第２のレベルシフト回路ＬＳ２、第３のレベルシフト回路ＬＳ３、第４のレベルシフト回路ＬＳ４、第５のレベルシフト回路ＬＳ５、２入力ＮＡＮＤ回路ＮＡＮＤ１、２入力ＮＡＮＤ回路ＮＡＮＤ２、ＮｃｈパワーＭＯＳトランジスタＮＴ１、及びＮｃｈパワーＭＯＳトランジスタＮＴ２が設けられている。

第４のレベルシフト回路ＬＳ４は、インバータＩＮＶ２とＮｃｈパワーＭＯＳトランジスタＮＴ２のゲート及び第１のＯＦＦ検出回路２ａの間に設けられ、インバータＩＮＶ２から出力されるノードＮ３の“Ｈｉｇｈ”の信号レベルを電圧Ｖ１だけ昇圧し、“Ｖｄｄ＋Ｖ１”としてＮｃｈパワーＭＯＳトランジスタＮＴ２のゲート及び第２のＯＦＦ検出回路２ａに出力する。

第５のレベルシフト回路ＬＳ５は、インバータＩＮＶ４とＮｃｈパワーＭＯＳトランジスタＮＴ１のゲート及び第２のＯＦＦ検出回路２ｂの間に設けられ、インバータＩＮＶ４から出力されるノードＮ７の“Ｈｉｇｈ”の信号レベルを電圧Ｖ１だけ昇圧し、“Ｖｉｎ＋Ｖｄｄ＋Ｖ１”としてＮｃｈパワーＭＯＳトランジスタＮＴ１のゲート及び第２のＯＦＦ検出回路２ｂに出力する。

次に、降圧型ＤＣ−ＤＣコンバータの動作について図９を参照して説明する。図９は降圧型ＤＣ−ＤＣコンバータの動作を示すタイミングチャートである。ここで、実施例１の降圧型ＤＣ−ＤＣコンバータの動作を示すタイミングチャート（図４）と同一説明部分については省略する。

図９に示すように、降圧型ＤＣ−ＤＣコンバータ１ｂでは、ＯＮ／ＯＦＦ制御信号の信号が“Ｌｏｗ”レベルのとき、ノードＮ１が“Ｈｉｇｈ”レベル、ノードＮ５が“Ｌｏｗ”レベル、ノードＮ５が“Ｌｏｗ”レベルであるから２入力ＮＡＮＤ回路ＮＡＮＤ２の出力のノードＮ６が“Ｈｉｇｈ”レベル、ノードＮ７が“Ｌｏｗ”レベル、ノードＮ３２が“Ｌｏｗ”レベル（Ｖｓｓで０Ｖレベル）となるので、ハイサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ１がＯＦＦ”する。

ＮｃｈパワーＭＯＳトランジスタＮＴ１が“ＯＦＦ”であるから、ノードＮ１３が“Ｌｏｗ”レベル、ノードＮ１４が“Ｌｏｗ”レベル、ノードＮ１５が“Ｈｉｇｈ”レベルとなり、ノードＮ１が“Ｈｉｇｈ”レベルで、且つノードＮ１５が“Ｈｉｇｈ”レベルであるから２入力ＮＡＮＤ回路ＮＡＮＤ１の出力のノードＮ２が“Ｌｏｗ”レベル、ノードＮ３が“Ｈｉｇｈ”レベル、ノードＮ３１が“Ｈｉｇｈ”レベル（“Ｖｄｄ＋Ｖ１”レベル）となるので、ローサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ２が“ＯＮ”する。ここで、ローサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ２の信号レベルは実施例１よりもＶ１分だけ高い。ＮｃｈパワーＭＯＳトランジスタＮＴ２が“ＯＮ”であるから、ノードＮ１１が“Ｈｉｇｈ”レベル、ノードＮ１６が“Ｌｏｗ”レベル、ノードＮ１２が“Ｌｏｗ”レベルとなる。このため、２入力ＮＡＮＤ回路ＮＡＮＤ２から出力されるノードＮ６の信号は“Ｈｉｇｈ”レベルを維持する。

次に、ＯＮ／ＯＦＦ制御信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化すると、ノードＮ１が“Ｌｏｗ”レベルであるから２入力ＮＡＮＤ回路ＮＡＮＤ１の出力のノードＮ２が“Ｈｉｇｈ”レベル、ノードＮ３が“Ｌｏｗ”レベル、ノードＮ３１が“Ｌｏｗ”レベル（Ｖｓｓ０Ｖレベル）となるので、ローサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ２が“ＯＦＦ”する。

ここで、ドレインーソース間耐圧（Ｖｄｓ）が大きなトランジスタであるＮｃｈＭＯＳトランジスタＮＴ１４を第１のＯＦＦ検出回路２ａに設けているので、ＮｃｈパワーＭＯＳトランジスタＮＴ２のゲートに印加される電圧を“Ｖｄｄ＋Ｖ１”と実施例１よりも大きくでき、ＮｃｈパワーＭＯＳトランジスタＮＴ２のＯＮ抵抗を実施例１よりも小さくできる。

ＮｃｈパワーＭＯＳトランジスタＮＴ２が“ＯＦＦ”になり、ノードＮ１１が“Ｌｏｗ”レベル、ノードＮ１６が“Ｈｉｇｈ”レベル、ノードＮ１２が“Ｈｉｇｈ”レベルとなり、ノードＮ１２が“Ｈｉｇｈ”レベルで、且つノードＮ５が“Ｈｉｇｈ”レベルであるから２入力ＮＡＮＤ回路ＮＡＮＤ２の出力のノードＮ６が“Ｌｏｗ”レベル、ノードＮ７が“Ｈｉｇｈ”レベル（“Ｖｉｎ＋Ｖｄｄ＋Ｖ１”レベル）となるので、ハイサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ１が“ＯＮ”する。

続いて、ＯＮ／ＯＦＦ制御信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化すると、ノードＮ１が“Ｈｉｇｈ”レベル、ノードＮ５が“Ｌｏｗ”レベル、ノードＮ５が“Ｌｏｗ”レベルであるから２入力ＮＡＮＤ回路ＮＡＮＤ２の出力のノードＮ６が“Ｈｉｇｈ”レベル、ノードＮ７が“Ｌｏｗ”レベル、ノードＮ３２が“Ｌｏｗ”レベル（Ｖｓｓで０Ｖレベル）となるので、ハイサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ１が“ＯＦＦ”する。

ここで、ドレインーソース間耐圧（Ｖｄｓ）が大きなトランジスタであるＮｃｈＭＯＳトランジスタＮＴ１４を第２のＯＦＦ検出回路２ｂに設けているので、ＮｃｈパワーＭＯＳトランジスタＮＴ１のゲートに印加される電圧を“Ｖｉｎ＋Ｖｄｄ＋Ｖ１”と実施例１よりも大きくでき、ＮｃｈパワーＭＯＳトランジスタＮＴ１のＯＮ抵抗を実施例１よりも小さくできる。

ＮｃｈパワーＭＯＳトランジスタＮＴ１が“ＯＦＦ”になり、ノードＮ１３が“Ｌｏｗ”レベル、ノードＮ１４が“Ｌｏｗ”レベル、ノードＮ１５が“Ｈｉｇｈ”レベルとなり、ノードＮ１５が“Ｈｉｇｈ”レベルで、且つノードＮ１が“Ｈｉｇｈ”レベルであるから２入力ＮＡＮＤ回路ＮＡＮＤ１の出力のノードＮ２が“Ｌｏｗ”レベル、ノードＮ３が“Ｈｉｇｈ”レベル、ノード３１が“Ｈｉｇｈ”レベル（“Ｖｄｄ＋Ｖ１”レベル）となるので、ローサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ２が“ＯＮ”する。

上述したように、本実施例の半導体装置では、制御回路用電源Ｖｄｄと低電位側電源Ｖｓｓの間に配置され、インバータ２及びＮｃｈパワーＭＯＳトランジスタＮＴ２のゲートとインバータ７の間に設けられ、定電流源４、インバータＩＮＶ５、ＮｃｈＭＯＳトランジスタＮＴ１１乃至１４、及びＰｃｈＭＯＳトランジスタＰＴ１１から構成され、ローサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ２のゲートの信号レベルを検出する第１のＯＦＦ検出回路２ａと、ＢＳＴ端子３とノードＬｘの間に配置され、インバータ４及びＮｃｈパワーＭＯＳトランジスタＮＴ１のゲートと第３のレベルシフト回路ＬＳ３の間に設けられ、定電流源４、インバータＩＮＶ５、ＮｃｈＭＯＳトランジスタＮＴ１１乃至１４、及びＰｃｈＭＯＳトランジスタＰＴ１１から構成され、ハイサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ１のゲートの信号レベルを検出する第２のＯＦＦ検出回路２ｂとが設けられている。定電流源４は、ＮｃｈパワーＭＯＳトランジスタのゲートの電位を迅速に“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルにする役目をする。そして、ローサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ２のゲートのＯＮ時の信号レベルが“Ｖｄｄ＋Ｖ１”となり、ハイサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ１のゲートのＯＮ時の信号レベルが“Ｖｉｎ＋Ｖｄｄ＋Ｖ１”となっている。

このため、ローサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ２がＯＮからＯＦＦするとき、第１のＯＦＦ検出回路２ａの信号レベル検出部に蓄積されている電荷は、定電流源４及びＯＮ時にダイオードとして機能する第１のＯＦＦ検出回路２ａのＮｃｈＭＯＳトランジスタＮＴ１４を介して速やかに放電されるので、ＮｃｈパワーＭＯＳトランジスタＮＴ２のゲートの立ち下り時間ｔｏｆｆ（ＮＴ２）を短くすることができ、ローサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ２を急速に立ち下げることができる。一方、ハイサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ１がＯＮからＯＦＦするとき、第２のＯＦＦ検出回路２ｂの信号レベル検出部に蓄積されている電荷は、定電流源４及びＯＮ時にダイオードとして機能する第２のＯＦＦ検出回路２ｂのＮｃｈＭＯＳトランジスタＮＴ１４を介して速やかに放電されるので、ＮｃｈパワーＭＯＳトランジスタＮＴ１のゲートの立ち下り時間ｔｏｆｆ（ＮＴ１）を短くすることができ、ハイサイド側のＮｃｈパワーＭＯＳトランジスタＮＴ１を急峻に立ち下げることができる。そして、レベルシフト回路ＬＳ４及びＬＳ５を設けているので、ＮｃｈパワーＭＯＳトランジスタＮＴ１及びＮＴ２のゲートに印加される電圧を実施例１よりも高くでき、ＮｃｈパワーＭＯＳトランジスタＮＴ１及びＮＴ２のＯＮ抵抗を実施例１よりも低減することができる。

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。

例えば、実施例では、降圧型ＤＣ−ＤＣコンバータに適用したが昇圧型ＤＣ−ＤＣコンバータやレギュレータなどにも適用できる。また、実施例１及び２ではハイサイド側スイッチング素子及びローサイド側スイッチング素子にＮｃｈパワーＭＯＳトランジスタを適用していているが、ハイサイド側スイッチング素子及びローサイド側スイッチング素子にＰｃｈパワーＭＯＳトランジスタを用いてもよい。

本発明は、以下の付記に記載されているような構成が考えられる。
（付記１）ドレインが入力用電源に接続され、ゲートに入力される信号によりオン・オフ動作するハイサイド側の第１のＮｃｈパワーＭＯＳトランジスタと、ドレインが前記第１のＮｃｈパワーＭＯＳトランジスタのソースに接続され、ソースが低電位側電源に接続され、ゲートに入力される信号によりオン・オフ動作するローサイド側の第２のＮｃｈパワーＭＯＳトランジスタと、ドレインが前記第１のＮｃｈパワーＭＯＳトランジスタのゲートに接続され、ゲートに印加される第１の電圧によりＯＮする第１のＮｃｈＭＯＳトランジスタと、前記第１のＮｃｈＭＯＳトランジスタのソースと前記低電位側電源の間に設けられ、一定な電流を生成する第１の定電流源と、前記第１のＮｃｈパワーＭＯＳトランジスタのゲートの信号レベルを検出する第１の信号レベル検出部とを有し、前記第１のＮｃｈパワーＭＯＳトランジスタがＯＮからＯＦＦするときに、前記第１のＮｃｈＭＯＳトランジスタ及び前記第１の定電流源が前記第１の信号レベル検出部に蓄積された電荷を放電する第１のＯＦＦ検出回路と、ドレインが前記第２のＮｃｈパワーＭＯＳトランジスタのゲートに接続され、ゲートに印加される第２の電圧によりＯＮする第２のＮｃｈＭＯＳトランジスタと、一端が前記第２のＮｃｈＭＯＳトランジスタのソースに接続され、一定な電流を生成する第２の定電流源と、前記第２のＮｃｈパワーＭＯＳトランジスタのゲートの信号レベルを検出する第２の信号レベル検出部とを有し、前記第２のＮｃｈパワーＭＯＳトランジスタがＯＮからＯＦＦするときに、前記第２のＮｃｈＭＯＳトランジスタ及び前記第２の定電流源が前記第２の信号レベル検出部に蓄積された電荷を放電する第２のＯＦＦ検出回路とを具備し、前記第１のＮｃｈＭＯＳトランジスタのゲートに印加される前記第１の電圧よりも前記第２のＮｃｈパワーＭＯＳトランジスタのゲートに印加されるＯＮ時の電圧の方が高い半導体装置。

（付記２）ソースが入力用電源に接続され、ゲートに入力される信号によりオン・オフ動作するハイサイド側のＰｃｈパワーＭＯＳトランジスタと、ドレインが前記ＰｃｈパワーＭＯＳトランジスタのドレインに接続され、ソースが低電位側電源に接続され、ゲートに入力される信号によりオン・オフ動作するローサイド側のＮｃｈパワーＭＯＳトランジスタと、ドレインが前記ＮｃｈパワーＭＯＳトランジスタのゲートに接続され、ゲートに印加される第１の電圧によりＯＮする第１のＮｃｈＭＯＳトランジスタと、前記第１のＮｃｈＭＯＳトランジスタのソースと前記低電位側電源の間に設けられ、一定な電流を生成する第１の定電流源と、前記ＮｃｈパワーＭＯＳトランジスタのゲートの信号レベルを検出する第１の信号レベル検出部とを有し、前記ＮｃｈパワーＭＯＳトランジスタがＯＮからＯＦＦするときに、前記第１のＮｃｈＭＯＳトランジスタ及び前記第１の定電流源が前記第１の信号レベル検出部に蓄積された電荷を放電する第１のＯＦＦ検出回路と、ドレインが前記ＰｃｈパワーＭＯＳトランジスタのゲートに接続され、ゲートに印加される第２の電圧によりＯＮする第２のＮｃｈＭＯＳトランジスタと、一端が前記第２のＮｃｈＭＯＳトランジスタのソースに接続され、一定な電流を生成する第２の定電流源と、前記第ＰｃｈパワーＭＯＳトランジスタのゲートの信号レベルを検出する第２の信号レベル検出部とを有し、前記ＰｃｈパワーＭＯＳトランジスタがＯＮからＯＦＦするときに、前記第２のＮｃｈＭＯＳトランジスタ及び前記第２の定電流源が前記第２の信号レベル検出部に蓄積された電荷を放電する第２のＯＦＦ検出回路とを具備し、前記第１のＮｃｈＭＯＳトランジスタのゲートに印加される前記第１の電圧よりも前記ＮｃｈパワーＭＯＳトランジスタのゲートに印加されるＯＮ時の電圧の方が高い半導体装置。

本発明の実施例１に係る半導体装置としての降圧型ＤＣ−ＤＣコンバータを示す回路図。本発明の実施例１に係る第１のＯＦＦ検出回路を示す回路図。本発明の実施例１に係る第２のＯＦＦ検出回路を示す回路図。本発明の実施例１に係る降圧型ＤＣ−ＤＣコンバータの動作を示すタイミングチャート。本発明の実施例２に係る第１のＯＦＦ検出回路を示す回路図。本発明の実施例２に係る第２のＯＦＦ検出回路を示す回路図。本発明の実施例３に係る半導体装置としての降圧型ＤＣ−ＤＣコンバータを示す回路図。本発明の実施例４に係る半導体装置としての降圧型ＤＣ−ＤＣコンバータを示す回路図。本発明の実施例４に係る降圧型ＤＣ−ＤＣコンバータの動作を示すタイミングチャート。

符号の説明

１、１ａ、１ｂ降圧型ＤＣ−ＤＣコンバータ
２ａ、２ｃ、２ｅ第１のＯＦＦ検出回路
２ｂ、２ｄ、２ｆ第２のＯＦＦ検出回路
３ＢＳＴ端子
４定電流源
１１ａ、１１ｂ信号レベル検出部
Ｂｕｆｆ１バッファ回路
Ｃ１、Ｃ２、Ｃ３コンデンサ
Ｄ１ダイオード
ＩＮａ、ＩＮｂゲート入力信号
ＩＮＶ１〜７インバータ
Ｌ１、Ｌ２インダクタ
ＬＳ１第１のレベルシフト回路
ＬＳ２第２のレベルシフト回路
ＬＳ３第３のレベルシフト回路
ＬＳ４第４のレベルシフト回路
ＬＳ５第５のレベルシフト回路
Ｎ１〜７、Ｎ１１〜１６、Ｎ２１〜２３、Ｎ３１、Ｎ３２、Ｌｘノード
ＮＡＮＤ１、ＮＡＮＤ２２入力ＮＡＮＤ回路
ＮＴ１、ＮＴ２、ＮＴ２ａＮｃｈパワーＭＯＳトランジス
ＮＴ１１〜１５ＮｃｈＭＯＳトランジスタ
ＰＴ１ＰｃｈパワーＭＯＳトランジスタ
ＰＴ１１ＰｃｈＭＯＳトランジスタ
Ｖｉｎ入力用電源（入力電圧）
Ｖｄｄ制御用電源
Ｖｏｕｔ出力電圧
Ｖｓｓ低電位側電源

Claims

高電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作するハイサイド側スイッチング素子と、
低電位側電源側に設けられ、制御電極に入力される信号によりオン・オフ動作するローサイド側スイッチング素子と、
一定な電流を生成する第１の定電流源と、第１電極が前記ローサイド側スイッチング素子の制御電極に接続され、第２電極が前記第１の定電流源に接続され、制御電極に印加される第１の電圧によりＯＮする第１のトランジスタと、前記ローサイド側スイッチング素子の制御電極の信号レベルを検出する第１の信号レベル検出部とを有し、前記ローサイド側スイッチング素子がＯＮからＯＦＦするときに、前記第１の定電流源及び前記第１のトランジスタが前記第１の信号レベル検出部に蓄積された電荷を放電する第１のＯＦＦ検出回路と、
一定な電流を生成する第２の定電流源と、第１電極が前記ハイサイド側スイッチング素子の制御電極に接続され、第２電極が前記第２の定電流源に接続され、制御電極に印加される第２の電圧によりＯＮする第２のトランジスタと、前記ハイサイド側スイッチング素子の制御電極の信号レベルを検出する第２の信号レベル検出部とを有し、前記ハイサイド側スイッチング素子がＯＮからＯＦＦするときに、前記第２の定電流源及び前記第２のトランジスタが前記第２の信号レベル検出部に蓄積された電荷を放電する第２のＯＦＦ検出回路と、
を具備することを特徴とする半導体装置。
前記第１のＯＦＦ検出回路は、第１電極が前記第１のトランジスタの第２電極に接続され、前記ローサイド側スイッチング素子がＯＮからＯＦＦするときに、制御電極に入力される第１の入力信号によりＯＮする第３のトランジスタを有し、前記ローサイド側スイッチング素子がＯＮからＯＦＦするときに、前記第１の定電流源、前記第１のトランジスタ、及び前記第３のトランジスタが前記第１の信号レベル検出部に蓄積された電荷を放電し、前記第２のＯＦＦ検出回路は、第１電極が前記第２のトランジスタの第２電極に接続され、前記ハイサイド側スイッチング素子がＯＮからＯＦＦするときに、制御電極に入力される第２の入力信号によりＯＮする第４のトランジスタを有し、前記ハイサイド側スイッチング素子がＯＮからＯＦＦするときに、前記第２の定電流源、前記第２のトランジスタ、及び第４のトランジスタが前記第２の信号レベル検出部に蓄積された電荷を放電することを特徴とする請求項１に記載の半導体装置。
入力用電源側に設けられ、ゲートに入力される信号によりオン・オフ動作するハイサイド側パワーＭＯＳトランジスタと、
低電位側電源側に設けられ、ゲートに入力される信号によりオン・オフ動作するローサイド側パワーＭＯＳトランジスタと、
ドレインが前記ローサイド側パワーＭＯＳトランジスタのゲートに接続され、ゲートに印加される第１の電圧によりＯＮする第１のＮｃｈＭＯＳトランジスタと、前記第１のＮｃｈＭＯＳトランジスタのソースと前記低電位側電源側の間に設けられ、一定な電流を生成する第１の定電流源と、前記ローサイド側パワーＭＯＳトランジスタのゲートの信号レベルを検出する第１の信号レベル検出部とを有し、前記ローサイド側パワーＭＯＳトランジスタがＯＮからＯＦＦするときに、前記第１のＮｃｈＭＯＳトランジスタ及び前記第１の定電流源が前記第１の信号レベル検出部に蓄積された電荷を放電する第１のＯＦＦ検出回路と、
ドレインが前記ハイサイド側パワーＭＯＳトランジスタのゲートに接続され、ゲートに印加される第２の電圧によりＯＮする第２のＮｃｈＭＯＳトランジスタと、一端が前記第２のＮｃｈＭＯＳトランジスタのソースに接続され、一定な電流を生成する第２の定電流源と、前記ハイサイド側パワーＭＯＳトランジスタのゲートの信号レベルを検出する第２の信号レベル検出部とを有し、前記ハイサイド側パワーＭＯＳトランジスタがＯＮからＯＦＦするときに、前記第２のＮｃｈＭＯＳトランジスタ及び前記第２の定電流源が前記第２の信号レベル検出部に蓄積された電荷を放電する第２のＯＦＦ検出回路と、
を具備することを特徴とする半導体装置。
前記第１のＯＦＦ検出回路は、ドレインが前記第１のＮｃｈＭＯＳトランジスタのソースに接続され、ソースが前記低電位側電源側に接続され、前記ローサイド側パワーＭＯＳトランジスタがＯＮからＯＦＦするときに、ゲートに入力される第１の入力信号によりＯＮする第３のＮｃｈＭＯＳトランジスタを有し、前記ローサイド側パワーＭＯＳトランジスタがＯＮからＯＦＦするときに、前記第１のＮｃｈＭＯＳトランジスタ、前記第１の定電流源、及び前記第３のＮｃｈＭＯＳトランジスタが前記第１の信号レベル検出部に蓄積された電荷を放電し、前記第２のＯＦＦ検出回路は、ドレインが前記第２のＮｃｈＭＯＳトランジスタのソースに接続され、前記ハイサイド側パワーＭＯＳトランジスタがＯＮからＯＦＦするときに、ゲートに入力される第２の入力信号によりＯＮする第４のＮｃｈＭＯＳトランジスタを有し、前記ハイサイド側パワーＭＯＳトランジスタがＯＮからＯＦＦするときに、前記第２のＮｃｈＭＯＳトランジスタ、前記第２の定電流源、及び前記第４のＮｃｈＭＯＳトランジスタが前記第２信号レベル検出部に蓄積された電荷を放電することを特徴とする請求項３に記載の半導体装置。
前記第１のＮｃｈＭＯＳトランジスタは、前記第１のＯＦＦ検出回路を構成する前記第１のＮｃｈＭＯＳトランジスタ以外のトランジスタよりもドレインーソース間耐圧が高く、前記第２のＮｃｈＭＯＳトランジスタは、前記第２のＯＦＦ検出回路を構成する前記第２のＮｃｈＭＯＳトランジスタ以外のトランジスタよりもドレインーソース間耐圧が高いことを特徴とする請求項３又は４に記載の半導体装置。