JP2007095036A

JP2007095036A - Ｐｗｍ駆動方法とｐｗｍ駆動装置

Info

Publication number: JP2007095036A
Application number: JP2006222135A
Authority: JP
Inventors: Tomokazu Furuno; 智一古野; Ayako Iwanaga; 綾子岩永
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2005-09-02
Filing date: 2006-08-17
Publication date: 2007-04-12
Anticipated expiration: 2026-08-17
Also published as: JP4286275B2

Abstract

【課題】ＰＷＭ駆動方法において、入力誤差信号のゼロ付近の入力でも出力応答させ不感帯をなくす制御方法を提供する。
【解決手段】スイッチング素子１２１，１２２，２２１，２２２で構成されるブリッジ回路の出力端子の間にアクチュエータ９を接続し、信号Ｇ１ＵとＧ１Ｌ，Ｇ２ＵとＧ２Ｌでアクチュエータ９に通電してＰＷＭ制御するに際し、スイッチング素子１２１と１２２，２２１と２２２が同時にオフする区間（デッドタイム）を設けた駆動タイミング信号を生成するとともに、それらのデッドタイムが一対のハーフブリッジ回路の相互間で重ならないようにアクチュエータ９を駆動することで、小さい時間差の差動入力ＰＷＭ信号（Ｓ５１−Ｓ５２）でも応答できる。
【選択図】図１

Description

本発明は、アクチュエータなどの負荷を駆動するパルス幅変調（ＰＷＭ）方式の駆動装置に関するものである。

光学式記録再生装置において、記憶媒体に対して微小に絞った光スポットのトラッキング制御およびフォーカス制御が必要であり、そのトラッキング制御およびフォーカス制御にアクチュエータ、具体的にはリニアモータが使われている。近年の低消費電力化の要請により、これらの制御も電力効率の高いＰＷＭ方式による駆動方法が用いられるようになった。

図６は従来のＰＷＭ方式の駆動装置を示す。
アクチュエータ９は、第１の出力部７の出力と第２の出力部８の出力との間に接続されている。第１の出力部７は第１タイミングパルス生成部７１と第１出力段１２で構成されている。第２の出力部８は第２タイミングパルス生成部８１と第２出力段２２で構成されている。第１の出力部７と第２の出力部８とは、それぞれＰＷＭ信号生成部６からの差動入力ＰＷＭ信号に基づいて駆動されている。図７は図６の各部の入出力の波形図を示している。

ＰＷＭ信号生成部６は、アナログ入力信号Ｓ５０のレベルに応じてパルス幅を決めて第１のパルス幅変調（ＰＷＭ）信号Ｓ５１と第２のパルス幅変調（ＰＷＭ）信号Ｓ５２から成る差動入力ＰＷＭ信号を生成する。

第１の出力部７は第１のＰＷＭ信号Ｓ５１を受けて第１の出力信号Ｓ５３を出力する。第２の出力部８は、第２のＰＷＭ信号Ｓ５２を受けて第２の出力信号Ｓ５４を出力する。
このようにしてアクチュエータ９は、第１の出力部７および第２の出力部８から出力される２相のパルス状出力信号の差成分（Ｓ５３−Ｓ５４）により駆動される。そして、アクチュエータ９の端子間に与える駆動出力をゼロにする時（以後、ゼロ出力時と呼ぶ）でも、第１のＰＷＭ信号Ｓ５１，第２のＰＷＭ信号Ｓ５２はともにＰＷＭ動作を行っている。

つまり、差動入力ＰＷＭ信号のゼロ出力時には、第１のＰＷＭ信号Ｓ５１と第２のＰＷＭ信号Ｓ５２とは同位相であり、且つ等しいパルス幅となる。
また、アクチュエータ９に対して平均的に見てある一つの方向に出力させる場合には、第１のＰＷＭ信号Ｓ５１の”Ｈ”レベル期間を増大するとともに第２のＰＷＭ信号Ｓ５２の”Ｌ”レベル期間を増大する。

また、アクチュエータ９に対して平均的に見て他方の方向に出力させる場合には、第１のＰＷＭ信号Ｓ５１の”Ｌ”レベル期間を増大するとともに第２のＰＷＭ信号Ｓ５２の”Ｈ”レベル期間を増大する。

すなわち、ゼロ出力時以外は第１のＰＷＭ信号Ｓ５１のパルス幅の増加（または減少）が行われる一方で、第２のＰＷＭ信号Ｓ５２のパルス幅は減少（または増加）が行われる。

具体的には、図７のタイミングＡのように、第１の出力部７から出力される第１の出力信号Ｓ５３と、第２の出力部８から出力される第２の出力信号Ｓ５４の位相とパルス幅が等しい場合には、アクチュエータ９は駆動されない（ゼロ出力状態）。そして、図７のタイミングＢやＣのようにデューティ比の差が大きい場合は、アクチュエータ９はいずれかの方向に偏った大きな信号で駆動される。

図８は第１，第２の出力部７，８の具体的な回路構成を示している。
第１の出力部７の第１タイミングパルス生成部７１は、遅延回路７２とＮＡＮＤゲート７３，ＮＯＲゲート７４とで構成されている。第１出力段１２は一対のトランジスタ１２１，１２２とで構成されている。ここでトランジスタ１２１はＰ型ＦＥＴ、トランジスタ１２２はＮ型ＦＥＴが使用されている。

第２の出力部８の第２タイミングパルス生成部８１は、遅延回路８２とＮＡＮＤゲート８３，ＮＯＲゲート８４とで構成されている。第２出力段２２は一対のトランジスタ２２１，２２２とで構成されている。

第１，第２出力段１２，２２とは、トランジスタ１２１，２２１のソースを電源の一方の極３に接続し、トランジスタ１２２，２２２のソースは電源の他方の極であるグランド５に接続してブリッジ回路を構成している。アクチュエータ９は、トランジスタ１２１のドレインとトランジスタ１２２のドレインとの接続点３１と、トランジスタ２２１のドレインとトランジスタ２２２のドレインとの接続点３２との間に接続されている。トランジスタ１２１，１２２の直列回路と、トランジスタ２２１，２２２の直列回路とは、それぞれハーフブリッジ回路と呼ばれている。

第１，第２の出力部７，８の回路の構成を等しくしてアクチュエータ９を２つのパルスの差成分（Ｓ５３−Ｓ５４）で駆動すれば、第１の出力部７と第２の出力部８の出力パルスの大部分が互いに打ち消される場合でも、第１の出力部７および第２の出力部８の出力パルスのレベル差と時間差によって動作する差動出力で負荷が駆動される。図９は、第１のＰＷＭ信号Ｓ５１と第２のＰＷＭ信号Ｓ５２との時間差に対する出力電流実効値を示す図であり、時間差がゼロに近づくと出力電流実効値が応答しない不感帯（Dead Zone）が生じることを示している。

なお、図９の横軸は第１のＰＷＭ信号Ｓ５１と第２のＰＷＭ信号Ｓ５２との時間差を表し、縦軸は出力電流実効値である。
特公平７−１１７８４１号公報

一般的に、第１，第２出力段１２，２２で構成されるブリッジ回路の片側（ハーフブリッジ回路）を構成する一対のトランジスタ（例えば１２１と１２２）を同タイミングでスイッチングすると、スイッチング遷移期間中に両方のトランジスタがオンする区間が生じ、電源３とグランド５の間に貫通電流が流れ、トランジスタの破壊もしくは劣化が起こる。これを防止するために、第１，第２タイミングパルス生成部７１，８１では、トランジスタ１２１と１２２、２２１と２２２の各２つのトランジスタが同時にオフとなる区間（以後これをデッドタイムと呼ぶ）を設けることが一般的である。

従来例におけるデッドタイムを生成する様子を、図８のタイミングチャートである図１０に示す。第１タイミングパルス生成部７１では、トランジスタ１２１がオンする時のみ第１のＰＷＭ信号Ｓ５１を遅延したゲート信号Ｇ１Ｕと、トランジスタ１２２がオンする時のみ第１のＰＷＭ信号Ｓ５１を遅延したゲート信号Ｇ１Ｌとが、次のようにして作られている。

ゲート信号Ｇ１Ｕは、第１のＰＷＭ信号Ｓ５１より遅延回路７２を通して信号Ｓ７１を生成し、第１のＰＷＭ信号Ｓ５１と信号Ｓ７１を入力信号としたＮＡＮＤゲート７３の出力から供給されている。ゲート信号Ｇ１Ｌは、第１のＰＷＭ信号Ｓ５１と信号Ｓ７１を入力信号としたＮＯＲゲート７４の出力から供給されている。

なお、第２タイミングパルス生成部８１では、トランジスタ２２１がオンする時のみ第２のＰＷＭ信号Ｓ５２を遅延したゲート信号Ｇ２Ｕも、トランジスタ２２２がオンするときのみ第２のＰＷＭ信号Ｓ５２を遅延したゲート信号Ｇ２Ｌも、遅延回路８２とＮＡＮＤゲート８３およびＮＯＲゲート８４によって同様に作られている。

このようにして、第１，第２出力段１２，２２のハーフブリッジ回路を構成するトランジスタ１２１と１２２，２２１と２２２の、一対のトランジスタがオフとなるデッドタイムを設けて、電源・グランド間に大電流が流れることを防止している。

図１０では、第１タイミングパルス生成部７１から一対のトランジスタ１２１，１２２に与えられるゲート信号Ｇ１Ｕ，Ｇ１Ｌが区間Ｗ１０，Ｗ２０において、一対のトランジスタ１２１，１２２は共にオフである。また、第２タイミングパルス生成部８１から一対のトランジスタ２２１，２２２に与えられるゲート信号Ｇ２Ｕ，Ｇ２Ｌが区間Ｗ３０，Ｗ４０において、一対のトランジスタ２２１，２２２は共にオフである。

また、出力パルスのスルーレートは無限大ではないし、スパイクノイズの発生を抑制するためのスルーレート上限値が設定されることが一般的である。前記デッドタイムは上記スルーレートをも考慮した期間として設定する必要がある。

ところで、ＰＷＭ信号生成部６の分解能が向上すると１ＬＳＢ相当の変化時間は上記デッドタイムより小さくなる。１ＬＳＢ相当の信号は、第１のＰＷＭ信号Ｓ５１と第２のＰＷＭ信号Ｓ５２の時間差として与えられる。このようなデッドタイムより小さい時間差を生じさせる第１，第２のＰＷＭ信号Ｓ５１，Ｓ５２が入力されたとき、立ち上がりの際のゲート信号Ｇ１Ｌの立ち下がりでトランジスタ１２２がオフした後に、ゲート信号Ｇ１Ｕの立ち下がりによりトランジスタ１２１がオンし、出力端子３１がハイレベルになったタイミングでは、出力３２はトランジスタ２２１，２２２がともにオフ状態であるためにハイインピーダンスとなっており、アクチュエータ９を駆動することができない。

すなわち、図１０のタイミングｔ１でトランジスタ１２１がオンした際には、本来はトランジスタ２２１がオフでトランジスタ２２２がオンでなければならないが、そのような状態はタイミングｔ２以前で完了している。同様にトランジスタ１２１がオンでトランジスタ１２２がオフの状態からトランジスタ１２１がオフに転じるタイミングｔ３に先んじてトランジスタ２２１がオフでトランジスタ２２２がオンの状態が必要だが、そのような状態はタイミングｔ４まで待たねば来ない。図１０ではタイミングｔ４においてトランジスタ１２１，１２２がともにオフ状態にあることが示され、１ＬＳＢ程度の精細な出力はなされずゼロになってしまう。入出力特性を、第１，第２のＰＷＭ信号Ｓ５１，Ｓ５２の時間差を横軸に、負荷電流の実効値を縦軸に表わすと、やはり図９のように不感帯が残存することになる。

なお、ここでの不感帯は（背景技術）にて説明した不感帯に比べると抑圧されてはいるものの、高精細な線形性が要求される場合には大きな問題となる。
第１，第２タイミングパルス生成部７１，８１のパルス合成方法の基本は（特許文献１）に示されているが、出力部７，８のデッドタイムを考慮した上でクロスオーバ歪みを除去する点については記載されていない。

本発明は、上記課題に対して差動入力ＰＷＭ信号に対する出力パルスの応答性の不感帯（クロスオーバ歪み）を除去できる実用的なＰＷＭ駆動方法とＰＷＭ駆動装置を提供することを目的とする。

本発明の請求項１記載のＰＷＭ駆動方法は、ブリッジ回路の出力端子に負荷を接続し、前記ブリッジ回路を構成する一対のハーフブリッジ回路を２相の電圧パルスで互いの出力が逆相のときのみに前記負荷に通電するようスイッチングして制御対象を目標状態に近づけるようＰＷＭ制御するに際し、直列接続されて前記ハーフブリッジ回路を構成する２つのスイッチング素子の両方ともがオフするデッドタイムを設けて前記一対のハーフブリッジ回路を動作させるとともに、前記一対のハーフブリッジ回路のデッドタイムが相互間で重ならないように前記負荷を駆動することを特徴とする。

本発明の請求項２に記載のＰＷＭ駆動装置は、アナログ入力信号に応じてパルス幅を決めた第１，第２のＰＷＭ信号を生成するＰＷＭ信号生成部と、それぞれが２つのスイッチング素子を直列接続した第１，第２出力段で構成され前記出力段の出力端子の間に負荷が接続されたブリッジ回路と、第１，第２のＰＷＭ信号のどちらが先に切り替わっているのかを判定し第１先行エッジ判定信号を出力する第１先行エッジ判定部と、第１のＰＷＭ信号と第１先行エッジ判定信号を入力信号として、第１の出力段を構成する直列接続したスイッチング素子が同時にオフするデッドタイムを有し前記デッドタイムが第１，第２出力段の相互間で重ならないような第１，第２の駆動タイミング信号を生成する第１タイミングパルス生成部と、第１，第２のＰＷＭ信号のどちらが先に切り替わっているのかを判定し第２先行エッジ判定信号を出力する第２先行エッジ判定部と、第２のＰＷＭ信号と第２先行エッジ判定信号を入力信号として、第２出力段を構成する直列接続したスイッチング素子が同時にオフするデッドタイムを有し前記デッドタイムが第１，第２出力段の相互間で重ならないような第３、第４の駆動タイミング信号を生成する第２タイミングパルス生成部とを設けたことを特徴とする。

本発明の請求項３に記載のＰＷＭ駆動装置は、請求項２において、第１タイミングパルス生成部は、第１のＰＷＭ信号を異なる所定時間だけ遅延した複数の遅延信号、それら遅延信号の組み合わせ、ならびにそれらを反転したＰＷＭ信号を生成する第１遅延パターン生成部と、第１遅延パターン生成部から出力された複数のＰＷＭ信号の内の１つを第１先行エッジ判定信号に基づいて選択して前記一方の出力段へ駆動タイミング信号として出力する第１セレクタ部とを有し、第２タイミングパルス生成部は、第２のＰＷＭ信号を異なる所定時間だけ遅延した複数の遅延信号、それら遅延信号の組み合わせ、ならびにそれらを反転したＰＷＭ信号を生成する第２遅延パターン生成部と、第２遅延パターン生成部から出力された複数のＰＷＭ信号の内の１つを第２先行エッジ判定信号に基づいて選択して前記他方の出力段へ駆動タイミング信号として出力する第２セレクタ部とを有していることを特徴とする。

本発明の請求項４に記載のＰＷＭ駆動装置は、請求項３において、第１遅延パターン生成部は、第１のＰＷＭ信号を遅延した第１遅延信号を出力する第１遅延回路と、第１遅延信号を遅延した第２遅延信号を出力する第２遅延回路と、第１遅延信号を反転した信号を出力する第１インバータと、入力に第１のＰＷＭ信号と第２遅延信号が接続された第１ＮＡＮＤゲートと、入力に第１のＰＷＭ信号と第２遅延信号が接続された第１ＮＯＲゲートとを有し、第１セレクタ部は、第１インバータの出力信号と第１ＮＡＮＤゲートの出力信号の何れかを第１エッジ判定信号に基づいて選択して第１の出力段としてのハーフブリッジ回路を構成する２つのスイッチング素子のうちの一方のスイッチング素子のゲートに駆動タイミング信号を出力する第１セレクタ回路と、第１インバータの出力信号と第１ＮＯＲゲートの出力信号の何れかを第１エッジ判定信号に基づいて選択して第１の出力段としてのハーフブリッジ回路を構成する２つのスイッチング素子のうちの他方のスイッチング素子のゲートに駆動タイミング信号を出力する第２セレクタ回路とを有し、第２遅延パターン生成部は、第２のＰＷＭ信号を遅延した第３遅延信号を出力する第３遅延回路と、第３遅延信号を遅延した第４遅延信号を出力する第４遅延回路と、第３遅延信号を反転した信号を出力する第２インバータと、入力に第２のＰＷＭ信号と第４遅延信号が接続された第２ＮＡＮＤゲートと、入力に第２のＰＷＭ信号と第４遅延信号が接続された第２ＮＯＲゲートとを有し、第２セレクタ部は、第２インバータの出力信号と第２ＮＡＮＤゲートの出力信号の何れかをエッジ判定信号に基づいて選択して第２出力段としてのハーフブリッジ回路を構成する２つのスイッチング素子のうちの一方のスイッチング素子のゲートに駆動タイミング信号を出力する第３セレクタ回路と、第２インバータの出力信号と第２ＮＯＲゲートの出力信号の何れかを第２エッジ判定信号に基づいて選択して第２出力段としてのハーフブリッジ回路を構成する２つのスイッチング素子のうちの他方のスイッチング素子のゲートに駆動タイミング信号を出力する第４セレクタ回路とを有することを特徴とする。

本発明の請求項５に記載のＰＷＭ駆動装置は、請求項２において、前記負荷がアクチュエータであることを特徴とする。

この構成によれば、差動入力ＰＷＭ信号の時間差が非常に小さいときでも、出力段の２つの出力端子から出力する差分パルスを、差動入力ＰＷＭ信号に忠実に出力することができ、不感帯は解消され微小な出力まで高精度な駆動が可能となる。

以下、本発明のＰＷＭ駆動方法を具体的な実施の形態に基づいて説明する。
なお、従来例と同様の作用をなすものには同一の符号を付けて説明する。
（実施の形態１）
図１〜図５は本発明の（実施の形態１）を示す。

図１は本発明のＰＷＭ駆動装置を示し、図６に示した従来例の第１，第２の出力部７，８の具体的な構成が、この図１では異なっている。図２はＰＷＭ駆動装置の構成をより詳細に示している。

アクチュエータ９の両端は、第１の出力部７Ａの出力端子と第２の出力部８Ａの出力端子との間に接続されている。第１の出力部７Ａは、先行エッジ判定部１３と第１タイミングパルス生成部７１Ａと第１出力段１２で構成されている。第２の出力部８Ａは、先行エッジ判定部２３と第２タイミングパルス生成部８１Ａと第２出力段２２で構成されている。第１の出力部７Ａと第２の出力部８Ａとは、それぞれＰＷＭ信号生成部６からの信号に基づいて駆動されている。ＰＷＭ信号生成部６は、アナログ入力信号Ｓ５０のレベルに応じて、図３に示す第１のＰＷＭ信号Ｓ５１と第２のＰＷＭ信号Ｓ５２を出力する。

第１の出力部７Ａの先行エッジ判定部１３は、第１のＰＷＭ信号Ｓ５１の切り替わりタイミング（例えば、“Ｌ”レベルから“Ｈ”レベル）において、第２のＰＷＭ信号Ｓ５２の信号レベルを検知し、第１のＰＷＭ信号Ｓ５１が第２のＰＷＭ信号Ｓ５２より先に切り替わっているのか、あるいは後に切り替わっているのかを判定して先行エッジ判定信号Ｓ１１を出力する。この先行エッジ判定部１３は、フリップフロップ１１０で構成されており、データ入力（Ｄ）に第２のＰＷＭ信号Ｓ５２が供給され、クロック入力（ＣＫ）には第１のＰＷＭ信号Ｓ５１が供給され、第１のＰＷＭ信号Ｓ５１が立ち上がる際の第２のＰＷＭ信号Ｓ５２のレベルを判別して、出力（Ｑ）から先行エッジ判定信号Ｓ１１を出力する。そして、先行エッジ判定部１３は、第１のＰＷＭ信号Ｓ５１が立ち上がった時に第２のＰＷＭ信号Ｓ５２が既に立ち上がっていれば“Ｈ”レベルの先行エッジ判定信号Ｓ１１を出力し、またはまだ立ち上がっていなければ“Ｌ”レベルの先行エッジ判定信号Ｓ１１を出力（Ｑ）から出力する。

第１タイミングパルス生成部７１Ａは、遅延パターン生成部１４とセレクタ部１５で構成され、第１のＰＷＭ信号Ｓ５１と先行エッジ判定信号Ｓ１１とを入力信号としている。遅延パターン生成部１４で第１のＰＷＭ信号Ｓ５１を所定時間ずつ遅延させて遅延量の異なる複数の信号を生成し、先行エッジ判定信号Ｓ１１のレベルに応じて適切な遅延量の信号をセレクタ部１５で選択することにより、第１の出力段駆動信号としてのゲート信号Ｇ１Ｕと、第２の出力段駆動信号としてのゲート信号Ｇ１Ｌとを、第１出力段１２へ出力する。また同時に、一方の出力段駆動信号を基準として他方の出力段駆動信号のエッジタイミングを進める方向と、遅らせる方向とに切り替える動作を先行エッジ判定信号Ｓ１１のレベルに応じて切り替えることにより、後述する第２タイミングパルス生成部８１Ａの遅延方向と逆に遅延させて、第１出力段１２と第２出力段２２のデッドタイム（同時オフ区間）が重ならないようにしている。

遅延パターン生成部１４は、入力された第１のＰＷＭ信号Ｓ５１を第１の所定時間ほど遅延した遅延信号Ｓ１２を出力する第１遅延回路１１１と、遅延信号Ｓ１２を更に第２の所定時間ほど遅延した遅延信号Ｓ１３を出力する第２遅延回路１１２と、それぞれ遅延信号Ｓ１２を反転した基準信号Ｓ１４，Ｓ１７を出力するインバータ１１３，１１６と、入力に第１のＰＷＭ信号Ｓ５１と遅延信号Ｓ１３が接続されて第１の合成信号Ｓ１５を出力するＮＡＮＤゲート１１４と、入力に第１のＰＷＭ信号Ｓ５１と遅延信号Ｓ１３が接続されて第２の合成信号Ｓ１６を出力するＮＯＲゲート１１５とで構成されている。ここで、インバータ１１３，１１６が出力する基準信号Ｓ１４，Ｓ１７を基準とした時、ＮＡＮＤゲート１１４は、基準信号Ｓ１４より遅れて立ち下がり基準信号Ｓ１４より進んで立ち上がる第１の合成信号Ｓ１５を生成する。ＮＯＲゲート１１５は、基準信号Ｓ１４より進んで立ち下がり基準信号Ｓ１４より遅れて立ち上がる第２の合成信号Ｓ１６を生成する。

セレクタ部１５は、基準信号Ｓ１４，第１の合成信号Ｓ１５の何れかを先行エッジ判定信号Ｓ１１のレベルに基づいて選択してゲート信号Ｇ１Ｕを出力するセレクタ回路１６と、第２の合成信号Ｓ１６と基準信号Ｓ１７の何れかを先行エッジ判定信号Ｓ１１のレベルに基づいて選択してゲート信号Ｇ１Ｌを出力するセレクタ回路１７とで構成されている。具体的には、セレクタ回路１６は、先行エッジ判定信号Ｓ１１が“Ｌ”レベルのときには基準信号Ｓ１４をゲート信号Ｇ１Ｕとして出力し、先行エッジ判定信号Ｓ１１が“Ｈ”レベルのときには第１の合成信号Ｓ１５をゲート信号Ｇ１Ｕとして出力する。セレクタ回路１７は、先行エッジ判定信号Ｓ１１が“Ｌ”レベルのときには第２の合成信号Ｓ１６をゲート信号Ｇ１Ｌとして出力し、先行エッジ判定信号Ｓ１１が“Ｈ”レベルのときには基準信号Ｓ１７をゲート信号Ｇ１Ｌとして出力する。そして、第１出力段１２を構成するトランジスタ１２１および１２２は、このゲート信号Ｇ１Ｕ，Ｇ１Ｌに応じて駆動される。

第２の出力部８Ａについても第１の出力部７Ａと同様の回路構成である。第２の出力部８Ａの先行エッジ判定部２３は、第２のＰＷＭ信号Ｓ５２の切り替わりタイミング（例えば、“Ｌ”レベルから“Ｈ”レベル）において、第１のＰＷＭ信号Ｓ５１の信号レベルを検知し、第２のＰＷＭ信号Ｓ５２が第１のＰＷＭ信号Ｓ５１より先に切り替わっているのか、あるいは後に切り替わっているのかを判定して先行エッジ判定信号Ｓ２１を出力する。先行エッジ判定部２３はフリップフロップ２１０で構成されており、データ入力（Ｄ）に第１のＰＷＭ信号Ｓ５１が供給され、クロック入力（ＣＫ）には第２のＰＷＭ信号Ｓ５２が供給され、出力（Ｑ）から先行エッジ判定信号Ｓ２１が出力されている。従って、先行エッジ判定部２３を構成するフリップフロップ２１０は、殆どの場合フリップフロップ１１０と逆位相で動作し、先行エッジ判定部１３が“Ｌ”レベルを出力する時には“Ｈ”レベルを出力する。

第２タイミングパルス生成部８１Ａは、第２のＰＷＭ信号Ｓ５２と先行エッジ判定信号Ｓ２１とを入力信号として第１出力段１２と第２出力段２２のデッドタイムが重ならないように第２のＰＷＭ信号Ｓ５２の遅延方向を切り替え、第２出力段２２へ第３の出力段駆動信号としてのゲート信号Ｇ２Ｕと第４の出力段駆動信号としてのゲート信号Ｇ２Ｌを出力するよう構成されている。

第２タイミングパルス生成部８１Ａは遅延パターン生成部２４とセレクタ部２５で構成されている。
遅延パターン生成部２４は、入力された第２のＰＷＭ信号Ｓ５２を第３の所定時間ほど遅延した遅延信号Ｓ２２を出力する第３遅延回路２１１と、遅延信号Ｓ２２を更に第４の所定時間ほど遅延した遅延信号Ｓ２３を出力する第４遅延回路２１２と、それぞれ信号Ｓ２２を反転した基準信号Ｓ２４，Ｓ２７を出力するインバータ２１３，２１６と、入力に第２のＰＷＭ信号Ｓ５２と遅延信号Ｓ２３が接続されて第３の合成信号Ｓ２５を出力するＮＡＮＤゲート２１４と、入力に第２のＰＷＭ信号Ｓ５２と遅延信号Ｓ２３が接続されて第４の合成信号Ｓ２６を出力するＮＯＲゲート２１５とで構成されている。ここで、インバータ２１３，２１６が出力する基準信号Ｓ２４，Ｓ２７を基準とした時、ＮＡＮＤゲート２１４は、基準信号Ｓ２４より遅れて立ち下がり基準信号Ｓ２４より進んで立ち上がる第３の合成信号Ｓ２５を生成する。ＮＯＲゲート２１５は、基準信号Ｓ２４より進んで立ち下がり基準信号Ｓ２４より遅れて立ち上がる第４の合成信号Ｓ２６を生成する。

セレクタ部２５は、基準信号Ｓ２４と第３の合成信号Ｓ２５の何れかを先行エッジ判定信号Ｓ２１のレベルに基づいて選択してゲート信号Ｇ２Ｕを出力するセレクタ回路１８と、第４の合成信号Ｓ２６と基準信号Ｓ２７の何れかを先行エッジ判定信号Ｓ２１のレベルに基づいて選択してゲート信号Ｇ２Ｌを出力するセレクタ回路１９とで構成されている。具体的には、セレクタ回路１８は、先行エッジ判定信号Ｓ２１が“Ｌ”レベルのときには基準信号Ｓ２４をゲート信号Ｇ２Ｕとして出力し、先行エッジ判定信号Ｓ２１が“Ｈ”レベルのときには第３の合成信号Ｓ２５をゲート信号Ｇ２Ｕとして出力する。セレクタ回路１９は、先行エッジ判定信号Ｓ２１が“Ｌ”レベルのときには第４の合成信号Ｓ２６をゲート信号Ｇ２Ｌとして出力し、先行エッジ判定信号Ｓ２１が“Ｈ”レベルのときには基準信号Ｓ２７をゲート信号Ｇ２Ｌとして出力する。そして、第１出力段１２を構成するトランジスタ２２１および２２２は、このゲート信号Ｇ２Ｕ，Ｇ２Ｌに応じて駆動される。

このＰＷＭ駆動方法によれば、一方のＰＷＭ信号が立ち上がるタイミングで他方のＰＷＭ信号が“Ｈ”レベルであることを検知したときに、入力された前記一方のＰＷＭ信号を遅延することで、第１の出力段のデッドタイムと第２出力段２２のデッドタイムとが時間的に重ならないように駆動タイミング信号を生成することができる。これにより、一方の出力端子がＨ（またはＬ）になる期間と他方の出力端子がＬ（またはＨ）になる期間とが重なる期間を確実に設けることが可能になる。従って、差動入力ＰＷＭ信号の時間差がデッドタイムよりも短くても、差動入力ＰＷＭ信号の時間差を高精度に反映した差分パルスをＰＷＭ信号として出力することができ、不感帯を極限まで小さくできる。以上により、時間差がデッドタイムより小さい期間となる差動入力ＰＷＭ信号が入力されても、出力パルスが差動入力ＰＷＭ信号の時間差に対して高精度に応答できる。

図３と図４は上記のように構成された第１，第２の出力部７Ａ，８Ａの各部の信号タイミングを示している。第１タイミングパルス生成部７１Ａから一対のトランジスタ１２１，１２２に与えられるゲート信号Ｇ１Ｕ，Ｇ１Ｌが区間Ｗ１，Ｗ２において、一対のトランジスタ１２１，１２２は共にオフである。また、第２タイミングパルス生成部８１Ａから一対のトランジスタ２２１，２２２に与えられるゲート信号Ｇ２Ｕ，Ｇ２Ｌが区間Ｗ３，Ｗ４において、一対のトランジスタ２２１，２２２は共にオフである。

この図３では、第１のＰＷＭ信号Ｓ５１が立ち上がる時に第２のＰＷＭ信号Ｓ５２がまだ立ち上がっていないので、フリップフロップ１１０から出力する先行エッジ判定信号Ｓ１１は変化せずに“Ｌ”レベルを維持する。先行エッジ判定信号Ｓ１１が “Ｌ”レベルであるので、セレクタ回路１６は信号Ｓ１４をゲート信号Ｇ１Ｕとしてトランジスタ１２１のゲートに出力し、セレクタ回路１７は信号Ｓ１６をゲート信号Ｇ１Ｌとしてトランジスタ１２２のゲートに出力している。

ところが、第２のＰＷＭ信号Ｓ５２が立ち上がる時に第１のＰＷＭ信号Ｓ５１は既に立ち上がっているので、フリップフロップ２１０から出力する先行エッジ判定信号Ｓ２１は、第２のＰＷＭ信号Ｓ５２の立ち上がりに応じて立ち上がって“Ｈ”レベルになる。これにより、第１のＰＷＭ信号Ｓ５１がすでに立ち上がっていることをセレクタ回路１８，１９に伝達する。これに応じて、セレクタ回路１８は信号Ｓ２５をゲート信号Ｇ２Ｕに出力し、セレクタ回路１９は信号Ｓ２７をゲート信号Ｇ２Ｌに出力している。

さらに詳しく説明する。
例えば、第１の出力部７Ａの先行エッジ判定部１３が第１のＰＷＭ信号Ｓ５１の立ち上がりエッジで第２のＰＷＭ信号Ｓ５２の信号レベルを検出する時、第２のＰＷＭ信号Ｓ５２の立ち上がりエッジが第１のＰＷＭ信号Ｓ５１より遅れる場合は、図３に示すように先行エッジ判定部１３の出力の先行エッジ判定信号Ｓ１１は“Ｌ”レベルを出力し、第２の出力部８Ａの先行エッジ判定部２３は第２のＰＷＭ信号Ｓ５２の立ち上がりエッジから“Ｈ”レベルを出力することになる。すると、セレクタ回路１６が基準信号Ｓ１４を選択し、ゲート信号Ｇ１Ｕとしてトランジスタ１２１のゲートに印加する。一方、セレクタ回路１９が基準信号Ｓ２７を選択し、ゲート信号Ｇ２Ｌとしてトランジスタ２２２のゲートに印加する。従って、第１遅延回路１１１の遅延時間と第３遅延回路２１１の遅延時間が等しければ、トランジスタ１２１と２２２とを同時に導通状態にすることができる。従って、第１のＰＷＭ信号Ｓ５１と第２のＰＷＭ信号Ｓ５２との時間差が小さくなるような差動入力ＰＷＭ信号（Ｓ５１−Ｓ５２）であっても、アクチュエータ（負荷）９を十分に駆動することができる。これにより、差動入力ＰＷＭ信号に応じて負荷を駆動する特性の不感帯を極限まで小さくすることが可能となり、クロスオーバ歪みを極限まで小さくできる。

なお、第１遅延回路１１１の遅延時間と第３遅延回路２１１の遅延時間は等しいことが望ましいが、駆動装置が要求される設計仕様が許容する範囲で第１遅延回路１１１と第３遅延回路２１１の遅延時間が異なっていてもよく、実質的に同じ遅延時間であれば良い。

上述した動作とは逆に、第１のＰＷＭ信号Ｓ５１の立ち上がりエッジが第２のＰＷＭ信号より遅れる場合は、図４に示すように第２の出力部８Ａの先行エッジ判定部２３の出力の先行エッジ判定信号Ｓ２１は“Ｌ”レベルを出力し、第１の出力部７Ａの先行エッジ判定部１３の出力の先行エッジ判定信号Ｓ１１は第１のＰＷＭ信号Ｓ５１の立ち上がりエッジから“Ｈ”レベルを出力することになる。すると、セレクタ回路１７が基準信号Ｓ１７を選択し、ゲート信号Ｇ１Ｌとしてトランジスタ１２２のゲートに印加する。一方、セレクタ回路１８が基準信号Ｓ２４を選択し、ゲート信号Ｇ２Ｕとしてトランジスタ２２１のゲートに印加する。このようにして、アクチュエータ９に逆方向の電流パルスを印加して、差動入力ＰＷＭ信号である第１のＰＷＭ信号Ｓ５１と第２のＰＷＭ信号Ｓ５２の時間差が生じないパルス幅制御を行うことができる。以上のような動作を行って、図７に示すアナログ入力信号Ｓ５０のゼロレベルに対して正方向と負方向の電圧変化に応じたパルス幅変調を行うことができる。

図５のタイミングチャートは、第１，第２のＰＷＭ信号Ｓ５１，Ｓ５２と第１，第２出力段１２，２２へのゲート信号Ｇ１Ｕ，Ｇ１Ｌ，Ｇ２Ｕ，Ｇ２Ｌと出力Ｓ５３Ａ，Ｓ５４Ａを同じ時間軸に示したものである。

第２のＰＷＭ信号Ｓ５２が第１のＰＷＭ信号Ｓ５１より遅れて立ち上がる場合には、出力電圧Ｓ５３Ａはトランジスタ１２１がオンしたタイミングで“Ｌ”レベルから“Ｈ”レベルに切り替わるが、その時点ではトランジスタ２２２はオン状態を維持している。そして、トランジスタ２２２は出力電圧Ｓ５３Ａの立ち上がりより遅れてオンからオフに切り替わり、出力電圧Ｓ５４Ａは出力電圧Ｓ５３Ａより遅れて“Ｌ”レベルから“Ｈ”レベルへ切り替わる。そのため、出力電圧Ｓ５３Ａが立ち上がってからトランジスタ２２２がオンからオフに切り替わるまでの期間、アクチュエータ９には第１出力段１２から第２出力段２２へ向けて細い電流パルスが印加される。この細い電流パルスのパルス幅は、第１，第２のＰＷＭ信号Ｓ５１とＳ５２の立ち上がりエッジの時間差に相当する。図５では、ゲート信号Ｇ２Ｌが立ち下がると同時に出力電圧Ｓ５４Ａが立ち上がるのは、デッドタイムＷ３期間中にトランジスタ２２１，２２２がオフ状態（ハイインピーダンス状態）になるため、出力電圧Ｓ５４Ａがアクチュエータ９を介して第１出力段１２側の出力電圧Ｓ５３Ａと同電位になることによって、このような電圧波形になる。

第１のＰＷＭ信号Ｓ５１が第２のＰＷＭ信号Ｓ５２より遅れて立ち下がる場合も同様に、出力電圧Ｓ５４Ａは、ゲート信号Ｇ２Ｌが“Ｌ”レベルから“Ｈ”レベルに切り替わって、トランジスタ２２２がオンしたタイミングで“Ｈ”レベルから“Ｌ”レベルに切り替わるが、その時点ではトランジスタ１２１はオン状態を維持している。そして、トランジスタ１２１は出力電圧Ｓ５４Ａの立ち下がりより遅れてオンからオフに切り替わり、出力電圧Ｓ５３Ａは出力電圧Ｓ５４Ａより遅れて“Ｈ”レベルから“Ｌ”レベルへ切り替わる。そのため、出力電圧Ｓ５４Ａが立ち下がってからトランジスタ１２１がオンからオフに切り替わるまでの期間、アクチュエータ９には第１出力段１２から第２出力段２２へ向けて細い電流パルスが印加される。この細い電流パルスのパルス幅は、第１，第２のＰＷＭ信号Ｓ５１とＳ５２の立ち下がりエッジの時間差に相当する。

このように、一方のＰＷＭ信号が立ち上がるタイミングで他方のＰＷＭ信号が“Ｈ”レベルであることを検知したときに、入力された前記の一方のＰＷＭ信号を遅延することで、第１，第２タイミングパルス生成部において、第１の出力段のデッドタイムＷ１，Ｗ２と第２出力段２２のデッドタイムＷ３，Ｗ４が時間的に重ならないように駆動タイミング信号を生成することができる。

これにより、差動入力ＰＷＭ信号の小さい時間差を２つの出力信号に反映するために、一方の出力端子が“Ｈ”（または“Ｌ”）レベルになる期間と他方の出力端子が“Ｌ”（または“Ｈ”）レベルになる期間とが重なる期間を確実に設けることが可能になる。従って、差動入力ＰＷＭ信号の時間差がデッドタイムよりも短い期間になっても、差動入力ＰＷＭ信号の時間差を高精度に反映した差分パルスをＰＷＭ信号として出力することができ、出力電流パルスの不感帯を極限まで小さくできる。以上により、差動入力ＰＷＭ信号の時間差がデッドタイムより小さい期間になっても、出力電流パルスを高精度に応答させることができる。

（実施の形態２）
上記の実施の形態では先行エッジ判定部１３，２３の判定は、信号の立ち上がりで検出するものであったが、信号の立ち下がりで検出するものに限定しても実用上は良い。

すなわち、フリップフロップ１１０は第２のＰＷＭ信号Ｓ５２の反転信号をデータ入力（Ｄ）とし、第１のＰＷＭ信号Ｓ５１の反転信号をクロックとして受ける。第１のＰＷＭ信号Ｓ５１が立ち下がる際の第２のＰＷＭ信号Ｓ５２の状態を、第１のＰＷＭ信号Ｓ５１が立ち下がったとき第２のＰＷＭ信号Ｓ５２が既に立ち下がっているか、またはまだ立ち下がっていないかを判別して検知することができる。フリップフロップ２１０は第１のＰＷＭ信号Ｓ５１の反転信号をデータ入力（Ｄ）とし、第２のＰＷＭ信号Ｓ５２の反転信号をクロックとしてデータ入力を読み込むことで、第２のＰＷＭ信号Ｓ５２が立ち下がる際の第１のＰＷＭ信号Ｓ５１の状態を、第２のＰＷＭ信号Ｓ５２が立ち下がったとき第１のＰＷＭ信号Ｓ５１が既に立ち下がっているか、またはまだ立ち下がっていないかを判別して検知することができる。

この場合には、一方のＰＷＭ信号が立ち上がるタイミングで他方のＰＷＭ信号が“Ｌ”レベルであることを検知したときに、入力された前記の一方のＰＷＭ信号を遅延することで、第１の出力段のデッドタイムと第２出力段２２のデッドタイムが時間的に重ならないように駆動タイミング信号を生成することができる。これにより、一方の出力端子がＨ（またはＬ）になる期間と他方の出力端子が“Ｌ”レベル（または“Ｈ”レベル）になる期間とが重なる期間を確実に設けることができ、細い差分パルスをＰＷＭ信号として出力することが可能になる。

通常のＰＷＭ駆動方法ではデッドタイム回路を設けて貫通電流が流れないように構成されているため、この場合にはデッドタイム回路によって作成されるデッドタイムよりも小さいパルス幅の入力パルスには応答できないが、上記の構成によると、差動入力ＰＷＭ信号の時間差がデッドタイムより小さくても、差動入力ＰＷＭ信号の時間差を高精度に反映した差分パルスを出力することができ、不感帯を極限まで小さくできる。以上により、本実施形態の駆動装置はパルス幅の細い差分パルスをＰＷＭ信号として出力する場合でも高精度に応答できる。

なお、上記の各実施の形態において、第１，第２出力段１２，２２のスイッチング素子としてのトランジスタ１２１，２２１はＰチャンネル型、トランジスタ１２２，２２２はＮチャンネル型であったが、トランジスタ１２１，１２２，２２１，２２２の導電型をＮチャネル型としてもＰチャネル型としても、そのゲートへの入力信号の論理を適宜反転すれば有効に動作する。またトランジスタはＭＯＳに限らずＢＪＴ（Bipolar Junction Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）やその他のＦＥＴであってもよい。これらの小さな変更はすべて本発明の主旨に包含されるものである。

本発明にかかる駆動装置は、パルス幅変調駆動方式で負荷を駆動する場合、２つの出力パルスの時間差が小さくても、その時間差に応答したパルス幅で駆動することができ、出力応答の不感帯をなくす効果を有しており、パルス幅変調する駆動装置に有用である。

本発明のＰＷＭ駆動方法を実現する（実施の形態１）におけるＰＷＭ駆動装置の要部の構成図同実施の形態の回路図同実施の形態のタイミングチャート同実施の形態のタイミングチャート同実施の形態のタイミングチャートの説明図従来のＰＷＭ駆動装置の構成図同従来例のタイミングチャート同従来例の回路図従来の差動入力ＰＷＭ信号の時間差に対する出力電流実効値と不感帯の説明図同従来例のタイミングチャート

符号の説明

６パルス幅変調（ＰＷＭ）信号生成部
７Ａ，８Ａ第１，第２の出力部
９アクチュエータ
１２，２２第１，第２出力段，
１３，２３先行エッジ判定部（第１，第２先行エッジ判定部）
１４，２４遅延パターン生成部（第１，第２遅延パターン生成部）
１５，２５セレクタ部（第１，第２セレクタ部）
１６，１７，１８，１９セレクタ回路（第１，第２，第３，第４セレクタ回路）
１２１，１２２，２２１，２２２トランジスタ（スイッチング素子）
７１Ａ，８１Ａ第１，第２タイミングパルス生成部
Ｓ５０アナログ入力信号
Ｓ５１，Ｓ５２第１，第２のパルス幅変調（ＰＷＭ）信号
Ｓ１１，Ｓ２１先行エッジ判定信号（第１，第２先行エッジ判定信号）
１１０，２１０フリップフロップ
Ｇ１Ｕ，Ｇ１Ｌ，Ｇ２Ｕ，Ｇ２Ｌゲート信号（第１〜第４駆動タイミング信号）
１１１，１１２第１，第２遅延回路
１１３，１１６，２１３，２１６インバータ
１１４，２１４ＮＡＮＤゲート
１１５，２１５ＮＯＲゲート
２１１，２１２第３，第４遅延回路

Claims

ブリッジ回路の出力端子間に負荷を接続し、前記ブリッジ回路を構成する一対のハーフブリッジ回路を２相の電圧パルスで互いの出力信号が逆相のときのみに前記負荷に通電するようスイッチングして制御対象を目標状態に近づけるようＰＷＭ制御するに際し、
直列接続されて前記ハーフブリッジ回路を構成する２つのスイッチング素子の両方ともがオフするデッドタイムを設けて前記一対のハーフブリッジ回路を動作させるとともに、前記一対のハーフブリッジ回路のデッドタイムが相互間で重ならないように前記負荷を駆動する
ＰＷＭ駆動方法。
アナログ入力信号に応じてパルス幅を決めた第１，第２のＰＷＭ信号を生成するＰＷＭ信号生成部と、
それぞれが２つのスイッチング素子を直列接続した第１，第２出力段で構成され前記出力段の出力端子の間に負荷が接続されたブリッジ回路と、
第１，第２のＰＷＭ信号のどちらが先に切り替わっているのかを判定し第１先行エッジ判定信号を出力する第１先行エッジ判定部と、
第１のＰＷＭ信号と第１先行エッジ判定信号を入力信号として、第１出力段を構成する直列接続したスイッチング素子が同時にオフするデッドタイムを有し前記デッドタイムが第１，第２出力段の相互間で重ならないような第１，第２の駆動タイミング信号を生成する第１タイミングパルス生成部と、
第１，第２のＰＷＭ信号のどちらが先に切り替わっているのかを判定し第２先行エッジ判定信号を出力する第２先行エッジ判定部と、
第２のＰＷＭ信号と第２先行エッジ判定信号を入力信号として、第２出力段を構成する直列接続したスイッチング素子が同時にオフするデッドタイムを有し前記デッドタイムが第１，第２出力段の相互間で重ならないような第３、第４の駆動タイミング信号を生成する第２タイミングパルス生成部と
を設けたＰＷＭ駆動装置。
第１タイミングパルス生成部は、
第１のＰＷＭ信号を異なる所定時間だけ遅延した複数の遅延信号、それら遅延信号の組み合わせ、ならびにそれらを反転したＰＷＭ信号を生成する第１遅延パターン生成部と、
第１遅延パターン生成部から出力された複数のＰＷＭ信号の内の１つを第１先行エッジ判定信号に基づいて選択して第１出力段へ駆動タイミング信号として出力する第１セレクタ部とを有し、
第２タイミングパルス生成部は、
第２のＰＷＭ信号を異なる所定時間だけ遅延した複数の遅延信号、それら遅延信号の組み合わせ、ならびにそれらを反転したＰＷＭ信号を生成する第２遅延パターン生成部と、
第２遅延パターン生成部から出力された複数のＰＷＭ信号の内の１つを第２先行エッジ判定信号に基づいて選択して第２出力段へ駆動タイミング信号として出力する第２セレクタ部とを有している
請求項２記載のＰＷＭ駆動装置。
第１遅延パターン生成部は、
第１のＰＷＭ信号を遅延した第１遅延信号を出力する第１遅延回路と、
第１遅延信号を遅延した第２遅延信号を出力する第２遅延回路と、
第１遅延信号を反転した信号を出力する第１インバータと、
入力に第１のＰＷＭ信号と第２遅延信号が接続された第１ＮＡＮＤゲートと、
入力に第１のＰＷＭ信号と第２遅延信号が接続された第１ＮＯＲゲートと
を有し、
第１セレクタ部は、
第１インバータの出力信号と第１ＮＡＮＤゲートの出力信号の何れかを第１エッジ判定信号に基づいて選択して第１出力段としてのハーフブリッジ回路を構成する２つのスイッチング素子のうちの一方のスイッチング素子のゲートに駆動タイミング信号を出力する第１セレクタ回路と、
第１インバータの出力信号と第１ＮＯＲゲートの出力信号の何れかを第１エッジ判定信号に基づいて選択して第１出力段としてのハーフブリッジ回路を構成する２つのスイッチング素子のうちの他方のスイッチング素子のゲートに駆動タイミング信号を出力する第２セレクタ回路と
を有し、
第２遅延パターン生成部は、
第２のＰＷＭ信号を遅延した第３遅延信号を出力する第３遅延回路と、
第３遅延信号を遅延した第４遅延信号を出力する第４遅延回路と、
第３遅延信号を反転した信号を出力する第２インバータと、
入力に第２のＰＷＭ信号と第４遅延信号が接続された第２ＮＡＮＤゲートと、
入力に第２のＰＷＭ信号と第４遅延信号が接続された第２ＮＯＲゲートと
を有し、
第２セレクタ部は、
第２インバータの出力信号と第２ＮＡＮＤゲートの出力信号の何れかをエッジ判定信号に基づいて選択して第２出力段としてのハーフブリッジ回路を構成する２つのスイッチング素子のうちの一方のスイッチング素子のゲートに駆動タイミング信号を出力する第３セレクタ回路と、
第２インバータの出力信号と第２ＮＯＲゲートの出力信号の何れかを第２エッジ判定信号に基づいて選択して第２出力段としてのハーフブリッジ回路を構成する２つのスイッチング素子のうちの他方のスイッチング素子のゲートに駆動タイミング信号を出力する第４セレクタ回路と
を有する
請求項３記載のＰＷＭ駆動装置。
前記負荷がアクチュエータであることを特徴とする請求項２記載のＰＷＭ駆動装置。