JP2006006016A - パルス幅変調駆動回路 - Google Patents

Abstract

【課題】 入力不感帯を設ける必要が無く、微小な入力電圧の範囲でも、負荷を駆動することが出来るパルス幅変調駆動回路の提供。
【解決手段】 鋸波発生手段２ａ，２ｂが発生させた鋸波信号と入力信号とが与えられるオペアンプ部３ａ，３ｂが出力したパルス信号に基づき、ブリッジ回路のスイッチング素子Ｑ１〜Ｑ４を個別にオン／オフして、負荷Ｍを駆動するパルス幅変調駆動回路。鋸波発生手段２ａ，２ｂは、位相が異なる２つの鋸波信号を出力し、オペアンプ部３ａ，３ｂは、入力信号と鋸波信号の１つとをそれぞれ与えられる２つのオペアンプ３ａ，３ｂを備え、入力信号に応じてそれぞれパルス幅変調され、２つのオペアンプ３ａ，３ｂがそれぞれ出力したパルス信号が、ブリッジ回路の対向するスイッチング素子の組Ｑ１−Ｑ３，Ｑ２−Ｑ４を個別にオン／オフして、負荷Ｍを駆動する構成である。
【選択図】 図１

Description

本発明は、与えられた鋸波信号と入力信号とを比較することにより、オペアンプ部がパルス幅変調して出力したパルス信号に基づき、ブリッジ回路を構成するスイッチング素子を個別にオン／オフして、モータ、アクチュエータ等の負荷を駆動するパルス幅変調駆動回路に関するものである。

一般に、モータ及びアクチュエータ等を駆動する場合、電流容量が小さい制御ＩＣでは、直接駆動することが出来ない為、別に駆動回路が必要となる。駆動回路は、リニア方式とＰＷＭ（パルス幅変調）方式に大別されるが、ＰＷＭ方式は、効率の良さが認められ、高速化対応のＣＤ／ＤＶＤ駆動装置及び携帯型の省電力機器等に近年多用されている。

図６は、従来のモータを負荷とするＰＷＭ（パルス幅変調）駆動回路の構成例を示すブロック図である。このＰＷＭ駆動回路は、クロック発生回路１が発生させたクロックＣＬＫに基づき、鋸波発生回路２が鋸波信号を発生させる。この鋸波信号は、加算回路９でデッドゾーン用オフセット回路４が出力したオフセット電圧を加算されて、オペアンプ３の反転入力端子に与えられる。
一方、負荷であるモータＭを正転（正方向回転）／逆転（逆方向回転）させる正／負の入力信号が絶対値回路５に与えられ、絶対値回路５は、入力信号の絶対値信号をオペアンプ３の非反転入力端子に与える。

正／負の入力信号は、極性切換信号発生回路６にも与えられ、極性切換信号発生回路６は、与えられた入力信号に基づき、極性が異なる２つの極性切換信号を出力する。
オペアンプ３の出力信号は、ＡＮＤゲート７の一方の入力端子に与えられ、他方の入力端子には、一方の極性切換信号が与えられる。オペアンプ３の出力信号は、ＡＮＤゲート８の一方の入力端子にも与えられ、他方の入力端子には、他方の極性切換信号が与えられる。

モータＭを直接駆動するブリッジ回路は、電源ＶＣＣと接地端子との間に、ＮチャネルＦＥＴＱ１とＮチャネルＦＥＴＱ４との直列回路、及びＮチャネルＦＥＴＱ２とＮチャネルＦＥＴＱ３との直列回路が、並列に接続されている。モータＭは、ＦＥＴＱ１とＦＥＴＱ４との接続節点、及びＦＥＴＱ２とＦＥＴＱ３との接続節点の間に橋絡されている。
ＦＥＴＱ１〜Ｑ４には、それぞれ逆並列にフライバックダイオード（フリーホイールダイオード）Ｄ１〜Ｄ４が接続されている。

ＦＥＴＱ１のゲートには、ＡＮＤゲート７の出力信号が、ＦＥＴＱ２のゲートには、ＡＮＤゲート８の出力信号がそれぞれ与えられ、ＦＥＴＱ３のゲートには、一方の極性切換信号が、ＦＥＴＱ４のゲートには、他方の極性切換信号がそれぞれ与えられる。

このような構成のＰＷＭ駆動回路では、オペアンプ３が、オフセット電圧が加算された鋸波信号と、絶対値回路５出力した入力信号の絶対値信号との大小関係に基づくパルス幅のパルス信号を、ＡＮＤゲート７，８に与える。
ここで、例えば、一方の極性切換信号がＨレベルの場合、ＡＮＤゲート７は、オペアンプ３から与えられたパルス信号を出力して、ＦＥＴＱ１をオン／オフ駆動（ＰＷＭ駆動）する。一方、ＡＮＤゲート８は、他方の極性切換信号がＬレベルであるから、出力はＬレベルであり、ＦＥＴＱ２はオフになっている。

また、一方の極性切換信号が与えられるＦＥＴＱ３はオンに、他方の極性切換信号が与えられるＦＥＴＱ４はオフになっている。
この結果、一方の極性切換信号がＨレベルの場合、ＦＥＴＱ１、モータＭ、ＦＥＴＱ３の経路で電流が流れ、モータＭは正転（又は逆転）する。
一方の極性切換信号がＬレベルの場合、上述した動作が逆になり、ＦＥＴＱ２、モータＭ、ＦＥＴＱ４の経路で電流が流れ、モータＭは逆転（又は正転）する。
特開平４−２０７９２５号公報

上述したような従来のＰＷＭ駆動回路では、図７の入出力特性図に示すように、入力信号の電圧（入力電圧）に応じて、オペアンプ３から出力されるパルス信号のデューティ比が、ほぼ比例的に変化するが、入力電圧の０Ｖ付近に、デッドゾーンＤＺと呼ばれる入力不感帯が存在する。
これは、ＦＥＴＱ１〜Ｑ４、絶対値回路５及び極性切換信号発生回路６の遅延時間、オペアンプ３のオフセット電圧等の原因で、ブリッジ回路のＦＥＴＱ１とＦＥＴＱ４とが、又はＱ２とＱ３とが同時にオン状態となって、電源ＶＣＣから接地端子へ大電流（貫通電流）が流れるのを防止する目的の為に設けられたものである。

電源ＶＣＣから接地端子へ大電流が流れると、無駄な電流の増加(効率の悪化)、ノイズの発生、最悪の場合には、ＦＥＴＱ１〜Ｑ４の劣化及び破壊を引き起こすので、デッドゾーンＤＺを設けて、ブリッジ回路のＦＥＴＱ１とＦＥＴＱ４とが、又はＱ２とＱ３とが同時にオン状態となるのを防止している。デッドゾーンＤＺは、デッドゾーン用オフセット回路４（図６）が出力するオフセット電圧により設定されている。

従来のＰＷＭ駆動回路では、図７に示すように、デッドゾーンＤＺを設けてある為、微小な入力電圧の範囲では、パルス信号のデューティ比は０であり、電流が流れず、モータＭを駆動することが出来ないという問題がある。
本発明は、上述したような事情に鑑みてなされたものであり、入力不感帯（デッドゾーン）を設ける必要が無く、微小な入力電圧の範囲でも、負荷を駆動することが出来るパルス幅変調駆動回路を提供することを目的とする。

本発明に係るパルス幅変調駆動回路は、４つのスイッチング素子を含み、負荷を駆動するブリッジ回路と、鋸波信号を発生させる鋸波発生手段と、該鋸波発生手段が発生させた鋸波信号と入力信号とが与えられるオペアンプ部とを備え、該入力信号に応じてパルス幅変調され、前記オペアンプ部が出力したパルス信号に基づき、前記スイッチング素子を個別にオン／オフして、前記負荷を駆動するパルス幅変調駆動回路において、前記鋸波発生手段は、位相が異なる２つの鋸波信号を出力し、前記オペアンプ部は、前記入力信号と該鋸波信号の１つとをそれぞれ与えられる２つのオペアンプを備え、前記入力信号に応じてそれぞれパルス幅変調され、前記２つのオペアンプがそれぞれ出力したパルス信号が、前記ブリッジ回路の対向するスイッチング素子の組を個別にオン／オフして、前記負荷を駆動するように構成してあることを特徴とする。

このパルス幅変調駆動回路では、４つのスイッチング素子を含むブリッジ回路が負荷を駆動し、鋸波発生手段が鋸波信号を発生させる。鋸波発生手段が発生させた鋸波信号と入力信号とがオペアンプ部に与えられ、この入力信号に応じてパルス幅変調され、オペアンプ部が出力したパルス信号に基づき、スイッチング素子を個別にオン／オフして、負荷を駆動する。鋸波発生手段は、位相が異なる２つの鋸波信号を出力し、オペアンプ部は、２つのオペアンプが、入力信号と鋸波信号の１つとをそれぞれ与えられる。入力信号に応じてそれぞれパルス幅変調され、２つのオペアンプがそれぞれ出力したパルス信号が、ブリッジ回路の対向するスイッチング素子の組を個別にオン／オフして、負荷を駆動する。

本発明に係るパルス幅変調駆動回路は、前記２つの鋸波信号は、１８０度位相が異なることを特徴とする。

本発明に係るパルス幅変調駆動回路によれば、入力不感帯を設ける必要が無く、微小な入力電圧の範囲でも、負荷を駆動することが出来るパルス幅変調駆動回路を実現することが出来る。

図１は、本発明に係るパルス幅変調駆動回路（ＰＷＭ駆動回路）の実施の形態の構成を示すブロック図である。このＰＷＭ駆動回路は、クロック発生回路１が発生させたクロックＣＬＫのアップエッジに基づき、鋸波発生回路２ａ（鋸波発生手段）が鋸波信号２ａａを発生させ、クロックＣＬＫのダウンエッジに基づき、鋸波発生回路２ｂ（鋸波発生手段）が鋸波信号２ｂｂを発生させる。

このＰＷＭ駆動回路は、絶対値回路を使用せず、入力信号が基準電圧Ｖｒｅｆより大きいか小さいかで、負荷の正転（正方向回転）／逆転（逆方向回転）を決定しており、鋸波発生回路２ａが発生させた鋸波信号２ａａは、正転方向の信号を作成する為に、加算回路１０で基準電圧Ｖｒｅｆが加算（バイアス）される。
鋸波信号２ａａに基準電圧Ｖｒｅｆが加算された鋸波信号２ａｃは、オペアンプ３ａの反転入力端子に与えられ、鋸波発生回路２ｂが発生させた鋸波信号２ｂｂは、オペアンプ３ｂの非反転入力端子に与えられる。
一方、上述した入力信号は、オペアンプ３ａの非反転入力端子と、オペアンプ３ｂの反転入力端子とに与えられる。

負荷であるモータＭを直接駆動するブリッジ回路は、電源ＶＣＣと接地端子との間に、ＮチャネルＦＥＴＱ１とＮチャネルＦＥＴＱ４との直列回路、及びＮチャネルＦＥＴＱ２とＮチャネルＦＥＴＱ３との直列回路が、並列に接続されている。モータＭは、ＦＥＴＱ１とＦＥＴＱ４との接続節点、及びＦＥＴＱ２とＦＥＴＱ３との接続節点の間に橋絡されている。
ＦＥＴＱ１〜Ｑ４には、それぞれ逆並列にフライバックダイオード（フリーホイールダイオード）Ｄ１〜Ｄ４が接続されている。
ＦＥＴＱ１，Ｑ３の各ゲートには、オペアンプ３ａの出力信号が、ＦＥＴＱ２，Ｑ４の各ゲートには、オペアンプ３ｂの出力信号がそれぞれ与えられる。

以下に、このような構成の ＰＷＭ駆動回路の動作を、それを示す図２，３，４のタイミングチャートを参照しながら説明する。
クロック発生回路１からのクロック（図２（ａ））が、２つの鋸波発生回路２ａ，２ｂに入力される。２つの鋸波発生回路２ａ，２ｂは、それぞれ入力されたクロック信号のアップエッジ、ダウンエッジに基づき、位相が１８０度異なる２つのパルス幅変調用の鋸波信号２ａａ，２ｂｂ（図２（ｂ）（ｃ））を作成する。

上述したように、正転方向の信号を作成する為に、加算回路１０で鋸波信号２ａａに基準電圧Ｖｒｅｆが加算された鋸波信号２ａｃは、オペアンプ３ａで入力信号と比較され（図３（ａ））、入力信号の方が大きいときに、オペアンプ３ａは正信号を出力する（図３（ｂ））。オペアンプ３ａが出力した正信号は、ＦＥＴＱ１，Ｑ３をオンにし、モータＭを正転させる。

一方、鋸波信号２ｂｂは、オペアンプ３ｂで入力信号と比較され（図３（ａ））、入力信号の方が小さいときに、オペアンプ３ｂは正信号を出力する（図３（ｃ））。オペアンプ３ｂが出力した正信号は、ＦＥＴＱ２，Ｑ４をオンにし、モータＭを逆転させる。オペアンプ３ａ，３ｂが出力する負信号は、ＦＥＴＱ１〜Ｑ４をオフにする。
尚、図３（ａ）から判るように、基準電圧Ｖｒｅｆ＝鋸波信号２ａｃ，２ｂｂの最大値、にしておく必要がある。

ここで、オペアンプ３ａの入力オフセット電圧の影響を受けて、鋸波信号２ａｃが等価的に下がった場合（図４（ａ））を考える。この場合、入力信号が一定であるにも関らず、ＦＥＴＱ１，Ｑ３とＦＥＴＱ２，Ｑ４とが両方共導通状態になることがある（図４（ａ）（ｂ）（ｃ））。
しかし、このＰＷＭ駆動回路では、それらの導通タイミングは、ほぼクロック周期Ｔの１／２ずれている為、貫通電流は発生しない。
また、ＦＥＴＱ１〜Ｑ４のターンオフ時間、及び鋸波発生回路２ａ，２ｂの遅延時間等に対しても、Ｔ／２のタイミングマージン（余裕）を持っており、貫通電流が発生することはない。

以上のように、本発明に係るパルス幅変調駆動回路では、貫通電流が発生する虞が無い為に、従来技術では不可欠であった入力不感帯を設ける必要が無く、図５の入出力特性図に示すように、微小入力電圧に対しても出力電圧（オペアンプ３ａ，３ｂから出力されるパルス信号のデューティ比）が、ほぼ比例的に変化する制御特性の良い駆動回路が実現出来る。

本発明に係るパルス幅変調駆動回路の実施の形態の構成を示すブロック図である。 本発明に係るパルス幅変調駆動回路の動作を示すタイミングチャートである。 本発明に係るパルス幅変調駆動回路の動作を示すタイミングチャートである。 本発明に係るパルス幅変調駆動回路の動作を示すタイミングチャートである。 本発明に係るパルス幅変調駆動回路の入出力特性を示す特性図である。 従来のパルス幅変調駆動回路の構成例を示すブロック図である。 従来のパルス幅変調駆動回路の入出力特性を示す特性図である。

符号の説明

１ クロック発生回路
２ａ，２ｂ 鋸波発生回路（鋸波発生手段）
３ａ，３ｂ オペアンプ
１０ 加算回路
Ｑ１〜Ｑ４ ＮチャネルＦＥＴ
Ｍ モータ（負荷）

Claims (2)

1. ４つのスイッチング素子を含み、負荷を駆動するブリッジ回路と、鋸波信号を発生させる鋸波発生手段と、該鋸波発生手段が発生させた鋸波信号と入力信号とが与えられるオペアンプ部とを備え、該入力信号に応じてパルス幅変調され、前記オペアンプ部が出力したパルス信号に基づき、前記スイッチング素子を個別にオン／オフして、前記負荷を駆動するパルス幅変調駆動回路において、
   前記鋸波発生手段は、位相が異なる２つの鋸波信号を出力し、前記オペアンプ部は、前記入力信号と該鋸波信号の１つとをそれぞれ与えられる２つのオペアンプを備え、前記入力信号に応じてそれぞれパルス幅変調され、前記２つのオペアンプがそれぞれ出力したパルス信号が、前記ブリッジ回路の対向するスイッチング素子の組を個別にオン／オフして、前記負荷を駆動するように構成してあることを特徴とするパルス幅変調駆動回路。
2. 前記２つの鋸波信号は、１８０度位相が異なる請求項１記載のパルス幅変調駆動回路。

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