JP2007067828A - 信号加算回路 - Google Patents

Abstract

【課題】 Ｉ信号とＱ信号に位相誤差や振幅誤差が含まれていてもこれらの影響を排除して加算できるようにした信号加算回路を提供する。
【解決手段】 少なくともグランドとの間が定電流状態にある接地端子２１ｓ，２２ｓと位相の異なる入力信号（Ｉ信号，Ｑ信号）が入力される入力端子２１ｇ，２２ｇと互いに接続された出力端子２１ｄ，２２ｄを介して電源電圧Ｖccが印加された一対の増幅素子２１，２２からなる加算部２０Ａと、前記増幅素子２１，２２の各接地端子２１ｓ，２２ｓと前記グランドとの間に前記異なる入力信号間の振幅を調整するゲインコントロール部３０と、位相を調整する位相コントロール部４０を設けた。
【選択図】図１

Description

本発明は、所定の位相差を有するＩ信号とＱ信号を加算する信号加算回路に係わり、特にＩ信号とＱ信号に位相誤差や振幅誤差が含まれていてもこれらの影響を排除して加算できるようにした信号加算回路に関する。

図３は、信号加算回路を備えた従来のデジタル変調信号受信機の概略を示すブロック構成図である。このデジタル変調信号受信機は、直交変調された受信信号から直交復調信号を取り出すための直交復調器を有している。

図３に示すように、アンテナ１で受信された信号は、バンドパスフィルタ３に入力された後、可変増幅器４で増幅され、直交復調器５に入力される。

前記直交復調器５には、所定の周波数からなるとともに９０度位相の異なる局発振信号Ｌ１，Ｌ２を生成するＰＬＬ６Ｂによるローカルオシレータ６Ａとミキサ７Ａ，７Ｂなどが設けられている。前記ローカルオシレータ６Ａから出力された各局発振信号Ｌ１，Ｌ２と前記ＱＰＳＫ変調信号とが前記ミキサ７Ａ，７Ｂでそれぞれ混合され、互いに直交するＩ信号及びＱ信号（直交復調信号）が出力される。

前記Ｉ信号及びＱ信号は、それぞれローパスフィルタ８Ａ、８Ｂを通過して加算器１０で加算された後、ＱＰＳＫ復調器９によってベースバンド信号に復調されるようになっている（例えば、特許文献１）
特開２０００−３３２８４１号公報

前記Ｉ信号とＱ信号とは、位相差が９０度であり、振幅差が０であることが理想である。

しかし、Ｉ信号とＱ信号は、例えば局発振信号を発振するローカルオシレータ６Ａや局発振信号の位相を９０度移相させる移相器などを構成する構成素子のばらつきなどにより、前記位相差は９０度±５度の範囲内にあり、前記両信号間には最大±５度程度の位相誤差が含まれていた。また両信号の振幅差も完全には０ではなく、±５％程度の振幅誤差が含まれることがあった。

そして、このような位相誤差および／または振幅誤差を含むＩ信号とＱ信号とが前記加算器１０において加算されると、加算後のベースバンド信号（加算信号）は大きな誤差を含むことになり、その後の信号処理に悪影響を与える原因となっていた。

本発明は上記従来の課題を解決するためのものであり、Ｉ信号とＱ信号に位相誤差や振幅誤差が含まれるものであっても、これらを除去したベースバンド信号を生成できるようにした信号加算回路を提供することを目的としている。

本発明は、少なくとも、グランドとの間が定電流状態にある接地端子と位相の異なる入力信号が入力される入力端子と互いに接続された出力端子を介して電源電圧が印加された一対の増幅素子からなる加算部と、前記増幅素子の各接地端子と前記グランドとの間に前記異なる入力信号間の振幅を調整するゲインコントロール部と、位相を調整する位相コントロール部と、を有すること特徴とするものである。

本発明の信号加算回路では、位相の異なる入力信号どうしを加算する際に、ゲインコントロール部を用いて前記入力信号から予め振幅誤差を除去し、または位相コントロール部を用いて位相誤差を排除することができる。このため、加算後の加算信号に含まれる誤差を小さくすることができる。しかも、本願発明では前記振幅誤差および位相誤差の一方のみを除去することもできるし、あるいは両方同時に除去することもできる。

例えば、第１の加算部が第１の増幅素子と第２の増幅素子とで形成され、第２の加算部が第３の増幅素子と第４の増幅素子とで形成され、
＋Ｉ信号を基準としたときにそれよりも９０度移相された＋Ｑ信号と、前記＋Ｑ信号に対し９０度移相された−Ｉ信号と、前記−Ｉ信号に対し９０度移相された−Ｑ信号とが、前記第１、第２、第３および第４の増幅素子の各入力端子にそれぞれ入力されており、
前記ゲインコントロール部および位相コントロール部が、前記第１の増幅素子と第３の増幅素子の間、および前記第２の増幅素子と第４の増幅素子の間に設けられているものとすることができる。

上記手段では、位相の異なる４つの信号（±Ｉ信号と±Ｑ信号）に含まれる振幅誤差や位相誤差を除去した上で加算することができる。

上記において、前記ゲインコントロール部は、前記第１の増幅素子の接地端子と前記第３の増幅素子の接地端子との間、および前記第２の増幅素子の接地端子と前記第４の増幅素子の接地端子との間、のそれぞれに並列に設けられた固定抵抗と、抵抗素子とスイッチ素子とを直列接続してなる複数の可変抵抗部とを有するものが好ましい。

上記手段では、４つの信号（±Ｉ信号と±Ｑ信号）を加算する際に、それぞれのゲインを調整することができるため、各信号間の振幅差を小さくすることができる。

また各可変抵抗部に設けられたスイッチ素子を切り換えることにより、抵抗値を段階的（デジタル）に可変することができるため、ゲインを微調整することができる。

また上記において、前記位相コントロール部は、前記第１の増幅素子の接地端子と前記第３の増幅素子の接地端子との間、および前記第２の増幅素子の接地端子と前記第４の増幅素子の接地端子との間、のそれぞれに設けられたローパスフィルタおよびハイパスフィルタで形成されていることが好ましい。

上記手段では、４つの信号（±Ｉ信号と±Ｑ信号）を加算する際に、それぞれの位相を調整することができるため、各信号間に予め設定されている所定の位相差以外の位相誤差を小さくすることができる。しかも、一方の＋Ｉ／＋Ｑ信号側で位相を進め、他方の−Ｉ／−Ｑ信号側で位相を遅らせるというように、それぞれ独立して位相の調整を行うこともできる。

さらに上記において、前記ローパスフィルタは前記接地端子間に直列接続された第１の抵抗及び第２の抵抗と、前記第１の抵抗と前記第２の抵抗との接続点と前記グランドとの間に設けられた第１のコンデンサとで形成され、
前記ハイパスフィルタは前記接地端子間に直列接続された第２のコンデンサ及び第３のコンデンサと、前記第２のコンデンサと前記第３のコンデンサとの接続点と前記グランドとの間に設けられた第３の抵抗とで形成されており、
前記ローパスフィルタを形成する前記第１の抵抗及び前記第２の抵抗と各接地端子との間、および前記ハイパスフィルタを形成する前記第１のコンデンサ及び前記第２のコンデンサと各接地端子との間にスイッチ素子が設けられているものが好ましい。

上記においては、ローパスフィルタおよびハイパスフィルタがそれぞれ２つの時定数を持つ回路となり、フィルタ特性を示す直線の傾きを急にすることができる。すなわち、遮断能力の高いローパスフィルタおよびハイパスフィルタとすることができる。

また前記増幅素子が、前記接地端子をソースとし、前記入力端子をゲートとし且つ出力端子をドレインとするＭＯＳ型のＦＥＴであるものが好ましい。

上記手段では、バイポーラ型のトランジスタやリレーなどを用いる場合に比較して、信号加算回路を小型化することができる。

本発明の信号加算回路では、Ｉ信号とＱ信号が位相誤差や振幅誤差が含むものであっても、これら誤差を除去することにより、前記位相誤差や振幅誤差の影響の少ない加算信号（ベースバンド信号）を生成することができる。

特に、ＱＰＳＫ変調方式の受信機においては、それぞれ９０度位相の異なる４つの信号（＋Ｉ信号、−Ｉ信号、＋Ｑ信号、−Ｑ信号）を取り扱う必要があるが、これらの間の位相誤差や振幅誤差の影響を排除したベースバンド信号を生成することができる。

図１は本発明の信号加算回路を示す回路構成図、図２は図１の信号加算回路の等価回路図であり、２組ある加算部のうちの一方を示している。

図１に示すように、信号加算回路２０は、主として加算部と、ゲインコントロール部と、位相コントロール部とを有している。

前記加算部はＭＯＳ型のＦＥＴなど半導体素子で形成されており、第１の増幅素子２１、第２の増幅素子２２、第３の増幅素子２３及び第４の増幅素子２４を有している。

図示左端側に設けられた一対の第１の増幅素子２１と第２の増幅素子２２とが第１の加算部２０Ａを形成し、図示右端側に設けられた一対の第３の増幅素子２３と第４の増幅素子２４とが第２の加算部２０Ｂを形成している。

前記第１の増幅素子２１は前記＋Ｉ信号用として、前記第２の増幅素子２２は前記＋Ｑ信号用として、第３の増幅素子は前記−Ｉ信号用として、第４の増幅素子＋Ｉ信号用としてそれぞれ設けられている。すなわち、前記第１の増幅素子２１のゲート（入力端子）２１ｇに前記＋Ｉ信号用が、前記第２の増幅素子２２のゲート（入力端子）２２ｇに前記＋Ｑ信号が、前記第３の増幅素子のゲート（入力端子）２３ｇに前記−Ｉ信号が、第４の増幅素子２４のゲート（入力端子）２４ｇに前記＋Ｉ信号がそれぞれ入力される。

前記第１の加算部２０Ａでは、第１の増幅素子２１のドレイン（出力端子）２１ｄと前記第２の増幅素子２２のドレイン（出力端子）２２ｄとが接続され所定のプルアップ抵抗ｒを介して電源Ｖccに接続されている。同様に、前記第２の加算部２０Ｂでは前記第３の増幅素子２３のドレイン（出力端子）２３ｄと前記第４の増幅素子２４のドレイン（出力端子）２４ｄとが接続されプルアップ抵抗ｒを介して電源Ｖccに接続されている。そして、前記第１の増幅素子２１のドレイン（出力端子）２１ｄ及び前記第２の増幅素子２２のドレイン（出力端子）２２ｄとの接続部に出力端子out１が設けられ、前記第３の増幅素子２３のドレイン（出力端子）２３ｄ及び前記第４の増幅素子２４のドレイン（出力端子）２４ｄとの接続部に出力端子out２が設けられている。

なお、各増幅素子のソース（接地端子）２１ｓ，２２ｓ，２３ｓおよび２４ｓとグランドＧＮＤ間は定電流の状態（定電流源ｉを有する状態）にある。

図２に示すように、前記第１の加算部２０Ａと前記第２の加算部２０Ｂとの間にはゲインコントロール部３０と位相コントロール部４０とが設けられている。

本実施の形態に示すゲインコントロール部３０は、固定抵抗（デフォルト抵抗）Ｒａ，Ｒｂと、スイッチ素子３１ａと第１の接続抵抗（抵抗素子）Ｒ１とを直接接続してなる第１の可変抵抗回路３１と、スイッチ素子３２ａと第２の接続抵抗（抵抗素子）Ｒ２とを直接接続してなる第２の可変抵抗回路３２と、同じようにスイッチ素子３３ａと第１の接続抵抗（抵抗素子）Ｒ１’とを直接接続してなる第３の可変抵抗回路３３と、スイッチ素子３４ａと第２の接続抵抗（抵抗素子）Ｒ２’とを直接接続してなる第４の可変抵抗回路３４とを有している。

前記固定抵抗Ｒａ、第１の可変抵抗回路３１及び第２の可変抵抗回路３２は、前記第１の増幅素子２１のソース（接地端子）２１ｓと前記第３の増幅素子２３のソース（接地端子）２３ｓとの間に互いに並列接続されている。また前記固定抵抗Ｒｂ、第３の可変抵抗回路３３及び第４の可変抵抗回路３４は、前記第２の増幅素子２２のソース（接地端子）２２ｓと前記第４の増幅素子２４のソース（接地端子）２４ｓとの間に互いに並列接続されている。

前記各スイッチ素子３１ａ，３２ａ，３３ａおよび３４ａは、例えばＭＯＳ型のＦＥＴ、バイポーラ型トランジスタ、あるいはリレー接点などで形成することが可能であるが、外部から信号を与えることによりその開閉動作が制御できるようになっている。

一方、本実施の形態に示す位相コントロール部４０は、第１のローパスフィルタ４１、第１のハイパスフィルタ４２、第２のローパスフィルタ４３および第２のハイパスフィルタ４４とを有している。

前記第１のローパスフィルタ４１と第１のハイパスフィルタ４２とは、前記第１の増幅素子２１のソース（接地端子）２１ｓと前記第３の増幅素子２３のソース（接地端子）２３ｓとの間に互いに並列接続されている。また第２のローパスフィルタ４３と第２のハイパスフィルタ４４とは、前記第２の増幅素子２２のソース（接地端子）２２ｓと前記第４の増幅素子２４のソース（接地端子）２４ｓとの間に互いに並列接続されている。

前記第１のローパスフィルタ４１は、互いに直列接続された第１の抵抗ｒ１及び第２の抵抗ｒ２と、これらの接続点Ｐ１とグランドとの間に接続された第３のコンデンサＣ３とからなる。前記第１の抵抗ｒ１の他端と前記第１の増幅素子２１のソース（接地端子）２１ｓとの間にはスイッチ素子４１ａが設けられ、前記第２の抵抗ｒ２の他端と前記第３の増幅素子２３のソース（接地端子）２３ｓとの間にはスイッチ素子４１ｂが設けられている。一方、第１のハイパスフィルタ４２は、互いに直列接続された第１のコンデンサＣ１及び第２のコンデンサＣ２と、これらの接続点Ｐ２とグランドとの間に接続された第３の抵抗ｒ３とからなる。前記第１のコンデンサＣ１の他端と前記第１の増幅素子２１のソース（接地端子）２１ｓとの間にはスイッチ素子４２ａが設けられ、前記第２のコンデンサＣ２の他端と前記第３の増幅素子２３のソース（接地端子）２３ｓとの間にはスイッチ素子４２ｂが設けられている。

同様に、前記第２のローパスフィルタ４３は、互いに直列接続された第１の抵抗ｒ１’及び第２の抵抗ｒ２’と、これらの接続点Ｐ３とグランドとの間に接続された第３のコンデンサＣ３’とからなる。前記第１の抵抗ｒ１’の他端と前記第２の増幅素子２２のソース（接地端子）２２ｓとの間にはスイッチ素子４３ａが設けられ、前記第２の抵抗ｒ２’の他端と前記第４の増幅素子２４のソース（接地端子）２４ｓとの間にはスイッチ素子４３ｂが設けられている。一方、第２のハイパスフィルタ４４は、互いに直列接続された第１のコンデンサＣ１’及び第２のコンデンサＣ２’と、これらの接続点Ｐ４とグランドとの間に接続された第３の抵抗ｒ３’とからなる。前記第１のコンデンサＣ１’の他端と前記第２の増幅素子２２のソース（接地端子）２２ｓとの間にはスイッチ素子４４ａが設けられ、前記第２のコンデンサＣ２’の他端と前記第４の増幅素子２４のソース（接地端子）２４ｓとの間にはスイッチ素子４４ｂが設けられている。

前記第１のローパスフィルタ４１は前記スイッチ素子４１ａ又はスイッチ素子４１ｂを閉じる（ＯＮ状態）ことにより、前記第２のローパスフィルタ４３は前記スイッチ素子４３ａ又はスイッチ素子４３ｂを閉じる（ＯＮ状態）ことにより、それぞれ位相遅れ回路として動作する。また前記第１のハイパスフィルタ４２は前記スイッチ素子４２ａ又はスイッチ素子４２ｂを閉じる（ＯＮ状態）ことにより、前記第２のハイパスフィルタ４４は前記スイッチ素子４４ａ又はスイッチ素子４４ｂを閉じる（ＯＮ状態）ことにより、それぞれ位相進み回路として動作する。

上記信号加算回路の動作について説明する。
図１に示す信号加算回路において、前記２組の加算部のうちの一方に着目すると、図２に示すような等価回路図を得ることができる。なお、以下においては、第１の加算部２０Ａの加算部を用いて説明するが、第２の加算部２０Ｂについても同様である。

図２において、固定抵抗Ｒａ，Ｒｂと、第１の接続抵抗（抵抗素子）Ｒ１，Ｒ１’と、第２の接続抵抗（抵抗素子）Ｒ２，Ｒ２’との関係は、例えばＲ＝Ｒａ＝Ｒｂ＝Ｒ１＝Ｒ１’＝２・Ｒ２＝２・Ｒ２’（すなわち、Ｒａ＝Ｒｂ＝Ｒ１＝Ｒ１’＝Ｒ、Ｒ２＝Ｒ２’＝Ｒ／２）に設定されている。

まず、ゲインコントロール（振幅調整）について説明する。
全てのスイッチ素子を開いた状態（オフ状態）においては、前記第１の増幅素子２１のソース（接地端子）２１ｓとグランドとの間のインピーダンスＺ１は固定抵抗（デフォルト抵抗）Ｒａに一致し（Ｚ１＝Ｒａ＝Ｒ）、前記第２の増幅素子２２のソース（接地端子）２２ｓとグランドとの間のインピーダンスＺ２は固定抵抗（デフォルト抵抗）Ｒｂに一致する（Ｚ２＝Ｒｂ＝Ｒ）。

次に、スイッチ素子３１ａのみをオン状態に切り換えると、固定抵抗Ｒａと第１の接続抵抗（抵抗素子）Ｒ１とが並列接続となるため、前記インピーダンスＺ１は１／Ｚ１＝１／Ｒａ＋１／Ｒ１＝１／Ｒ＋１／Ｒ、すなわちＺ１＝Ｒ／２に設定することができる。続いて、スイッチ素子３２ａをオン状態に切り換えると、第２の接続抵抗（抵抗素子）Ｒ２がさらに並列接続されるため、Ｚ１＝２Ｒ／５に設定することができる。またスイッチ素子３１ａを開いた状態でスイッチ素子３２ａのみをオン状態に切り換えると、Ｚ１＝２Ｒ／３に設定することができる。

同様に、スイッチ素子３３ａのみをオン状態に切り換えるとＺ２＝Ｒ／２に設定することができ、スイッチ素子３４ａのみをオン状態に切り換えるとＺ２＝２Ｒ／３に設定することができ、スイッチ素子３３ａとスイッチ素子３４を一緒にオン状態に切り換えるとＺ２＝２Ｒ／５と設定することができる。

すなわち、各スイッチ素子を切り換えることにより、前記インピーダンスＺ１およびＺ２を段階的に、それぞれ独立して切り換えることが可能となっている。

よって、第１の増幅素子２１のゲート２１ｇに入力されるＩ信号の振幅と第２の増幅素子２２のゲート２２ｇに入力されるＱ信号との間に、振幅誤差が生じている場合であっても、第１の増幅素子２１側のスイッチ素子３１ａ，３２ａを切り換えると、前記第１の増幅素子２１のゲイン（利得）を変えることができるため、ドレイン（出力端子）２１ｄに出力されるＩ信号の振幅の大きさを調整することができ、Ｑ信号に一致又は近似させることができる。

また第２の増幅素子２２側のスイッチ素子３３ａ，３４ａを切り換えると、前記第２の増幅素子２２のゲイン（利得）を変えることができるため、ドレイン（出力端子）２２ｄに出力されるＱ信号の振幅の大きさを調整することができ、Ｉ信号に一致又は近似させることができる。

あるいは、第１の増幅素子２１側のスイッチ素子３１ａ，３２ａと第２の増幅素子２２側のスイッチ素子３３ａ，３４ａとを組合せ切り換えることにより、第１の増幅素子２１と第２の増幅素子２２のゲインを調整することで、Ｉ信号とＱ信号の振幅の大きさを一致若しくは近似させることができる。

すなわち、第１の増幅素子２１側のスイッチ素子３１ａ，３２ａと第２の増幅素子２２側のスイッチ素子３３ａ，３４ａの一方又は双方を切り換えることにより、一方の信号の振幅を他方の信号の振幅に一致若しくは近似させること、すなわち両信号間の振幅誤差を小さくすることが可能である。

次に、位相コントロール（位相調整）について説明する。
例えば、Ｉ信号に対しＱ信号が進んでいる場合（進み位相の場合）において、両信号間の位相誤差を小さくするには、前記Ｉ信号を進ませるか、またはＱ信号を遅らせる必要がある。

ここで、第１のハイパスフィルタ４２の両端に設けられたスイッチ素子４２ａ，４２ｂを閉じると、前記第１のハイパスフィルタ４２は位相進み回路として動作するため、前記Ｉ信号を進ませることができる。そして、第１のハイパスフィルタ４２を構成する前記第１のコンデンサＣ１、第２のコンデンサＣ２及び第３の抵抗ｒ３として、適正な値からなる素子を選択しておくことにより、Ｉ信号をＱ信号に一致若しくは近似させること、すなわち両信号間の位相誤差を小さくすることができる。

あるいは、第２のローパスフィルタ４３の両端に設けられたスイッチ素子４３ａ，４３ｂを閉じると、前記第２のローパスフィルタ４３は位相遅れ回路として動作するため、前記Ｑ信号を遅らせることができる。

そして、第２のローパスフィルタ４３を構成する第１の抵抗ｒ１’、第２の抵抗ｒ２’及び第３のコンデンサＣ３’として、適正な値からなる素子を選択しておくことにより、Ｑ信号をＩ信号に一致若しくは近似させること、すなわち両信号間の位相誤差を小さくすることができる。

一方、Ｑ信号に対しＩ信号が進んでいる場合（遅れ位相の場合）において、両信号間の位相誤差を小さくするには、前記Ｉ信号を遅らせるか、またはＱ信号を進ませる必要がある。

よって、上記同様に第１のローパスフィルタ４１の両端に設けられたスイッチ素子４１ａ，４１ｂを閉じ、前記第１のローパスフィルタ４１を位相遅れ回路として動作させることにより、前記Ｉ信号を遅らせることができる。あるいは、第２のハイパスフィルタ４４の両端に設けられたスイッチ素子４４ａ，４４ｂを閉じ、前記第２のハイパスフィルタ４４を位相進み回路として動作させることにより、前記Ｑ信号を進ませることができる。

なお、上記の場合にも、第１のローパスフィルタ４１を構成する第１の抵抗ｒ１、第２の抵抗ｒ２及び第３のコンデンサＣ３として、適正な値からなる素子を選択しておくことにより、あるいは第２のハイパスフィルタ４４を構成する第１のコンデンサＣ１’、第２のコンデンサＣ２’及び第３の抵抗ｒ３’として、適正な値からなる素子を選択しておくことにより、Ｉ信号とＱ信号とを一致若しくは近似させること、すなわち両信号間の位相誤差を小さくすることができる。

またＩ信号とＱ信号との間に生じている位相誤差の程度によっては、さらにＩ信号とＱ信号が接近するように、前記第１のハイパスフィルタ（Ｉ信号用の位相進み回路）４２と前記第２のローパスフィルタ（Ｑ信号用の位相遅れ回路）４３とを一緒に動作させたり、あるいは前記第１のローパスフィルタ（Ｉ信号用の位相遅れ回路）４１と前記第２のハイパスフィルタ（Ｑ信号用の位相進み回路）４４とを一緒に動作させたりするものであってもよい。

また場合によっては、前記第１のハイパスフィルタ（Ｉ信号用の位相進み回路）４２と前記第２のハイパスフィルタ（Ｑ信号用の位相進み回路）４４を動作させるとともに、第１のローパスフィルタ（Ｉ信号用の位相遅れ回路）４１または／および前記第２のローパスフィルタ（Ｑ信号用の位相遅れ回路）４３を動作させるようにしてもよい。

すなわち、各フィルタ４１，４２，４３および４４はそれぞれ独立して動作させることができるようになっており、各フィルタ４１，４２，４３および４４を適当に組み合わせて動作させることにより、一方の信号を他方の信号に一致若しくは近似させること、すなわち両信号間の位相誤差を小さくすることが可能である。

前記＋Ｉ信号と＋Ｑ信号とは、前記ゲインコントロール部３０および位相コントロール部４０において、両信号間の振幅誤差および位相誤差がほぼ零とされた状態で、前記第１の加算部２０Ａで加算され、その出力は前記出力端子out１から＋Ｖ信号として出力される。同様に、前記−Ｉ信号と−Ｑ信号とは、前記ゲインコントロール部３０および位相コントロール部４０において両信号間の振幅誤差および位相誤差がほぼ零とされた状態で、前記第２の加算部２０Ｂで加算され、その出力は前記出力端子out２から−Ｖ信号として出力される。そして、前記出力端子out１から出力された前記＋Ｖ信号と、前記出力端子out２から出力された前記−Ｖ信号が、図示しないＱＰＳＫ復調器を用いることによりベースバンド信号に復調される。

前記第１の加算部２０Ａ側と前記第２の加算部２０Ｂ側とは、同じゲインコントロール部３０と位相コントロール部４０を共有している。よって、前記第１の加算部２０Ａ側から出力された前記＋Ｖ信号と前記第２の加算部２０Ｂ側から出力された前記−Ｖ信号の振幅および位相を一致させることが可能である。

よって、ＱＰＳＫ復調器において生成されるベースバンド信号に含まれる誤差を小さくすることができ、その後の信号処理に与える影響を抑えることができる。

上記実施の形態では、第１の増幅素子２１側及び第２の増幅素子２２側ともに、抵抗素子（Ｒ１，Ｒ２等）とスイッチ素子（３１ａ，３２ａ等）とを直列接続してなる可変抵抗部を２組有する場合について説明したが、本発明はこれに限られるものではなく、より多くの前記可変抵抗部を有する構成であってもよい。前記可変抵抗部の数は、多ければ多いほどより微調整（より細かなゲインコントロール）することが可能となり、両信号間の振幅誤差をさらに小さくすることができる。

また上記実施の形態では、４種類のフィルタ、すなわち第１の増幅素子２１側が第１のローパスフィルタ（Ｉ信号用の位相遅れ回路）４１と前記第２のローパスフィルタ（Ｑ信号用の位相遅れ回路）４３を有し、第２の増幅素子２２側が第２のローパスフィルタ（Ｑ信号用の位相遅れ回路）４３と第２のハイパスフィルタ（Ｑ信号用の位相進み回路）４４を有する場合について説明したが、本発明はこれに限られるものではない。すなわち、各フィルタを構成する素子（抵抗とコンデンサ）の値を変えて、進み量および遅れ量の異なるフィルタを多数有する構成であってもよい。ローパスフィルタおよびハイパスフィルタの数は、多ければ多いほどより微調整（より細かな位相コントロール）することが可能となり、両信号間の位相誤差をさらに小さくすることが可能となる。

また上記実施の形態に示すものでは、ゲインコントロール部と位相コントロール部の双方を有するものとして説明したが、必要に応じてゲインコントロール部と位相コントロール部のいずれか一方のみを有する構成であってもよい。

本発明の信号加算回路を示す回路構成図、 図１の信号加算回路の等価回路図、 信号加算回路を備えた従来のデジタル変調信号受信機の概略を示すブロック構成図、

符号の説明

２０ 信号加算回路
２０Ａ 第１の加算部
２０Ｂ 第２の加算部
２１ 第１の増幅素子
２２ 第２の増幅素子
２３ 第３の増幅素子
２４ 第４の増幅素子
３０ ゲインコントロール部
３１ 第１の可変抵抗回路
３２ 第２の可変抵抗回路
３３ 第３の可変抵抗回路
３４ 第４の可変抵抗回路
３１ａ，３２ａ，３３ａ，３４ａ スイッチ素子
４０ 位相コントロール部
４１ 第１のローパスフィルタ（Ｉ信号用の位相遅れ回路）
４２ 第１のハイパスフィルタ（Ｉ信号用の位相進み回路）
４３ 第２のローパスフィルタ（Ｑ信号用の位相遅れ回路）
４４ 第２のハイパスフィルタ（Ｑ信号用の位相進み回路）
４１ａ，４２ａ，４３ａ，４４ａ スイッチ素子
４１ｂ，４２ｂ，４３ｂ，４４ｂ スイッチ素子
Ｃ１，Ｃ１’ 第１のコンデンサ
Ｃ２，Ｃ２’ 第２のコンデンサ
Ｃ３，Ｃ３’ 第３のコンデンサ
Ｒａ，Ｒｂ 固定抵抗（デフォルト抵抗）
Ｒ１，Ｒ１’ 第１の接続抵抗（抵抗素子）
Ｒ２，Ｒ２’ 第２の接続抵抗（抵抗素子）
ｒ１，ｒ１’ 第１の抵抗
ｒ２，ｒ２’ 第２の抵抗
ｒ３，ｒ３’ 第３の抵抗
＋Ｉ，−Ｉ，＋Ｑ，−Ｑ 入力信号

Claims (6)

1. 少なくとも、グランドとの間が定電流状態にある接地端子と位相の異なる入力信号が入力される入力端子と互いに接続された出力端子を介して電源電圧が印加された一対の増幅素子からなる加算部と、前記増幅素子の各接地端子と前記グランドとの間に前記異なる入力信号間の振幅を調整するゲインコントロール部と、位相を調整する位相コントロール部と、を有することを特徴とする信号加算回路。
2. 第１の加算部が第１の増幅素子と第２の増幅素子とで形成され、第２の加算部が第３の増幅素子と第４の増幅素子とで形成され、
   ＋Ｉ信号を基準としたときにそれよりも９０度移相された＋Ｑ信号と、前記＋Ｑ信号に対し９０度移相された−Ｉ信号と、前記−Ｉ信号に対し９０度移相された−Ｑ信号とが、前記第１、第２、第３および第４の増幅素子の各入力端子にそれぞれ入力されており、
   前記ゲインコントロール部および位相コントロール部が、前記第１の増幅素子と第３の増幅素子の間、および前記第２の増幅素子と第４の増幅素子の間に設けられていることを特徴とする請求項１記載の信号加算回路。
3. 前記ゲインコントロール部は、前記第１の増幅素子の接地端子と前記第３の増幅素子の接地端子との間、および前記第２の増幅素子の接地端子と前記第４の増幅素子の接地端子との間、のそれぞれに並列に設けられた固定抵抗と、抵抗素子とスイッチ素子とを直列接続してなる複数の可変抵抗部とを有することを特徴とする請求項２記載の信号加算回路。
4. 前記位相コントロール部は、前記第１の増幅素子の接地端子と前記第３の増幅素子の接地端子との間、および前記第２の増幅素子の接地端子と前記第４の増幅素子の接地端子との間、のそれぞれに設けられたローパスフィルタおよびハイパスフィルタで形成されていることを特徴とする請求項２記載の信号加算回路。
5. 前記ローパスフィルタは前記接地端子間に直列接続された第１の抵抗及び第２の抵抗と、前記第１の抵抗と前記第２の抵抗との接続点と前記グランドとの間に設けられた第１のコンデンサとで形成され、前記ハイパスフィルタは前記接地端子間に直列接続された第２のコンデンサ及び第３のコンデンサと、前記第２のコンデンサと前記第３のコンデンサとの接続点と前記グランドとの間に設けられた第３の抵抗とで形成されており、
   前記ローパスフィルタを形成する前記第１の抵抗及び前記第２の抵抗と各接地端子との間、および前記ハイパスフィルタを形成する前記第１のコンデンサ及び前記第２のコンデンサと各接地端子との間にスイッチ素子が設けられていることを特徴とする請求項４記載の信号加算回路。
6. 前記増幅素子が、前記接地端子をソースとし、前記入力端子をゲートとし且つ出力端子をドレインとするＭＯＳ型のＦＥＴであることを特徴とする請求項１ないし５のいずれか記載の信号加算回路。

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