JP2007053346A5 - - Google Patents
Download PDFInfo
- Publication number
- JP2007053346A5 JP2007053346A5 JP2006189426A JP2006189426A JP2007053346A5 JP 2007053346 A5 JP2007053346 A5 JP 2007053346A5 JP 2006189426 A JP2006189426 A JP 2006189426A JP 2006189426 A JP2006189426 A JP 2006189426A JP 2007053346 A5 JP2007053346 A5 JP 2007053346A5
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- conductive
- package according
- conductive pattern
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 claims 13
- 229920002120 photoresistant polymer Polymers 0.000 claims 5
- 229910006164 NiV Inorganic materials 0.000 claims 4
- 230000001681 protective effect Effects 0.000 claims 3
- 239000000853 adhesive Substances 0.000 claims 2
- 230000001070 adhesive effect Effects 0.000 claims 2
- 238000009736 wetting Methods 0.000 claims 2
- 229910045601 alloy Inorganic materials 0.000 claims 1
- 239000000956 alloy Substances 0.000 claims 1
- 238000000034 method Methods 0.000 claims 1
- 230000003647 oxidation Effects 0.000 claims 1
- 238000007254 oxidation reaction Methods 0.000 claims 1
- 239000011241 protective layer Substances 0.000 claims 1
- 229910000679 solder Inorganic materials 0.000 claims 1
- 230000001629 suppression Effects 0.000 claims 1
Claims (17)
- 回路部を有する本体上に配置され、前記回路部に信号を入力するか、又は前記回路部から信号を出力するためのパッドと、
前記パッドと電気的に接続され、前記本体の上面上に配置された導電パターンと、
前記導電パターンの上面の全面に形成され、前記導電パターンの前記上面の一部を露出させるコンタクトホールを有する絶縁性フォトレジスト構造物と、を含む半導体パッケージの配線構造物。 - 前記導電パターンは、Ti/Cu、TiW/Ni、Ti/Ni、TiW/NiV、Cr/Cu、Cr/Ni、Cr/NiV、Ti/Cu/Ni、TiW/Cu/Ni、TiW/Cu/NiV、及びCr/Cu/NiVからなる群から選択された少なくとも1つの合金を含むことを特徴とする請求項1記載の半導体パッケージの配線構造物。
- 前記導電パターンの厚みは、1000Å〜7000Åであることを特徴とする請求項1記載の半導体パッケージの配線構造物。
- 前記絶縁性フォトレジスト構造物は、前記導電パターンと実質的に同じ外郭形状を有することを特徴とする請求項1記載の半導体パッケージの配線構造物。
- 前記本体及び前記導電パターンの間に、前記パッドと対応する第1開口を有する保護膜パターンを更に含むことを特徴とする請求項1記載の半導体パッケージの配線構造物。
- 前記保護膜パターン及び前記導電パターンの間に、前記第1開口に対応する第2開口を有する第1絶縁膜パターンを更に含むことを特徴とする請求項5記載の半導体パッケージの配線構造物。
- 前記第1絶縁膜パターンの厚みは、1μm〜25μmであることを特徴とする請求項6記載の半導体パッケージの配線構造物。
- 前記絶縁性フォトレジスト構造物の上面及び露出された前記第1絶縁膜パターンに沿って配置され、前記コンタクトホールと対応する第3開口を有する第2絶縁膜パターンを更に含むことを特徴とする請求項6記載の半導体パッケージの配線構造物。
- 前記第2絶縁膜パターンの厚みは、1μm〜25μmであることを特徴とする請求項8記載の半導体パッケージの配線構造物。
- 入力信号を処理してデータ信号を出力する回路部を有する半導体チップと、
前記半導体チップ上に配置され前記回路部に電気的に接続されたパッドと、
前記パッドと電気的に接続され、前記半導体チップの上面に沿って配置された導電パターンと、
前記導電パターンの上面の全面上に形成され、前記導電パターンの上面一部を露出させるコンタクトホールを有する絶縁性フォトレジスト構造物と、
前記コンタクトホールを埋め立てながら、前記導電パターン上に電気的に接続された導電部材と、を含むウエハーレベルパッケージ。 - 前記半導体チップ及び前記導電パターンの間に、前記パッドと対応する第1開口を有する保護膜パターンを更に含むことを特徴とする請求項10記載のウエハーレベルパッケージ。
- 前記保護膜パターン及び前記導電パターンの間に、前記第1開口に対応する第2開口を有する第1絶縁膜パターンを更に含むことを特徴とする請求項11記載のウエハーレベルパッケージ。
- 前記絶縁性フォトレジスト構造物の上面及び露出された前記第1絶縁膜パターンの表面に沿って配置され、前記コンタクトホールと対応する第3開口を有する第2絶縁膜パターンを更に含むことを特徴とする請求項10記載のウエハーレベルパッケージ。
- 前記導電パターン及び前記導電部材の間に、前記導電パターン及び前記導電部材を電気的に接続するための導電性バンプを更に含むことを特徴とする請求項10記載のウエハーレベルパッケージ。
- 前記導電性バンプは、前記導電パターンと接着される導電性接着パターン、前記導電性接着パターン上に配置された導電ウェッチングパターン(conductive wetting pattern)を含むことを特徴とする請求項14記載のウエハーレベルパッケージ。
- 前記導電性バンプは、前記導電ウェッチングパターン上に形成された酸化抑制パターンを更に含むことを特徴とする請求項14記載のウエハーレベルパッケージ。
- 前記導電部材は、球形状を有するはんだを含むことを特徴とする請求項10記載のウエハーレベルパッケージ。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050076286A KR100647483B1 (ko) | 2005-08-19 | 2005-08-19 | 반도체 패키지의 배선 구조물 및 이의 제조 방법, 이를이용한 웨이퍼 레벨 패키지 및 이의 제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007053346A JP2007053346A (ja) | 2007-03-01 |
JP2007053346A5 true JP2007053346A5 (ja) | 2009-08-27 |
Family
ID=37697528
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006189426A Withdrawn JP2007053346A (ja) | 2005-08-19 | 2006-07-10 | 半導体パッケージの配線構造物及びその製造方法、これを利用したウエハーレベルパッケージ及びその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20070069320A1 (ja) |
JP (1) | JP2007053346A (ja) |
KR (1) | KR100647483B1 (ja) |
DE (1) | DE102006037717A1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080265394A1 (en) * | 2007-04-30 | 2008-10-30 | Mtekvision Co., Ltd. | Wafer level package and fabricating method thereof |
JP5387407B2 (ja) * | 2007-07-25 | 2014-01-15 | 富士通セミコンダクター株式会社 | 半導体装置 |
US7851244B2 (en) * | 2008-02-11 | 2010-12-14 | Honeywell International Inc. | Methods for forming metal layers for a MEMS device integrated circuit |
CN101419952B (zh) * | 2008-12-03 | 2010-09-15 | 晶方半导体科技(苏州)有限公司 | 晶圆级芯片封装方法及封装结构 |
KR101060842B1 (ko) * | 2010-01-07 | 2011-08-31 | 삼성전기주식회사 | 반도체 패키지의 제조 방법 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100269540B1 (ko) * | 1998-08-28 | 2000-10-16 | 윤종용 | 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법 |
KR100313706B1 (ko) * | 1999-09-29 | 2001-11-26 | 윤종용 | 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법 |
KR100343454B1 (ko) * | 1999-11-09 | 2002-07-11 | 박종섭 | 웨이퍼 레벨 패키지 |
KR100561638B1 (ko) * | 2000-01-21 | 2006-03-15 | 한국전자통신연구원 | 재배열 금속배선기술을 적용한 패키징 제조방법 |
TW449813B (en) * | 2000-10-13 | 2001-08-11 | Advanced Semiconductor Eng | Semiconductor device with bump electrode |
US6617674B2 (en) * | 2001-02-20 | 2003-09-09 | Dow Corning Corporation | Semiconductor package and method of preparing same |
US6689680B2 (en) * | 2001-07-14 | 2004-02-10 | Motorola, Inc. | Semiconductor device and method of formation |
KR100447968B1 (ko) * | 2001-08-07 | 2004-09-10 | 주식회사 하이닉스반도체 | 웨이퍼 레벨 패키지의 제조방법 |
KR100596452B1 (ko) * | 2005-03-22 | 2006-07-04 | 삼성전자주식회사 | 볼 랜드와 솔더 볼 사이에 에어 갭을 갖는 웨이퍼 레벨 칩스케일 패키지와 그 제조 방법 |
-
2005
- 2005-08-19 KR KR1020050076286A patent/KR100647483B1/ko not_active IP Right Cessation
-
2006
- 2006-07-10 JP JP2006189426A patent/JP2007053346A/ja not_active Withdrawn
- 2006-07-14 US US11/486,041 patent/US20070069320A1/en not_active Abandoned
- 2006-08-07 DE DE102006037717A patent/DE102006037717A1/de not_active Withdrawn
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6900548B2 (en) | Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument | |
JP4476381B2 (ja) | 半導体チップパッケージ及びその製造方法 | |
JP3178881U (ja) | 集積回路素子パッケージ構造 | |
JP4379413B2 (ja) | 電子部品、電子部品の製造方法、回路基板及び電子機器 | |
WO2010095205A1 (ja) | 半導体センサデバイス,半導体センサデバイスの製造方法,パッケージ,パッケージの製造方法,モジュール,及びモジュールの製造方法,及び電子機器 | |
JP2009524922A (ja) | 半導体部品のための応力緩衝パッケージ | |
JP2004273563A (ja) | 基板の製造方法及び基板 | |
TWI398940B (zh) | 晶圓級半導體封裝及其製造方法 | |
JP4289335B2 (ja) | 電子部品、回路基板及び電子機器 | |
JP2007053346A5 (ja) | ||
KR100699892B1 (ko) | 솔더접합신뢰도 개선을 위한 락킹 구조를 갖는 반도체 소자및 인쇄회로기판 | |
WO2005093827A1 (ja) | 貫通配線基板及びその製造方法 | |
JP2005026301A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP5806286B2 (ja) | チップ実装 | |
JP2007103539A (ja) | 半導体チップおよび半導体装置 | |
JP2002313985A (ja) | チップサイズパッケージの製造方法 | |
JP2003007906A (ja) | チップスケールパッケージ及びその製造方法 | |
JP2009164493A (ja) | 配線基板及びその製造方法並びに電子部品装置及びその製造方法 | |
JP2012151272A (ja) | 半導体チップ及び半導体装置 | |
JP4631223B2 (ja) | 半導体実装体およびそれを用いた半導体装置 | |
JP4352263B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
KR100650635B1 (ko) | 반도체 장치 및 이의 제조 방법 | |
JP4887948B2 (ja) | 半導体装置及び半導体モジュール | |
TWI221025B (en) | Wafer level chip scale package | |
TW586202B (en) | Wafer level package for integrated circuits |