JP2007042769A - 半導体装置 - Google Patents

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Abstract

【課題】 信頼性の高い電気特性検査を行うことが可能な半導体装置を提供する。
【解決手段】 半導体装置は、電極１４と、導電パッド１６とを有する半導体基板１０と、半導体基板１０の上方に形成された樹脂突起２０と、電極１４と電気的に接続されてなり、電極１４の上方に形成された第１の部分３１と、導電パッド１６の上方に形成された第２の部分３２と、第１の部分３１と第２の部分３２との間に、樹脂突起２０の上方に形成された第３の部分３３とを有する配線３０と、を含む。
【選択図】 図１

Description

本発明は、半導体装置に関する。
電子部品を小型化するためには、半導体装置の外形は小さい方が好ましい。しかし、半導体装置の役割が多様化するにつれ、半導体チップに形成される集積回路の高集積化が進み、これに伴って、半導体チップのピン数の増加が進んでいる。すなわち、現在では、半導体装置の小型化と、集積回路の高集積化という２つの要求を同時に満たすことが可能な半導体装置の開発が進んでいる。
この要求に応えることができる半導体装置として、半導体チップ上に配線が形成されたタイプの半導体装置が注目を集めている。このタイプの半導体装置では、半導体装置の外形を半導体チップの外形とほぼ同じにすることができるため、従来の半導体パッケージに較べて、半導体装置の小型化が可能である。
しかし、この半導体装置であっても、従来の半導体装置と同等又はそれ以上の信頼性が要求される。そのため、半導体装置は、様々な検査が行われることがある。そして、半導体装置の信頼性を担保するためには、信頼性の高い電気特性検査を行うことが重要である。
本発明の目的は、信頼性の高い電気特性検査を行うことが可能な半導体装置を提供することにある。
特開平２−２７２７３７号公報
（１）本発明に係る半導体装置は、電極と、導電パッドとを有する半導体基板と、
前記半導体基板の上方に形成された樹脂突起と、
前記電極と電気的に接続された配線であって、前記電極の上方に形成された第１の部分と、前記導電パッドの上方に形成された第２の部分と、前記第１の部分と前記第２の部分の間に、前記樹脂突起の上方に形成された第３の部分と、を有する前記配線と、
を含む。本発明によると、信頼性の高い電気特性検査を行うことが可能な半導体装置を提供することができる。
（２）この半導体装置において、
前記半導体基板には集積回路が形成されてなり、
前記電極は、前記半導体基板の内部で前記集積回路に電気的に接続されてなり、
前記導電パッドは、前記半導体基板の内部で前記集積回路に電気的に接続されていなくてもよい。
（３）この半導体装置において、
前記電極と前記導電パッドとは、前記半導体基板の内部で電気的に接続されていてもよい。
（４）この半導体装置において、
前記電極と前記導電パッドとは、１つの導電部材によって形成されていてもよい。
（５）この半導体装置において、
前記樹脂突起は、少なくとも前記電極と前記導電パッドの間に形成されていてもよい。
以下、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は以下の実施の形態に限定されるものではない。
以下、図面を参照して、本発明を適用した実施の形態に係る半導体装置について説明する。なお、図１（Ａ）〜図３は、本発明を適用した実施の形態に係る半導体装置について説明するための図である。ここで、図１（Ａ）は、本発明を適用した実施の形態に係る半導体装置１の概略図である。また、図１（Ｂ）は、図１（Ａ）のIB−IB線断面図である。
本実施の形態に係る半導体装置は、半導体基板１０を含む。半導体基板１０は、例えばシリコン基板であってもよい。半導体基板１０は、図１（Ａ）に示すように、チップ状をなしていてもよい。すなわち、半導体基板１０は半導体チップであってもよい。あるいは、半導体基板１０は、ウエハ状をなしていてもよい（図示せず）。このとき、半導体基板１０は、複数の半導体装置となる領域を含んでいてもよい。半導体基板１０には、集積回路１２が形成されていてもよい（図１（Ｂ）参照）。集積回路１２の構成は特に限定されないが、例えば、トランジスタ等の能動素子や、抵抗、コイル、コンデンサ等の受動素子を含んでいてもよい。半導体基板１０がチップ状をなす場合、半導体基板１０の集積回路１２が形成された面（能動面）は長方形をなしていてもよい（図１（Ａ）参照）。ただし、半導体基板１０の能動面は、正方形をなしていてもよい。
半導体基板１０は、図１（Ｂ）に示すように、電極１４を有する。電極１４は、半導体基板１０の内部に形成された導電体と電気的に接続されていてもよい。このとき、電極１４は、集積回路１２と電気的に接続されていてもよい。あるいは、集積回路１２に電気的に接続されていない導電体を含めて、電極１４と称してもよい。電極１４は、半導体基板１０の内部配線の一部であってもよい。このとき、電極１４は、半導体基板１０の内部配線のうち、外部との電気的な接続に利用される部分であってもよい。電極１４は、アルミニウム又は銅等の金属で形成されていてもよい。半導体基板１０は、複数の電極１４を有していてもよい。このとき、電極１４は、１つの直線に沿って配列されていてもよい。電極１４は、能動面の辺に沿って配列されていてもよい。半導体基板１０の能動面が長方形をなす場合、電極１４は、該長方形の長辺に沿って配列されていてもよい。
半導体基板１０は、図１（Ｂ）に示すように、導電パッド１６を有する。導電パッド１６は、半導体基板１０の内部で、電極１４と電気的に接続されていない導電部材であってもよい。導電パッド１６は、また、半導体基板１０の内部で、集積回路１２と電気的に接続されていない導電部材であってもよい。導電パッド１６は、半導体基板１０の内部の他の一切の導電部材と電気的に接続されないように形成されていてもよい。このとき、導電パッド１６を、いわゆるダミーパッドと称してもよい。導電パッド１６は、アルミニウム又は銅等の金属で形成されていてもよい。導電パッド１６は、電極１４と同じ材料で形成されていてもよい。また、導電パッド１６は、延展性を有する材料で形成されていてもよい。詳しくは、導電パッド１６は、後述するパッシベーション膜１８（あるいは、いわゆる層間絶縁膜）よりも延展性の高い材料で形成されていてもよい。半導体基板１０は、複数の導電パッド１６を有していてもよい。このとき、導電パッド１６は、１つの直線に沿って配列されていてもよい。導電パッド１６は、電極１４の列と平行に配列されていてもよい。なお、導電パッド１６は、後述するパッシベーション膜１８上に形成されていてもよい（図示せず）。
半導体基板１０は、図１（Ｂ）に示すように、パッシベーション膜１８を有していてもよい。パッシベーション膜１８は、電極１４及び導電パッド１６の少なくとも一部を露出させるように形成されていてもよい。パッシベーション膜１８は、電極１４及び導電パッド１６を露出させる開口を有していてもよい。また、パッシベーション膜１８は導電パッド１６の下方に形成されていてもよい。パッシベーション膜１８は、例えば、ＳｉＯ２やＳｉＮ等の無機絶縁膜であってもよい。あるいは、パッシベーション膜１８は、ポリイミド樹脂などの有機絶縁膜であってもよい。
本実施の形態に係る半導体装置は、図１（Ａ）及び図１（Ｂ）に示すように、半導体基板１０上に形成された樹脂突起２０を含む。樹脂突起２０は、半導体基板１０の電極１４が形成された面に形成されてなる。樹脂突起２０は、パッシベーション膜１８上に形成されていてもよい。そして、樹脂突起２０は、電極１４及び導電パッド１６の少なくとも一部を露出させるように形成されてなる。樹脂突起２０は電極１４とオーバーラップしないように形成されていてもよい。また、樹脂突起２０は導電パッド１６とオーバーラップしないように形成されていてもよい。樹脂突起２０は、また、電極１４と導電パッド１６との間に配置されていてもよい。このとき、樹脂突起２０は、少なくとも一部が電極１４と導電パッド１６との間に配置されるように形成されていてもよい。樹脂突起２０の材料は特に限定されず、既に公知となっているいずれかの材料を適用してもよい。例えば、樹脂突起２０は、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、ベンゾシクロブテン（ＢＣＢ；benzocyclobutene）、ポリベンゾオキサゾール（ＰＢＯ；polybenzoxazole）、フェノール樹脂等の樹脂で形成されていてもよい。また、樹脂突起２０の形状は特に限定されるものではない。例えば、樹脂突起２０は、直線状に形成されていてもよい（図１（Ａ）参照）。このとき、樹脂突起２０は、半導体基板１０の１つの辺に沿って延びるように形成されていてもよい。半導体基板１０の外形が長方形をなす場合、図１（Ａ）に示すように、樹脂突起２０は、その長辺に沿って延びるように形成されていてもよい。また、図１（Ｂ）は、樹脂突起２０の表面は、曲面になっていてもよい。このとき、樹脂突起２０の断面形状は、半円状をなしていてもよい。ただし、樹脂突起２０は、半球状をなしていてもよい（図示せず）。
本実施の形態に係る半導体装置は、配線３０を含む。配線３０は、樹脂突起２０上に至るように形成されてなる。配線３０は、電極１４上から引き出されて、樹脂突起２０を乗り越えて導電パッド１６上に至るように形成されてなる。言い換えると、配線３０は、電極１４の上方に形成された第１の部分３１と、導電パッド１６の上方に形成された第２の部分３２とを有し、更に第１の部分３１と第２の部分３２の間に、樹脂突起２０上に形成された第３の部分３３を有するように形成されてなる。本実施の形態に係る半導体装置は、複数の配線３０を含んでいてもよい。このとき、複数の配線３０が、１つの樹脂突起２０を乗り越えるように形成されていてもよい。ただし、１つの樹脂突起２０には、１つの配線３０のみが形成されてもよい（図示せず）。そして、１つの樹脂突起２０に、１つの配線３０のみが形成されているとき、樹脂突起２０は半球状であってもよい（図示せず）。配線３０は、電極１４及び導電パッド１６と接触するように形成されていてもよい。これにより、配線３０は、電極１４及び導電パッド１６と電気的に接続されてもよい。あるいは、配線３０は、電極１４のみと電気的に接続されるように形成されていてもよい。すなわち、配線３０は、導電パッド１６とは電気的に接続されないように形成されていてもよい。また、配線３０には凹部１７が形成されていてもよい。凹部１７は、導電パッド１６とオーバーラップするように形成されていてもよい。凹部１７は、例えば、パッシベーション膜１８の開口の段差を利用して形成されていてもよい。配線３０の構造及び材料は、特に限定されるものではない。例えば、配線３０は、単層で形成されていてもよい。あるいは、配線３０は、複数層で形成されていてもよい。このとき、配線３０は、チタンタングステンまたはチタンによって形成された第１の層と、金によって形成された第２の層とを含んでいてもよい（図示せず）。
本実施の形態に係る半導体装置１は、以上の構成をなしていてもよい。図２には、半導体装置１が、配線基板４０に実装された様子を示す。ここで、配線基板４０はリジッド基板（例えばガラス基板、シリコン基板）であってもよいし、フレキシブル基板（例えばフィルム基板）であってもよい。配線基板４０は、電気的接続部４２を有する。電気的接続部４２は、配線基板４０上に形成された配線パターンの一部であってもよい。半導体装置１は、配線３０が形成された面が配線基板４０と対向するように搭載されていてもよい。このとき、配線基板４０の電気的接続部４２と配線３０とは、接触して電気的に接続されていてもよい。詳しくは、配線３０における樹脂突起２０とオーバーラップする部分が、配線基板４０の電気的接続部４２と接触して電気的に接続されていてもよい。これによると、樹脂突起２０の弾性力によって、配線３０を、電気的接続部４２に押し付けることができる。そのため、電気的な接続信頼性の高い半導体装置を提供することができる。そして、半導体装置１は、接着剤５０によって、配線基板４０に接着されていてもよい。半導体装置１は、接着剤５０によって、配線基板４０に固着されていてもよい。そして、接着剤５０によって半導体装置１と配線基板４０との間隔を保つことによって、樹脂突起２０が弾性変形した状態を維持してもよい。
そして、図３には、半導体装置１が実装された電子モジュール１０００を示す。電子モジュール１０００は、表示デバイスであってもよい。表示デバイスは、例えば液晶表示デバイスやＥＬ（Electrical Luminescence）表示デバイスであってもよい。そして、半導体装置１は、表示デバイスを制御するドライバＩＣであってもよい。
半導体装置１によると、検査工程が容易で、かつ、検査工程による信頼性の低下を防止することが可能な半導体装置を提供することができる。以下、その効果について説明する。
半導体装置は、その信頼性を担保するため、各種の検査が行われる。そして、半導体装置の電気的な特性の検査としては、通常、プローブ検査が行われる。プローブ検査では、プローブを、検査対象と電気的に接続させる必要がある。そのため、プローブ検査では、一般的に、プローブを検査対象に押し付けて両者を電気的に接続させる手法がとられている。
しかし、半導体装置では、その内部に集積回路が形成されている。検査対象が集積回路上に配置されている場合には、検査対象にプローブが押し付けられることによって集積回路に荷重がかかり、集積回路の特性が変化してしまうおそれがある。集積回路の特性が変化すると、信頼性の高い電気特性検査を行うことは困難である。また、プローブが押し付けられる検査対象物の直下が、脆性材料である場合には、プローブの押圧力によって、当該脆性材料が破壊される可能性がある。半導体装置が破壊されると、信頼性の高い特性検査を行うのは困難である。また、当該装置を製品として利用することも不可能になる。
ところで、本実施の形態に係る半導体装置によると、配線３０は、導電パッド１６上に至るように形成されてなる。すなわち、配線３０は、部分的に、導電パッド１６とオーバーラップするように形成されてなる。そして、導電パッド１６は導電材料であり、延展性を有している。そのため、導電パッド１６に大きな力が加えられた場合であっても、導電パッド１６自体が変形することにより、その力を吸収することができる。すなわち、導電パッド１６上から力が加えられても、その力を、導電パッド１６の下層に伝わりにくくすることができる。また、導電パッド１６が変形可能なことから、導電パッド１６は破壊されにくい。このことから、配線３０における導電パッド１６上の領域を利用すると、信頼性の高い電気特性検査を行うことが可能になる。すなわち、配線３０における導電パッド１６上の領域にプローブを押し付けることによって、信頼性の高い電気特性検査を行うことができる。詳しくは、配線３０における導電パッド１６上の領域にプローブを押し付けることで、集積回路の特性を変化させることなく、プローブと配線３０とを電気的に接続させることができる。また、配線３０に凹部１７が形成されている場合には、プローブの滑りを防止することができるため、信頼性の高い電気特性検査を効率よく行うことができる。さらに、電極１４と導電パッド１６とが樹脂突起２０の両側に配置されている場合には、プローブによって、配線３０の一部が破壊された場合にも、半導体装置１の信頼性を確保することができる。すなわち、図２に示すように、半導体装置１は、配線３０における樹脂突起２０とオーバーラップする領域（第３の部分３３）が、外部端子として利用される。そのため、電極１４と樹脂突起２０の上端との間で、配線３０の破壊が生じなければ、半導体装置１の電気的な信頼性を確保することが可能である。そして、導電パッド１６は、樹脂突起２０に対して、電極１４の反対側に配置される。そのため、プローブ検査によって、配線３０の導電パッド１６周辺の領域に破壊が生じても、半導体装置１の電気的な信頼性を確保することができる。なお、配線３０における、導電パッド１６とオーバーラップする領域を、検査領域と称してもよい。
図４は、本発明を適用した実施の形態の変形例に係る半導体装置について説明するための図である。
本実施の形態に係る半導体装置は、半導体基板６０を含む。半導体基板６０は、電極６４と導電パッド６６とを含む。電極６４と導電パッド６６とは、半導体基板６０の内部で電気的に接続されていてもよい。このとき、導電パッド６６を、第２の電極と称してもよい。電極６４と導電パッド６６とは、１つの導電部材６５によって形成されていてもよい。すなわち、電極６４と導電パッド６６とは、それぞれ、導電部材６５の一部であってもよい。このとき、電極６４と導電パッド６６とは、それぞれ、導電部材６５のパッシベーション膜からの露出領域であってもよい。導電部材６５は、半導体基板６０の内部配線であってもよい。
本実施の形態に係る半導体装置は、配線３０を含む。配線３０は、電極６４及び導電パッド６６と電気的に接続されるように形成されていてもよい。
この半導体装置によっても、信頼性の高い電気特性検査を行うことが可能である。また、この半導体装置によると、１つの配線３０が、１つの信号線と二箇所で接触する構造をなす。そのため、電気的な信頼性の高い半導体装置を提供することができる。
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
図１（Ａ）及び図１（Ｂ）は、本発明を適用した実施の形態に係る半導体装置について説明するための図である。 図２は、本発明を適用した実施の形態に係る半導体装置について説明するための図である。 図３は、本発明を適用した実施の形態に係る半導体装置について説明するための図である。 図４は、本発明を適用した実施の形態の変形例に係る半導体装置について説明するための図である。
符号の説明
１…半導体装置、 １０…半導体基板、 １２…集積回路、 １４…電極、 １６…導電パッド、 １７…凹部、 １８…パッシベーション膜、 ２０…樹脂突起、 ３０…配線、 ３１…第１の部分、 ３２…第２の部分、 ３３…第３の部分、 ４０…配線基板、 ４２…電気的接続部、 ５０…接着剤、 ６０…半導体基板、 ６４…電極、 ６５…導電部材、 ６６…導電パッド

Claims (5)

  1. 電極と、導電パッドとを有する半導体基板と、
    前記半導体基板の上方に形成された樹脂突起と、
    前記電極と電気的に接続された配線であって、前記電極の上方に形成された第１の部分と、前記導電パッドの上方に形成された第２の部分と、前記第１の部分と前記第２の部分の間に、前記樹脂突起の上方に形成された第３の部分と、を有する前記配線と、
    を含む半導体装置。
  2. 請求項１記載の半導体装置において、
    前記半導体基板には集積回路が形成されてなり、
    前記電極は、前記半導体基板の内部で前記集積回路に電気的に接続されてなり、
    前記導電パッドは、前記半導体基板の内部で前記集積回路に電気的に接続されていない半導体装置。
  3. 請求項１記載の半導体装置において、
    前記電極と前記導電パッドとは、前記半導体基板の内部で電気的に接続されてなる半導体装置。
  4. 請求項３記載の半導体装置において、
    前記電極と前記導電パッドとは、１つの導電部材によって形成されてなる半導体装置。
  5. 請求項１から請求項４のいずれかに記載の半導体装置において、
    前記樹脂突起は、少なくとも前記電極と前記導電パッドの間に形成されてなる半導体装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007042867A (ja) * 2005-08-03 2007-02-15 Seiko Epson Corp 半導体装置
JP2008205293A (ja) * 2007-02-21 2008-09-04 Seiko Epson Corp 半導体装置及びその製造方法
JP2009049190A (ja) * 2007-08-20 2009-03-05 Seiko Epson Corp 半導体装置及びその製造方法
JP2009049224A (ja) * 2007-08-21 2009-03-05 Seiko Epson Corp 半導体装置、電子モジュール及び電子機器
WO2011148591A1 (ja) * 2010-05-25 2011-12-01 パナソニック株式会社 表示装置

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4920330B2 (ja) * 2006-07-18 2012-04-18 ソニー株式会社 実装構造体の実装方法、発光ダイオードディスプレイの実装方法、発光ダイオードバックライトの実装方法および電子機器の実装方法
US8174110B2 (en) * 2007-09-04 2012-05-08 Epson Imaging Devices Corporation Semiconductor device having at least two terminals among the plurality of terminals electrically connected to each other while not being adjacent to one other and not being connected to internal circuit
TWI381464B (zh) * 2008-08-29 2013-01-01 Hannstar Display Corp The bump structure and its making method
JP5057113B2 (ja) * 2009-11-17 2012-10-24 セイコーエプソン株式会社 半導体装置および電子部品並びにそれらの製造方法
US10016233B2 (en) 2010-12-06 2018-07-10 Biosense Webster (Israel) Ltd. Treatment of atrial fibrillation using high-frequency pacing and ablation of renal nerves
US9439722B2 (en) 2012-05-09 2016-09-13 Biosense Webster (Israel) Ltd. Ablation targeting nerves in or near the inferior vena cava and/or abdominal aorta for treatment of hypertension
GB2524327A (en) * 2014-03-21 2015-09-23 Nokia Technologies Oy Flexible electronics apparatus and associated methods
EP2991460B1 (en) 2014-08-29 2018-11-21 Nokia Technologies OY An apparatus and associated methods for deformable electronics
EP3009822B1 (en) 2014-10-16 2017-06-21 Nokia Technologies OY A deformable apparatus and method
EP3010315A1 (en) 2014-10-16 2016-04-20 Nokia Technologies OY A deformable apparatus and method
JP6180605B2 (ja) * 2015-11-20 2017-08-16 花王株式会社 パンツ型使い捨ておむつ
KR20180041296A (ko) * 2016-10-13 2018-04-24 삼성디스플레이 주식회사 표시 패널
WO2018095875A1 (en) 2016-11-22 2018-05-31 Koninklijke Philips N.V. Dynamic dimension switch for 3d content based on viewport resizing
KR101897653B1 (ko) * 2017-03-06 2018-09-12 엘비세미콘 주식회사 컴플라이언트 범프의 제조방법
US11410875B2 (en) * 2018-12-19 2022-08-09 Texas Instruments Incorporated Fan-out electronic device
US11316086B2 (en) 2020-07-10 2022-04-26 X Display Company Technology Limited Printed structures with electrical contact having reflowable polymer core

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02272737A (ja) 1989-04-14 1990-11-07 Citizen Watch Co Ltd 半導体の突起電極構造及び突起電極形成方法
US5342207A (en) * 1992-12-14 1994-08-30 Hughes Aircraft Company Electrical interconnection method and apparatus utilizing raised connecting means
US5547740A (en) * 1995-03-23 1996-08-20 Delco Electronics Corporation Solderable contacts for flip chip integrated circuit devices
US5874782A (en) * 1995-08-24 1999-02-23 International Business Machines Corporation Wafer with elevated contact structures
JPH10321631A (ja) * 1997-05-19 1998-12-04 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JPH1167776A (ja) 1997-08-21 1999-03-09 Citizen Watch Co Ltd 突起電極およびその製造方法
US6441487B2 (en) * 1997-10-20 2002-08-27 Flip Chip Technologies, L.L.C. Chip scale package using large ductile solder balls
JP2000091368A (ja) 1998-09-11 2000-03-31 Sony Corp 半導体素子の製造方法および半導体素子
JP3663070B2 (ja) 1999-02-12 2005-06-22 三菱電機株式会社 熱型赤外線固体撮像装置及びその製造方法
JP3405456B2 (ja) * 2000-09-11 2003-05-12 沖電気工業株式会社 半導体装置，半導体装置の製造方法，スタック型半導体装置及びスタック型半導体装置の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007042867A (ja) * 2005-08-03 2007-02-15 Seiko Epson Corp 半導体装置
JP2008205293A (ja) * 2007-02-21 2008-09-04 Seiko Epson Corp 半導体装置及びその製造方法
JP4636283B2 (ja) * 2007-02-21 2011-02-23 セイコーエプソン株式会社 半導体装置及びその製造方法
JP2009049190A (ja) * 2007-08-20 2009-03-05 Seiko Epson Corp 半導体装置及びその製造方法
JP2009049224A (ja) * 2007-08-21 2009-03-05 Seiko Epson Corp 半導体装置、電子モジュール及び電子機器
WO2011148591A1 (ja) * 2010-05-25 2011-12-01 パナソニック株式会社 表示装置

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