JP2007036072A - 半導体装置及びその実装方法 - Google Patents

半導体装置及びその実装方法 Download PDF

Info

Publication number
JP2007036072A
JP2007036072A JP2005219847A JP2005219847A JP2007036072A JP 2007036072 A JP2007036072 A JP 2007036072A JP 2005219847 A JP2005219847 A JP 2005219847A JP 2005219847 A JP2005219847 A JP 2005219847A JP 2007036072 A JP2007036072 A JP 2007036072A
Authority
JP
Japan
Prior art keywords
semiconductor device
leads
sealing resin
lead
distance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005219847A
Other languages
English (en)
Other versions
JP4580304B2 (ja
Inventor
Kenji Fuchinoue
謙二 渕之上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Miyazaki Oki Electric Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Miyazaki Oki Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd, Miyazaki Oki Electric Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2005219847A priority Critical patent/JP4580304B2/ja
Priority to CNA2006101075299A priority patent/CN1905174A/zh
Priority to US11/458,687 priority patent/US20070045792A1/en
Priority to KR1020060068046A priority patent/KR20070014978A/ko
Publication of JP2007036072A publication Critical patent/JP2007036072A/ja
Application granted granted Critical
Publication of JP4580304B2 publication Critical patent/JP4580304B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10161—Shape being a cuboid with a rectangular active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】 封止樹脂の裏面ではなく側面が実装基板に面するよう半導体装置を実装基板上に実装することを可能とするリードの構造を有する半導体装置を提供する。
【解決手段】 半導体装置は、チップ１と、互いに隣接する第１の側面６−３と第２の側面６−４とを有し、該チップ１を封止する封止樹脂６と、該第１の側面６−３上の位置であって、該第２の側面６−４からの距離が異なる位置から突出すると共に、該第１の側面６−３からの突出距離が該２の側面６−４に近い位置のものほど長い第１の複数のリード５−１、５−２と、を少なくとも含む。該半導体装置を該封止樹脂６の該第２の側面６−４を介して実装基板８上に実装する。
【選択図】 図４

Description

本発明は、半導体装置及びその実装方法に関し、特に、実装基板の実装面に対し特定の方向で実装する必要がある半導体装置のリードの構造、及び該半導体装置の実装方法に関する。
実装基板の実装面に対し特定の方向で実装する必要がある半導体装置の例として、ホール素子に代表される３軸センサー素子を内蔵する半導体装置が知られている。該半導体装置は、３軸センサー素子を封止樹脂でパッケージした構造を有する。例えば、ホール素子は、実装基板に実装した際、該ホール素子の感磁面の方向がその感度に影響を与える場合がある。
特許文献１には、入力出力端子及びペレット設置面を有するリードフレームが、樹脂モールドで封止したパッケージ内において、入力出力端子フレームとペレット設置面が平行でなく角度を持たせることにより、モーターでの実装上主磁束と感磁面を直交させることが開示されている。
登録実用新案第３０６１６６０号公報（段落番号０００４、第１図）
前述の従来技術を適用するには、リードフレームが入力出力端子及びペレット設置面を有することが前提条件となる。しかし、一般的な半導体パッケージ即ち半導体装置は、封止樹脂の側面から外側に直線的に延在する通常のリードを有する。よって、このような一般的な半導体パッケージ即ち半導体装置を、従来の実装方法に従って、封止樹脂の表面或いは裏面を介して実装基板に実装した場合、該実装基板の実装面に対し本来所望される特定の方向とは異なる方向で半導体装置が実装されてしまうという問題があった。
そこで、本発明の目的は、前述した問題のない半導体装置及びその実装方法を提供することである。
本発明の更なる目的は、前述した問題のない実装基板の実装面に対し特定の方向で実装する必要がある半導体装置のリードの構造、及び該半導体装置の実装方法を提供することである。
本発明の第１の側面は、チップと、互いに隣接する第１の側面と第２の側面とを有し、該チップを封止する封止樹脂と、該第１の側面上の位置であって、該第２の側面からの距離が異なる位置から突出すると共に、該第１の側面からの突出距離が該２の側面に近い位置のものほど長い第１の複数のリードと、を少なくとも含む半導体装置を提供することである。
本発明の第２の側面は、チップと、互いに隣接する第１の側面と第２の側面とを有し、該チップを封止する封止樹脂と、該封止樹脂の該第１の側面から突出する第１の複数のリードと、を少なくとも含む半導体装置と、該封止樹脂の該第２の側面を介して該半導体装置が実装される実装基板と、を少なくとも含む半導体装置を提供することである。

本発明によれば、第１の複数のリードは、封止樹脂の第１の側面上の位置であって、第２の側面からの距離が異なる位置から突出すると共に、第１の側面からの突出距離が２の側面に近い位置のものほど長い。このリードの構造により、封止樹脂の裏面ではなく側面が実装基板に面するよう半導体装置を実装基板上に実装することが可能となる。封止樹脂の側面を下にして実装基板上に実装することで、封止樹脂により封止されたチップの上面が、実装基板の面と平行な方向を向くことになる。本発明は、例えば、該チップは、実装基板に実装された際に、該実装基板の面に対し特定の方向を向くことが要求される素子、典型的には、既知の３軸センサー、より具体的には、ホール素子を含む場合に効果的且つ有用である。
（１）第１実施形態
本発明の第１の実施形態は、実装基板の実装面に対し特定の方向で実装する必要がある半導体装置であって、新規なリードの構造を有する半導体装置、及び該半導体装置の実装方法を提供する。図１は、本発明の第１の実施形態に係る半導体装置を示す側面図である。図２は、図１に示す半導体装置の上面図である。図３は、図１に示す半導体装置の斜視図である。図４は、実装基板上に実装された図１乃至図３に示す半導体装置の上面図である。
図１乃至図３に示すように、本発明の第１の実施形態に係る半導体装置は、ダイパッド２と、チップ１と、第１乃至第４のリード５−１、５−２、５−３、５−４と、封止樹脂６とを含む。
該チップ１は、該ダイパッド２上に接着剤３を介して固定される。該チップ１の上面の周辺領域には複数の電極パッド７が配列される。図２には、簡略化するため４つの電極パッド７が示されているが、必ずしも電極パッド７の数を４つに限定する必要はない。しかし、説明及び図示を簡易にするため、４つの電極パッド７が設けられた場合を例に取り以下説明を行う。該チップ１は、ある特定の機能を有する既知の素子を含むもので、且つ、封止樹脂６で封止され、更に、少なくとも１つのリードと電気的に接続されるものであればよい。例えば、該チップ１は、実装基板８に実装された際に、該実装基板８の面に対し特定の方向を向くことが要求される素子を含んでもよい。該実装基板８の面に対し特定の方向を向くことが要求される素子は、典型的には、既知の３軸センサーであり、より具体的には、ホール素子が挙げられる。
該ダイパッド２の外周は、４つの側辺、即ち、第１乃至第４の側辺２−１、２−２、２−３、２−４で画定される。ここで、第１の側辺と第３の側辺とは互いに対向し、第２の側辺と第４の側辺とは互いに対向する。また、第１の側辺と第２の側辺とは互いに隣接し、第１の側辺と第４の側辺とは互いに隣接する。第３の側辺と第２の側辺とは互いに隣接し、第３の側辺と第４の側辺とは互いに隣接する。該ダイパッド２は、既知の構成を有する。
封止樹脂６は、該ダイパッド２と、該チップ１と、該第１乃至第４のリード５−１、５−２、５−３、５−４の内側部分とを封止する。該封止樹脂６は、該ダイパッド２の面に平行な表面６−１及び裏面６−２を有する。更に、該封止樹脂６は、該ダイパッド２の面にそれぞれ垂直な第１の側面６−３、第２の側面６−４、第３の側面６−５及び第４の側面６−６を有する。第１の側面６−３は、第３の側面６−５に対向し且つ互いに平行に延在する。第２の側面６−４は、第４の側面６−６に対向し且つ互いに平行に延在する。第１の側面６−３は第２の側面６−４と隣接し、第２の側面６−４は第３の側面６−５と隣接し、第３の側面６−５は第４の側面６−６と隣接する。該封止樹脂６は、既知の封止樹脂用材料で構成し得る。
簡略化するため４つのリードが図示されているが、必ずしもリードの数を４つに限定する必要はない。しかし、説明及び図示を簡易にするため、４つのリードが設けられた場合を例に取り以下説明を行う。
第１及び第２のリード５−１、５−２は、該ダイパッド２の第１の側辺の外側であって且つ該第１の側辺から間隙を介して離間した位置から外側に向け延在する。該第１及び第２のリード５−１、５−２は、該ダイパッド２の第１の側辺２−１から鉛直外側方向であって、且つ該ダイパッド２を含む一平面内で延在する。即ち、図１に示すように、該第１及び第２のリード５−１、５−２は、該ダイパッド２と同一平面内に延在する。
該第１及び第２のリード５−１、５−２の内側部分は、封止樹脂６により封止され、その結果、該第１及び第２のリード５−１、５−２の外側部分は、封止樹脂６の第１の側面６−３から外側に向かって突出する。
該第１のリード５−１の内側端部と該ダイパッド２の第１の側辺２−１との距離は、該第２のリード５−２の内側端部と該ダイパッド２の第１の側辺２−１との距離と同じであってもよい。即ち、該第１のリード５−１の内側端部と該第２のリード５−２の内側端部とは、該ダイパッド２の第１の側辺２−１と平行な直線上に配列されてもよい。そして、該第２のリード５−２は、該第１のリード５−１より長さが長い。このため、該第２のリード５−２の外側端部は、該第１のリード５−１の外側端部より外側に位置する。即ち、封止樹脂６の第１の側面６−３から該第２のリード５−２が突出する距離は、封止樹脂６の第１の側面６−３から該第１のリード５−１が突出する距離より大きい。換言すると、該第２のリード５−２は、該第１のリード５−１の外側端部より更に外側まで延在する。第１の延在部６−７は、該第１のリード５−１の外側端部まで延在する。
該第１のリード５−１の内側端部と該ダイパッド２の第１の側辺２−１との距離は、該第２のリード５−２の内側端部と該ダイパッド２の第１の側辺２−１との距離と異なってもよいが、この場合であっても、封止樹脂６の第１の側面６−３から該第２のリード５−２が突出する距離は、封止樹脂６の第１の側面６−３から該第１のリード５−１が突出する距離より大きい。
該第１及び第２のリード５−１、５−２は、互いに平行に且つ予め決められた間隔を空けて延在する。封止樹脂６の第１の側面６−３から突出した該第１及び第２のリード５−１、５−２の突出部分の間には、封止樹脂６の第１の延在部６−７が介在される。第１の延在部６−７は、封止樹脂６と一体的に形成してもよいし、或いは、個別に形成してもよい。第１の延在部６−７は、封止樹脂６の第１の側面６−３から突出した該第１及び第２のリード５−１、５−２の突出部分の機械的強度を補強する。前述したように該第２のリード５−２は、該第１のリード５−１の外側端部より更に外側まで延在するので、第１の延在部６−７は、該第１のリード５−１の外側端部まで延在することが可能である。この場合、該第１のリード５−１の外側端部より更に外側に延在する該第２のリード５−２には、封止樹脂６の第１の延在部６−７が隣接しない。換言すると、該第２のリード５−２は、該第１のリード５−１の外側端部より更に外側に延在し、封止樹脂６の第１の延在部６−７が隣接しない部分を有する。前述したように、第１の延在部６−７は、該第１及び第２のリード５−１、５−２の突出部分の機械的強度を補強することを目的として設けられるため、第１の延在部６−７は、必ずしも該第１のリード５−１の外側端部まで延在する必要がない。また、機械的強度の補強が必要ない場合には、封止樹脂６は第１の延在部６−７を有さなくてもよい。
第３及び第４のリード５−３、５−４は、該第１及び第２のリード５−１、５−２と非対称的な構成を有してもよく、また、対称的な構成を有してもよい。以下、第３及び第４のリード５−３、５−４が第１及び第２のリード５−１、５−２と対称的な構成を有する場合につき説明する。
第３及び第４のリード５−３、５−４は、該ダイパッド２の第３の側辺の外側であって且つ該第３の側辺から間隙を介して離間した位置から外側に向け延在する。該第３及び第４のリード５−３、５−４は、該ダイパッド２の第３の側辺２−３から鉛直外側方向であって、且つ該ダイパッド２を含む一平面内で延在する。即ち、図１に示すように、該第３及び第４のリード５−３、５−４は、該ダイパッド２と同一平面内に延在する。前述したように、該第１及び第２のリード５−１、５−２も、該ダイパッド２と同一平面内に延在するので、第１乃至第４のリード５−１、５−２、５−３、５−４は、該ダイパッド２と同一平面内に延在する。
該第３及び第４のリード５−３、５−４の内側部分は、封止樹脂６により封止され、その結果、該第３及び第４のリード５−３、５−４の外側部分は、封止樹脂６の第３の側面６−５から外側に向かって突出する。
該第３のリード５−３の内側端部と該ダイパッド２の第３の側辺２−３との距離は、該第４のリード５−４の内側端部と該ダイパッド２の第３の側辺２−３との距離と同じであってもよい。即ち、該第３のリード５−３の内側端部と該第４のリード５−４の内側端部とは、該ダイパッド２の第３の側辺２−３と平行な直線上に配列されてもよい。そして、該第４のリード５−４は、該第３のリード５−３より長さが長い。このため、該第４のリード５−４の外側端部は、該第３のリード５−３の外側端部より外側に位置する。即ち、封止樹脂６の第３の側面６−５から該第４のリード５−４が突出する距離は、封止樹脂６の第３の側面６−５から該第３のリード５−３が突出する距離より大きい。換言すると、該第４のリード５−４は、該第３のリード５−３の外側端部より更に外側まで延在する。第２の延在部６−８は、該第３のリード５−３の外側端部まで延在する。
該第３のリード５−３の内側端部と該ダイパッド２の第３の側辺２−３との距離は、該第４のリード５−４の内側端部と該ダイパッド２の第３の側辺２−３との距離と異なってもよいが、この場合であっても、封止樹脂６の第３の側面６−５から該第４のリード５−４が突出する距離は、封止樹脂６の第３の側面６−５から該第３のリード５−３が突出する距離より大きい。
該第３及び第４のリード５−３、５−４は、互いに平行に且つ予め決められた間隔を空けて延在する。封止樹脂６の第３の側面６−５から突出した該第３及び第４のリード５−３、５−４の突出部分の間には、封止樹脂６の第２の延在部６−８が介在される。第２の延在部６−８は、封止樹脂６と一体的に形成してもよいし、或いは、個別に形成してもよい。第２の延在部６−８は、封止樹脂６の第３の側面６−５から突出した該第３及び第４のリード５−３、５−４の突出部分の機械的強度を補強する。前述したように該第４のリード５−４は、該第３のリード５−３の外側端部より更に外側まで延在するので、第２の延在部６−８は、該第３のリード５−３の外側端部まで延在することが可能である。この場合、該第３のリード５−３の外側端部より更に外側に延在する該第４のリード５−４には、封止樹脂６の第２の延在部６−８が隣接しない。換言すると、該第４のリード５−４は、該第３のリード５−３の外側端部より更に外側に延在し、封止樹脂６の第２の延在部６−８が隣接しない部分を有する。前述したように、第２の延在部６−８は、該第３及び第４のリード５−３、５−４の突出部分の機械的強度を補強することを目的として設けられるため、第２の延在部６−８は、必ずしも該第３のリード５−３の外側端部まで延在する必要がない。また、機械的強度の補強が必要ない場合には、封止樹脂６は第２の延在部６−８を有さなくてもよい。
一般的には、前述したように、複数のリードは同一平面内に延在するが、該第１乃至第４のリード５−１、５−２、５−３、５−４は、必ずしも、同一平面内に限定して延在しなくともよい。
該第１乃至第４のリード５−１、５−２、５−３、５−４の各々は、既知のリードの材料で構成し得る。
前述したようにチップ１の上面の周辺領域には複数の電極パッド７が配列される。第１乃至第４のリード５−１、５−２、５−３、５−４の内側部分は、封止樹脂６により封止される。該内側部分は、第１のボンディングワイヤ４を介して該電極パッド７に電気的に接続される。図１に示すように、該第１のボンディングワイヤ４は、前述の封止樹脂６で封止される。
一般的には、前述の半導体装置は、封止樹脂６の裏面６−２が実装基板８に面するよう、該実装基板８上に実装される。しかし、本発明によれば、封止樹脂６の裏面６−２が実装基板８に面するように半導体装置を該実装基板８上に実装しても構わないが、チップ１に含まれる素子の種類によっては、電極パッド７が形成されたチップ１の上面が、該実装基板８の面と平行な方向を向くよう、半導体装置を該実装基板８上に実装することが求められる場合がある。このような場合、図４に示すように、該半導体装置は、封止樹脂６の第２の側面６−４が実装基板８に面するよう、該実装基板８上に実装される。実装基板８上に実装された半導体装置の封止樹脂６の第４の側面６−６が上を向き、第２の側面６−４が下を向くので、第１のリード５−１は、第２のリード５−２の上方に位置し、第３のリード５−３は、第４のリード５−４の上方に位置に位置する。即ち、第１のリード５−１と第２のリード５−２とは、実装基板８の面に対し垂直な面内に延在する。更に、第３のリード５−３と第４のリード５−４とは、実装基板８の面に対し垂直な面内に延在する。第１のリード５−１は第２のリード５−２より外側に突出している外側部分を有する。該外側部分の上面は、第１の延在部６−７により封止されず露出している。第３のリード５−３は第４のリード５−４より外側に突出している外側部分を有する。該外側部分の上面は、第２の延在部６−８により封止されず露出している。
実装基板８の周辺領域に４つのフットプリント１０が形成されている。そして、該４つのフットプリント１０は、第２のボンディングワイヤ９を介して第１乃至第４のリード５−１、５−２、５−３、５−４の露出上面と接続される。前述したように、第２のリード５−２は、第１のリード５−１より外側に突出しており、封止樹脂６の第１の延在部６−７により封止されず露出した外側部分の上面を有するので、該外側部分の上面を第２のボンディングワイヤ９を介してフットプリント１０に電気的に接続することが可能となる。同様に、第４のリード５−４は、第３のリード５−３より外側に突出しており、封止樹脂６の第２の延在部６−８により封止されず露出した外側部分の上面を有するので、該外側部分の上面を第２のボンディングワイヤ９を介してフットプリント１０に電気的に接続することが可能となる。
従来同様、第１のリード５−１及び第２のリード５−２が共に同じ長さ突出している場合、第１のリード５−１が第２のリード５−２の上方にオーバーラップするので、第２のリード５−２を第２のボンディングワイヤ９を介してフットプリント１０に電気的に接続することが困難となる。更に、第３のリード５−３及び第４のリード５−４が共に同じ長さ突出している場合、第３のリード５−３が第４のリード５−４の上方にオーバーラップするので、第４のリード５−４を第２のボンディングワイヤ９を介してフットプリント１０に電気的に接続することが困難となる。
しかしながら、本発明の第１実施形態によれば、第２のリード５−２は、第１のリード５−１より外側に突出しており、封止樹脂６の第１の延在部６−７により封止されず露出した外側部分の上面を有するので、該外側部分の上面を第２のボンディングワイヤ９を介してフットプリント１０に電気的に接続することが可能となる。同様に、第４のリード５−４は、第３のリード５−３より外側に突出しており、封止樹脂６の第２の延在部６−８により封止されず露出した外側部分の上面を有するので、該外側部分の上面を第２のボンディングワイヤ９を介してフットプリント１０に電気的に接続することが可能となる。
前述のリードの構造により、封止樹脂６の裏面６−２ではなく第２の側面６−４が実装基板８に面するよう半導体装置を実装基板８上に実装することが可能となる。封止樹脂６の第２の側面６−４を下にして実装基板８上に実装することで、封止樹脂６により封止されたチップ１の上面即ち電極パッド７を有する面が、実装基板８の面と平行な方向を向くことになる。本発明は、例えば、該チップ１は、実装基板８に実装された際に、該実装基板８の面に対し特定の方向を向くことが要求される素子、典型的には、既知の３軸センサー、より具体的には、ホール素子を含む場合に効果的且つ有用である。
本発明の第１の実施形態に係る半導体装置を示す側面図である。 図１に示す半導体装置の上面図である。 図１に示す半導体装置の斜視図である。 実装基板上に実装された図１乃至図３に示す半導体装置の上面図である。
符号の説明
１ チップ
２ ダイパッド
２−１ 第１の側辺
２−２ 第２の側辺
２−３ 第３の側辺
２−４ 第４の側辺
３ 接着剤
４ 第１のボンディングワイヤ
５ リード
５−１ 第１のリード
５−２ 第２のリード
５−３ 第３のリード
５−４ 第４のリード
６ 封止樹脂
６−１ 表面
６−２ 裏面
６−３ 第１の側面
６−４ 第２の側面
６−５ 第３の側面
６−６ 第４の側面
６−７ 第１の延在部
６−８ 第２の延在部
７ 電極パッド
８ 実装基板
９ 第２のボンディングワイヤ
１０ フットプリント

Claims (20)

  1. チップと、
    互いに隣接する第１の側面と第２の側面とを有し、前記チップを封止する封止樹脂と、
    前記第１の側面上の位置であって、前記第２の側面からの距離が異なる位置から突出すると共に、前記第１の側面からの突出距離が前記２の側面に近い位置のものほど長い第１の複数のリードと、
    を少なくとも含む半導体装置。
  2. 前記第１の複数のリードは、前記第１の側面及び前記第２の側面に対し垂直な一つの面内に延在するよう配列される請求項１に記載の半導体装置。
  3. 前記封止樹脂は、前記第１の側面より外側であって且つ前記第１の複数のリード間に亘り延在する第１の延在部を有する請求項１又は２に記載の半導体装置。
  4. 前記第１の側面より外側であって且つ前記第１の複数のリード間に亘り延在する第１の補強樹脂を更に含む請求項１又は２に記載の半導体装置。
  5. 前記第２の側面に隣接すると共に前記第１の側面に対向する第３の側面上の位置であって、前記第２の側面からの距離が異なる位置から突出すると共に、前記第３の側面からの突出距離が前記２の側面に近い位置のものほど長い第２の複数のリードを、
    更に含む請求項１乃至４のいずれかに記載の半導体装置。
  6. 前記第２の複数のリードは、前記第３の側面及び前記第２の側面に対し垂直な一つの面内に延在するよう配列される請求項５に記載の半導体装置。
  7. 前記封止樹脂は、前記第３の側面より外側であって且つ前記第２の複数のリード間に亘り延在する第２の延在部を有する請求項５又は６に記載の半導体装置。
  8. 前記第３の側面より外側であって且つ前記第２の複数のリード間に亘り延在する第２の補強樹脂を更に含む請求項５又は６に記載の半導体装置。
  9. 前記封止樹脂の前記第２の側面が実装され且つ前記第１の複数のリードと電気的に接続された実装基板を、
    更に含む請求項１乃至８のいずれかに記載の半導体装置。
  10. チップと、
    互いに隣接する第１の側面と第２の側面とを有し、前記チップを封止する封止樹脂と、
    前記封止樹脂の前記第１の側面から突出する第１の複数のリードと、
    を少なくとも含む半導体装置と、
    前記封止樹脂の前記第２の側面を介して前記半導体装置が実装される実装基板と、
    を少なくとも含む半導体装置。
  11. 前記第１の複数のリードは、前記第１の側面上の位置であって、前記第２の側面からの距離が異なる位置から突出すると共に、前記第１の側面からの突出距離が前記２の側面に近い位置のものほど長い請求項１０に記載の半導体装置。
  12. 前記第１の複数のリードは、前記第１の側面及び前記第２の側面に対し垂直な一つの面内に延在するよう配列される請求項１０又は１１に記載の半導体装置。
  13. 前記封止樹脂は、前記第１の側面より外側であって且つ前記第１の複数のリード間に亘り延在する第１の延在部を有する請求項１１乃至１２のいずれかに記載の半導体装置。
  14. 前記第１の側面より外側であって且つ前記第１の複数のリード間に亘り延在する第１の補強樹脂を更に含む請求項１０乃至１２のいずれかに記載の半導体装置。
  15. 前記第２の側面に隣接すると共に前記第１の側面に対向する第３の側面上の位置であって、前記第２の側面からの距離が異なる位置から突出すると共に、前記第３の側面からの突出距離が前記２の側面に近い位置のものほど長い第２の複数のリードを、
    更に含む請求項１０乃至１４のいずれかに記載の半導体装置。
  16. 前記第２の複数のリードは、前記第３の側面及び前記第２の側面に対し垂直な一つの面内に延在するよう配列される請求項１５に記載の半導体装置。
  17. 前記封止樹脂は、前記第３の側面から突出する前記第２の複数のリード間に延在する第２の延在部を有する請求項１５又は１６に記載の半導体装置。
  18. 前記第３の側面から突出する前記第２の複数のリード間に介在する第２の補強樹脂を更に含む請求項１５又は１６に記載の半導体装置。
  19. チップと、
    互いに隣接する第１の側面と第２の側面とを有し、前記チップを封止する封止樹脂と、
    前記第１の側面上の位置であって、前記第２の側面からの距離が異なる位置から突出すると共に、前記第１の側面からの突出距離が前記２の側面に近い位置のものほど長い第１の複数のリードと、
    前記第２の側面に隣接すると共に前記第１の側面に対向する第３の側面上の位置であって、前記第２の側面からの距離が異なる位置から突出すると共に、前記第３の側面からの突出距離が前記２の側面に近い位置のものほど長い第２の複数のリードと、
    前記第１の複数のリードと導電線を介して電気的に接続されると共に、前記封止樹脂の前記第２の側面を介して前記チップが実装される実装基板と、
    を少なくとも含む半導体装置。
  20. チップと、互いに隣接する第１の側面と第２の側面とを有し、前記チップを封止する封止樹脂と、前記封止樹脂の前記第１の側面から突出する第１の複数のリードであって、前記第２の側面に近い位置のリードほど突出距離が長い第１の複数のリードと、を少なくとも含む半導体装置を準備する工程と、
    前記半導体装置を前記第２の側面を介して実装基板に実装する工程と、
    を少なくとも含む半導体装置の実装方法。
JP2005219847A 2005-07-29 2005-07-29 半導体装置 Expired - Fee Related JP4580304B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2005219847A JP4580304B2 (ja) 2005-07-29 2005-07-29 半導体装置
CNA2006101075299A CN1905174A (zh) 2005-07-29 2006-07-20 半导体器件及其安装方法
US11/458,687 US20070045792A1 (en) 2005-07-29 2006-07-20 Semiconductor device and semiconductor package
KR1020060068046A KR20070014978A (ko) 2005-07-29 2006-07-20 반도체 장치 및 그 실장 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005219847A JP4580304B2 (ja) 2005-07-29 2005-07-29 半導体装置

Publications (2)

Publication Number Publication Date
JP2007036072A true JP2007036072A (ja) 2007-02-08
JP4580304B2 JP4580304B2 (ja) 2010-11-10

Family

ID=37674383

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005219847A Expired - Fee Related JP4580304B2 (ja) 2005-07-29 2005-07-29 半導体装置

Country Status (4)

Country Link
US (1) US20070045792A1 (ja)
JP (1) JP4580304B2 (ja)
KR (1) KR20070014978A (ja)
CN (1) CN1905174A (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5998653U (ja) * 1982-12-22 1984-07-04 日立電子株式会社 集績回路パツケ−ジ
JPS6362335A (ja) * 1986-09-03 1988-03-18 Nec Corp 集積回路装置
JPH0579956U (ja) * 1992-04-03 1993-10-29 株式会社リコー 半導体装置実装体
JPH1012790A (ja) * 1996-06-24 1998-01-16 Mitsubishi Electric Corp 半導体集積回路装置
JPH10209198A (ja) * 1997-01-20 1998-08-07 Nec Corp 半導体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0689241A2 (en) * 1991-10-17 1995-12-27 Fujitsu Limited Carrier for carrying semiconductor device
JPH0786460A (ja) * 1993-09-17 1995-03-31 Toshiba Corp 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5998653U (ja) * 1982-12-22 1984-07-04 日立電子株式会社 集績回路パツケ−ジ
JPS6362335A (ja) * 1986-09-03 1988-03-18 Nec Corp 集積回路装置
JPH0579956U (ja) * 1992-04-03 1993-10-29 株式会社リコー 半導体装置実装体
JPH1012790A (ja) * 1996-06-24 1998-01-16 Mitsubishi Electric Corp 半導体集積回路装置
JPH10209198A (ja) * 1997-01-20 1998-08-07 Nec Corp 半導体装置

Also Published As

Publication number Publication date
US20070045792A1 (en) 2007-03-01
CN1905174A (zh) 2007-01-31
KR20070014978A (ko) 2007-02-01
JP4580304B2 (ja) 2010-11-10

Similar Documents

Publication Publication Date Title
JP3644662B2 (ja) 半導体モジュール
US9554453B2 (en) Printed circuit board structure with heat dissipation function
JP5098301B2 (ja) 電力用半導体装置
JP2001196529A (ja) 半導体装置及びその配線方法
JPWO2010131706A1 (ja) 半導体装置
JP3173006U (ja) センサ素子
KR20150047168A (ko) 반도체 패키지
KR20110102917A (ko) 반도체 장치
JP4471600B2 (ja) 回路装置
KR102071078B1 (ko) 멀티 칩 패키지
JP6827347B2 (ja) 半導体装置
JP2008130750A (ja) 半導体装置
KR100379089B1 (ko) 리드프레임 및 이를 이용한 반도체패키지
JP4580304B2 (ja) 半導体装置
JP2007322191A (ja) 半導体加速度センサ
JP5154275B2 (ja) 磁気センサパッケージ
JP5273265B2 (ja) 電力用半導体装置
JP2008113009A (ja) 外部コンタクトを有する電気的構成エレメント
JP5075979B2 (ja) 磁気センサパッケージ
TW201947723A (zh) 方形扁平無接腳封裝及使其能夠被切割的方法
JP2006186282A (ja) 半導体装置およびその製造方法
JP2007012645A (ja) 半導体装置
KR100567045B1 (ko) 반도체 패키지
JP5858335B2 (ja) 半導体装置
JPH03116767A (ja) Ｉｃのパッケージ

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20070216

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20070206

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080305

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20081203

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20090205

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100209

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100216

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100415

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100601

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100802

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100824

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100827

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130903

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4580304

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313532

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R370 Written measure of declining of transfer procedure

Free format text: JAPANESE INTERMEDIATE CODE: R370

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R370 Written measure of declining of transfer procedure

Free format text: JAPANESE INTERMEDIATE CODE: R370

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees