JP2007012695A - 電子機器、電子部品の実装方法およびプリント回路板 - Google Patents

電子機器、電子部品の実装方法およびプリント回路板 Download PDF

Info

Publication number
JP2007012695A
JP2007012695A JP2005188496A JP2005188496A JP2007012695A JP 2007012695 A JP2007012695 A JP 2007012695A JP 2005188496 A JP2005188496 A JP 2005188496A JP 2005188496 A JP2005188496 A JP 2005188496A JP 2007012695 A JP2007012695 A JP 2007012695A
Authority
JP
Japan
Prior art keywords
circuit board
printed circuit
electronic component
component
electronic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
JP2005188496A
Other languages
English (en)
Inventor
Kenji Kaji
健二 梶
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2005188496A priority Critical patent/JP2007012695A/ja
Priority to CNA2006100092742A priority patent/CN1893768A/zh
Publication of JP2007012695A publication Critical patent/JP2007012695A/ja
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

【課題】プリント回路板に実装された電子部品を外部応力から保護することによって安定した回路動作を期待できる電子機器、電子部品の実装方法およびプリント回路板を提供する。
【解決手段】プリント回路板１１には、半導体チップ１２の実装部位近傍に、プリント回路板１１に加わる外部応力に伴うプリント回路板１１の撓みから半導体チップ１２を保護するための、剛性を有する保護部品１５，…が実装されている。
【選択図】 図１

Description

本発明は、サブストレートの下面に複数の外部接合端子を有する電子部品を用いた電子機器、電子部品の実装方法およびプリント回路板に関する。
プリント配線板（ＰＷＢ）の薄板化、筐体の薄肉化、軽量化等に伴い、プリント配線板に実装した実装部品に於ける、はんだ接合面の剥離、損傷等が問題となっている。例えばＢＧＡ部品を搭載したプリント回路板（ＰＣＢ）を筐体へ組み込んだ場合や、プリント回路板のハンドリング時等に於いて、落下による衝撃、押圧偏奇力等により、プリント回路板に外部応力が加わると、プリント回路板に撓みが生じ、プリント回路板に実装されているＢＧＡ部品がその応力を受けて、はんだ接合部の剥離、損傷等を招き、回路動作に支障をきたすという問題が生じる。
ＢＧＡ部品の実装工程に於いては、特殊な装置を必要とせず、一般的な表面実装工程でプリント配線板に実装することができるとともに、はんだの表面張力によるセルフアライメント作用により多少の位置ずれは自然に修正されるという長所をもつ反面、プリント回路板のＢＧＡ接合面とＢＧＡ部品の基板接合面とが直接はんだ接合される構造であることから、プリント回路板の反り、撓み等に対して、はんだ接合面が影響を受け易く、また、はんだ接合面を目視検査できないという問題がある。
ＢＧＡ部品の機械的強度を向上させる技術として、従来では、信号バンプの断面積と同一またはそれより大きい断面積をもつ補強バンプをＢＧＡコーナー部に配置する技術が存在する。
特開２００１−６８５９４号公報
上述したように従来では、プリント回路板の薄型化、筐体の薄肉化、軽量化等に伴い、プリント回路板に搭載した、例えばＢＧＡ部品等の電子部品に外部応力が加わり、電子部品のはんだ接合面が損傷するという問題があった。
本発明は上記実情に鑑みなされたもので、プリント回路板に実装された電子部品を外部応力から保護することによって安定した回路動作を期待できる電子機器、電子部品の実装方法およびプリント回路板を提供することを目的とする。
本発明は、回路基板と、サブストレートの下面に複数の外部接合端子を有し、前記外部接合端子を介して前記回路基板に実装され回路接続された電子部品と、前記回路基板の前記電子部品実装部位近傍に設けられ前記電子部品を前記回路基板に加わる外部応力から保護する、剛性を有する保護部品とを具備した電子機器を提供する。
また、本発明は、サブストレートの下面に設けられた複数の外部接合端子を介して回路基板に実装される電子部品の実装方法であって、前記回路基板の前記電子部品実装部位近傍に、前記電子部品を前記回路基板に加わる外部応力から保護する、剛性を有する保護部品を実装することを特徴とする。
また、本発明は、サブストレートの下面に設けられた複数の外部接合端子を介して回路接続され実装された電子部品と、前記回路基板の前記電子部品実装部位近傍に実装された剛性を有する保護部品とを具備したプリント回路板を提供する。
プリント回路板に実装された電子部品を外部応力から保護することができる。
以下図面を参照して本発明の実施形態を説明する。
本発明の第１実施形態に係る回路基板の電子部品実装構造を図１乃至図３に示している。図１乃至図３に於いて、回路基板１１は電子部品１２を実装したプリント回路板（ＰＣＢ）である。電子部品１２は、サブストレート１２ａの下面に複数の外部接合端子を有する、例えばＢＧＡ（ball grid array）、ＣＳＰ（chip size package）、ＬＧＡ（land grid array）等の半導体チップである。以下、上記回路基板をプリント回路板と称し、上記電子部品を半導体チップと称す。この半導体チップ１２を実装したプリント回路板１１は、例えばパーソナルコンピュータ等の電子機器１の筐体２に固定され、筐体内に収められる。
プリント回路板１１には、半導体チップ１２を実装する部品実装面が設けられている。部品実装面には複数の接合端子Ｐｂが設けられている。この部品実装面に、半導体チップ１２の外部接合端子Ｐａが、はんだ接合されることにより、半導体チップ１２がプリント回路板１１に回路接続された状態でプリント回路板１１の部品実装面に実装される。図３に示す実装構造では、ＢＧＡのはんだボール１３により、半導体チップ１２の外部接合端子Ｐａと、プリント回路板１１の部品実装面に設けられた接合端子Ｐｂとがはんだ接合されている。
さらにプリント回路板１１には、半導体チップ１２の実装部位近傍に、プリント回路板１１に加わる外部応力に伴うプリント回路板１１の撓みから半導体チップ１２を保護するための、剛性を有する保護部品１５，…が実装されている。尚、保護部品１５，…は、プリント回路板１１に、有効に機能しない状態でプリント回路板１１の保護部品用の部品実装面にはんだ接合される。以下、この保護部品をダミーチップと称す。
このダミーチップ１５，…は、プリント回路板１１に所定量の撓みを生じさせた状態に耐える（破損、クラック等が生じることのない）剛性を有し、プリント回路板１１に予め設けられた保護部品用の部品実装面に、はんだ接合され実装される。図３に示す実装構造では、ダミーチップ１５の接続端子１５ａと、プリント回路板１１の保護部品用の部品実装面に設けられた接合端子Ｐｃとがはんだ１６により、はんだ接合されることによって、ダミーチップ１５，…がプリント回路板１１に実装されている。
この第１実施形態では、半導体チップ１２の各角部（サブストレート１２ａの各角部）に２個ずつ、計８個のダミーチップ１５，…が、半導体チップ１２を囲むように、プリント回路板１１に設けられている。
このダミーチップ１５，…を設けることによって、プリント回路板１１に加わる外部応力により生じるプリント回路板１１の撓みに対して半導体チップ１２を保護することができる。
ダミーチップ１５，…が実装されない状態では、プリント回路板１１に加わる外部応力によりプリント回路板１１が所定量撓むと、この撓みに伴う応力が半導体チップ１２の外部接合端子を含むはんだ接合面に伝達され、はんだ接合面に、はんだ剥離や損傷が生じる。これに対して、半導体チップ１２の周部に、剛性を有するダミーチップ１５，…を設けた部品実装構造では上記プリント回路板１１の撓みに伴う応力が半導体チップ１２に至らず、プリント回路板１１の撓みに対して半導体チップ１２が保護される。半導体チップ１２の周部に、ダミーチップ１５，…を設けた部品実装構造では、プリント回路板１１の撓みに伴う応力が、半導体チップ１２の外部接合端子を含むはんだ接合面に伝達される以前に、ダミーチップ１５，…に伝達される。ダミーチップ１５，…は上述したようにプリント回路板１１に所定量の撓みを生じさせた状態に耐える剛性を有していることから、半導体チップ１２の近傍にダミーチップ１５，…を設けることによって、プリント回路板１１の撓みによるプリント回路板１１上の変曲点が半導体チップ１２の実装位置から、ダミーチップ１５，…を跨いだ外側に変位し、これによってプリント回路板１１の撓みに伴う応力が半導体チップ１２に伝達されず、半導体チップ１２が保護される。
上記した部品実装構造のプリント回路板１１を電子機器１の筐体２内に組み込むことによって、プリント回路板１１に実装された半導体チップ１２を外部応力から保護することができ、プリント回路板１１の撓みがプリント回路板１１と半導体チップ１２のはんだ接合に影響を及ぼす不都合を回避して、安定した回路接続状態を保つことができる。
本発明の第２実施形態に係る回路基板の電子部品実装構造を図４に示している。この第２実施形態は、図４に示すように、プリント回路板２１に実装された半導体チップ２２に対して、この半導体チップ２２の対角線上に沿ってダミーチップ２５，…を配置している。この配置による部品実装構造は、特に図示ａ〜ｄ方向の外部応力に伴うプリント回路板２１の撓みに対して効果的に半導体チップ２２を外部応力から保護することができる。
本発明の第３実施形態に係る回路基板の電子部品実装構造を図５に示している。この第３実施形態は、図５に示すように、プリント回路板３１に実装された半導体チップ３２に対して、ダミーチップ３５，…を上記第２実施形態とは配列方向を変えて配置した例を示している。なお、ダミーチップを設ける位置は半導体チップ３２の対角線上に限らず、例えば半導体チップ３２の側面近傍にダミーチップ３６，…を設けることによっても、上記した各ダミーチップと同様の保護機能を実現できる。
本発明の第４実施形態に係る回路基板の電子部品実装構造を図６に示している。この第４実施形態は、図６に示すように、プリント回路板４１に実装された半導体チップ４２に対して、ダミーチップ４５，…を、プリント回路板１１と半導体チップ４２のサブストレート４２ａとの間隙に少なくとも一部が侵入して設けた例を示している。この第４実施形態は、特に大型のＢＧＡ部品を実装した部品実装構造に適用して有効な手段である。大型のＢＧＡに於いては、はんだボール４３の高さが０．５〜０．６ｍｍ程度あり、このギャップを活用して、この間隙部分にダミーチップ４５，…を実装することができる。
本発明の第５実施形態に係る回路基板の電子部品実装構造を図７に示している。この第５実施形態は、図７に示すように、プリント回路板５１に実装された半導体チップ５２に対して、ダミーチップ５５，…を、半導体チップ５２のサブストレート５２ａの下面部に設けている。この第５実施形態では、サブストーレート５２ａに応力が負荷された場合、ダミーチップ５５，…が干渉材となり、ＢＧＡパッケージの強制変形を低減して、はんだ接合部に掛かるストレスを低減することができる。
本発明の第１実施形態に係る回路基板の電子部品実装構造を示す平面図。 本発明の第１実施形態に係る回路基板の電子部品実装構造を示す側面図。 本発明の第１実施形態に係る回路基板の電子部品実装構造を一部拡大して示す図。 本発明の第２実施形態に係る回路基板の電子部品実装構造を示す図。 本発明の第３実施形態に係る回路基板の電子部品実装構造を示す図。 本発明の第４実施形態に係る回路基板の電子部品実装構造を示す図。 本発明の第５実施形態に係る回路基板の電子部品実装構造を示す図。
符号の説明
１…電子機器、２…筐体、１１，２１，３１，４１，５１…回路基板（プリント回路板）、１２，２２，３２，４２，５２…電子部品（半導体チップ）、１２ａ，２２ａ，３２ａ，４２ａ，５２ａ…サブストレート、１３，４３，５３…はんだボール、１５，２５，３５，４５，５５…保護部品（ダミーチップ）、１６…はんだ、Ｐａ…外部接合端子、Ｐｂ，Ｐｃ…接合端子。

Claims (10)

  1. 回路基板と、
    サブストレートの下面に複数の外部接合端子を有し、前記外部接合端子を介して前記回路基板に実装され回路接続された電子部品と、
    前記回路基板の前記電子部品実装部位近傍に設けられ前記電子部品を前記回路基板に加わる外部応力から保護する、剛性を有する保護部品と
    を具備したことを特徴とする電子機器。
  2. 前記保護部品は、前記サブストレートの角部近傍に少なくとも１個設けられている請求項１記載の電子機器。
  3. 前記保護部品は、前記サブストレートの対角線上に沿って少なくとも１個設けられている請求項１記載の電子機器。
  4. 前記保護部品は、前記回路基板と前記サブストレートとの間隙に少なくとも一部が侵入して設けられている請求項１記載の電子機器。
  5. 前記保護部品は前記回路基板に回路接続されないダミーチップであり、前記保護部品は、ＢＧＡ、ＣＳＰ、ＬＧＡのいずれかの半導体チップであって、前記各チップは前記回路基板にはんだ実装される請求項１記載の電子機器。
  6. サブストレートの下面に設けられた複数の外部接合端子を介して回路基板に実装される電子部品の実装方法であって、
    前記回路基板の前記電子部品実装部位近傍に、前記電子部品を前記回路基板に加わる外部応力から保護する、剛性を有する保護部品を実装することを特徴とする電子部品の実装方法。
  7. サブストレートの下面に設けられた複数の外部接合端子を介して回路接続され実装された電子部品と、
    前記回路基板の前記電子部品実装部位近傍に実装された剛性を有する保護部品と
    を具備したことを特徴とするプリント回路板。
  8. 前記保護部品は前記電子部品の周囲に複数実装されて前記電子部品の接合面を板面の撓みから保護する請求項７記載のプリント回路板。
  9. 前記電子部品の角部近傍に実装されて前記電子部品を板面の撓みから保護する請求項８記載のプリント回路板。
  10. 前記保護部品は前記電子部品の対角線上に沿い実装されて前記電子部品を板面の撓みから保護する請求項８記載のプリント回路板。
JP2005188496A 2005-06-28 2005-06-28 電子機器、電子部品の実装方法およびプリント回路板 Ceased JP2007012695A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005188496A JP2007012695A (ja) 2005-06-28 2005-06-28 電子機器、電子部品の実装方法およびプリント回路板
CNA2006100092742A CN1893768A (zh) 2005-06-28 2006-02-21 电子设备和安装电子部件的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005188496A JP2007012695A (ja) 2005-06-28 2005-06-28 電子機器、電子部品の実装方法およびプリント回路板

Publications (1)

Publication Number Publication Date
JP2007012695A true JP2007012695A (ja) 2007-01-18

Family

ID=37598147

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005188496A Ceased JP2007012695A (ja) 2005-06-28 2005-06-28 電子機器、電子部品の実装方法およびプリント回路板

Country Status (2)

Country Link
JP (1) JP2007012695A (ja)
CN (1) CN1893768A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013026234A (ja) * 2011-07-14 2013-02-04 Mitsubishi Electric Corp 半導体装置
US9053262B2 (en) 2011-11-22 2015-06-09 Fujitsu Limited Method of determining reinforcement position of circuit substrate and substrate assembly

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107438330A (zh) * 2017-08-23 2017-12-05 西安易朴通讯技术有限公司 一种器件结构
CN107787113B (zh) * 2017-10-17 2020-01-14 Oppo广东移动通信有限公司 电路板组件及移动终端

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11103137A (ja) * 1997-09-29 1999-04-13 Canon Inc フレキシブルプリント回路基板および格子状に配列された複数の接続端子を有する電子部品を実装したプリント配線基板
JP2001068594A (ja) * 1999-06-22 2001-03-16 Mitsubishi Electric Corp 電子回路パッケージ、実装ボード及び実装体
JP2002368349A (ja) * 2001-06-07 2002-12-20 Olympus Optical Co Ltd フレキシブルプリント基板
JP2004221581A (ja) * 2003-01-09 2004-08-05 Hewlett-Packard Development Co Lp 外周ストッパを用いて集積回路アセンブリの構成要素間の半田相互接続を支持する方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11103137A (ja) * 1997-09-29 1999-04-13 Canon Inc フレキシブルプリント回路基板および格子状に配列された複数の接続端子を有する電子部品を実装したプリント配線基板
JP2001068594A (ja) * 1999-06-22 2001-03-16 Mitsubishi Electric Corp 電子回路パッケージ、実装ボード及び実装体
JP2002368349A (ja) * 2001-06-07 2002-12-20 Olympus Optical Co Ltd フレキシブルプリント基板
JP2004221581A (ja) * 2003-01-09 2004-08-05 Hewlett-Packard Development Co Lp 外周ストッパを用いて集積回路アセンブリの構成要素間の半田相互接続を支持する方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013026234A (ja) * 2011-07-14 2013-02-04 Mitsubishi Electric Corp 半導体装置
US9053262B2 (en) 2011-11-22 2015-06-09 Fujitsu Limited Method of determining reinforcement position of circuit substrate and substrate assembly

Also Published As

Publication number Publication date
CN1893768A (zh) 2007-01-10

Similar Documents

Publication Publication Date Title
JP5445340B2 (ja) 基板補強構造、基板組立体、及び電子機器
US20060169488A1 (en) Circuit board mounted with surface mount type circuit component and method for producing the same
KR101124548B1 (ko) 프린트 기판 및 전자 기기
JP2009016398A (ja) プリント配線板構造、電子部品の実装方法および電子機器
US20130016289A1 (en) Television and electronic apparatus
JP2007012695A (ja) 電子機器、電子部品の実装方法およびプリント回路板
US7538420B2 (en) Package mounted module
JP4557757B2 (ja) 半導体装置
US20080042276A1 (en) System and method for reducing stress-related damage to ball grid array assembly
US20090227136A1 (en) Mounting structure for surface mounted device and method of firmly mounting surface mounted device
US20100007008A1 (en) Bga package
US20130194515A1 (en) Television and electronic apparatus
US20080157334A1 (en) Memory module for improving impact resistance
JP4533951B2 (ja) 電子機器、プリント回路基板および電子部品
US20130161808A1 (en) Semiconductor package and method of manufacturing semiconductor package
US20080042270A1 (en) System and method for reducing stress-related damage to ball grid array assembly
JP3214479B2 (ja) 半導体構造及び電子部品実装方法
US20100053923A1 (en) Semiconductor device and circuit board assembly
JP5783706B2 (ja) プリント回路板
KR101451887B1 (ko) 집적회로 소자 패키지 및 이의 제조 방법
JP3576910B2 (ja) Ｉｃパッケージの補強構造
WO2015033509A1 (ja) プリント配線板およびそれを備えた半導体装置
KR100848154B1 (ko) 인쇄회로기판
JP2010093310A (ja) 電子機器
JP2008277660A (ja) Ｌｇａ半導体実装構造

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080313

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100921

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20101004

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101005

AA92 Notification of invalidation

Free format text: JAPANESE INTERMEDIATE CODE: A971092

Effective date: 20101026